CN112420646A - 封装及其制造方法 - Google Patents

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CN112420646A
CN112420646A CN201911126604.XA CN201911126604A CN112420646A CN 112420646 A CN112420646 A CN 112420646A CN 201911126604 A CN201911126604 A CN 201911126604A CN 112420646 A CN112420646 A CN 112420646A
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CN
China
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semiconductor
dielectric layer
die
package
encapsulant
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English (en)
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陈明发
陈宪伟
叶松峯
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

封装包括第一管芯、第二管芯、包封体、以及绝缘层穿孔。第一管芯具有第一接合结构。第一接合结构包括第一介电层及嵌置在第一介电层中的第一连接件。第二管芯具有第二接合结构。第二接合结构包括第二介电层及嵌置在第二介电层中的第二连接件。第一介电层与第二介电层混合接合。第一连接件与第二连接件混合接合。包封体侧向包封第二管芯。绝缘层穿孔穿透包封体且与第一接合结构连接。

Description

封装及其制造方法
技术领域
本发明实施例涉及一种封装及其制造方法。更具体来说，本发明实施例涉及一种具有混合接合结构的封装及其制造方法。
背景技术
各种电子装置(例如，手机及其他移动电子设备)中所使用的半导体器件及集成电路通常是在单个半导体晶片(semiconductor wafer)上制造的。晶片的管芯可以在晶片级(wafer level)来与其他半导体器件或管芯一起进行处理及封装，且已针对晶片级封装(wafer level packaging)开发了各种技术及应用。将多个半导体器件的集成已成为此领域中的挑战。
发明内容
一种封装包括第一管芯、第二管芯、包封体、以及绝缘层穿孔(TIV)。所述第一管芯具有第一接合结构。所述第一接合结构包括第一介电层及嵌置在所述第一介电层中的第一连接件。所述第二管芯具有第二接合结构。所述第二接合结构包括第二介电层及嵌置在所述第二介电层中的第二连接件。所述第一介电层与所述第二介电层混合接合。所述第一连接件与所述第二连接件混合接合。所述包封体侧向包封所述第二管芯。所述绝缘层穿孔穿透所述包封体且与所述第一接合结构连接。
一种封装包括第一管芯、第二管芯以及包封体。所述第一管芯包括第一接垫、第一连接件以及第一介电层。所述第一连接件位于所述第一接垫上。所述第一介电层包封所述第一接垫及所述第一连接件。所述第二管芯包括第二接垫、第二连接件以及第二介电层。所述第二连接件位于所述第二接垫上且与所述第一连接件直接接触。所述第二介电层包封所述第二接垫及所述第二连接件。所述第二介电层与所述第一介电层直接接触。所述包封体侧向包封所述第二管芯。所述包封体与所述第一介电层直接接触。
一种封装的制造方法包括至少以下步骤。提供上面形成有第一接合结构的半导体晶片。将半导体管芯接合到所述半导体晶片。所述半导体管芯中的每一半导体管芯具有形成在其上的第二接合结构以及形成在其中的半导体穿孔(TSV)。所述第一接合结构与所述第二接合结构接合。形成绝缘层穿孔(TIV)以环绕所述半导体管芯。使用第一包封体包封所述半导体管芯及所述绝缘层穿孔。移除所述半导体管芯中的每一半导体管芯的一部分，以形成凹槽。将第二包封体填充到所述凹槽中。在所述第一包封体及所述第二包封体上形成球下金属图案及导电端子。所述球下金属图案与所述绝缘层穿孔及所述半导体穿孔连接。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A到图1K是根据本公开的一些实施例的封装的制造工艺的示意性剖视图。
图2是根据本公开的一些替代性实施例的封装的示意性剖视图。
图3是根据本公开的一些替代性实施例的封装的示意性剖视图。
图4是根据本公开的一些替代性实施例的封装的示意性剖视图。
附图标号说明
10、20、30、40：封装
100、200：半导体管芯
110：半导体衬底
120：第一内连结构
122：第一介电间层
124：第一图案化导电层
126：第一导通孔
130：第一接合结构
132：第一介电层
134：第一接垫
136：第一连接件
136a、138a、236a：通孔部分
136b、138b、236b：沟槽部分
138：辅助连接件
210：半导体衬底
212：半导体穿孔
220：第二内连结构
222：第二介电间层
224：第二图案化导电层
226：第二导通孔
230：第二接合结构
232：第二介电层
234：第二接垫
236：第二连接件
300：绝缘层穿孔
400：包封体
400a：第一包封体
400a’：第一包封体材料
400b：第二包封体
500：介电层
600：球下金属图案
700：导电端子
AS1、AS2：有效面
HW、H200、H200’、H300：高度
OP：接触开口
R：凹槽
RS1、RS2、RS2’、RS2”、RS2”’：后表面
T212、T300、T300’、T400a、T400a’、T400b：顶表面
W：半导体晶片
W212、W300、W600：宽度
WS：晶片衬底
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
本公开也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integratedcircuit，3DIC)器件进行验证测试。所述测试结构可包括例如在重布线层中或在衬底上形成的测试接垫，以使得能够对三维封装或三维集成电路进行测试、对探针和/或探针卡(probe card)进行使用等。可对中间结构以及最终结构实行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率并降低成本。
图1A到图1K是根据本公开的一些实施例的封装的制造工艺的示意性剖视图。参照图1A，提供半导体晶片W。在一些实施例中，半导体晶片W包括晶片衬底WS及形成在半导体晶片W上的第一内连结构120。在一些实施例中，半导体晶片W上形成有第一接合结构130，且第一接合结构130也被认为是半导体晶片W的一部分。
在一些实施例中，晶片衬底WS可由以下半导体制成：合适的元素半导体，例如晶体硅、金刚石或锗；合适的化合物半导体，例如砷化镓、碳化硅、砷化铟或磷化铟；或者合适的合金半导体，例如碳化硅锗、磷化镓砷或磷化镓铟。在一些实施例中，晶片衬底WS可包括形成在其中的有源组件(例如晶体管等)和/或无源组件(例如电阻器、电容器、电感器等)。在一些实施例中，晶片衬底WS还可包括穿透晶片衬底WS的多个半导体穿孔(throughsemiconductor via，TSV)，以进行双面连接(dual-side connection)。然而，在晶片衬底WS中，TSV可为可选的，因此这些TSV未在图1A中示出。
如图1A中所示，在晶片衬底WS上设置第一内连结构120。在一些实施例中，第一内连结构120包括第一介电间层(inter-dielectric layer)122、多个第一图案化导电层124及多个第一导通孔126。在一些实施例中，第一图案化导电层124及第一导通孔126嵌置在第一介电间层122中。为简洁起见，第一介电间层122在图1A中被示出为块状层(bulkylayer)，但是应理解的是，第一介电间层122可由多个介电层构成。第一图案化导电层124与第一介电间层122的介电层交替堆叠。在一些实施例中，两个相邻的第一图案化导电层124通过夹置在其之间的导通孔126彼此电连接。
在一些实施例中，第一介电间层122的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO)、或其他合适的聚合物系介电材料。第一介电间层122例如可通过合适的制作技术(例如旋转涂布、化学气相沉积(chemical vapor deposition，CVD)、等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)等)形成。在一些实施例中，第一图案化导电层124及第一导通孔126的材料包括铝、钛、铜、镍、钨、和/或其合金。第一图案化导电层124及第一导通孔126可通过例如电镀、沉积、和/或光刻及刻蚀来形成。应注意的是，图1A中所示的第一图案化导电层124、第一导通孔126及第一介电间层122中的介电层的数目仅为例示，且本公开并不受限制。在一些替代性实施例中，第一图案化导电层124的数目、第一导通孔126的数目以及第一介电间层122中的介电层的数目可根据布线要求进行调整。
在一些实施例中，第一接合结构130包括第一介电层132、多个第一接垫134、多个第一连接件136及多个辅助连接件138。在一些实施例中，第一接垫134形成在第一内连结构120上以使得第一接垫134直接接触第一内连结构120的最上面的第一导通孔126。换句话说，第一内连结构120夹置在第一接垫134与晶片衬底WS之间。在一些实施例中，第一接垫134通过最上面的第一导通孔126与第一内连结构120电连接。在一些实施例中，第一接垫134可为铝接垫、铜接垫、或其他合适的金属接垫。应注意的是，第一接垫140的数目及形状可基于需要进行选择。在一些实施例中，第一介电层132形成在第一接垫134上以密封第一接垫134。在一些实施例中，第一介电层132的材料包括氧化物，例如氧化硅等。作为另外一种选择，第一介电层132可包含聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、或任何其他合适的聚合物系介电材料。第一介电层132例如可通过合适的制作技术(例如，旋转涂布、CVD、PECVD等)形成。
在一些实施例中，第一连接件136及辅助连接件138可通过移除第一介电层132的一部分且将导电材料填充到间隙中来形成。举例来说，第一连接件136及辅助连接件138可通过双镶嵌工艺(dual damascene process)形成。因此，每一第一连接件136可包括通孔部分136a及堆叠在通孔部分136a上的沟槽部分136b。类似地，每一辅助连接件138也可包括通孔部分138a及堆叠在通孔部分138a上的沟槽部分138b。在一些实施例中，沟槽部分136b的宽度大于通孔部分136a的宽度。类似地，沟槽部分138b的宽度大于通孔部分138a的宽度。在一些实施例中，第一连接件136及辅助连接件138可由例如铝、钛、铜、镍、钨、和/或其合金制成。在一些实施例中，第一连接件136与辅助连接件138同时形成。然而，本公开并不仅限于此。在一些替代性实施例中，第一连接件136与辅助连接件138可分开形成。举例来说，第一连接件136可在形成辅助连接件138之前或之后形成。如图1A中所示，第一连接件136设置在第一接垫134上且与第一接垫134直接接触。在一些实施例中，第一连接件136通过第一接垫134与第一内连结构120电连接。另一方面，辅助连接件138延伸到第一介电间层122中以直接接触最上面的第一图案化导电层124，从而实现与第一内连结构120的电连接。然而，前述配置仅为例示，且本公开并不仅限于此。在一些替代性实施例中，第一连接件136的配置与辅助连接件138的配置可相同。换句话说，可在辅助连接件138正下方形成其他附加接垫以使得辅助连接件138通过这些附加接垫与第一内连结构120电连接。如图1A中所示，第一连接件136及辅助连接件138嵌置在第一介电层132中。
在一些实施例中，半导体晶片W具有约500μm到约775μm的高度HW。在一些实施例中，第一连接件136的顶表面、辅助连接件138的顶表面及第一介电层132的顶表面可被统称为半导体晶片W的有源表面AS1。另一方面，半导体晶片W的与有源表面AS1相对的表面可被称为半导体晶片W的后表面RS1。如图1A中所示，第一连接件136的顶表面、辅助连接件138的顶表面及第一介电层132的顶表面实质上位于同一水平高度上以提供用于混合接合(hybrid bonding)的适当的有源表面AS1。
参照图1B，提供多个半导体管芯200。在一些实施例中，每一半导体管芯200包括半导体衬底210及形成在半导体衬底210上的第二内连结构220。在一些实施例中，每一半导体管芯200上形成有第二接合结构230，且第二接合结构230也被认为是半导体管芯200的一部分。在一些实施例中，每一半导体管芯200还包括形成在其中的多个半导体穿孔(TSV)212。举例来说，TSV 212嵌置在半导体衬底210中且与第二内连结构220电连接。在一些实施例中，每一TSV 212具有约0.9μm到约10μm的宽度W212。另一方面，两个相邻的TSV212具有介于约3μm与约50μm之间的范围内的节距(pitch)。
在一些实施例中，半导体管芯200的半导体衬底210可类似于半导体晶片W的晶片衬底WS，因此本文中省略其详细说明。如图1B中所示，第二内连结构220设置在半导体衬底210上。在一些实施例中，第二内连结构220包括第二介电间层222、多个第二图案化导电层224及多个第二导通孔226。第二内连结构220的第二介电间层222、第二图案化导电层224及第二导通孔226可分别类似于第一内连结构120的第一介电间层122、第一图案化导电层124及第一导通孔126，因此本文中省略其详细说明。如图1B中所示，TSV 212直接接触第二图案化导电层224中的一者。也就是说，TSV 212通过第二图案化导电层224中的一者与第二内连结构220电连接。
在一些实施例中，第二接合结构230包括第二介电层232、多个第二接垫234及多个第二连接件236。第二接合结构230的第二介电层232、第二接垫234及第二连接件236可分别类似于第一接合结构130的第一介电层132、第一接垫134及第一连接件136，因此本文中省略其详细说明。在一些实施例中，第二连接件236可通过双镶嵌工艺形成。也就是说，每一第二连接件236可包括通孔部分236a及堆叠在通孔部分236a上的沟槽部分236b。在一些实施例中，沟槽部分236b的宽度大于通孔部分236a的宽度。如图1B中所示，第二连接件236及第二接垫234嵌置在第二介电层232中。另一方面，第二内连结构220夹置在第二接垫234与半导体衬底210之间。
在一些实施例中，每一半导体管芯200具有约40μm到约200μm的高度H200’。如图1B中所示，第二连接件236的底表面及第二介电层232的底表面可被统称为半导体管芯200的有源表面AS2。另一方面，半导体管芯200的与有源表面AS2相对的表面可被称为半导体管芯200的后表面RS2。如图1B中所示，第二连接件236的底表面与第二介电层232的底表面实质上位于同一水平高度上以提供用于混合接合的适当的有源表面AS2。
在一些实施例中，半导体管芯200可为能够执行存储功能的管芯。举例来说，半导体管芯200可为动态随机存取存储器(Dynamic Random Access Memory，DRAM)、阻变式随机存取存储器(Resistive Random Access Memory，RRAM)、静态随机存取存储器(StaticRandom Access Memory，SRAM)等。然而，本公开并不仅限于此。在一些替代实施例中，半导体管芯200可为中央处理器(Central Process Unit，CPU)管芯、图形处理单元(GraphicProcess Unit，GPU)管芯、现场可编程门阵列(Field-Programmable Gate Array，FPGA)等。
如图1B中所示，半导体管芯200与半导体晶片W接合。在一些实施例中，半导体管芯200可通过混合接合工艺接合到半导体晶片W。在一些实施例中，混合接合工艺的温度介于从约150℃到约400℃的范围内。以下将详细阐述混合接合工艺。
在一些实施例中，可将半导体管芯200拾取并放置到半导体晶片W的有源表面AS1上以使得半导体管芯200与半导体晶片W电连接。在一些实施例中，半导体管芯200被放置成使得半导体管芯200的有源表面AS2接触半导体晶片W的有源表面AS1。同时，半导体管芯200的第二连接件236实质上对准半导体晶片W的第一连接件136且直接接触半导体晶片W的第一连接件136。举例来说，每一第一连接件136的沟槽部分136b实质上对准每一第二连接件236的对应的沟槽部分236b且直接接触每一第二连接件236的对应的沟槽部分236b。
在一些实施例中，为促进半导体管芯200与半导体晶片W之间的混合接合，可对半导体管芯200的接合表面及半导体晶片W的接合表面(即，有源表面AS1及有源表面AS2)执行表面准备。表面准备可包括例如表面清洁及活化。可对有源表面AS1、AS2执行表面清洁以移除第一连接件136的接合表面、第二连接件236的接合表面、第一介电层132的接合表面及第二介电层232的接合表面上的颗粒。在一些实施例中，有源表面AS1、AS2可通过例如湿式清洁来清洁。不仅颗粒会被移除而且形成在第一连接件136的接合表面及第二连接件236的接合表面上的自生氧化物(native oxide)也可被移除。可通过例如湿式清洁工艺中使用的化学品来移除形成在第一连接件136的接合表面及第二连接件236的接合表面上的自生氧化物。
在清洁半导体晶片W的有源表面AS1及半导体管芯200的有源表面AS2之后，可执行第一介电层132的接合表面的活化及第二介电层232的接合表面的活化以形成高的接合强度。在一些实施例中，可执行等离子体活化来处理第一介电层132的接合表面及第二介电层232的接合表面。当第一介电层132的经活化的接合表面接触第二介电层232的经活化的接合表面时，对半导体晶片W的第一介电层132与半导体管芯200的第二介电层232进行预接合。
在将半导体管芯200预接合到半导体晶片W上之后，执行半导体管芯200与半导体晶片W的混合接合。半导体管芯200与半导体晶片W的混合接合可包括用于介电接合的热处理及用于导体接合的热退火。在一些实施例中，执行用于介电接合的热处理以强化第一介电层132与第二介电层232之间的接合。举例来说，用于介电接合的热处理可在介于从约200℃到约400℃的范围内的温度下执行。在执行用于介电接合的热处理之后，执行用于导体接合的热退火以促进第一连接件136与第二连接件236之间的接合。举例来说，用于导体接合的热退火可在介于从约150℃到约400℃的范围内的温度下执行。在执行用于导体接合的热退火之后，将第一介电层132混合接合到第二介电层232且将第一连接件136混合接合到第二连接件236。举例来说，第一介电层132直接接触第二介电层232。类似地，第一连接件136直接接触第二连接件236。因此，第一接合结构130混合接合到第二接合结构230。
参照图1B及图1C，在将半导体管芯200混合接合到半导体晶片W之后，减小半导体管芯200的高度H200’。举例来说，移除半导体衬底210的一部分以使得图1C中所示的半导体管芯200的后表面RS2’位于比图1B中所示的后表面RS2低的水平高度上。在一些实施例中，可通过平坦化工艺局部地移除半导体衬底210。在一些实施例中，所述平坦化工艺包括机械研磨工艺、化学机械抛光(chemical mechanical polishing，CMP)工艺等。如图1C中所示，在执行平坦化工艺之后，仍未显露出TSV 212。也就是说，在此阶段中，半导体衬底210的厚度大于TSV 212的高度。在一些实施例中，在执行平坦化工艺之后，每一半导体管芯200具有介于从约15μm到约30μm的高度H200。
参照图1D，在半导体晶片W上形成多个绝缘层穿孔(through insulating via，TIV)300。在一些实施例中，TIV 300被形成为环绕半导体管芯200且贴合到辅助连接件138。举例来说，TIV 300被镀覆在辅助连接件138的沟槽部分138b上。换句话说，TIV 300直接接触辅助连接件138且与第一接合结构130实体连接及电连接。以下将详细阐述形成TIV 300的方法。首先，可形成保护层(未示出)来保护半导体管芯200。随后，在半导体晶片WS上形成晶种材料层(未示出)。在一些实施例中，晶种材料层包括钛/铜复合层且通过溅镀工艺形成。此后，在晶种材料层上形成具有开口的掩模图案(未示出)。掩模图案的开口暴露出随后形成的TIV 300的预期位置。举例来说，掩模图案的开口可与辅助连接件138的位置对应。之后，执行镀覆工艺以在被掩模图案的开口暴露出的晶种材料层上形成金属材料层(例如，铜层)。然后通过剥除工艺及刻蚀工艺移除掩模图案、未被金属材料层覆盖的晶种材料层以及保护层，从而形成TIV 300。然而，本公开并不仅限于此。在一些替代性实施例中，可利用其他合适的方法来形成TIV 300。举例来说，可将预制的TIV 300拾取并放置到半导体晶片W上。
在一些实施例中，TIV 300被形成为具有约20μm到约50μm的宽度(临界尺寸)W300。另一方面，TIV 300的高度H300可介于约25μm与约40μm之间的范围内。如图1D中所示，TIV300被形成为具有与半导体管芯200的高度实质上相同的高度，且半导体管芯200的后表面RS2’与TIV 300的顶表面T300位于实质上同一水平高度上。然而，本公开并不仅限于此。在一些替代性实施例中，TIV 300可比半导体管芯200矮或高。举例来说，半导体管芯200的后表面RS2’可位于比TIV 300的顶表面T300高或低的水平高度上。
应注意的是，尽管图1B到图1D示出在形成TIV 300之前先将半导体管芯200混合接合到半导体晶片W，然而本公开并不仅限于此。在一些替代性实施例中，在半导体管芯200混合接合到半导体晶片W之前，可将TIV 300镀覆在半导体晶片W上。
参照图1E，在半导体晶片W上形成第一包封体材料400a’，以包封半导体管芯200及TIV 300。在一些实施例中，TIV 300及半导体管芯200的半导体衬底210未被显露出来，且被第一包封体材料400a’很好地保护起来。举例来说，第一包封体材料400a’的顶表面T400a’位于比TIV 300的顶表面T300及半导体管芯200的后表面RS2’高的水平高度上。在一些实施例中，第一包封体材料400a’包括模制化合物、模制底部填充胶等。作为另外一种选择，第一包封体材料400a’可为聚合材料，例如聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO、或其他合适的聚合物系介电材料。在一些实施例中，第一包封体材料400a’可包含填料(filler)。作为另外一种选择，第一包封体材料400a’可不含填料。在一些实施例中，第一包封体材料400a’可通过模制工艺(例如压缩模制工艺)或旋转涂布工艺形成。在一些实施例中，在半导体晶片W上形成第一包封体材料400a’之后，可将图1E中所示的结构翻转，且可将半导体晶片W的后表面RS1薄化，以减小随后形成的封装的总厚度。在一些实施例中，可通过机械研磨工艺、CMP工艺等将半导体晶片W的后表面RS1薄化。应注意的是，将半导体晶片W的后表面RS1薄化的步骤可为可选的，因此，此步骤未在图1E中示出。
参照图1E及图1F，对第一包封体材料400a’、TIV 300及半导体管芯200进行薄化直到暴露出TIV 300及TSV 212二者。在一些实施例中，可通过研磨工艺(例如机械研磨工艺、CMP工艺等)将第一包封体材料400a’、TIV 300及半导体管芯200薄化。在研磨第一包封体材料400a’之后，在半导体晶片W上会形成第一包封体400a以包封半导体管芯200及TIV 300。如图1E及图1F中所示，由于TSV 212嵌置在半导体管芯200的半导体衬底210中，因此半导体衬底210的部分会被移除以显露出TSV 212。同时，TIV 300的部分也被移除。在研磨之后，半导体管芯200具有与TIV 300的顶表面T300’、第一包封体400a的顶表面T400a及TSV 212的顶表面T212实质上共面的后表面RS2”。在一些实施例中，TSV 212穿透每一半导体管芯200的至少一部分。举例来说，TSV 212可穿透半导体管芯200的半导体衬底210。
如图1F中所示，第一包封体400a侧向包封半导体管芯200及TIV 300。在一些实施例中，TIV 300穿透第一包封体400a。在一些实施例中，第一接合结构130的第一介电层132以及第二接合结构230的第二介电层232贴合到第一包封体400a。举例来说，第一介电层132及第二介电层232直接接触第一包封体400a。在一些实施例中，第一包封体400a侧向覆盖第二介电层232。
参照图1G，移除每一半导体管芯200的一部分以形成多个凹槽R。举例来说，移除半导体衬底210的一部分以形成凹槽R。如图1G中所示，TSV 212局部地位于凹槽R中。在一些实施例中，每一TSV 212的至少一部分从半导体管芯200的半导体衬底210突出。也就是说，TSV212的顶表面T212位于比半导体管芯200的后表面RS2”’高的水平高度上。在一些实施例中，可通过刻蚀工艺局部地移除半导体衬底210。刻蚀工艺包括例如各向同性刻蚀工艺和/或各向异性刻蚀工艺。举例来说，可通过湿式刻蚀工艺、干式蚀刻工艺、或其组合局部地移除半导体衬底210。
参照图1H，形成第二包封体400b以填充凹槽R。在一些实施例中，第二包封体400b包含模制化合物、模制底部填充胶等。作为另外一种选择，第二包封体400b可为聚合材料，例如聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO、或其他合适的聚合物系介电材料。在一些实施例中，第二包封体400b可包含填料。作为另外一种选择，第二包封体400b可不含填料。在一些实施例中，第二包封体400b的材料可与第一包封体400a的材料相同。然而，本公开并不仅限于此。在一些替代性实施例中，第二包封体400b的材料可不同于第一包封体400a的材料。在一些实施例中，第一包封体400a及第二包封体400b可被统称为包封体400。如图1H中所示，第二包封体400b包封每一TSV212的突出部分。也就是说，每一TSV 212被包封体400局部地包绕。在一些实施例中，包封体400覆盖半导体管芯200的侧壁及后表面RS2”’。在一些实施例中，第二包封体400b可通过包覆模制(over-molding)工艺形成。举例来说，可在第一包封体400a及TIV 300上形成第二包封体材料(未示出)。第二包封体材料也填充凹槽R。此后，将第二包封体材料薄化直到显露出TIV 300及TSV 212，从而形成第二包封体400b。在一些实施例中，可通过机械研磨工艺、CMP工艺等将第二包封体材料薄化。如图1H中所示，第一包封体400a的顶表面T400a、TIV 300的顶表面T300’、TSV 212的顶表面T212及第二包封体400b的顶表面T400b实质上共面。
参照图1I，在包封体400及TIV 300上形成介电层500。在一些实施例中，介电层500的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其他合适的聚合物系介电材料。介电层500例如可通过合适的制作技术(例如旋转涂布、CVD、PECVD等)形成。
参照图1J，在第一包封体400a、第二包封体400b、TSV 212及TIV 300上依序形成多个球下金属(under-ball metallurgy，UBM)图案600及多个导电端子700。在一些实施例中，UBM图案600可通过以下步骤形成。首先，在介电层500中形成多个接触开口OP。接触开口OP至少暴露出每一TSV 212及每一TIV 300。然后，在介电层500上及接触开口OP中形成晶种材料层(未示出)。晶种材料层延伸到接触开口OP中以直接接触TSV 212及TIV 300。在一些实施例中，晶种材料层包括钛/铜复合层且通过溅镀工艺形成。然后，在晶种材料层上形成具有开口的掩模图案(未示出)。掩模图案的开口暴露出随后形成的UBM图案600的预期位置。举例来说，掩模图案的开口可暴露出位于接触开口OP内部的晶种材料层及位于接触开口OP附近的晶种材料层。之后，执行镀覆工艺以在被掩模图案的开口暴露出的晶种材料层上形成导电材料层。在一些实施例中，导电材料层的材料包括铝、钛、铜、镍、钨和/或其合金。然后通过剥除工艺及刻蚀工艺移除掩模图案及下伏的晶种材料层。剩余的晶种材料层及导电材料层然后构成UBM图案600。
在一些实施例中，UBM图案600与TSV 212及TIV 300连接。因此，UBM图案600可通过TIV 300与半导体晶片W电连接。同时，UBM图案600也通过TSV 212与半导体管芯200电连接。如图1J中所示，TSV 212中的至少一者与TIV 300中的至少一者同时连接到同一UBM图案600。在一些实施例中，至少一个UBM图案600连接到多个TSV 212。通过使UBM图案600落在多个TSV 212上，可充分减小电阻，且可有效地增强装置在操作期间的散热。应注意的是，在整个公开内容中，用语“多个”指“多于一个”。在一些实施例中，每一UBM图案600被形成为具有约40μm到约200μm的宽度W600。另一方面，两个相邻的UBM图案600可具有介于约100μm与约1000μm之间的范围内的节距。
在一些实施例中，在UBM图案600上设置导电端子700。在一些实施例中，导电端子700通过焊剂贴合到UBM图案600。在一些实施例中，导电端子600是例如焊料球、球栅阵列(ball grid array，BGA)球或受控塌陷芯片连接(controlled collapse chipconnection，C4)凸块。在一些实施例中，导电端子700由具有低电阻率的导电材料(例如，Sn、Pb、Ag、Cu、Ni、Bi、或其合金)制成。
参照图1K，执行单体化工艺(singulation process)以形成多个封装10。在一些实施例中，划切工艺(dicing process)或单体化工艺通常涉及用旋转刀片或激光束进行划切。换句话说，划切工艺或单体化工艺是例如激光切割工艺、机械切割工艺或其他合适的工艺。在一些实施例中，在单体化工艺期间，包封体400被切断且半导体晶片W被分成多个半导体管芯100。也就是说，每一半导体管芯100包括半导体衬底110、设置在半导体衬底110上的第一内连结构120、以及设置在第一内连结构120上的第一接合结构130。在一些实施例中，半导体管芯100可被称为封装10的第一管芯，而半导体管芯200可被称为封装10的第二管芯。
在一些实施例中，图1A到图1K中所示的步骤可被称为“晶片上芯片(chip onwafer，CoW)级封装”。如图1K中所示，半导体管芯200堆叠在半导体管芯100上。换句话说，多个半导体管芯100、200被集成到单个封装10中。因此，封装10可被称为“集成电路上***(system on integrated circuit，SOIC)封装”。在一些实施例中，通过使用图1A到图1K中所示的步骤，异质(heterogeneous)半导体组件或同质(homogeneous)半导体组件可以较低的成本有效地集成到单个封装中。举例来说，已知良好管芯(known-good-die，KDG)可以低成本有效地与半导体晶片/半导体管芯集成。另外，堆叠芯片/管芯大小可为灵活的。此外，由于半导体管芯100、200彼此堆叠，因此可增强封装10的紧密性。另一方面，由于导电端子700分别通过TIV 300及TSV 212与半导体管芯100及半导体管芯200电连接，因此可采用短的电路路径。也就是说，可有效地增强封装10的信号传输性能。在一些实施例中，封装10可用于倒装芯片(flip-chip)应用中。也就是说，封装10可以倒装芯片的方式进一步接合到衬底(例如印刷电路板(printed circuit board，PCB)等)上。
图2是根据本公开的一些替代性实施例的封装20的示意性剖视图。参照图2，封装20类似于图1K中的封装10，因此本文中省略其详细说明。然而，在封装20中，每一TIV 300落在多个辅助连接件138上。也就是说，多个辅助连接件138的沟槽部分138b直接接触同一TIV300。
在一些实施例中，由于半导体管芯100、200彼此堆叠，因此可增强封装20的紧密性。此外，由于导电端子700分别通过TIV 300及TSV 212与半导体管芯100及半导体管芯200电连接，因此可采用短的电路路径。也就是说，可有效地增强封装20的信号传输性能。在一些实施例中，封装20可用于倒装芯片应用中。也就是说，封装20可以倒装芯片的方式进一步接合到衬底(例如PCB等)上。
图3是根据本公开的一些替代性实施例的封装30的示意性剖视图。参照图3，封装30类似于图1K中的封装10，因此本文中省略其详细说明。然而，在封装30中，每一UMB图案600贴合到一个TSV 212及一个TIV 300。也就是说，每一UMB图案600直接接触TSV 212中的一者及TIV 300中的一者。
在一些实施例中，由于半导体管芯100、200彼此堆叠，因此可增强封装30的紧密性。此外，由于导电端子700分别通过TIV 300及TSV 212与半导体管芯100及半导体管芯200电连接，因此可采用短的电路路径。也就是说，可有效地增强封装30的信号传输性能。在一些实施例中，封装30可用于倒装芯片应用中。也就是说，封装30可以倒装芯片的方式进一步接合到衬底(例如PCB等)上。
图4是根据本公开的一些替代性实施例的封装40的示意性剖视图。参照图4，封装40类似于图1K中的封装10，因此本文中省略其详细说明。然而，在封装40中，每一TIV 300落在多个辅助连接件138上。也就是说，多个辅助连接件138的沟槽部分138b直接接触同一TIV300。另外，在封装40中，每一UBM图案600贴合到一个TSV 212及一个TIV 300。也就是说，每一UBM图案600直接接触TSV 212中的一者及TIV 300中的一者。
在一些实施例中，由于半导体管芯100、200彼此堆叠，因此可增强封装40的紧密性。此外，由于导电端子700分别通过TIV 300及TSV 212与半导体管芯100及半导体管芯200电连接，因此可采用短的电路路径。也就是说，可有效地增强封装40的信号传输性能。在一些实施例中，封装40可用于倒装芯片应用中。也就是说，封装40可以倒装芯片的方式进一步接合到衬底(例如PCB等)上。
根据本公开的一些实施例，封装包括第一管芯、第二管芯、包封体、以及绝缘层穿孔(TIV)。所述第一管芯具有第一接合结构。所述第一接合结构包括第一介电层及嵌置在所述第一介电层中的第一连接件。所述第二管芯具有第二接合结构。所述第二接合结构包括第二介电层及嵌置在所述第二介电层中的第二连接件。所述第一介电层与所述第二介电层混合接合。所述第一连接件与所述第二连接件混合接合。所述包封体侧向包封所述第二管芯。所述绝缘层穿孔穿透所述包封体且与所述第一接合结构连接。
根据本公开的一些实施例，所述第一介电层贴合到所述包封体且所述第二介电层被所述包封体侧向覆盖。
根据本公开的一些实施例，所述第一连接件中的每一第一连接件具有通孔部分及堆叠在所述通孔部分上的沟槽部分，所述第二连接件中的每一第二连接件具有通孔部分及堆叠在所述通孔部分上的沟槽部分，且所述第二连接件的所述沟槽部分与所述第一连接件的所述沟槽部分混合接合。
根据本公开的一些实施例，所述第一接合结构还包括嵌置在所述第一介电层中的辅助连接件，且所述辅助连接件贴合到所述绝缘层穿孔。
根据本公开的一些实施例，所述第二管芯还包括穿透所述第二管芯的至少一部分的半导体穿孔。
根据本公开的一些实施例，所述封装还包括球下金属图案以及导电端子。所述球下金属图案设置在所述包封体上。所述球下金属图案与所述绝缘层穿孔及所述半导体穿孔连接。所述导电端子设置在所述球下金属图案上。
根据本公开的一些实施例，所述半导体穿孔中的至少一者与所述绝缘层穿孔中的至少一者连接到同一球下金属图案。
根据本公开的一些实施例，所述半导体穿孔中的多个半导体穿孔连接到同一球下金属图案。
根据本公开的一些替代性实施例，封装包括第一管芯、第二管芯以及包封体。所述第一管芯包括第一接垫、第一连接件以及第一介电层。所述第一连接件位于所述第一接垫上。所述第一介电层包封所述第一接垫及所述第一连接件。所述第二管芯包括第二接垫、第二连接件以及第二介电层。所述第二连接件位于所述第二接垫上且与所述第一连接件直接接触。所述第二介电层包封所述第二接垫及所述第二连接件。所述第二介电层与所述第一介电层直接接触。所述包封体侧向包封所述第二管芯。所述包封体与所述第一介电层直接接触。
根据本公开的一些替代性实施例，所述第一管芯还包括第一半导体衬底、第一内连结构以及辅助连接件。所述第一内连结构夹置在所述第一接垫与所述第一半导体衬底之间。所述辅助连接件嵌置在所述第一介电层中。所述辅助连接件与所述第一内连结构电连接。
根据本公开的一些替代性实施例，所述封装还包括穿透所述包封体的绝缘层穿孔，且所述绝缘层穿孔与所述辅助连接件直接接触。
根据本公开的一些替代性实施例，所述辅助连接件中的多个辅助连接件直接接触同一绝缘层穿孔。
根据本公开的一些替代性实施例，所述第二管芯还包括第二半导体衬底、第二内连结构以及半导体穿孔。所述第二内连结构夹置在所述第二接垫与所述第二半导体衬底之间。所述半导体穿孔穿透所述第二半导体衬底。
根据本公开的一些替代性实施例，所述半导体穿孔中的每一半导体穿孔被所述包封体局部地包绕。
根据本公开的一些替代性实施例，所述封装还包括球下金属图案以及导电端子。所述球下金属图案设置在所述包封体上，且所述球下金属图案与所述绝缘层穿孔及所述半导体穿孔连接。所述导电端子设置在所述球下金属图案上。
根据本公开的一些替代性实施例，所述半导体穿孔中的多个半导体穿孔连接到同一球下金属图案。
根据本公开的一些实施例，封装的制造方法包括至少以下步骤。提供上面形成有第一接合结构的半导体晶片。将半导体管芯接合到所述半导体晶片。所述半导体管芯中的每一半导体管芯具有形成在其上的第二接合结构以及形成在其中的半导体穿孔(TSV)。所述第一接合结构与所述第二接合结构接合。形成绝缘层穿孔(TIV)以环绕所述半导体管芯。使用第一包封体包封所述半导体管芯及所述绝缘层穿孔。移除所述半导体管芯中的每一半导体管芯的一部分，以形成凹槽。将第二包封体填充到所述凹槽中。在所述第一包封体及所述第二包封体上形成球下金属图案及导电端子。所述球下金属图案与所述绝缘层穿孔及所述半导体穿孔连接。
根据本公开的一些实施例，所述半导体管芯通过混合接合工艺接合到所述半导体晶片，且所述混合接合工艺的温度介于从约150℃到约400℃的范围内。
根据本公开的一些实施例，所述半导体管芯中的每一半导体管芯的所述一部分被移除以使得所述半导体穿孔中的每一半导体穿孔的至少一部分从所述半导体管芯突出。
根据本公开的一些实施例，所述包封所述半导体管芯及所述绝缘层穿孔包括至少以下步骤。在所述半导体晶片上形成第一包封体材料，以包封所述半导体管芯及所述绝缘层穿孔。薄化所述第一包封体材料及所述半导体管芯，直到暴露出所述绝缘层穿孔及所述半导体穿孔。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种封装，包括：
第一管芯，具有第一接合结构，其中所述第一接合结构包括第一介电层及嵌置在所述第一介电层中的第一连接件；
第二管芯，具有第二接合结构，其中所述第二接合结构包括第二介电层及嵌置在所述第二介电层中的第二连接件，所述第一介电层与所述第二介电层混合接合，且所述第一连接件与所述第二连接件混合接合；
包封体，侧向包封所述第二管芯；以及
绝缘层穿孔，穿透所述包封体，其中所述绝缘层穿孔与所述第一接合结构连接。
2.根据权利要求1所述的封装，其中所述第二管芯还包括穿透所述第二管芯的至少一部分的半导体穿孔。
3.根据权利要求2所述的封装，还包括：
球下金属图案，设置在所述包封体上，其中所述球下金属图案与所述绝缘层穿孔及所述半导体穿孔连接；以及
导电端子，设置在所述球下金属图案上。
4.根据权利要求3所述的封装，其中所述半导体穿孔中的至少一者与所述绝缘层穿孔中的至少一者连接到同一球下金属图案。
5.根据权利要求3所述的封装，其中所述半导体穿孔中的多个半导体穿孔连接到同一球下金属图案。
6.一种封装，包括：
第一管芯，包括：
第一接垫；
第一连接件，位于所述第一接垫上；以及
第一介电层，包封所述第一接垫及所述第一连接件；
第二管芯，包括：
第二接垫；
第二连接件，位于所述第二接垫上，其中所述第二连接件与所述第一连接件直接接触；以及
第二介电层，包封所述第二接垫及所述第二连接件，其中所述第二介电层与所述第一介电层直接接触；以及
包封体，侧向包封所述第二管芯，其中所述包封体与所述第一介电层直接接触。
7.根据权利要求6所述的封装，其中所述第一管芯还包括：
第一半导体衬底；
第一内连结构，夹置在所述第一接垫与所述第一半导体衬底之间；以及
辅助连接件，嵌置在所述第一介电层中，其中所述辅助连接件与所述第一内连结构电连接。
8.根据权利要求7所述的封装，还包括穿透所述包封体的绝缘层穿孔，其中所述绝缘层穿孔与所述辅助连接件直接接触。
9.根据权利要求8所述的封装，其中所述辅助连接件中的多个辅助连接件直接接触同一绝缘层穿孔。
10.一种封装的制造方法，包括：
提供上面形成有第一接合结构的半导体晶片；
将半导体管芯接合到所述半导体晶片，其中所述半导体管芯中的每一半导体管芯具有形成在其上的第二接合结构以及形成在其中的半导体穿孔，且所述第一接合结构与所述第二接合结构接合；
形成绝缘层穿孔以环绕所述半导体管芯；
使用第一包封体包封所述半导体管芯及所述绝缘层穿孔；
移除所述半导体管芯中的每一半导体管芯的一部分，以形成凹槽；
将第二包封体填充到所述凹槽中；以及
在所述第一包封体及所述第二包封体上形成球下金属图案及导电端子，其中所述球下金属图案与所述绝缘层穿孔及所述半导体穿孔连接。
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