KR20170098462A - 패키지 및 그의 제조방법 - Google Patents

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Abstract

본 개시의 일 실시 예에 따른 패키지는 기판 상에 배치되는 제1 부품과 상기 제2 부품 사이에 배치되는 도전성 벽, 및 제1 및 제2 부품과 상기 도전성 벽을 덮으며 상기 도전성 벽의 상부에 캐비티를 형성하는 슬롯 구조를 갖는 몰딩부를 포함함으로써, 상이한 전기적 특성을 갖는 부품 사이에 전자파를 차폐할 수 있으며, 도전층 설계가 용이할 수 있도록 하는 것이다.

Description

패키지 및 그의 제조방법{PACKAGE MODULE AND MANUFATURING METHOD OF THE SAME}
본 개시는 패키지 및 그의 제조방법에 관한 것이다.
패키지(package) 산업은 단위 칩 패키지 구조 또는 펑션 모듈(function module)구조에서 점차 복합화된 시스템 인 패키지(System In Package;SIP) 모듈로 발전하고 있는 추세이며, 복합화된 SIP 모듈의 단일 패키지화 요구가 점차 증대되고 있다.
그러나, SIP 모듈의 경우, 난이도 높은 공정이 요구되며, 서로 상이한 전기적 특성을 갖는 부품들이 밀집된 영역에 공존하는 구조이므로 부품들의 상호 간 발생하는 전자파 간섭(Electro Magnetic Interference; EMI)문제가 발생하게 된다.
따라서, 단일 패키지 내에 발생하는 전자파 간섭을 감소시키는 것이 매우 중요한 실정이다.
하기 선행기술문헌에 기재된 특허문헌들은 패키지에 관한 설명이다.
중국공개특허 제102709274호 한국공개특허공보 제2006-0129519호
한편, 단일 패키지에서 서로 상이한 전기적 특성을 갖는 부품들이 밀집된 영역은 전자파 간섭이 발생할 수 있다.
본 개시의 여러 목적 중 하나는 패키지 내에서 서로 상이한 전기적 특성을 갖는 영역 사이에 도전성 벽을 배치하여 전자파를 차폐할 수 있으며, 도전층을 형성을 용이하게 할 수 있다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 기판 상에 배치되는 제1 부품과 상기 제2 부품 사이에 배치되는 도전성 벽, 및 제1 및 제2 부품과 상기 도전성 벽을 덮으며 상기 도전성 벽의 상부에 캐비티를 형성하는 슬롯 구조를 갖는 몰딩부를 포함함으로써, 상이한 전기적 특성을 갖는 부품 사이에 전자파를 차폐할 수 있으며, 도전층 설계가 용이할 수 있도록 하는 것이다.
본 개시의 일 실시 예에 따른 패키지는 상이한 전지적 특성을 갖는 부품 사이에 발생하는 전자파 간섭을 차폐할 수 있으며, 패키지 비용을 증가시키지 않으면서 도전층 설계를 용이하게 할 수 있다.
도 1은 본 개시의 일 실시 예에 따른 패키지의 평면도를 개략적으로 도시한 것이다.
도 2는 본 개시의 일 실시 예에 따른 패키지의 단면도를 개략적으로 도시한 것이다.
도 3 및 도 4은 도 2의 A부분의 확대도이며, 본 개시의 일 실시 예에 따른 패키지의 캐비티의 형상을 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 보다 상세히 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
이하, 본 개시에 의한 세라믹 패키지에 대하여 설명한다.
도 1은 본 개시의 일 실시 예에 따른 세라믹 패키지의 평면도 및 단면도를 개략적으로 도시한 것이다.
도 1 및 도 2를 참조하면, 본 개시의 일 실시 예에 따른 패키지는 기판(110) 상에 배치되는 제1 및 제2 부품(101, 103), 제1 부품(101)과 제2 부품(103) 사이에 배치되는 도전성 벽(120) 및 제1 및 제2 부품과 상기 도전성 벽을 덮으며, 도전성 벽의 상부에 캐비티(cavity)(155)를 형성하는 슬롯 구조를 갖는 몰딩부(140)를 포함한다.
상기 기판(110)은 절연 세라믹 재질일 수 있다
상기 기판(110)은 평평한(flat) 세라믹 그린시트를 적층한 산화알루미늄 소결체 또는 단일 알루미나(Ai2O3) 소결체일 수 있다.
상기 제1 부품(101)과 제2 부품(103)은 전자부품으로, 서로 상이한 전기적 특성을 가질 수 있다.
상기 몰딩부(140)는 수지일 수 있으며, 이에 한정되는 것은 아니나 에폭시계 수지 및 실리콘계 수지 중 선택된 하나일 수 있다.
상기 몰딩부(140)는 상기 제1 부품 및 제2 부품 전체를 감싸도록 형성될 수 있다.
상기 제1 부품과 상기 제2 부품은 상이한 전기적 특성을 가지므로, 부품 간에 전자파 간섭(EMI)이 발생할 수 있다.
기판 상에 구현되는 SIP 패키지의 경우 수지로 이루어진 몰딩부에 의해 몰딩되는 구조가 일반적이며, 상기 SIP 패키지의 EMI 차폐를 위하여 몰딩부가 형성된 패키지 전체를 도전성 재료로 코팅하는 전자파 차폐용 코팅(conformal shield)를 하여 EMI 차폐를 한다.
그러나, 이 경우 패키지 전체의 EMI 차폐가 가능하나, 패키지 내부의 부품 간에 발생하는 EMI 문제를 해결하지 못한다.
본 개시의 일 실시 형태에 따른 패키지는 상기 제1 부품(101)과 제2 부품(103) 사이에 도전성 벽(120)을 배치한다.
도 1 및 도 2를 참조하면, 상기 기판 상에 상기 제1 부품(101)이 배치된 제1 영역(151)과 상기 제2 부품(103)이 배치된 제2 영역(153)이 있으며, 상기 제1 영역(151)과 상기 제2 영역(153)은 각각 서로 다른 기능을 하는 부품이 배치된 영역이다.
상기 도전성 벽(120)은 패키지 내에서 각 기능 영역별 부품 간의 영향을 차폐할 수 있다.
상기 도전성 벽(120)은 도전성 재료를 포함할 수 있으며, 상기 도전성 재료는 금(Au), 은(Ag), 니켈(Ni), 텅스텐(W), 구리(Cu), 주석(Sn), 몰리브덴(Mo) 및 이들의 합금일 수 있으나, 이에 한정되는 것은 아니다.
상기 도전성 벽(120)은 상기 기판(110)에 가까운 영역이 상대적으로 큰 폭을 갖도록 형상이 변화할 수 있다.
상기 도전성 벽(120)의 구조는 상기 도전성 벽의 폭 대비 높이를 낮출 수 있으며, 이는 설계시 도전성 벽의 폭을 상대적으로 좁게 설계할 수 있으므로, 패키지 비용을 증가시키지 않으면서 설계 자유도를 높일 수 있다.
도 3 및 도 4은 도 2의 A부분의 확대도이며, 본 개시의 일 실시 예에 따른 패키지의 캐비티의 형상을 개략적으로 도시한 것이다.
본 개시에 의한 패키지는 몰딩부(140)가 상기 도전성 벽(120)의 상부에 캐비티(155)를 형성하는 슬롯(slot) 구조를 가진다.
상기 캐비티(155)는 상기 도전성 벽(120)에 가까운 영역이 상대적으로 작은 폭을 갖도록 형상이 변화할 수 있다.
도 3 및 도 4에 도시된 바와 같이, 상기 몰딩부(140) 중 상기 캐비티를 향하는 내벽면은 상기 도전성 벽(120)에 대하여 기울기를 가질 수 있으며, 상기 몰딩부 중 상기 캐비티를 향하는 내벽면은 계단 형상을 가질 수 있다.
상기 제1 부품(101)과 제2 부품(103)은 크기가 다를 수 있으며, 이 경우 상기 도전성 벽(120)에 대한 상기 캐비티(155)를 향하는 내벽면 각각의 기울기가 다르게 형성될 수 있다.
상기 캐비티의 형성시, 상기 몰딩부의 상면부터 상기 도전성 벽의 상면에 이르기까지 기울기를 가지며 형성되므로, 상기 도전성 벽(120)의 상면은 상기 캐비티(155)의 상부의 폭보다 작을 수 있다.
상기 몰딩부의 높이를 1이라 하면, 상기 도전성 벽의 높이는 0.3 내지 0.5 일 수 있으며 상기 캐비티의 높이는 0.5 내지 0.7일 수 있다. 상기 도전성 벽의 배치로 인하여, 상기 캐비티의 높이를 상기 몰딩부의 높이만큼 형성하지 않아도 되며, 캐비티 형성시 기판의 물리적 충격에 의한 결함의 발생을 방지할 수 있다. 차폐효과를 확보할 수 있다.
상기 캐비티의 높이를 더 깊게 형성할 경우, 도전층 형성시 상기 캐비티의 하면까지 도전층이 일부 형성되지 않을 수 있으며, 차폐 효과를 확보하지 못할 수 있다.
상기 캐비티의 높이를 더 깊게 형성해야할 경우, 상기 캐비티 상부의 폭과 상기 도전성 벽 상부면의 폭을 달리함으로써 상기 문제점을 극복할 수 있다. 예를 들면 상기 캐비티의 상부의 폭을 증가시켜, 상기 캐비티의 내벽면의 기울기가 완만하도록 할 수 있으며, 이로 인해 상기 캐비티의 하면까지 도전층이 형성될 수 있다.
상기 도전층의 형성시 공정 능력에 맞게, 상기 캐비티의 각도를 단계적으로 조절하여 도전층 형성 공정을 용이하게 할 수 있다.
상기 도전성 벽에서 기판과 가까운 면을 하면이라 하고, 상기 대향하는 면을 상면이라 할 때, 상기 도전성 벽의 상면의 폭을 1이라 하면, 상기 도전성 벽의 하면은 0.8 내지 1.2 일 수 있으며, 상기 캐비티의 상부의 폭은 1.2 내지 1.6일 수 있다. 즉, 상기 캐비티의 상부는 상기 도전성 벽의 하면보다 폭이 클 수 있다.
상기 몰딩부(140) 상에 도전층(130)이 배치된다.
상기 도전층(130)은 상기 캐비티(155)의 내벽면에 형성될 수 있다.
상기 도전층(130)은 도전성 물질로 이루어질 수 있으며, 예를 들면 금(Au), 은(Ag), 니켈(Ni), 텅스텐(W), 구리(Cu), 주석(Sn), 몰리브덴(Mo) 및 이들의 합금일 수 있으나 이에 한정되는 것은 아니다.
상기 캐피티(155) 형성시, 상기 도전성 벽(120)의 상부가 노출되도록 형성될 수 있으며, 상기 도전성 벽(120)의 상부에 도전층(130)이 형성될 수 있다. 이로 인해, 상기 도전성 벽(120)과 상기 도전성 벽의 상면에 형성된 도전층(130)이 연결되도록 형성함으로써, 차폐벽이 형성될 수 있다.
따라서, 본 개시에 의한 패키지에서는 서로 상이한 전기적 특성을 갖는 제1 및 제2 영역 간에 독립적인 상기 제1 및 제2 부품의 전자파 간섭을 차폐하기 위하여, 상기 도전성 벽 및 상기 도전성 벽 상에 상기 캐비티의 내부에 배치되는 도전층을 포함하는 2중 구조를 가짐으로써, 두 영역 간 독립적인 전자파 차폐 효과를 얻을 수 있다.
이하, 본 개시에 의한 패키지의 제조방법에 대하여 설명한다.
본 개시의 일 실시 예에 따른 패키지의 제조방법은 기판 상에 제1 및 제2 부품을 배치하는 단계, 제1 부품과 제2 부품 사이에 도전성 벽을 형성하는 단계, 제1 및 제2 부품과 도전성 벽을 덮도록 몰딩부를 형성하는 단계 및 몰딩부 중 도전성 벽이 형성된 영역 상에 캐비티를 형성하는 단계를 포함한다.
먼저, 상기 기판 상에 제1 및 제2 부품을 배치한 후, 상기 제1 및 제2 부품 사이에 도전성 벽을 형성한다.
상기 기판은 절연 세라믹 재질일 수 있으며, 세라믹 그린시트를 적층한 알루미나(Ai2O3) 소결체 또는 단일 알루미나 소결체일 수 있다.
상기 제1 및 제2 부품은 서로 상이한 전기적 특성을 가질 수 있다.
상기 제1 및 제2 부품 사이에 전자파 간섭을 차폐하기 위하여 도전성 벽을 형성한다.
상기 도전성 벽은 도전성 물질을 포함할 수 있으며, 금속 프레임 또는 금속 페이스트를 이용하여 형성될 수 있다. 상기 도전성 물질은 금(Au), 은(Ag), 니켈(Ni), 텅스텐(W), 구리(Cu), 주석(Sn), 몰리브덴(Mo) 및 이들의 합금일 수 있으나, 이에 한정되는 것은 아니다.
상기 도전성 벽은 상기 기판에 가까운 영역이 상대적으로 큰 폭을 갖도록 형상이 변화할 수 있다.
다음, 상기 제1 및 제2 부품과 상기 도전성 벽을 덮도록 몰딩부를 형성한 후, 상기 몰딩부 중 도전성 벽이 형성된 영역 상에 캐비티를 형성한다.
상기 몰딩부는 수지일 수 있으며, 이에 한정되는 것은 아니나 에폭시계 수지 및 실리콘계 수지 중 선택된 하나일 수 있다.
상기 몰딩부 중 상기 도전성 벽이 형성된 영역 상에 캐비티가 형성되며, 상기 캐비티에 의해 상기 도전성 벽의 상면이 노출될 수 있다.
상기 캐비티는 레이저(laser) 및 드릴(drill) 등의 방법으로 형성될 수 있다.
상기 캐비티는 상기 도전성 벽에 가까운 영역이 상대적으로 작은 폭을 갖도록 형상이 변화할 수 있다. 즉, 상기 몰딩부 중 상기 캐비티를 향하는 내벽면은 상기 도전성 벽에 대하여 기울기를 가질 수 있다.
상기 캐비티의 내벽면의 기울기를 단계적으로 조절하여, 후 공정인 도전층 형성에 용이하게 상기 캐비티의 폭 및 깊이를 조절할 수 있다.
상기 몰딩부의 두께가 두껍게 형성된 경우, 캐비티를 형성할 시 상기 도전성 벽의 상면에 캐비티를 형성함으로써, 상기 캐비티의 형성 공정을 용이하게 할 수 할 수 있으며, 패키지 제조시 외부 응력에 의한 결함 발생을 최소화할 수 있다.
또한, 상기 몰딩부의 상부에 캐비티를 형성하면, 수지로 이루어진 상기 몰딩부의 열팽창 계수에 의한 신뢰성 향상 및 워피지(warpage) 개선에도 유리할 수 있다.
다음, 상기 몰딩부 및 상기 도전성 벽의 상면 상에 도전층이 형성된다.
상기 도전층은 도전성 물질로 이루어질 수 있으며, 이에 한정되는 것은 아니나 스퍼터링(spettering) 및 CVD(chemical vapor deposition) 등의 방법으로 형성될 수 있다.
상기 도전성 벽과 상기 도전성 벽의 상면에 형성된 도전층이 연결되도록 형성함으로써, 차폐벽이 형성될 수 있다.
본 개시는 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.
110: 기판
101, 103: 제1 및 제2 부품
120: 도전성 벽
130: 도전층
140: 몰딩부
151, 153: 제1 및 제2 영역
155: 캐비티

Claims (14)

  1. 기판 상에 배치되는 제1 및 제2 부품;
    상기 제1 부품과 상기 제2 부품 사이에 배치되는 도전성 벽; 및
    상기 제1 및 제2 부품과 상기 도전성 벽을 덮으며, 상기 도전성 벽의 상부에 캐비티를 형성하는 슬롯 구조를 갖는 몰딩부;를 포함하는 패키지.
  2. 제1항에 있어서,
    상기 캐비티는 상기 도전성 벽의 상부가 노출되도록 형성된 패키지.
  3. 제1항에 있어서,
    상기 캐비티는 상기 도전성 벽에 가까운 영역이 상대적으로 작은 폭을 갖도록 형상이 변화하는 패키지.
  4. 제1항에 있어서,
    상기 도전성 벽은 상기 기판에 가까운 영역이 상대적으로 큰 폭을 갖도록 형상이 변화하는 패키지.
  5. 제1항에 있어서,
    상기 도전성 벽의 상면은 상기 캐비티의 상부의 폭보다 작은 패키지.
  6. 제1항에 있어서,
    상기 몰딩부 중 상기 캐비티를 향하는 내벽면은 계단 형상을 갖는 패키지.
  7. 제1항에 있어서,
    상기 몰딩부 중 상기 캐비티를 향하는 내벽면은 상기 도전성 벽에 대하여 기울기를 갖는 패키지.
  8. 제1항에 있어서,
    상기 몰딩부 상에 배치된 도전층;을 포함하는 패키지.
  9. 기판 상에 제1 및 제2 부품을 배치하는 단계;
    상기 제1 부품과 제2 부품 사이에 도전성 벽을 형성하는 단계;
    상기 제1 및 제2 부품과 상기 도전성 벽을 덮도록 몰딩부를 형성하는 단계; 및
    상기 몰딩부 중 상기 도전성 벽이 형성된 영역 상에 캐비티를 형성하는 단계;를 포함하는 패키지의 제조방법.
  10. 제9항에 있어서,
    상기 캐비티는 상기 도전성 벽의 상부가 노출되도록 형성된 패키지의 제조방법.
  11. 제9항에 있어서,
    상기 캐비티는 상기 도전성 벽에 가까운 영역이 상대적으로 작은 폭을 갖도록 형상이 변화하는 패키지의 제조방법.
  12. 제9항에 있어서,
    상기 도전성 벽은 상기 기판에 가까운 영역이 상대적으로 큰 폭을 갖도록 형상이 변화하는 패키지의 제조방법.
  13. 제9항에 있어서,
    상기 몰딩부 중 상기 캐비티를 향하는 내벽면은 상기 도전성 벽에 대하여 기울기를 갖는 패키지의 제조방법.
  14. 제9항에 있어서,
    상기 몰딩부 상에 도전층을 형성하는 단계;를 포함하는 패키지의 제조방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020262457A1 (ja) * 2019-06-27 2020-12-30 株式会社村田製作所 モジュールおよびその製造方法
KR20220020018A (ko) * 2020-08-11 2022-02-18 삼성전기주식회사 부품 패키지 및 이에 이용되는 인쇄회로기판

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225206B1 (en) * 1999-05-10 2001-05-01 International Business Machines Corporation Flip chip C4 extension structure and process
US6753482B1 (en) * 2002-05-06 2004-06-22 Micron Technology, Inc. Semiconductor component with adjustment circuitry
TW201240058A (en) * 2011-03-28 2012-10-01 Universal Scient Ind Shanghai Electromagnetic interference shielding structure for integrated circuit substrate and method for fabricating the same
JP6071613B2 (ja) * 2013-02-14 2017-02-01 オリンパス株式会社 半導体基板、半導体装置、撮像素子、および撮像装置
EP3113485A1 (en) * 2015-07-03 2017-01-04 LG Electronics Inc. Mobile terminal and method for controlling the same
US9559075B1 (en) * 2016-01-06 2017-01-31 Amkor Technology, Inc. Semiconductor product with interlocking metal-to-metal bonds and method for manufacturing thereof

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