KR20170086068A - SiC 기판의 표면 처리 방법 - Google Patents

SiC 기판의 표면 처리 방법 Download PDF

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고지 아시다
야스노리 구츠마
사토시 도리미
마사토 시노하라
요우지 데라모토
노리히토 야부키
사토루 노가미
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토요 탄소 가부시키가이샤
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Abstract

스텝 번칭의 발생의 유무 또는 발생하는 스텝 번칭의 종류를 제어 가능한 SiC 기판(40)의 표면 처리 방법을 제공한다. Si 증기압 하에서 SiC 기판(40)을 가열함으로써 상기 SiC 기판(40)의 표면을 에칭하는 표면 처리 방법에서, 적어도 에칭 속도에 근거하여 정해지는 에칭 모드와 에칭 깊이를 제어하여 SiC 기판(40)의 에칭을 실시함으로써, 에칭 처리 후의 SiC 기판(40)의 표면 형상을 제어한다.

Description

SiC 기판의 표면 처리 방법{SURFACE TREATMENT METHOD FOR SIC SUBSTRATE}
본 발명은 주로 SiC 기판을 Si 증기압 하에서 가열함으로써 에칭을 실시하는 표면 처리 방법에 관한 것이다.
SiC는 Si 등과 비교해 내열성 및 기계적 강도 등이 뛰어나기 때문에, 새로운 반도체 재료로서 주목받고 있다.
특허문헌 1은 이 SiC 기판의 표면을 평탄화하는 표면 처리 방법을 개시한다. 이 표면 처리 방법에서는 SiC 기판을 수납 용기에 수납하고, 수납 용기 내를 Si 증기압 하로 한 상태로 상기 수납 용기를 가열한다. 이로써, 수납 용기의 내부의 SiC 기판이 에칭되어 분자 레벨로 평탄한 SiC 기판을 얻을 수 있다.
여기서, SiC 기판은 단결정 SiC로 구성되는 잉곳을 소정의 각도로 자름으로써 얻어진다. 잘라진 SiC 기판으로부터 반도체소자를 제조하는 경우에는 에피택셜 성장을 실시하지만, 자른 상태에서는 표면 조도가 크기 때문에, 기계 연마(MP) 및 화학 기계 연마(CMP) 등의 가공 공정을 실시하여 표면을 평탄하게 할 필요가 있다. 그러나, 기계 연마 및 화학 기계 연마 등을 실시함으로써, SiC 기판의 표면에 연마 흠집이 발생한다. 또, 기계 연마시 및 화학 기계 연마시 등에 SiC 기판의 표면에 압력이 걸림으로써, 결정성이 흐트러진 변질층(이하, 잠상(潛傷))이 생긴다.
일본 특개 2008-16691호 공보
그런데, 잠상이 존재하는 SiC 기판에 에피택셜 성장을 실시하면, 잠상의 영향에 의해, SiC 기판의 표면에 다수의 흠집이 드러난다. 또, 오프각을 가지는 SiC 기판을 가열하는 경우, SiC 기판의 표면에 스텝 번칭이 생기는 경우가 있다. 스텝 번칭이란, 복수의 SiC층이 다발이 되도록 하여 형성된 단차(예를 들면 높이가 1nm 이상인 단차)이다.
스텝 번칭이 발생한 SiC 기판으로부터 반도체소자를 생성하면, 반도체소자의 디바이스 구조가 불안정하게 되거나 전계의 국소 집중에 의해서 반도체소자로서의 성능이 저하되거나 한다. 또, SiC 기판의 표면에 잠상이 잔존하고 있었던 경우, 에피택셜 성장시에서 잠상을 기점으로 에피택셜층 중에 적층 결함이 발생하여, 결정 품질이 열화한다. 이 적층 결함은 작성되는 반도체소자, 특히 파워 디바이스의 특성을 열화시키는 것이 알려져 있다. 그 때문에, SiC 반도체소자의 고품질화 및 저비용화를 위해서는 잠상의 제거가 필수라고 생각된다. 한편, 최근에는 스텝 번칭의 단차를 이용하여 용액 성장법 등을 실시하면, 통상의 경우와 비교하여, 결정 전위의 영향을 경감할 수 있는 가능성이 있는 것이 알려져 있다. 또, 스텝 번칭은 복수 종류(예를 들면 후술의 도 5를 참조) 존재하는 것이 알려져 있고 각각 특성이 상이하다고 생각된다.
본 발명은 이상의 사정을 감안하여 이루어진 것으로, 그 주요한 목적은 SiC 기판의 표면에 내재하는 잠상이 제거되고, 또한 표면이 평탄화된 SiC 기판을 얻기 위한 표면 처리 방법을 제공하는 것에 있다. 또, 추가적인 목적으로는 본 표면 처리 방법에 따라 스텝 번칭의 발생의 유무 또는 발생하는 스텝 번칭의 종류를 제어 가능한 SiC 기판의 표면 처리 방법을 제공하는 것에 있다.
본 발명의 해결하려고 하는 과제는 이상과 같으며, 다음에 이 과제를 해결하기 위한 수단과 그 효과를 설명한다.
본 발명의 제1 관점에 의하면, Si 증기압 하에서 SiC 기판을 가열함으로써 상기 SiC 기판의 표면을 에칭하는 표면 처리 방법에서, 이하의 표면 처리 방법이 제공된다. 즉, 이 표면 처리 방법에서는 적어도 에칭 속도에 근거하여 정해지는 에칭 모드와 에칭 깊이를 제어하여 상기 SiC 기판의 에칭을 실시함으로써, 에칭 처리 후의 상기 SiC 기판의 표면 형상을 제어한다.
이로써, 에칭 속도를 변화시킴으로써, 예를 들면 스텝 번칭의 발생의 유무, 또는 발생하는 스텝 번칭의 종류를 선택할 수 있다. 또한, 에칭 깊이를 제어하여 에칭을 실시함으로써, 예를 들면 에피택셜 성장에 제공하는 SiC 기판의 가공 공정에서 잠상이 제거된 매끄러운 테라스를 가지는 SiC 기판을 얻을 수 있다.
본 발명의 다른 관점에 의하면, Si 증기압 하에서 SiC 기판을 가열함으로써 상기 SiC 기판의 표면을 에칭하는 표면 처리 방법에서, 이하와 같이 하는 것이 바람직하다. 즉, 적어도 에칭 속도에 근거하여 정해지는 에칭 모드를 제어하여 SiC 기판의 에칭을 실시함으로써, 에칭 처리 후의 상기 SiC 기판의 표면 형상을 제어한다. 또, 상기 에칭 모드에는 에칭 속도가 기준 에칭 속도보다 작은 경우의 이방성 에칭 모드와, 에칭 속도가 상기 기준 에칭 속도보다 큰 경우의 등방성 에칭 모드가 존재한다. 상기 이방성 에칭 모드로 에칭을 실시한 경우에는 스텝 번칭이 잔존하고, 상기 등방성 에칭 모드로 에칭을 실시한 경우에는 스텝 번칭이 분해된다.
이로써, 에칭 속도를 변화시킴으로써, 예를 들면 스텝 번칭의 발생의 유무, 또는 발생하는 스텝 번칭의 종류를 선택할 수 있다. 또한, 스텝 번칭이 발생하지 않게 에칭을 실시하거나 스텝 번칭이 발생하도록 에칭을 실시하거나 할 수 있다.
상기의 SiC 기판의 표면 처리 방법에서는 상기 기준 에칭 속도는 에칭을 실시할 때의 온도에 근거하여 결정되는 것이 바람직하다.
이로써, 에칭을 실시하는 온도에 따라 SiC 기판으로부터의 Si의 탈리 속도가 변화하기 때문에, 이것을 고려하여 기준 에칭 속도를 결정함으로써, 스텝 번칭의 발생의 유무를 보다 정확하게 제어할 수 있다.
상기의 SiC 기판의 표면 처리 방법에서는 상기 기준 에칭 속도는 상기 SiC 기판의 오프각에 근거하여 결정되는 것이 바람직하다.
상기의 SiC 기판의 표면 처리 방법에서는 상기 SiC 기판은 오프각을 가지고 있고 오프각이 0.71°이상 4°이하인 것이 바람직하다.
이로써, SiC 기판의 오프각에 따라 SiC 최표면에 노출하는 SiC 분자층 스텝단(端) 밀도가 변화하여, 스텝 번칭의 발생의 용이함이 상이한 것이 발견되었기 때문에, 이것을 고려하여 기준 에칭 속도를 결정함으로써, 스텝 번칭의 발생의 유무를 보다 정확하게 제어할 수 있다.
상기의 SiC 기판의 표면 처리 방법에서는 상기 오프각은, [11-20] 방향에 대해서 이루는 오프각인 것이 바람직하다.
상기의 SiC 기판의 표면 처리 방법에서는 상기 에칭 모드는 상기 SiC 기판을 가열하는 분위기에서의 불활성 가스의 압력에 의해 결정되는 에칭 속도에 근거하여 정해지는 것이 바람직하다.
이로써, 불활성 가스의 압력이 높아질수록 SiC 기판으로부터의 Si의 열분해가 억제되므로, 이것을 고려하여 기준 에칭 속도를 결정함으로써, 스텝 번칭의 발생의 유무를 보다 정확하게 제어할 수 있다.
상기의 SiC 기판의 표면 처리 방법에서는 상기 이방성 에칭 모드로 에칭을 실시하는 경우에서, 에칭 속도, 에칭을 실시할 때의 온도, 상기 SiC 기판의 오프각 및 불활성 가스의 압력 중 적어도 어느 하나를 제어하여 에칭을 실시함으로써, 에칭 처리 후의 테라스의 단부가 직선상인지 지그재그상인지를 제어하는 것이 바람직하다.
이로써, 특성이 상이한 2종류의 스텝 번칭 중 어느 하나의 스텝 번칭을 선택하여 발생시킬 수 있다.
상기의 SiC 기판의 표면 처리 방법에서는 상기 SiC 기판의 표면은 4H-SiC(0001) Si면인 것이 바람직하다.
상기의 SiC 기판의 표면 처리 방법에서는 상기 에칭 속도는 에칭을 실시할 때의 온도, 불활성 가스의 압력, 및 상기 SiC 기판을 수용하는 수용 용기의 내측에 마련된 탄탈 실리사이드의 조성 중 적어도 어느 하나에 근거하여, 조정되는 것이 바람직하다.
이로써, 여러 가지 방법으로 에칭 속도를 변화시킬 수 있으므로, 예를 들면 에칭을 실시할 때의 온도를 변화시키고 싶지 않은 경우여도, 에칭 속도를 조정할 수 있다.
상기의 SiC 기판의 표면 처리 방법에서는 상기 에칭 깊이는 에칭 전에 상기 SiC 기판에 대해서 실시된 가공 처리에 근거하여 결정되는 것이 바람직하다.
이로써, 가공 처리에 따라 SiC 기판에 존재하는 잠상의 깊이가 상이하기 때문에, 가공 처리를 고려하여 에칭 깊이를 정함으로써, SiC 기판의 표면 형상을 보다 정확하게 제어할 수 있다.
상기의 SiC 기판의 표면 처리 방법에서는 상기 가공 처리는 기계 연마 또는 화학 기계 연마인 것이 바람직하다.
이로써, 잉곳으로부터의 잘라낸 후에 일반적인 가공 방법에서 생긴 잠상을 제거할 수 있다.
도 1은 본 발명의 가열 처리에서 이용하는 고온 진공 로의 개요를 설명하는 도면이다.
도 2는 도가니의 벽면의 조성을 나타내는 개략도이다.
도 3은 에칭 깊이가 상이한 SiC 기판에 대해서 에피택셜 성장을 실시한 후의 표면의 모습을 나타내는 현미경 사진이다.
도 4는 에칭 깊이가 상이한 SiC 기판에 대해서 가열 처리를 실시한 후의 SiC 기판의 표면의 모습을 나타내는 현미경 사진이다.
도 5는 Si 증기압 에칭량과 적층 결함 밀도의 관계를 나타내는 그래프이다.
도 6은 기계 연마만을 실시한 SiC 기판과 화학 기계 연마만을 실시한 SiC 기판의 표면의 현미경 사진이다.
도 7은 에칭 깊이와 에칭 속도에 따라 SiC 기판의 표면 형상이 정해지는 모습을 개략적으로 나타내는 도면이다.
도 8은 지그재그상 번칭이 생기는 모습과 직선상 번칭이 생기는 모습을 나타내는 도면이다.
도 9는 가열 온도 및 오프각에 따라 등방성 에칭 모드와 이방성 에칭 모드의 경계선이 어떻게 변화하는지를 나타내는 그래프이다.
도 10은 직선상 번칭이 발생하는 영역과 지그재그상 번칭이 발생하는 영역을 나타내는 그래프이다.
도 11은 3종류의 온도대(溫度帶)에서 에칭을 실시한 결과를 가열 온도 및 에칭 속도와 대응시켜 나타내는 그래프이다.
도 12는 3종류의 온도대에서 에칭을 실시한 결과를 에칭 깊이 및 에칭 속도와 대응시켜 나타내는 그래프이다.
도 13은 아르곤의 압력을 변화시켰을 때에 나타나는 스텝 번칭의 종류를 나타내는 그래프이다.
도 14는 아르곤의 압력을 변화시켰을 때에 나타나는 스텝 번칭을 나타내는 AFM상이다.
도 15는 아르곤의 압력을 변화시켰을 때에 나타나는 지그재그상 번칭과 직선상 번칭을 상세하게 나타내는 AFM상과 SEM상이다.
다음에, 도면을 참조하여 본 발명의 실시 형태를 설명한다. 처음에, 도 1을 참조하여 본 실시 형태의 가열 처리에서 이용하는 고온 진공 로(10)에 대해 설명한다.
도 1에 나타내는 바와 같이, 고온 진공 로(10)는 본 가열실(21)과, 예비 가열실(22)을 구비하고 있다. 본 가열실(21)은 적어도 표면이 단결정 SiC로 구성되는 SiC 기판(40)(단결정 SiC 기판)을 1000℃ 이상 2300℃ 이하의 온도로 가열할 수 있다. 예비 가열실(22)은 SiC 기판(40)을 본 가열실(21)에서 가열하기 전에 예비 가열을 실시하기 위한 공간이다.
본 가열실(21)에는 진공 형성용 밸브(23)와, 불활성 가스 주입용 밸브(24)와, 진공계(25)가 접속되어 있다. 진공 형성용 밸브(23)는 본 가열실(21)의 진공도를 조정할 수 있다. 불활성 가스 주입용 밸브(24)는 본 가열실(21) 내의 불활성 가스(예를 들면 Ar 가스)의 압력을 조정할 수 있다. 진공계(25)는 본 가열실(21) 내의 진공도를 측정할 수 있다.
본 가열실(21)의 내부에는 히터(26)가 구비되어 있다. 또, 본 가열실(21)의 측벽이나 천정에는 도면 생략된 열반사 금속판이 고정되어 있고, 이 열반사 금속판은 히터(26)의 열을 본 가열실(21)의 중앙부로 향해서 반사시키도록 구성되어 있다. 이로써, SiC 기판(40)을 강력하고 균등하게 가열하여, 1000℃ 이상 2300℃ 이하의 온도까지 승온시킬 수 있다. 또한 히터(26)로서는, 예를 들면 저항 가열식의 히터나 고주파 유도 가열식의 히터를 이용할 수 있다.
또, SiC 기판(40)은 도가니(수용 용기)(30)에 수용된 상태로 가열된다. 도가니(30)는 적당한 지지대 등에 실려 있어 이 지지대가 움직임으로써, 적어도 예비 가열실로부터 본 가열실까지 이동 가능하게 구성되어 있다. 도가니(30)는 서로 감합 가능한 상 용기(31)와 하 용기(32)를 구비하고 있다. 또한 도가니(30)의 상세한 구성에 대해서는 후술한다.
SiC 기판(40)을 가열 처리할 때, 처음에 도 1의 쇄선으로 나타내는 바와 같이 도가니(30)를 고온 진공 로(10)의 예비 가열실(22)에 배치하고, 적당한 온도(예를 들면 약 800℃)에서 예비 가열한다. 다음에, 미리 설정 온도(예를 들면, 약 1800℃)까지 승온시켜 놓은 본 가열실(21)로 도가니(30)를 이동시킨다. 그 후, 압력 등을 조정하면서 SiC 기판(40)을 가열한다. 또한 예비 가열을 생략해도 된다.
다음에, 도 2를 참조하여 도가니(30)의 벽면의 조성에 대해 도 2를 참조하여 설명한다.
도가니(30)는 SiC 기판(40)이 수용되는 내부 공간의 벽면을 구성하는 부분에서, 도 2에 나타내는 조성으로 이루어져 있다. 구체적으로는 도가니(30)는 외부측으로부터 내부 공간측의 순서로, 탄탈층(Ta), 탄탈카바이드층(TaC 및 Ta2C), 및 탄탈 실리사이드층(TaSi2)으로 구성되어 있다.
탄탈층 및 탄탈카바이드층으로 구성되는 도가니는 종래부터 알려져 있지만, 본 실시 형태에서는 추가로 탄탈 실리사이드층이 형성되어 있다. 이 탄탈 실리사이드층은 내부 공간에 Si를 공급하여 내부 공간을 Si 증기압으로 하기 위한 것이다. 또한 도가니(30)의 내벽면을 탄탈 실리사이드층으로 하는 것을 대신하여, 도가니(30) 내에 고형의 Si를 배치해도 된다.
이하, 탄탈 실리사이드층의 형성 방법에 대해 간단하게 설명한다. 탄탈 실리사이드층은 용융시킨 Si를 도가니의 내벽면에 접촉시키고, 소정의 온도로 가열함으로써 형성된다. 이로써, 예를 들면 TaSi2로 구성되는 탄탈 실리사이드층을 실현할 수 있다. 또한 본 실시 형태에서는 30μm 내지 50μm 정도의 탄탈 실리사이드층을 형성하지만, 내부 공간의 체적 등에 따라 예를 들면 1μm 내지 300μm의 두께여도 된다.
이상과 같이 처리를 실시함으로써, 탄탈 실리사이드층을 형성할 수 있다. 또한 본 실시 형태에서는 탄탈 실리사이드로서 TaSi2가 형성되는 구성이지만, 다른 화학식으로 나타내는 탄탈 실리사이드(예를 들면 Ta5Si3)가 형성되어 있어도 된다. 또, 복수 종류의 탄탈 실리사이드가 겹쳐서 형성되어 있어도 된다. 본 실시 형태에서는 내부 공간을 구성하는 벽면의 전체에 걸쳐서, 탄탈 실리사이드층이 형성되어 있다. 이로써, 내부 공간 내의 Si의 압력을 균일하게 할 수 있다.
또, 도가니(30)는 내부 공간으로부터 연속적으로 C원자를 흡착하여 도입하는 기능을 나타낸다. 이로써, 가열 처리시에 도가니(30) 내의 분위기에 포함되어 있는 Si 증기 및 C 증기 중, C 증기만이 도가니(30)로 선택적으로 흡장되므로, 도가니(30) 내를 더욱 고순도의 Si 분위기로 유지할 수 있다.
다음에, SiC 기판(40)에 존재하는 잠상, 및 잠상을 제거하기 위한 에칭에 대해 도 3 내지 도 6을 참조하여 설명한다.
반도체소자를 제조하는 원이 되는 벌크 기판은 4H-SiC 단결정 또는 6H-SiC 단결정으로 구성되는 잉곳을 소정의 두께로 자름으로써 얻어진다. 또한 잉곳을 비스듬하게 자름으로써, 오프각(예를 들면 [11-20]에 대해서 이루는 오프각)을 가지는 벌크 기판을 얻을 수 있다. 그 후, 벌크 기판의 표면의 요철을 제거하기 위해서, 기계 연마 및 화학 기계 연마 등을 실시한다. 그러나, 기계 연마 및 화학 기계 연마 등을 실시함으로써, SiC 기판(40)의 표면에 잔존하는 연마 흠집은 대략 제거되지만, 일부의 깊은 연마 흠집이나 기계 연마시 또는 화학 기계 연마시 등에 SiC 기판(40)의 표면에 압력이 걸림으로써 형성하는 결정성이 흐트러진 변질층(가공 변형, 잠상)이 잔존할 수 있다. 따라서, 시판되고 있는 SiC 기판(40)에는 기계 연마 및 화학 기계 연마 등의 가공 공정에 유래하는 잠상이 존재한다고 생각된다.
이하, 잠상의 영향을 확인하기 위해서 실시한 실험에 대해 도 3 및 도 4를 참조하여 설명한다. 이 실험에서는 시판되는 SiC 기판(40)을 4매 준비하고, 각 SiC 기판(40)에 대해서, 화학 기계 연마만을 실시하여 Si 증기압 에칭 없음, 기계 연마를 실시한 후에 각각 5μm의 깊이의 Si 증기압 에칭, 13μm의 깊이의 Si 증기압 에칭, 25μm의 깊이의 Si 증기압 에칭을 실시한 SiC 기판(40)을 제작하고, 약 10μm의 일반적인 화학 기상 퇴적법에 따르는 에피택셜 성장을 실시하여, SiC 기판(40)의 표면((0001) Si면)을 관찰했다. 또한 이하의 설명에서는 Si 증기압 에칭을 간단하게 에칭이라고 칭한다. 그리고, 에칭 후에 4매의 SiC 기판(40)에 대해서 소정의 온도 및 시간으로 가열 처리를 실시하여, SiC 기판(40)의 표면((0001) Si면)을 관찰했다.
도 3은 상기의 에칭 및 에피택셜 성장을 실시한 후의 SiC 기판(40)의 표면의 모습을 나타내는 현미경 사진이다. 도 3에 나타내는 바와 같이, 에칭의 전후에서는 표면 거칠기가 나타나지 않은 경우여도, 수소 에칭 및 에피택셜 성장막을 형성함으로써, 표면 거칠기(결정 결함)가 발생하는 것을 알 수 있다. SiC 기판(40)의 에칭 깊이를 13μm보다 크게 함으로써, 잠상을 대략 완전하게 제거할 수 있다고 생각된다.
도 4는 추가로 가열 처리를 실시한 후의 SiC 기판(40)의 표면의 모습을 나타내는 현미경 사진이다. 도 4에 나타내는 바와 같이, 에칭을 실시하지 않은 경우에는 가열 처리를 실시함으로써 표면 거칠기(스텝 번칭)가 발생하는 것을 알 수 있다. 또, 가열 온도가 높아질수록 표면이 거칠기 쉬운 것을 알 수 있다. 그러나, SiC 기판(40)을 에칭함으로써, 표면 거칠기를 억제할 수 있다. 그러나, 상기와 동일하게 에칭 깊이가 13μm인 경우에 약간의 표면 거칠기가 발생하고 있는 것을 고려하면, 그것보다 에칭 깊이를 크게 함으로써, 잠상을 대략 완전하게 제거할 수 있다고 생각된다.
또, 동일하게 시판되는 SiC 기판(40)을 4매 준비하고, 각 SiC 기판(40)에 대해서, 화학 기계 연마만을 실시하여 에칭 없음, 기계 연마만을 실시하여 에칭 없음, 4.7μm의 깊이의 에칭, 11.8μm의 깊이의 에칭을 실시한 SiC 기판(40)을 제작하여, 약 10μm의 에피택셜 성장을 실시했다. 그 후, 에피택셜층 내의 적층 결함을 광 발광(PL) 이미징(여기 파장 313nm, 관측 파장 400nm-678nm)으로 4인치 웨이퍼 중앙의 400mm2를 관찰했다. 도 5에 PL 이미징에 의해 관측된 에피택셜 성장 후의 적층 결함 밀도를 나타낸다. 잠상이 많이 잔존하는 기계 연마된 SiC 기판(40)에서는 약 1000개/cm2의 적층 결함 밀도가 관측되었다. 에칭 깊이가 4.7μm인 SiC 기판(40)에서는 약 38개/cm2의 적층 결함 밀도가 관측되었지만, 에칭 깊이가 11.8μm인 SiC 기판(40)에서는 적층 결함 밀도가 약 4.8개/cm2까지 감소했다. 이때, 화학 기계 연마만을 실시한 SiC 기판(40)에서는 적층 결함 밀도가 약 9.6개/cm2인 것으로부터, 약 11μm의 에칭에 의해서 화학 기계 연마와 동등 이상의 적층 결함 밀도가 얻어졌다. 또, 도 6에 이때 얻어진 PL 이미징상을 나타낸다. 화학 기계 연마를 실시한 SiC 기판(40) 및 기계 연마만을 실시하여 에칭 없음의 SiC 기판(40)에서는 에피택셜층과 벌크 기판 계면에 잠상이 관찰되어 잠상을 기점으로 적층 결함이 발생하고 있는 것을 알 수 있다. 한편, 기계 연마를 실시한 후에 에칭을 실시한 SiC 기판(40)에서는 기계 연마만을 실시한 SiC 기판(40)에서 보였던 다수의 잠상이 제거되어 적층 결함이 억제되어 있는 것을 알 수 있다. 이와 같이, 에칭에 의해 기계 연마의 잠상이 제거됨으로써, 잠상 기인이 되는 적층 결함을 저감하여 고품질인 에피택셜층이 얻어지는 것을 알 수 있다.
다음에, 본 실시 형태에서 실시하는 에칭에 대해 설명한다. 본 실시 형태에서는 오프각을 가지는 SiC 기판(40)을 도가니(30)에 수용하고, 고순도의 Si 증기압 하에서 1500℃ 이상 2200℃ 이하, 바람직하게는 1600℃ 이상 2000℃ 이하의 온도 범위에서 고온 진공 로(10)를 이용하여 가열을 실시한다. 이 조건에서 SiC 기판(40)이 가열됨으로써, 표면이 에칭된다. 이 에칭시에는 이하에 나타내는 반응을 한다. 간단하게 설명하면, SiC 기판(40)이 Si 증기압 하에서 가열됨으로써, 열분해에 의해서 SiC로부터 Si 원자가 탈리한다. 또, 탄탈 실리사이드층으로부터 Si 증기가 공급된다. 열분해에 의해서 Si 원자가 탈리함으로써 잔존한 C는 Si 증기와 반응함으로써, Si2C 또는 SiC2 등이 되어 승화한다.
(1) SiC(s) → Si(ｖ)I ＋ C(s)
(2) TaxSiy → Si(ｖ)II ＋ Tax'Siy '
(3) 2C(s)＋Si(ｖ)I+II → SiC2(ｖ)
(4) C(s)＋2Si(ｖ)I+II → Si2C(ｖ)
이상의 반응으로부터 SiC 기판(40)은 Si 증기와 반응하여 SiC2 혹은 Si2C를 반응 생성물로서 에칭된다.
도 7은 세로축을 에칭 깊이로 하고, 가로축을 에칭 속도로 했을 때의 SiC 기판(40)의 표면 형상의 모습을 개략적으로 나타내는 도면이다. 오프각을 가지는 SiC 기판(40)에 에칭 처리를 실시함으로써, 스텝/테라스 구조가 형성된다. 스텝/테라스 구조란, 복수의 단차로 이루어지는 구조이며, 평탄한 부분을 테라스라고 칭하고, 높이가 변화하는 단차 부분을 스텝으로 칭한다.
도 7에 나타내는 바와 같이, 에칭 속도가 기준 에칭 속도(상세한 것은 후술)보다 작은 경우, 이방성 에칭 모드가 되어, 스텝/테라스 구조가 분해되기 어렵고, 패시트면이 형성되기 쉬워진다. 따라서, 테라스 폭 및 스텝 높이가 큰 부분(스텝 번칭)이 발생한다. 한편, 에칭 속도가 기준 에칭 속도보다 큰 경우, 등방성 에칭 모드가 되어, 스텝/테라스 구조가 분해되기 쉬워지기 때문에, 스텝 번칭이 발생하지 않는다. 따라서, 테라스 폭 및 스텝 높이가 작은 복수의 단차로 이루어지는 평탄면이 형성된다.
여기서, 이방성 에칭 모드에서 에칭을 실시한 경우, 도 7에 나타내는 바와 같이 지그재그상 번칭 또는 직선상 번칭이 발생한다. 이 현상은 SiC 기판(40)의 표면의 오프각에 유래하는 스텝단에서의 Si 또는 C원자의 반응 모델로부터 고찰된다. 도 8에는 가열 온도 일정한 하에서, 압력 조건을 고진공 하 또는 불활성 가스 Ar 가스압 하로 한 경우의 번칭 형성 모델의 개념도를 나타낸다. 도 8(a)에 나타내는 바와 같이 고진공인 경우, SiC 기판(40)의 열분해에 의한 Si 원자의 탈리가 우세해져, 외부의 Si 증기와 반응해 Si2C 등이 탈리하는 속도가, SiC 기판(40)의 열분해에 의한 Si 원자가 탈리하는 속도보다도 늦어진다. 그 결과, 테라스의 단부에 C가 잔존하기 쉬워져, 지그재그상의 번칭이 발생하기 쉽다. (C 탈리 율속 반응). 한편, 도 8(b)에 나타내는 바와 같이 불활성 가스가 포함되는 경우, 불활성 가스의 분압 효과에 의해서, SiC 기판(40)의 열분해에 의한 Si 원자의 탈리가 억제되어 외부의 Si 증기와 반응해 Si2C 등으로서 탈리하는 속도가, SiC 기판(40)의 열분해에 의한 Si 원자가 탈리하는 속도보다도 빨라진다. 그 결과, Si가 잔존하기 쉬워져, 직선상의 번칭이 발생하기 쉽다. (Si 탈리 율속 반응).
이와 같이 에칭을 실시하는 분위기를 변경함으로써, 지그재그상의 번칭을 일으키는 것인지, 직선상의 번칭을 일으키는 것인지를 제어(선택)할 수 있다. 또, 기준 에칭 속도는 에칭 중의 C의 탈리 속도와 Si의 탈리 속도에 근거하여 정해지기 때문에, 에칭을 실시하는 분위기를 변경함으로써, 스텝 번칭의 발생의 유무에 대해서도 제어할 수 있다.
다음에, 도 9를 참조하여, 압력 조건 일정한 하에서 에칭을 실시할 때의 온도(이하, 가열 온도)와 SiC 기판(40)의 오프각을 상이하게 했을 때의 기준 에칭 속도의 변화에 대해 설명한다. 또한 SiC 기판(40)은 오프각 방향이 [11-20]인 것을 이용하고 있다.
도 9의 그래프의 세로축은 에칭 속도면이며, 가로축은 가열 온도를 나타내고 있다. 이 그래프에는 TaSi2 및 Ta5Si3의 가열 온도와 에칭 속도의 관계를 나타내고 있다. 이와 같이, 도가니(30)의 탄탈 실리사이드층의 조성을 변화시킴으로써, 가열 온도를 변화시키는 경우 없이 에칭 속도를 변화시킬 수 있다. 따라서, 여러 가지 조건에서 SiC 기판(40)의 표면 형상을 측정할 수 있다.
또, 도 9에는 등방성 에칭 모드와 이방성 에칭 모드의 경계를 나타내는 직선이, SiC 기판(40)의 오프각마다(구체적으로는 0.71°, 1°, 2°, 4°)에 나타나 있다. 각 직선보다도 오른쪽 위의 영역이 등방성 에칭 모드를 나타내는 영역이며, 각 직선보다도 왼쪽 아래의 영역이 이방성 에칭 모드를 나타내는 영역이다. 환언하면, 이 직선은 가열 온도마다의 기준 에칭 속도의 변화를 나타내고 있다. 도 9에 나타내는 바와 같이, 가열 온도가 높아질수록 기준 에칭 속도가 커지는 것을 알 수 있다. 또, 오프각이 작아질수록 기준 에칭 속도가 커지는 것을 알 수 있다.
또, 도 10에는 압력 조건 일정한 하에서 가열 온도를 변화시켜 이방성 에칭 모드로 에칭을 실시했을 때에 지그재그상 번칭이 발생하는지, 직선상 번칭이 발생하는지가 나타나 있다. 도 10에 나타내는 바와 같이, 이방성 에칭 모드로 에칭을 실시했을 때에, 가열 온도가 높은 경우에는 직선상 번칭이 발생하고, 가열 온도가 낮은 경우에는 지그재그상 번칭이 발생한다. 이것은 가열 온도가 높을수록, SiC 기판(40)으로부터 Si 원자가 탈리하기 쉽기 때문이라고 생각된다. 또, 도 10에는 나타내 보이지 않지만, SiC 기판(40)의 오프각에 따라 직선상 번칭이 발생하는지 지그재그상 번칭이 발생하는지도 변화한다.
이와 같이, 에칭을 실시하는 SiC 기판(40)의 오프각 및 가열 온도를 변경함으로써, 스텝 번칭의 발생의 유무, 및 발생하는 스텝 번칭을 제어할 수 있다.
도 11 및 도 12는 오프각이 4°인 4H-SiC 기판(40)의 (0001) Si면에 대해서, 1680℃ 근방, 1750℃ 근방, 1920℃ 근방에서 에칭을 실시했을 때의 결과를 나타내고 있다. 도 11의 그래프는 소정의 에칭 속도와 가열 온도로 에칭을 실시했을 때의 SiC 기판(40)의 표면 형상을 나타내고 있다. 도 11에서는 1920℃ 근방의 결과는 태선(太線)으로 나타내 보이고, 1750℃ 근방의 결과는 통상의 선으로 나타내 보이고, 1680℃ 근방의 결과는 파선으로 나타낸다. 또, 도 12의 그래프는 도 11에서 실시한 실험의 결과를 에칭 깊이와 에칭 속도에 근거하여 플롯한 것이다. 이하의 설명에서는 잠상이 존재하는 영역과 잠상이 존재하지 않는 영역의 경계를 「기준 에칭 깊이」라고 칭한다. 또한 잠상이 존재하는 영역은 SiC 기판(40)에 대해서 실시된 처리(기계 연마 및 화학 기계 연마 등)에 의존한다(환언하면 SiC 기판(40)의 제조 메이커에 의존한다).
도 11에서는 도 9 등과 동일하게, 4°OFF라고 기록된 직선의 오른쪽 위가 등방성 에칭 모드를 나타내는 영역이 되며, 이 직선의 왼쪽 아래가 이방성 에칭 모드를 나타내는 영역이 된다. 도 12에서는 가열 온도가 1680℃의 기준 에칭 속도가 상하 방향으로 늘어나는 파선의 직선으로 나타나 있다. 가열 온도가 1680℃의 표면 형상은 파선의 기호로 나타나 있다. 파선의 기호가, 파선의 직선보다도 우측에 있는 경우, 등방성 에칭 모드로 에칭을 실시한 결과를 나타내고 있다. 또, 파선의 기호가 파선의 직선보다도 좌측에 있는 경우, 이방성 에칭 모드로 에칭을 한 결과를 나타내고 있다. 다른 온도에 대해서도 동일하다.
따라서, 도 11 및 도 12에 나타내는 바와 같이, 등방성 에칭 모드로 에칭을 실시한 SiC 기판(40)에 대해서는 대부분의 SiC 기판(40)에 대해 평탄한 표면 형상이 얻어진다. 도 11 및 도 12에 쇄선의 원으로 나타낸 바와 같이 번칭이 발생한 SiC 기판(40)도 있지만, 이들은 도 12에 나타내는 바와 같이, 에칭 깊이가 기준 에칭 깊이보다도 얕기 때문에, 잠상에 기인하는 스텝 번칭인 것이 추측된다.
다음에, 가열 분위기 중에 아르곤(불활성 가스)을 도입하고 에칭을 실시하는 경우에 대해 도 13 내지 도 15를 참조하여 설명한다.
도 13(a)에는 아르곤의 배압(압력)과 에칭 속도의 관계가 소정 온도마다 나타나 있다. 이 그래프에서는 아르곤의 배압을 상승시킴으로써, 에칭 속도가 저하되는 것을 알 수 있다. 이것은 아르곤이 증가할수록 SiC 기판(40)으로부터 Si 원자가 탈리하기 어려워지기 때문이라고 생각된다. 또, 도 13(b)에는 아르곤의 배압과 에칭 후의 표면 조도의 관계가 소정 온도마다 나타나 있다. 일반적으로는 직선상 번칭에는 큰 스텝이 형성되기 쉽기 때문에, 표면 조도가 커진다.
도 14에는 도 13에서 실시한 실험에서 얻어진 SiC 기판(40)(4H-SiC, 오프각: 4°, Si면)의 표면을 AFM(원자간력 현미경)으로 관찰한 AFM상이 나타나 있다. 도 14에서 사각으로 둘러싸진 4개의 AFM상은 지그재그상 번칭이 발생하고 있는 모습을 나타내고, 그 외의 AFM상은 직선상 번칭이 발생하고 있는 모습을 나타내고 있다.
도 15는 도 13에서 실시한 실험 중 가열 온도가 1710℃인 SiC 기판(40)의 표면에 형성되는 스텝 번칭에 대해서, 보다 상세하게 나타내는 도면이다. 도 15(a)는 도 14와 동일한 AFM상을 보다 상세하게 나타내는 도면이며, 도 15(b)는 동일한 SiC 기판(40)의 표면을 SEM(주사형 전자현미경)로 관찰한 SEM상이다. 도 15(b)에서는 아르곤의 배압이 10-5 Pa와 1.3 Pa인 경우에는 지그재그상 번칭이 발생하고, 아르곤의 배압이 133 Pa와 6420 Pa인 경우에는 직선상 번칭이 발생하는 것이 명확하게 나타나 있다.
도 13 내지 도 15에 의해, 아르곤을 도입하지 않은 또는 아르곤의 도입량이 적은 경우에는 주로 지그재그상 번칭이 발생하여(즉 Si의 탈리 속도가 빨라져), 아르곤의 도입량을 늘림에 따라서, 직선상 번칭이 발생하기 쉬워지는(즉 C의 탈리 속도가 빨라진다) 것을 알 수 있다. 또한 도 13의 실험에서는 탄탈 실리사이드층의 조성에 의해 에칭 속도가 억제되어 있기 때문에 항상 이방성 에칭 모드이지만, 아르곤의 도입량에 따라 에칭 속도가 변화하는 것을 이용하면, 아르곤의 도입량에 따라 등방성 에칭 모드로 에칭을 실시하는지 이방성 에칭 모드로 에칭을 실시하는지를 바꿀 수 있다.
이상에서 나타내는 바와 같이, 스텝 번칭이 발생하는지 여부, 및 발생하는 경우에 지그재그상 번칭이 발생하는지 직선상 번칭이 발생하는지는 에칭 속도, 에칭 깊이, 가열 온도, SiC 기판(40)의 오프각, 및 불활성 가스의 압력 등에 근거하여 결정된다. 따라서, 이들 파라미터를 변화시킴으로써, 원하는 표면 형상을 가지는 SiC 기판(40)을 제조할 수 있다.
또, 스텝 번칭이 발생하지 않는 SiC 기판(40)은 전계의 국소 집중 등이 발생하지 않기 때문에, 반도체소자로서의 성능이 높다. 그러나, 스텝 번칭이 발생하고 있는 쪽이, MSE법(준 안정 용매 에피택시법) 등을 실시할 때에 결정 결함(전위)이 해소된다는 효과를 보다 강력하게 발휘할 수 있는 것이 알려져 있다. 또, 지그재그상 번칭과 직선상 번칭에서는 형상이 상이하기 때문에, 그 특성도 상이하다. 또한, 에칭 깊이를 기준 에칭 깊이보다 깊게 함으로써, 표면 거칠기가 작은 SiC 기판(40)을 생성할 수 있다. 이상으로부터, 에칭을 실시할 때의 조건을 변화시킴으로써, 원하는 표면 형상을 가지는 SiC 기판(40)을 제조할 수 있다.
이상에서 설명한 바와 같이, 본 실시 형태에서는 Si 증기압 하에서 SiC 기판(40)을 가열함으로써 상기 SiC 기판(40)의 표면을 에칭하는 표면 처리 방법에서, 적어도 에칭 속도에 근거하여 정해지는 에칭 모드와 에칭 깊이를 제어하여 SiC 기판(40)의 에칭을 실시함으로써, 에칭 처리 후의 SiC 기판(40)의 표면 형상을 제어한다.
이로써, 에칭 속도를 변화시킴으로써, 예를 들면 스텝 번칭의 발생의 유무, 또는 발생하는 스텝 번칭의 종류를 선택할 수 있다. 또한, 에칭 깊이를 제어하여 에칭을 실시함으로써, 예를 들면 잠상의 영향을 억제하여 매끄러운 테라스를 가지는 SiC 기판(40)을 얻을 수 있다.
또, 본 실시 형태의 표면 처리 방법에서는 에칭 속도가 기준 에칭 속도보다 작은 경우의 이방성 에칭 모드와, 에칭 속도가 기준 에칭 속도보다 큰 경우의 등방성 에칭 모드가 존재한다. 이방성 에칭 모드로 에칭을 실시한 경우에는 스텝 번칭이 잔존하고, 등방성 에칭 모드로 에칭을 실시한 경우에는 스텝 번칭이 분해된다.
이로써, 스텝 번칭이 발생하지 않게 에칭을 실시하거나 스텝 번칭이 발생하도록 에칭을 실시하거나 할 수 있다.
또, 본 실시 형태의 표면 처리 방법에서는 기준 에칭 속도는 에칭을 실시할 때의 온도, SiC 기판(40)의 오프각, 불활성 가스의 압력에 근거하여 결정된다.
이로써, 상기의 조건을 제어하여 기준 에칭 속도를 결정함으로써, 스텝 번칭의 발생의 유무 및 발생하는 스텝 번칭의 종류를 보다 정확하게 제어할 수 있다.
또, 본 실시 형태의 표면 처리 방법에서는 이방성 에칭 모드로 에칭을 실시하는 경우에서, 에칭 속도, 에칭을 실시할 때의 온도, SiC 기판(40)의 오프각 및, 불활성 가스의 압력 중 적어도 어느 하나를 제어하여 에칭을 실시함으로써, 에칭 처리 후의 테라스의 단부가 직선상인지 지그재그상인지를 제어한다.
이로써, 특성이 상이한 2종류의 스텝 번칭 중 어느 하나의 스텝 번칭을 선택하여 발생시킬 수 있다.
또, 본 실시 형태의 표면 처리 방법에서는 에칭 속도는 에칭을 실시할 때의 온도, 불활성 가스의 압력, 및 SiC 기판(40)을 수용하는 도가니(30)의 내측에 마련된 탄탈 실리사이드의 조성 중 적어도 어느 하나에 근거하여 조정된다.
이로써, 여러 가지 방법으로 에칭 속도를 변화시킬 수 있으므로, 예를 들면 에칭을 실시할 때의 온도를 변화시키고 싶지 않은 경우여도, 에칭 속도를 조정할 수 있다.
이상에서 본 발명의 적합한 실시 형태를 설명했지만, 상기의 구성은 예를 들면 이하와 같이 변경할 수 있다.
상기에서는 기계 연마 및 화학 기계 연마 등을 실시한 SiC 기판(40)에 대해서 에칭을 실시하는 구성이지만, 이온 주입 및 이온 활성화시에 거칠어진 표면을 에칭할 때에 동일한 제어를 실시하여도 된다. 또, 에칭 속도를 올림으로써, 기계 연마 및 화학 기계 연마 등 대신에 Si 증기압 에칭을 이용할 수도 있다.
상기에서는 에칭 모드와 에칭 깊이의 양쪽을 제어하여 SiC 기판(40)의 표면 형상을 제어했지만, 에칭 깊이를 제어하지 않고 에칭 모드에만 근거하여 SiC 기판(40)의 표면 형상을 제어할 수도 있다.
상기에서 설명한 온도 조건 및 압력 조건 등은 일례이며, 적절히 변경할 수 있다. 또, 상술한 고온 진공 로(10) 이외의 가열 장치를 이용하거나 도가니(30)와 상이한 형상 또는 소재의 용기를 이용하여도 된다.
10 고온 진공 로
30 도가니
40 SiC 기판

Claims (12)

  1. Si 증기압 하에서 SiC 기판을 가열함으로써 상기 SiC 기판의 표면을 에칭하는 표면 처리 방법에 있어서,
    적어도 에칭 속도에 근거하여 정해지는 에칭 모드와 에칭 깊이를 제어하여 상기 SiC 기판의 에칭을 실시함으로써, 에칭 처리 후의 상기 SiC 기판의 표면 형상을 제어하는 것을 특징으로 하는 SiC 기판의 표면 처리 방법.
  2. Si 증기압 하에서 SiC 기판을 가열함으로써 상기 SiC 기판의 표면을 에칭하는 표면 처리 방법에 있어서,
    적어도 에칭 속도에 근거하여 정해지는 에칭 모드를 제어하여 SiC 기판의 에칭을 실시함으로써, 에칭 처리 후의 상기 SiC 기판의 표면 형상을 제어하고,
    상기 에칭 모드에는 에칭 속도가 기준 에칭 속도보다 작은 경우의 이방성 에칭 모드와, 에칭 속도가 상기 기준 에칭 속도보다 큰 경우의 등방성 에칭 모드가 존재하며,
    상기 이방성 에칭 모드로 에칭을 실시한 경우에는 스텝 번칭이 잔존하고, 상기 등방성 에칭 모드로 에칭을 실시한 경우에는 스텝 번칭이 분해되는 것을 특징으로 하는 SiC 기판의 표면 처리 방법.
  3. 청구항 2에 있어서,
    상기 기준 에칭 속도는 에칭을 실시할 때의 온도에 근거하여 결정되는 것을 특징으로 하는 SiC 기판의 표면 처리 방법.
  4. 청구항 2에 있어서,
    상기 기준 에칭 속도는 상기 SiC 기판의 오프각에 근거하여 결정되는 것을 특징으로 하는 SiC 기판의 표면 처리 방법.
  5. 청구항 4에 있어서,
    상기 SiC 기판은 오프각을 가지고 있고 오프각이 0.71°이상 4°이하인 것을 특징으로 하는 SiC 기판의 표면 처리 방법.
  6. 청구항 4에 있어서,
    상기 오프각은, [11-20] 방향에 대해서 이루는 오프각인 것을 특징으로 하는 SiC 기판의 표면 처리 방법.
  7. 청구항 2에 있어서,
    상기 에칭 모드는 상기 SiC 기판을 가열하는 분위기에서의 불활성 가스의 압력에 의해 결정되는 에칭 속도에 근거하여 정해지는 것을 특징으로 하는 SiC 기판의 표면 처리 방법.
  8. 청구항 2에 있어서,
    상기 이방성 에칭 모드로 에칭을 실시하는 경우에서, 에칭 속도, 에칭을 실시할 때의 온도, 및 불활성 가스의 압력 중 적어도 어느 하나를 제어하여 에칭을 실시함으로써, 에칭 처리 후의 테라스의 단부가 직선상인지 지그재그상인지를 제어하는 것을 특징으로 하는 SiC 기판의 표면 처리 방법.
  9. 청구항 1에 있어서,
    상기 SiC 기판의 표면은 4H-SiC(0001) Si면인 것을 특징으로 하는 SiC 기판의 표면 처리 방법.
  10. 청구항 1에 있어서,
    상기 에칭 속도는 에칭을 실시할 때의 온도, 불활성 가스의 압력, 및 상기 SiC 기판을 수용하는 수용 용기의 내측에 마련된 탄탈 실리사이드의 조성 중 적어도 어느 하나에 근거하여 조정되는 것을 특징으로 하는 SiC 기판의 표면 처리 방법.
  11. 청구항 1에 있어서,
    상기 에칭 깊이는 에칭 전에 상기 SiC 기판에 대해서 실시된 가공 처리에 근거하여 결정되는 것을 특징으로 하는 SiC 기판의 표면 처리 방법.
  12. 청구항 11에 있어서,
    상기 가공 처리는 기계 연마 또는 화학 기계 연마인 것을 특징으로 하는 SiC 기판의 표면 처리 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170085085A (ko) * 2014-11-18 2017-07-21 토요 탄소 가부시키가이샤 SiC 기판의 에칭 방법 및 수용 용기
JP2018199591A (ja) * 2017-05-25 2018-12-20 東洋炭素株式会社 ＳｉＣウエハの製造方法、エピタキシャルウエハの製造方法、及びエピタキシャルウエハ
JPWO2020059810A1 (ja) * 2018-09-21 2021-08-30 東洋炭素株式会社 デバイス作製用ウエハの製造方法
CN114207195A (zh) * 2019-03-05 2022-03-18 学校法人关西学院 SiC衬底的制造方法及其制造装置和减少SiC衬底的宏观台阶聚束的方法
JP2022020995A (ja) 2020-07-21 2022-02-02 三菱電機株式会社 炭化珪素エピタキシャルウエハの製造方法
CN111739796B (zh) * 2020-08-25 2020-11-24 中电化合物半导体有限公司 碳化硅籽晶生长表面的图形化处理方法和装置及形成的碳化硅籽晶
WO2023162472A1 (ja) * 2022-02-24 2023-08-31 学校法人関西学院 積層欠陥の形成を抑制する方法及びその方法により作製された構造、加工変質層の評価方法
JP7364301B1 (ja) * 2023-02-13 2023-10-18 株式会社フィルネックス 半導体基板の製造方法、半導体基板、及び半導体基板の製造装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003234313A (ja) * 2002-02-07 2003-08-22 Kansai Tlo Kk ＳｉＣ基板表面の平坦化方法
JP5152887B2 (ja) * 2006-07-07 2013-02-27 学校法人関西学院 単結晶炭化ケイ素基板の表面改質方法、単結晶炭化ケイ素薄膜の形成方法、イオン注入アニール方法及び単結晶炭化ケイ素基板、単結晶炭化ケイ素半導体基板
JP5213095B2 (ja) 2007-03-23 2013-06-19 学校法人関西学院 単結晶炭化ケイ素基板の表面平坦化方法、単結晶炭化ケイ素基板の製造方法、及び単結晶炭化ケイ素基板
JP5464544B2 (ja) * 2009-05-12 2014-04-09 学校法人関西学院 エピタキシャル成長層付き単結晶ＳｉＣ基板、炭素供給フィード基板、及び炭素ナノ材料付きＳｉＣ基板
SE537101C2 (sv) * 2010-03-30 2015-01-07 Fairchild Semiconductor Halvledarkomponent och förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent
JP4850960B2 (ja) * 2010-04-07 2012-01-11 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
CN102534808B (zh) 2010-12-14 2014-11-05 北京天科合达蓝光半导体有限公司 高质量碳化硅表面的获得方法
JP5799458B2 (ja) * 2011-03-29 2015-10-28 学校法人関西学院 半導体素子の製造方法
US8680511B2 (en) 2012-02-09 2014-03-25 International Business Machines Corporation Bilayer gate dielectric with low equivalent oxide thickness for graphene devices
JP5910393B2 (ja) 2012-07-26 2016-04-27 住友電気工業株式会社 炭化珪素基板の製造方法
TWI600081B (zh) 2012-11-16 2017-09-21 Toyo Tanso Co Ltd Surface treatment method of single crystal silicon carbide substrate and single crystal silicon carbide substrate
JP6057292B2 (ja) 2013-06-13 2017-01-11 学校法人関西学院 ＳｉＣ半導体素子の製造方法

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