KR20170084148A - 상부 접점 아래에 트렌치를 갖는 발광 디바이스 - Google Patents
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Abstract
본 발명의 실시예들은 흡수 구조들 아래에서 광이 발생되는 것을 방지하고/하거나 흡수 구조들로부터 멀리 광을 지향시키는 수직 발광 디바이스의 구조들에 관한 것이다. 본 발명의 실시예들은 n형 영역과 p형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체를 포함한다. 하부 접점은 반도체 구조체의 하부 표면 상에 배치된다. 하부 접점은 n형 영역 및 p형 영역 중 하나에 전기적으로 접속된다. 상부 접점은 반도체 구조체의 상부 표면 상에 배치된다. 상부 접점은 n형 영역 및 p형 영역 중 다른 하나에 전기적으로 접속된다. 상부 접점은 제1 측면 및 제1 측면에 대향하는 제2 측면을 포함한다. 제1 트렌치는 상부 접점의 제1 측면 아래의 반도체 구조체 내에 형성된다. 제2 트렌치는 상부 접점의 제2 측면 아래의 반도체 구조체 내에 형성된다.
Description
본 발명은 상부 접점들로부터 멀리 광을 지향시키도록 배치된 트렌치들을 갖는 수직 박막 발광 디바이스들에 관한 것이다.
발광 다이오드들(LED들)은 낮은 전력 소비, 소형 크기 및 높은 신뢰성을 요구하는 많은 응용들에서 광원들로서 널리 수용되고 있다. 가시 스펙트럼의 황록색 영역 내지 적색 영역에서 광을 방출하는 에너지 효율적인 다이오드들은 종종 Ⅲ-인화물 합금으로 형성된 활성 층들을 포함한다.
도 1은 US 2011/0266568호에 보다 상세히 기술된 수직 박막 Ⅲ-인화물 디바이스의 일부를 도시하는데, 이는 본원에 참조로 포함된다. 수직 디바이스에서, 반도체 구조체의 상부 및 하부 표면 상에 접점들이 형성된다. 전류는 접점들에 의해 주입되어 수직 방향으로 이동한다. 수직 구조의 한 가지 결점은 전극 구성이 주어지면, 전류는 상부 접점 바로 아래로 흐르고, 상부 접점 바로 아래의 활성 영역에서 우선적으로 광을 발생시키는 경향이 있다는 것이다. 상부 접점 바로 아래에서 발생된 광은 상부 접점에 의해 흡수될 가능성이 있으며, 이는 디바이스로부터의 광학 추출을 감소시킬 수 있다.
도 1은 상부 n-접점(35) 아래의 디바이스(500)의 부분을 도시한다. 디바이스는 n형 영역(50), 발광 또는 활성 영역(52), p형 영역(54), 및 p형 접촉 층(56)을 포함한다.
반도체 구조체 내에 매립된 미러(45)는 광이 n-접점(35) 아래에 발생되거나 그에 의해 흡수되는 것을 방지한다. 미러(45)는 활성 영역(52)을 통해 에칭될 수 있는 반도체 디바이스 내에 에칭된 트렌치(44) 내에 형성된다. 트렌치는 n-접점(35)과 정렬되고 그와 동일한 폭을 가질 수 있다. 트렌치(44)는 n형 영역(50) 내로 연장할 수 있다. 더 깊은 트렌치들은 더 효과적인 미러를 형성하지만; 트렌치(44)의 깊이는 n형 영역(50)을 통해 전류를 확산시키고 처리 및 동작 동안 반도체 구조체의 구조적 완전성을 유지할 필요성에 의해 제한된다. n-접점(35) 아래에 미러를 형성하는 트렌치(44)의 하부의 폭은 n-접점(35)의 폭과 동일할 수 있다. 트렌치(44)는 각이 진 또는 직선의 측벽들을 가질 수 있다.
측벽들은 일부 실시예들에서는 반도체 구조체의 상부 표면의 법선에 대해 30° 내지 60° 및 일부 실시예들에서는 반도체 구조체의 상부 표면의 법선에 대해 45°의 각을 이룬다. 예를 들어, 포토레지스트 마스크가 리플로우되어 경사진 측벽을 형성하도록 포토레지스트 마스크를 가열함으로써 각이 진 측벽들이 형성될 수 있다. 경사진 측벽의 형상은 건식 에칭에 의해 반도체로 전사된다.
트렌치(44) 및 p형 접촉 층(56)의 상부 표면은, 예를 들어 플라즈마-강화 화학 기상 퇴적에 의해 형성된 SiO2와 같은 유전체 재료(58)에 의해 라이닝된다. 유전체 재료(58)는 재료의 단일 층 또는 동일한 또는 상이한 재료들의 다중 층일 수 있다. 일부 실시예들에서, 유전체 층(58)의 두께는 내부 전반사를 보장하기에 충분하다. 이 효과를 위해 필요한 최소 두께는 광학 파장의 일부이며, 유전체의 굴절률에 따라 다르다. 예를 들어, SiO2 유전체 층(58)의 경우에, 적어도 50㎚의 두께가 적합할 수 있고, 1 또는 수 미크론만큼 큰 두께가 사용될 수 있다.
미러(45)는 반사 전도 층(62)(보통 은 또는 알루미늄과 같은 반사 금속 층) 및 유전체 층(58)을 포함한다. 유전체 층은 반도체 구조체와 반사 전도 층(62) 사이에 위치하며 또한 일부 실시예들에서는 전기적 절연을 제공한다. 반사 층(62)은 예를 들어 은일 수 있으며, 예를 들어 증착 또는 스퍼터링에 의해 퇴적될 수 있다. 반사 층(62)은 재료의 단일 층 또는 동일한 또는 상이한 재료들의 다중 층일 수 있다. 일부 실시예들에서 반사 층(62)의 두께는 1000Å 내지 5000Å이다.
n-접점(35)의 방향으로 방출된 광은 n-접점(35)으로부터 멀리 미러(45)에 의해 반사된다. 일부 실시예들에서, 미러(45)의 측면들은 디바이스의 상부 표면을 향하여 광을 지향시키도록 경사진다. 큰 각으로 미러에 입사한 광은 유전체 층(58)에 의해 내부 전반사된다. 작은 각으로 미러에 입사한 광은 유전체 층을 통과하여 반사 층(62)에 의해 반사된다.
본 발명의 목적은 상부 접점 아래에 트렌치를 갖는 수직 박막 디바이스를 제공하여, 상부 접점으로부터 멀리 광을 지향시키는 것이다.
본 발명의 실시예들은 n형 영역과 p형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체를 포함한다. 하부 접점은 반도체 구조체의 하부 표면 상에 배치된다. 하부 접점은 n형 영역 및 p형 영역 중 하나에 전기적으로 접속된다. 상부 접점은 반도체 구조체의 상부 표면 상에 배치된다. 상부 접점은 n형 영역 및 p형 영역 중 다른 하나에 전기적으로 접속된다. 미러는 상부 접점 바로 아래에 배치된다. 미러는 반도체 구조체 내에 형성된 트렌치 및 트렌치 내에 배치된 반사 재료를 포함한다. 트렌치는 반도체 구조체의 하부 표면으로부터 연장한다. 트렌치는 발광 층을 관통하지 않는다.
본 발명의 실시예들은 n형 영역과 p형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체를 포함한다. 하부 접점은 반도체 구조체의 하부 표면 상에 배치된다. 하부 접점은 n형 영역 및 p형 영역 중 하나에 전기적으로 접속된다. 상부 접점는 반도체 구조체의 상부 표면 상에 배치된다. 상부 접점는 n형 영역 및 p형 영역 중 다른 하나에 전기적으로 접속된다. 상부 접점은 제1 측면 및 제1 측면에 대향하는 제2 측면을 포함한다. 제1 트렌치는 상부 접점의 제1 측면 아래의 반도체 구조체 내에 형성된다. 제2 트렌치는 상부 접점의 제2 측면 아래의 반도체 구조체 내에 형성된다.
도 1은 트렌치 내에 형성된 미러를 갖는 종래 기술의 Ⅲ-인화물 디바이스를 도시한다.
도 2는 본 발명의 실시예들에 따른 수직 박막 디바이스의 n- 및 p-접점들의 배열을 도시한다.
도 3은 n-접점 아래에 배치된 2개의 트렌치를 포함하는 디바이스의 부분의 단면도이다.
도 4는 n-접점 아래에 배치된 얕은 트렌치를 포함하는 디바이스의 부분의 단면도이다.
도 2는 본 발명의 실시예들에 따른 수직 박막 디바이스의 n- 및 p-접점들의 배열을 도시한다.
도 3은 n-접점 아래에 배치된 2개의 트렌치를 포함하는 디바이스의 부분의 단면도이다.
도 4는 n-접점 아래에 배치된 얕은 트렌치를 포함하는 디바이스의 부분의 단면도이다.
도 1에 도시된 구조에서, 트렌치(44)는 반도체 구조체의 활성 영역(52)을 통해 절단한다. 트렌치는 또한 단열하는 빈 공간을 생성한다. 높은 전류 주입 및 고온의 영역에 바로 인접하게 단열 공간을 배치하면 디바이스의 효율이 저하되거나 디바이스 고장이 발생할 수 있다. 마지막으로, 트렌치(44)는 반도체 구조체의 두께를 감소시켜서, 반도체 구조체가 부서질 수 있는 가능성을 증가시킨다.
본 발명의 실시예들은 전술한 도 1 구조체의 결점들을 겪지 않고, 상부 n-접점과 같은 흡수 구조들 아래에 광이 발생되는 것을 방지하고/하거나 흡수 구조들로부터 멀리 광을 지향시키는 수직 발광 디바이스의 구조들에 관한 것이다.
문맥에 따라, 본 명세서에서 사용되는 "AlGaInP" 또는 "AlInGaP"는 특히 알루미늄, 인듐, 갈륨 및 인의 4원 합금, 또는 일반적으로 알루미늄, 인듐, 갈륨, 및 인의 임의의 2원, 3원, 또는 4원 합금을 참조할 수 있다. "Ⅲ-질화물"은 임의의 Ⅲ족 원자(알루미늄, 인듐, 및 갈륨과 같음)와 질소의 2원, 3원, 또는 4원 합금을 참조할 수 있다. 문맥에 따라, 본 명세서에서 사용되는 "접점"은 특히 금속 전극, 또는 일반적으로 반도체 접촉 층, 금속 전극, 및 반도체 접촉 층과 금속 전극 사이에 배치된 임의의 구조의 조합을 참조할 수 있다. 이하의 예들에서는 반도체 발광 디바이스는 AlInGaP LED들이지만, 레이저 다이오드들과 같이 LED들 이외의 반도체 발광 디바이스들 및 다른 Ⅲ-Ⅴ 재료들, Ⅲ-질화물, Ⅲ-인화물, Ⅲ-비소화물, Ⅱ-Ⅵ 재료들, ZnO 또는 Si계 재료들과 같은 다른 재료 계들로 이루어지는 반도체 발광 디바이스들이 사용될 수 있다.
도 2는 본 발명의 실시예들에 따른 수직 AlInGaP 디바이스 내의 n- 및 p-접점들의 배열을 도시한다. n-접점 구조들은 디바이스의 상부 표면 상에 형성되는데 - 이 표면으로부터 대부분의 광이 디바이스로부터 추출된다. p-접점 구조들은 디바이스의 하부 표면 상에 형성되는데 - 이 표면은 상부 표면에 대향한다.
n-접점은 큰 접촉 패드(20), 및 하나 이상의 더 좁은 접촉 암(22)을 포함한다. 도 2에 도시된 구성에서, n-접촉 패드는 구조의 하부 좌측 모서리 부근에 배치된다. 이 디바이스는 4개의 접촉 암(22a, 22b, 22c 및 22d)의 집합인 접촉 암(22)을 포함한다. 2개의 접촉 암(22a 및 22b)은 접촉 패드(20)로부터 연장되어 다른 2개의 접촉 암(22c 및 22d)과 접속하여 정사각형을 형성한다.
p-접점 구조들은 디바이스의 하부 표면 상에 형성된다. 대부분의 광이 상부 표면을 통해 디바이스로부터 추출되기 때문에, 하부 표면의 방향으로 방출된 광은 바람직하게는 상부 표면을 향해 반사된다. 그러나, AlInGaP 디바이스들의 p-접점들에 일반적으로 사용되는 재료는 흡수성이지, 반사성은 아니다. 따라서, p-접점의 면적을 최소화하기 위해서, p-접점은 많은 작은 영역들(24)에 걸쳐 분포된다. p-접점 영역들(24) 사이의 디바이스(23)의 하부 표면은 반사성으로 만들어진다. p-접점 영역들(24)은 n-접촉 암(22a, 22b, 22c 및 22d)에 의해 형성된 정사각형 내부의 영역(27) 내에, 및 n-접촉 암들(22)에 의해 형성된 정사각형 외부의 영역(29) 내에 형성된다. n-접촉 암들(22a, 22b, 22c 및 22d)은 후술하는 내벽(32)과 외벽(30)을 갖는다.
도 3 및 도 4는 일부 실시예들에 따른 AlInGaP 디바이스들의 부분들의 단면도들이다. n-접촉 암(22a)의 영역이 도 3 및 도 4에 도시되어 있다. 도 3의 디바이스에서, 2개의 좁은 트렌치가 n-접촉 암(22a) 아래에 형성되고, 도 1에 도시된 바와 같이 단일의 넓은 트렌치가 아니다. 도 4의 디바이스에서, 넓고 얕은 트렌치가 n-접촉 암(22a) 아래에 형성되고, 도 1에 도시된 바와 같이 넓고 깊은 트렌치가 아니다. n-접촉 암(22a)이 도 4 및 도 3에 도시되지만, 도시된 구조들은 다른 n-접촉 암들(22b, 22c 및 22d) 중 어느 하나의 아래에 형성될 수 있다. 도 3 및 도 4에 도시된 디바이스들은 다음과 같이 형성된다. 반도체 디바이스 구조체(71)는 성장 기판(도시되지 않음) 위에 성장된다. 성장 기판은 보통 GaAs이지만, 임의의 적합한 성장 기판이 사용될 수 있다. 에칭 정지 층(도시하지 않음)이 성장 기판 위에 성장된다. 에칭 정지 층은 나중에 성장 기판을 제거하기 위해 사용되는 에칭을 정지시키는 데 사용될 수 있는 임의의 재료일 수 있다. 에칭 정지 층은 예를 들어, InGaP, AlGaAs 또는 AlGaInP일 수 있다. 에칭 정지 층의 재료는 성장 기판(전형적으로 GaAs)과 격자-정합될 수 있지만, 반드시 그럴 필요는 없다. 성장 기판에 격자 정합되지 않은 에칭 정지 층은 이완을 피하기에 충분히 얇을 수 있고/있거나 변형 보상될 수 있다. 에칭 정지 층의 두께는 GaAs 기판을 제거하기 위해 사용된 에칭 용액들의 선택도에 달려 있고; 에칭의 선택도가 낮을수록 에칭 정지 층은 더 두꺼워진다. AlGaAs 에칭 정지 층은 예를 들어, 2000 내지 5000Å일 수 있지만, 후술하는 바와 같이, 에칭 정지 층이 디바이스의 방출 표면을 텍스처링하는 데 사용되는 경우 더 두꺼운 에칭 정지 층이 사용될 수 있다. AlxGa1 - xAs 에칭 정지 층의 조성 x는 예를 들어, 0.50 내지 0.95일 수 있다.
n형 영역과 p형 영역 사이에 샌드위치된 발광 영역 내의 적어도 하나의 발광 층을 포함하는 디바이스 층들(71)은 n형 영역(70)으로 시작하여, 에칭 정지 층 위에 성장된다. n형 영역(70)의 두께 및 도핑 농도는 낮은 전기 저항 및 양호한 전류 분포를 위해 선택된다. 예를 들어, n형 영역(70)은 일부 실시예들에서는 적어도 1㎛, 일부 실시예들에서는 10㎛ 두께 이하, 일부 실시예들에서는 적어도 3㎛ 두께, 및 일부 실시예들에서는 5㎛ 두께 이하의 AlGaInP 층을 포함할 수 있다. AlGaInP 층은 일부 실시예들에서 Te 또는 Si로 적어도 5×1017cm-3의 농도 및 일부 실시예들에서는 5x1018cm-3 이하의 농도로 도핑될 수 있다. AlGaInP n형 영역(70)은 일반적으로 GaAs에 격자 정합된다. 더 높은 도펀트 농도에서, 더 얇은 층으로 동일한 전류 분포를 얻을 수 있지만; 바람직하지 않은 자유 캐리어 흡수는 더 높은 도펀트 농도에서 증가할 수 있다. 따라서, n형 영역(70)은 일부 실시예들에서는 적어도 5×1017㎝-3 및 일부 실시예들에서는 5×1018㎝-3 이하의 농도로 도핑된 하나 이상의 두꺼운 영역, 및 예를 들어 1×1019cm-3까지 더 많이 도핑된 하나 이상의 얇은 영역과 같은, 불균일한 도핑 농도를 포함할 수 있다. 이들 고농도 도핑된 영역들은 Te, Si, S, 또는 다른 적합한 도펀트들로 도핑될 수 있고, 높은 도핑 농도는 에피택셜 성장에 의해, 도펀트 확산에 의해, 또는 이 둘 다에 의해 달성될 수 있다. 한 예에서, 적색 광을 방출하도록 구성된 발광 영역을 갖는 디바이스에서 n형 영역(70)의 조성물은 (Al0.40Ga0.60)0.5In0.5P이다.
발광 또는 활성 영역(72)은 n형 영역(70) 위에 성장된다. 적합한 발광 영역들의 예들은 단일 발광 층, 및 다수의 두꺼운 또는 얇은 발광 웰이 장벽 층들에 의해 분리되는 다중 양자 웰 발광 영역을 포함한다. 한 예에서, 적색 광을 방출하도록 구성된 디바이스의 발광 영역(72)은 (Al0 . 65Ga0 . 35)0.5In0 .5P 장벽들에 의해 분리된 (Al0.06Ga0.94)0.5In0.5P 발광 층들을 포함한다. 발광 층들 및 장벽들은 각각 예를 들어, 20 내지 200Å의 두께를 가질 수 있다. 발광 영역의 총 두께는 예를 들어 500Å 내지 3㎛일 수 있다.
p형 영역(74)은 발광 영역(72) 위에 성장된다. p형 영역(74)은 발광 영역(72) 내에 캐리어들을 가두도록 구성된다. 한 예에서, p형 영역(74)은 (Al0.65Ga0.35)0.5In0.5P이며 전자들을 가두기 위해 높은 Al 조성의 얇은 층을 포함한다. p형 영역(74)의 두께는 수 미크론 정도일 수 있고; 예를 들어 0.5 내지 3㎛이다. 얇은 p형 영역(74)을 통하는 p-접점에 대한 발광 영역의 발광 층들의 근접성은 또한 디바이스의 열 임피던스를 감소시킬 수 있다.
p형 접촉 층(76)은 p형 영역(74) 위에 성장된다. p형 접촉 층(76)은 고농도로 도핑되고 발광 영역(72)에 의해 방출되는 광에 투명하게 될 수 있다. 예를 들어, p형 접촉 층(76)은 일부 실시예들에서는 적어도 5×1018㎝-3, 및 일부 실시예들에서는 적어도 1×1019㎝-3의 정공 농도로 도핑될 수 있다. 이 경우에, p형 접촉 층(76)은 100Å 내지 1000Å의 두께를 가질 수 있다. p형 접촉 층(76)이 고농도로 도핑되지 않으면, 두께는 2㎛만큼 증가될 수 있다. p형 접촉 층(76)은 GaP 또는 기타 적합한 재료일 수 있다.
일부 실시예들에서, p형 접촉 층(76)은 고농도로 도핑된 GaP이다. 예를 들어, 금속 유기 유기 화학 기상 퇴적에 의해 성장된 GaP 접촉 층(76)은 5×1017 내지 5×1018cm-3의 정공 농도로 활성화된 Mg 또는 Zn으로 도핑될 수 있다. GaP 층은 낮은 성장 온도 및 낮은 성장 속도로 성장될 수 있고; 예를 들어, 약 850℃의 전형적인 GaP 성장 온도보다 낮은 약 50 내지 200℃의 성장 온도에서, 및 약 5㎛/hr의 전형적인 GaP 성장 속도의 약 1 내지 10%의 성장 속도로 성장될 수 있다. 분자 빔 에피택시에 의해 성장된 GaP 접점은 적어도 1×1019cm-3의 농도로 C로 도핑될 수 있다.
성장 중에 도펀트들을 혼입하는 것의 대안으로서, p형 접촉 층(76)이 성장될 수 있고, 다음에 도펀트들은 예를 들어, 본 기술 분야에 공지된 바와 같이, 고압 도펀트 소스를 확산로(diffusion furnace) 또는 성장 반응기(growth reactor)에 제공함으로써, 성장 후에 증기 소스로부터 p형 접촉 층 내로 확산될 수 있다. 도펀트들은, 예를 들어 p형 접촉 층(76)의 부분들을 도펀트 확산 이전에, 예를 들어, 유전체 층으로 마스킹함으로써, 증기 소스로부터 p형 접촉 층(76)의 표면의 전체 영역 내로, 또는 p형 접촉 층(76)의 불연속 영역들 내에 확산될 수 있다.
일부 실시예들에서, p형 접촉 층(76)은 고농도로 도핑된 GaP 또는 격자 정합된 AlGaInP 층이다. 층은 반도체 재료를 성장시키고, 이어서 성장된 층 위에 도펀트 소스를 포함하는 층을 퇴적함으로써 도핑된다. 예를 들어, 도펀트 소스 층은 기본적인 Zn, AuZn 합금, 또는 도핑된 유전체 층일 수 있다. 도펀트 소스를 포함하는 층은 선택적으로 확산 차단 층으로 캡핑될 수 있다. 구조는 도펀트들이 도펀트 소스 층으로부터 반도체 내로 확산되도록 어닐링된다. 확산 차단 층 및 나머지 도펀트 소스 층은 다음에 벗겨질 수 있다. 한 예에서, 4% Zn을 함유하는 3000Å 내지 5000Å의 AuZn 합금이 GaP 층 위에 퇴적되고, 이어서 TiW 확산 차단 층이 퇴적된다. 구조는 가열되고, 다음에 나머지 TiW와 AuZn이 벗겨진다. 또 다른 예에서, 패터닝된 AuZn 층은 예를 들어, 도 3 및 도 4에 도시된 p-접촉 영역들(24) 내의 접촉 금속으로서 제자리에 남아 있다.
일부 실시예들에서, p형 접촉 층(76)은 GaAs에 격자 정합되지 않는 고농도로 도핑된 InGaP 또는 AlGaInP 층이다. 이 층은 100Å 내지 300Å 두께일 수 있고 적어도 1×1019cm-3의 정공 농도로 Mg 또는 Zn으로 도핑될 수 있다.
일부 실시예들에서, 도 3 및 도 4에 도시된 반도체 층들의 순서는 반전된다. 반전된 구조 디바이스라고 하는 이러한 디바이스에서, 상부 접촉 암들(22a-22d) 및 접촉 패드(20)는 p형 접촉 층(76) 상에 형성되어, 광의 대부분이 p형 접촉 층(76)을 통해 디바이스의 상부에 추출된다. 하부 접점은 n형 영역(70)에 전기적으로 접속된다. 반전된 구조 디바이스에서, GaP 또는 다른 적합한 p형 접촉 층(76)은 더 긴 거리에 걸친 전류 확산을 가능하게 하기 위해, 예를 들어, 10 내지 15㎛의 두께로, 더 두껍게 성장될 수 있다. 도 3 및 도 4에 도시된 디바이스들 중 어느 것이든 반전된 구조로 형성될 수 있다. 후술하는 설명에서, 접촉 암(22a)은 n-접촉 암(22a)으로 지칭되지만, 반전된 구조 디바이스에서, 도시된 접촉 암(22a)은 p-접점의 일부일 것이다.
도 3 및 도 4에 도시된 트렌치들이 다음에 형성된다.
도 3에서, 2개의 좁은 트렌치(80A 및 80B)는 n-접촉 암들(22a-22d)의 양 측면에, 또는 측면들과 약간 중첩되어 형성된다. 일부 실시예들에서, 단일의 좁은 트렌치(즉, 트렌치(80A 또는 80B) 중 하나만), 또는 도 3에 도시된 바와 같이 2개의 좁은 트렌치가 n-접촉 패드(20)의 외부 에지 아래에 형성된다. 반도체 구조체(71)의 전체 두께는 트렌치들(80A 및 80B) 사이에 남겨져서, 구조체의 강도를 향상시킬 수 있고, 트렌치들이 형성되는 영역들 내의 부서짐으로부터 생기는 고장을 감소시킨다. 일부 실시예들에서, 도 3에 도시된 바와 같이, 트렌치들(80A 및 80B)은 p형 층들(74 및 76)을 통해 그리고 활성 영역(72)을 통해 연장한다. 일부 실시예들에서, 트렌치들(80A 및 80B)의 가장 깊은 부분은 n형 영역(70) 내에 있다. 트렌치들(80A 및 80B)의 깊이는 n형 영역(70)을 통해 전류를 확산시키고 처리 및 동작 중에 반도체 구조체의 구조적 완전성을 유지할 필요성에 의해 제한된다. 일부 실시예들에서, 트렌치들(80A 및 80B)은 도 3에 도시된 것보다 얕아서, 그들은 활성 영역(72) 내로만 연장하고, 또는 p형 영역(74 및 76) 내로만 연장한다. 트렌치들(80A 및 80B)은 일부 실시예들에서 n-접촉 암들(22a-22d)의 외벽(30) 및 내벽(32) 아래에 정렬될 수 있다. 일부 실시예들에서, 트렌치들(80A 및 80B)은 접촉 암들(22a-22d)의 에지들 내부 또는 외부에 있도록 배치된다.
다양한 실시예들에서, 트렌치들(80A 및 80B)은 각이 진 또는 직선의 측벽들을 가질 수 있다. 측벽들은 일부 실시예들에서는 반도체 구조체의 상부 표면의 법선에 대해 30° 내지 90°각이 지고 일부 실시예들에서는 반도체 구조체의 상부 표면의 법선에 대해 45°각이 진다. 예를 들어, 포토레지스트 마스크가 리플로우되어 경사진 측벽을 형성하도록 포토레지스트 마스크를 가열함으로써, 각이 진 측벽들이 형성될 수 있다. 경사진 측벽의 형상은 건식 에칭에 의해 반도체로 전사된다.
트렌치들(80A 및 80B)의 폭(81)은 반도체 구조체의 하부 표면에서 정해진다. 폭은 2개의 트렌치(80A 및 80B) 폭들(81)과 트렌치들(80A 및 80B) 사이의 갭(25)의 합이 접촉 암의 폭과 대략 동일하도록(2×81 + 25 ≒ 22a) 선택된다. 트렌치의 최소 폭(81)은 리소그래픽 및 에칭 능력들에 의존하지만 일부 실시예들에서는 적어도 0.5㎛ 폭이고 일부 실시예들에서는 10㎛ 폭 이하일 수 있다. 일반적으로, 더 작은 트렌치 폭(81)이 바람직하다. 도 3에 도시된 배향에서의 트렌치의 상부의 폭은 선택된 에칭 각도에 의존한다. 접촉 암들(22a-22d)의 폭이 20㎛인 일부 실시예들에서, 각각의 트렌치는 하부(폭(81))에서 5㎛ 폭일 수 있고, 갭(25)은 10㎛일 수 있다. 다른 실시예들에서, 갭은 접촉 암들(22a-22d)의 프로필 내부에 (즉, 에지들의 내부에) 트렌치들이 배치되도록, 예를 들어 5㎛와 같이 더 작을 수 있다. 다른 실시예에서, 갭은 접촉 암들(22a-22d)의 프로필 외부에(즉, 에지들 외부에) 트렌치들이 배치되도록, 예를 들어 20㎛와 같이 더 넓을 수 있다. 갭(25)은 반도체 구조체의 하부 표면에 남는 반도체(71)의 양을 최대화하기 위해 가능한 한 크게 선택된다.
도 4에서, 단일의 넓고 얕은 트렌치(90)가 n-접촉 암들(22a-22d) 아래에 형성된다. 일부 실시예들에서, 도 4에 도시된 바와 같이 단일의 좁은 트렌치, 또는 넓고 얕은 트렌치가 n-접촉 패드(20)의 외부 에지 아래에 형성된다. 광이 n-접촉 암(22)의 바로 아래에서 발생되는 것을 방지하기 위해, 트렌치(90)의 가장 깊은 점에서의 폭은 n-접촉 암(22a)의 폭과 동일할 수 있다. 접촉 암들(22a-22d)의 폭은 LED의 반도체 층들 내에 확산하는 전류를 최적화하는 동시에, 반도체로부터의 발광을 차단할 수 있는 과도한 폭을 최소화하도록 선택된다. 실제적인 측면에서, 최소 폭은 리소그래픽 및 공정 제한들에 의해 결정된다. 접촉 암들(22a-22d)은 일부 실시예들에서는 적어도 5㎛ 폭, 및 일부 실시예들에서는 50㎛ 폭 이하일 수 있다. 트렌치(90)의 폭은 접촉 암(22a)과 동일한 폭이거나, 또는 약간 더 작거나 더 클 수 있다. 일부 실시예들에서, 트렌치(90)의 폭은 접촉 암(22a)의 폭의 ±10%일 수 있다. 예를 들어, 접촉 암(22a)이 20㎛ 폭이면, 트렌치(90)는 18㎛ 내지 22㎛ 폭일 수 있다.
일부 실시예들에서, 트렌치(90)는 도 4에 도시된 바와 같이 p형 접촉 층(76)을 통해 p형 영역(74) 내로 연장한다. 일부 실시예들에서, 트렌치(90)는 도 4에 도시된 것보다 더 깊거나 더 얕다. 일부 실시예들에서, 트렌치는 반도체 구조체의 하부 표면으로부터 연장하고 발광 층을 관통하지 않는다. 보다 얕은 트렌치들은 처리 및 동작 중에 반도체 구조체의 보다 양호한 전류 확산 및 보다 양호한 구조적 완전성을 가능하게 한다. 트렌치(90)는 일부 실시예들에서는 적어도 0.5㎛, 및 일부 실시예들에서는 5㎛ 이하의 깊이(91)를 가질 수 있다. 트렌치(90)의 깊이는 존재하는 반도체 층들의 두께에 의해 결정될 수 있다. 예를 들어, 활성 영역(72)을 통해, 또는 n형 층(70) 내로 연장하는 트렌치는 활성 영역(72)을 통해 연장하지 않는 트렌치보다 깊을 수 있다.
트렌치들을 형성한 후에, 트렌치들(80A 및 80B) 또는 트렌치(90), 및 p형 접촉 층(76)의 상부 표면은 유전체 재료(78)에 의해 라이닝된다. 유전체 재료(78)는 임의의 적합한 기술에 의해 형성된 임의의 적합한 재료일 수 있다. 유전체 재료(78)는, 예를 들어, 플라즈마-강화 화학 기상 퇴적에 의해 형성된 SiO2일 수 있다. 유전체 재료(78)는 재료의 단일 층 또는 동일한 또는 상이한 재료들의 다중 층일 수 있다. 일부 실시예들에서, 유전체 층(78)의 두께는 유전체 층에 입사하는 광의 내부 전반사(TIR)를 보장하기에 충분하다. TIR에 필요한 최소 두께는 광학 파장의 일부이며, 유전체의 굴절률에 따라 다르다. 예를 들어, SiO2 유전체 층(78)의 경우에, 적어도 50㎚의 두께가 적합할 수 있고, 1 또는 수 미크론만큼 큰 두께가 사용될 수 있다.
작은 홀들이 p형 접촉 층(76)과의 전기적 접촉이 요구되는 유전체 층(78) 내에 에칭된다. 도 3에서, n-접촉 암(22)에 의해 흡수될 가능성이 있는, 트렌치들(80A 및 80B) 사이에 광이 발생되는 것을 방지하기 위해, 트렌치들(80A 및 80B) 사이의 유전체(78) 내에 p-접촉 개구들이 형성되지 않는다. 도 4에서, n-접촉 암(22a) 아래에 p-접촉 개구들이 형성되지 않는다. 따라서, n-접촉 암(22a) 아래의 활성 영역(72)에 의해 광이 발생되지 않는다. p-접촉 홀들은 접촉 금속으로 채워져서 p-접점들(24)을 형성한다. 접촉 금속은 예를 들면, AuZn의 스퍼터링과 리프트-오프 공정에 의해 형성될 수 있다. 유전체(78) 상의 작은 홀들의 에칭 및 금속 접점의 리프트-오프는 단일 포토레지스트 마스크로 수행되어 결국 자기 정렬된 공정을 야기할 수 있다. 일부 실시예들에서, 접촉 금속으로 채워진 유전체(78) 내의 작은 홀들(24)은 직경이 1㎛ 내지 10㎛이며, p형 접촉 층(76)의 상부 표면의 총 커버리지 백분율은 1% 내지 10%이다.
반사 층(82)은 유전체 층(78) 및 p-접점들(24) 상에 형성된다.
반사 층(82)은 트렌치들을 라이닝한다. 반사 층(82)은 도 3에 도시된 바와 같이, 트렌치들을 채울 수 있지만, 도 4에 도시된 바와 같이, 그럴 필요는 없다. 반사 층(82)은 예를 들면, 은일 수 있으며, 예를 들어, 증착 또는 스퍼터링에 의해 퇴적될 수 있다. 반사 층(82)은 재료의 단일 층 또는 동일한 또는 상이한 재료들의 다중 층일 수 있다. 일부 실시예들에서, 반사 층(82)의 두께는 1000Å 내지 5000Å이다. 반사 층(82)은 전기 전도성이며 접촉 금속이 형성되는 영역들(24)에서 p-접촉 금속과 전기적으로 접촉한다.
반사 층(82)은 디바이스의 에지들과 같은 원하지 않는 영역들로부터 반사 층을 제거하기 위해 본 기술 분야에 공지된 바와 같이 패터닝될 수 있다. 예를 들어, TiW와 같은 보호 재료(도시하지 않음)는 반사 층(82) 위에 그리고 디바이스의 에지들에서 반사 층(82) 옆에 형성될 수 있다. 보호 재료는 은 반사 층(82)의 일렉트로마이그레이션 또는 산화와 같은 문제를 감소 또는 방지할 수 있게, 제위치에 반사 층을 밀봉할 수 있다. 보호 재료는 재료의 단일 층 또는 동일한 또는 상이한 재료들의 다중 층일 수 있다. 보호 재료는 일부 실시예들에서 전기 전도성일 수 있다.
디바이스와 마운트(86) 사이에 하나 이상의 본딩 층(84)이 배치된다. 하나의 본딩 층이 반사 금속(82) 상에 형성될 수 있고, 하나의 본딩 층이 마운트(86) 상에 형성될 수 있다.
반사 금속(82) 위에 형성된 본딩 층(84)은 예를 들어, Au 또는 Ag, 또는 AuIn 또는 AuSn 합금과 같은 땜납 합금일 수 있고, 예를 들어 증착 또는 스퍼터링에 의해 형성될 수 있다. 각각의 본딩 층(84)은 재료의 단일 층 또는 동일한 또는 상이한 재료들의 다중 층일 수 있다. 반사 금속(82)이 트렌치들을 완전히 채우지 않는 실시예들에서, 본딩 층 재료 또는 다른 재료는 트렌치들(80A 및 80B) 내의 빈 공간들을 채우거나 트렌치(90) 내의 빈 공간(92)을 채우도록 퇴적될 수 있다.
디바이스는 그 다음에 본딩 층(84)을 통해 마운트(86)에 접속된다(본딩 층들은 본딩 이전에 디바이스 웨이퍼 및/또는 마운트 웨이퍼에 도포될 수 있다.) 마운트(86)는 반도체 층들의 열팽창 계수(CTE)와 상당히 가깝게 일치되는 열 팽창 계수(CTE)를 갖도록 선택될 수 있다. 마운트(86)는 예를 들어, GaAs, Si, Ge, 몰리브덴과 같은 금속, 또는 기타 적합한 재료일 수 있다. 마운트(86) 상에 형성된 본딩 층은 예를 들어, Au 또는 기타 적합한 재료일 수 있다. 본드는 예를 들어, 열 압착 본딩, 또는 기타 적합한 기술에 의해 2개의 본딩 층 사이에 형성된다. p형 영역과의 전기적 접촉은 예를 들어, 마운트(86)의 하부 상의 접점(도시되지 않음)을 통해 이루어진다. 마운트(86)는 전도성일 수 있거나 하부 상의 접점을 반사 전도 층(82), 본딩 층(84), 및 임의의 개재 층들을 통해 p-접점들(24)에 전기적으로 접속시키는 도전 영역 또는 트레이스를 포함할 수 있다. 디바이스를 마운트에 본딩하는 것의 대안으로서, 예를 들어 전기 도금 기술들에 의해, 디바이스 웨이퍼 상에 두꺼운 마운트가 성장될 수 있다.
디바이스를 마운트에 부착한 후에, 성장 기판(도시되지 않음)은 성장 기판 재료에 적합한 기술에 의해 제거된다. 예를 들어, GaAs 성장 기판은 디바이스 층들 이전에 성장 기판 위에 성장된 에칭 정지 층 상에서 종결되는 습식 에칭에 의해 제거될 수 있다. 반도체 구조체는 선택적으로 얇게 될 수 있다.
예를 들어, Au/Ge/Au 또는 기타 적합한 접촉 금속 또는 금속들과 같은 n-접촉 금속이 n-접촉 암들(22a-22d) 및 본딩 패드(20)를 형성하도록 퇴적된 다음에 패터닝될 수 있다. 구조는 예를 들어 n-접점들(20 및 22a-22d) 및/또는 p-접점들(24)을 어닐링하도록 가열될 수 있다. 성장 기판을 제거함으로써 노출된 n형 영역(70)의 표면(34)은 예를 들어, 광 화학 반응, 플라즈마 에칭에 의해 광 추출을 개선하기 위해 거칠게 될 수 있거나, 광결정 또는 다른 광 산란 구조를 형성하기 위해 나노임프린트 리소그래피에 의해 패터닝될 수 있다. 다른 실시예에서, 광 추출 특징이 구조 내에 매립된다. 광 추출 특징은 예를 들어, 디바이스의 상부 표면에 평행한 방향(즉, 반도체 층들의 성장 방향에 수직인 방향)에서의 굴절률의 변화일 수 있다. 일부 실시예들에서, p형 접촉 층의 표면은 유전체 층(78)을 형성하기 전에 거칠어지거나 패터닝될 수 있다. 일부 실시예들에서, 반도체 구조체의 성장 이전 또는 도중에, 낮은 굴절률 재료의 층이 성장 기판 상에 또는 반도체 층 상에 퇴적되고 낮은 굴절률 재료 또는 낮은 굴절률 재료의 포스트들 내에 개구들을 형성하도록 패터닝된다. 반도체 재료는 다음에 패터닝된 낮은 굴절률 층 위에 성장되어 반도체 구조체 내에 배치된 굴절률의 변화를 형성한다.
디바이스들의 웨이퍼는 다음에 테스트되고 개별 디바이스들로 싱귤레이트될 수 있다. 개별 디바이스들은 패키지들 내에 배치될 수 있고, 와이어 본드와 같은 전기 접점이 디바이스의 본딩 패드(20) 상에 형성되어 n-접점을 리드와 같은 패키지의 부분에 접속할 수 있다.
동작 시에, 전류는 마운트(86)를 통해 접점들(24)에 의해 p형 영역에 주입된다. 전류는 디바이스의 상부 표면 상에서, 본딩 패드(20)에 의해 n형 영역에 주입된다. 전류는 본딩 패드(20)로부터 n-접촉 암(22a-22d)까지 n형 영역(70) 내로 주입된다.
활성 영역(72)이 광을 방출할 때, 트렌치들(80A, 80B 및 90)의 측벽들에 큰 각도로 입사한 광은 유전체 층(78)에 의해 내부 전반사된다. 트렌치들(80A, 80B 및 90)의 측벽들에 작은 각도로 입사한 광은 유전체 층(78)을 통과하여 반사 층(82)에 의해 재반사된다. 트렌치들은 n-접촉 암들(22)로부터 멀리 광을 지향시킨다. 트렌치들은 n-접촉 패드(20) 아래에 마찬가지로 형성되어, n-접촉 패드(20)로부터 멀리 광을 지향시킨다. 트렌치들, 트렌치 내에 배치된 유전체 재료, 및 유전체 재료 상에 배치된 반사 재료는 n-접촉 패드(20) 및 n-접촉 암들(22a-22d) 중 하나 또는 모두로부터 멀리 광을 지향시키는 미러들을 형성한다.
도 3 및 도 4에 도시된 디바이스들은 박막 디바이스들이며, 이는 성장 기판이 최종 디바이스로부터 제거됨을 의미한다. 위에 기술된 박막 디바이스들에서 디바이스를 마운트에 접속하는 상부 접점과 본딩 층들의 상부 표면 사이의 총 두께는 일부 실시예들에서는 20미크론 이하이고 일부 실시예들에서는 15미크론 이하이다.
본 명세서에 기술된 구조들은 장점들을 제공할 수 있다.
예를 들어, 도 1의 큰 폭의 빈 공간을 도 3에 도시된 바와 같이 2개의 트렌치(80A 및 80B) 사이의 전기적으로 절연된 반도체 재료로 대체하면 보다 기계적으로 견고한 구조를 생성할 수 있어서, 처리 및/또는 동작 중에 반도체 구조체가 부서지는 기회들을 감소시킨다. 또한, 도 1의 단일의 넓은 미러 트렌치를 도 3에 도시된 바와 같이 n-접점의 양 측면 상의 이중 트렌치 구조로 대체하면 광 반사를 위한 추가의 표면을 생성함으로써 광 추출이 향상될 수 있다. 도 3의 이중 트렌치 구조는 전류 주입을 차단하고 n-접점 아래의 광학적 사각 공간으로부터 멀리 광을 재지향시킴으로써 n-접점 아래의 광 발생을 방지하는, 도 1의 구조의 원래 목적을 여전히 달성한다.
도 1에서와 같이 활성 영역을 통해 연장되는 깊은 트렌치를 도 4에 도시된 바와 같이 활성 영역을 통해 연장하지 않는 더 얕은 트렌치로 대체하면, 결함들 또는 오염물들이 활성층에 들어가게 될 기회들을 제거함으로써 신뢰성이 향상될 수 있다. 도 4의 얕은 트렌치 구조는 전류 주입을 차단하고 n-접점 아래의 광학적 사각 공간으로부터 멀리 광을 재지향시킴으로써 n-접점 아래의 광 발생을 방지하는, 도 1의 구조의 원래 목적을 여전히 달성한다.
마지막으로, 도 1의 넓고 깊은 트렌치의 내열성의 빈 공간을 도 3 및 도 4의 반도체 재료로 대체하면, n-접촉 암들(22a-22d)에서 발생된 열에 대해, n-접촉 암들(22a-22d)로부터 마운트(86)로의 열 전도 경로를 생성할 수 있다. 이는 디바이스의 효율을 향상시킬 수 있다.
본 발명을 상세하게 설명하였지만, 본 기술 분야의 통상의 기술자는 본 개시 내용을 고려하여, 본 명세서에 설명된 발명 개념의 사상을 벗어나지 않고서 본 발명에 대해 수정들이 이루어질 수 있다는 것을 알 것이다. 따라서, 본 발명의 범위는 도시되고 기술된 특정 실시예들로 한정되는 것으로 의도되지 않는다.
Claims (15)
- 디바이스로서,
n형 영역과 p형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체;
상기 반도체 구조체의 하부 표면 상에 배치되고, 상기 n형 영역 및 상기 p형 영역 중 하나에 전기적으로 접속되는 하부 접점;
상기 반도체 구조체의 상부 표면 상에 배치되고, 상기 n형 영역 및 상기 p형 영역 중 다른 하나에 전기적으로 접속되는 상부 접점; 및
상부 접점 바로 아래에 배치되고, 상기 반도체 구조체 내에 형성된 트렌치 및 상기 트렌치 내에 배치된 반사 재료를 포함하는 미러를 포함하고,
상기 트렌치는 상기 반도체 구조체의 상기 하부 표면으로부터 연장하고 상기 트렌치는 상기 발광 층을 관통하지 않는 디바이스. - 제1항에 있어서, 상기 트렌치는 상기 상부 접점과 정렬되고 상기 상부 접점 아래에 배치되며 상기 트렌치의 적어도 일부는 상기 트렌치 위에 놓인 상기 상부 접점과 실질적으로 동일한 폭인 디바이스.
- 제1항에 있어서, 상기 트렌치에서, 절연 층이 상기 하부 접점과 상기 발광 층 사이에 배치되는 디바이스.
- 제1항에 있어서, 상기 발광 층은 Ⅲ-질화물 재료인 디바이스.
- 제1항에 있어서, 상기 발광 층은 AlInGaP인 디바이스.
- 제1항에 있어서, 상기 트렌치와 상기 반사 재료 사이에 배치된 유전체 층을 더 포함하고, 상기 반사 재료는 상기 유전체 층에 의해 상기 트렌치 내의 상기 반도체 구조체와 전기적으로 절연되는 디바이스.
- 제1항에 있어서, 상기 트렌치의 적어도 하나의 측벽은 상기 반도체 구조체의 상기 상부 표면의 법선에 대해 30° 내지 90°의 각을 이루는 디바이스.
- 제1항에 있어서,
상기 상부 접점은 상기 n형 영역에 전기적으로 접속되며;
상기 트렌치의 가장 깊은 점은 상기 p형 영역 내에 배치되는 디바이스. - 제1항에 있어서,
상기 상부 접점은 상기 p형 영역에 전기적으로 접속되며;
상기 트렌치의 가장 깊은 점은 상기 n형 영역 내에 배치되는 디바이스. - 디바이스로서,
n형 영역과 p형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체;
상기 반도체 구조체의 하부 표면 상에 배치되고, 상기 n형 영역 및 상기 p형 영역 중 하나에 전기적으로 접속되는 하부 접점;
상기 반도체 구조체의 상부 표면 상에 배치되고, 상기 n형 영역 및 상기 p형 영역 중 다른 하나에 전기적으로 접속되고, 제1 에지 및 상기 제1 에지에 대향하는 제2 에지를 포함하는 상부 접점; 및
상기 상부 접점의 상기 제1 에지 아래의 상기 반도체 구조체 내에 형성된 제1 트렌치 및 상기 상부 접점의 상기 제2 에지 아래의 상기 반도체 구조체 내에 형성된 제2 트렌치
를 포함하는 디바이스. - 제10항에 있어서, 상기 제1 트렌치 및 상기 제2 트렌치 내에 배치된 반사 재료를 더 포함하는 디바이스.
- 제10항에 있어서, 상기 제1 트렌치 및 상기 제2 트렌치 각각은 상기 반도체 구조체의 상기 하부 표면으로부터 연장하고 상기 제1 및 제2 트렌치들 각각의 가장 깊은 점은 상기 n형 영역 내에 있는 디바이스.
- 제10항에 있어서, 상기 제1 및 제2 트렌치들에서, 절연 층이 상기 하부 접점과 상기 발광 층 사이에 배치되는 디바이스.
- 제10항에 있어서, 상기 발광 층은 Ⅲ-질화물 재료인 디바이스.
- 제10항에 있어서, 상기 제1 및 제2 트렌치들 각각의 적어도 하나의 측벽은 상기 반도체 구조체의 상기 상부 표면의 법선에 대해 30° 내지 90°의 각을 이루는 디바이스.
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| US10862004B2 (en) | 2017-12-13 | 2020-12-08 | Samsung Electronics Co., Ltd. | Ultraviolet semiconductor light emitting devices |
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