KR20170078315A - 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작방법 Download PDF

Info

Publication number
KR20170078315A
KR20170078315A KR1020150188687A KR20150188687A KR20170078315A KR 20170078315 A KR20170078315 A KR 20170078315A KR 1020150188687 A KR1020150188687 A KR 1020150188687A KR 20150188687 A KR20150188687 A KR 20150188687A KR 20170078315 A KR20170078315 A KR 20170078315A
Authority
KR
South Korea
Prior art keywords
block
level
channel
memory
data
Prior art date
Application number
KR1020150188687A
Other languages
English (en)
Inventor
박진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150188687A priority Critical patent/KR20170078315A/ko
Priority to US15/177,171 priority patent/US9798480B2/en
Priority to CN201610698344.3A priority patent/CN106933505B/zh
Publication of KR20170078315A publication Critical patent/KR20170078315A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607—Interleaved addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/065—Replication mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1024—Latency reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 가비지 컬렉션 동작을 지원하는 메모리 시스템에 관한 것으로서, 제1 채널을 통해 데이터가 입/출력되는 제1 메모리 장치와 제2 채널을 통해 데이터가 입/출력되는 제2 메모리 장치를 포함하고, 제1 및 제2 메모리 장치 각각은 멀티레벨 셀을 각각 구비하는 다수의 블록을 포함하는 데이터 저장부; 및 가비지 컬렉션 동작시 제1 및 제2 채널의 다수의 블록 중 호스트의 요청에 의한 데이터가 저장된 이후 희생블록으로 처음 선택되는 블록을 제1 희생블록이라 할 때, 제1 희생블록이 포함된 채널의 다수의 블록 중에서 제1 프리블록을 선택하고, 제1 희생블록이 포함되지 않은 채널의 다수의 블록 중에서 제2 프리블록을 선택한 뒤, 제1 희생블록에 포함된 멀티레벨 셀의 데이터를 레벨 단위로 분리하여 제1 및 제2 프리블록에 각각 복사하는 컨트롤러를 포함한다.

Description

메모리 시스템 및 메모리 시스템의 동작방법{MEMORY SYSTEM AND OPERATION METHOD FOR THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 가비지 컬렉션 동작을 지원하는 메모리 시스템에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 서로 다른 채널을 통해 데이터를 입/출력하는 메모리 장치들에 대해 효과적인 가비지 컬렉션 동작을 제공할 수 있는 메모리 시스템 및 메모리 시스템의 동작방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 제1 채널을 통해 데이터가 입/출력되는 제1 메모리 장치와 제2 채널을 통해 데이터가 입/출력되는 제2 메모리 장치를 포함하고, 상기 제1 및 제2 메모리 장치 각각은 멀티레벨 셀을 각각 구비하는 다수의 블록을 포함하는 데이터 저장부; 및 가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 호스트의 요청에 의한 데이터가 저장된 이후 희생블록으로 처음 선택되는 블록을 제1 희생블록이라 할 때, 상기 제1 희생블록이 포함된 채널의 다수의 블록 중에서 제1 프리블록을 선택하고, 상기 제1 희생블록이 포함되지 않은 채널의 다수의 블록 중에서 제2 프리블록을 선택한 뒤, 상기 제1 희생블록에 포함된 멀티레벨 셀의 데이터를 레벨 단위로 분리하여 상기 제1 및 제2 프리블록에 각각 복사하는 컨트롤러를 포함할 수 있다.
또한, 상기 컨트롤러는, 가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 호스트의 요청에 의한 데이터가 저장된 이후 희생블록으로 두 번 이상 선택되는 블록을 제2 희생블록이라 할 때, 상기 제2 희생블록이 포함된 채널의 다수의 블록 중에서 제3 프리블록을 선택한 뒤, 상기 제2 희생블록에 포함된 멀티레벨 셀의 데이터를 모두 상기 제3 프리블록에 복사할 수 있다.
또한, 상기 컨트롤러는, 호스트의 요청에 따라 상기 제1 및 제2 채널의 다수의 블록에 데이터를 저장할 때 제1 식별정보를 함께 저장하고, 가비지 컬렉션 동작을 통해 상기 제1 및 제2 채널의 다수의 블록에 데이터를 저장할 때 제2 식별정보를 함께 저장할 수 있다.
또한, 상기 컨트롤러는, 가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 희생블록으로 선택된 블록이 상기 제1 식별정보를 포함하는 경우, 선택된 블록을 상기 제1 희생블록으로 분류할 수 있다.
또한, 상기 컨트롤러는, 가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 희생블록으로 선택된 블록이 상기 제2 식별정보를 포함하는 경우, 선택된 블록을 상기 제2 희생블록으로 분류할 수 있다.
또한, 상기 컨트롤러는, 호스트의 요청에 따라 상기 제1 및 제2 채널의 다수의 블록 각각에 데이터를 저장할 때, 원-샷 프로그램 동작을 사용하여 프로그램 대상 블록의 멀티레벨 셀에 멀티레벨 데이터를 한 번에 저장할 수 있다.
또한, 상기 컨트롤러는, 가비지 컬렉션 동작을 통해 상기 제1 희생블록의 멀티레벨 셀의 데이터가 레벨 단위로 분리되어 상기 제1 및 제2 프리블록 각각에 복사된 이후, 상기 제1 및 제2 프리블록에 채널 인터리빙(interleaving) 방식으로 접근하여 내부에 저장된 데이터를 리드할 수 있다.
또한, 상기 컨트롤러는, 가비지 컬렉션 동작시 상기 제1 채널의 다수의 블록 중 어느 하나의 블록과 상기 제2 채널의 다수의 블록 중 어느 하나의 블록이 각각 상기 제1 희생블록으로 선택되는 경우, 상기 제1 채널의 상기 제1 희생블록에 대응하는 상기 제1 채널의 제1 프리블록 및 상기 제2 채널의 상기 제1 희생블록에 대응하는 상기 제1 채널의 제2 프리블록에 공통으로 대응하여 상기 제1 채널의 다수의 블록 중 어느 하나의 블록을 제1 공통프리블록으로서 중복 선택하고, 상기 제1 채널의 상기 제1 희생블록에 대응하는 상기 제2 채널의 제2 프리블록 및 상기 제2 채널의 상기 제1 희생블록에 대응하는 상기 제2 채널의 제1 프리블록에 공통으로 대응하여 상기 제2 채널의 다수의 블록 중 어느 하나의 블록을 제2 공통프리블록으로서 중복 선택할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 홀수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하고, 상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 짝수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하며, 상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 짝수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하고, 상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 홀수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사할 수 있다.
또한, 상기 컨트롤러는, 상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 홀수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하고, 상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 짝수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하며, 상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 짝수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하고, 상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 홀수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작방법은, 제1 채널을 통해 데이터가 입/출력되는 제1 메모리 장치와 제2 채널을 통해 데이터가 입/출력되는 제2 메모리 장치를 포함하고, 상기 제1 및 제2 메모리 장치 각각은 멀티레벨 셀을 각각 구비하는 다수의 블록을 포함하는 메모리 시스템의 동작방법에 있어서, 가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 호스트의 요청에 의한 데이터가 저장된 이후 희생블록으로 처음 선택되는 블록을 제1 희생블록으로서 분류하는 제1 분류단계; 상기 제1 분류단계 이후 상기 제1 희생블록이 포함된 채널의 다수의 블록 중에서 제1 프리블록을 선택하고, 상기 제1 희생블록이 포함되지 않은 채널의 다수의 블록 중에서 제2 프리블록을 선택하는 제1 선택단계; 및 상기 제1 선택단계 이후 상기 제1 희생블록에 포함된 멀티레벨 셀의 데이터를 레벨 단위로 분리하여 상기 제1 및 제2 프리블록에 각각 복사하는 제1 복사단계를 포함할 수 있다.
또한, 가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 호스트의 요청에 의한 데이터가 저장된 이후 희생블록으로 두 번 이상 선택되는 블록을 제2 희생블록으로서 분류하는 제2 분류단계; 상기 제2 분류단계 이후 상기 제2 희생블록이 포함된 채널의 다수의 블록 중에서 제3 프리블록을 선택하는 제2 선택단계; 및 상기 제2 선택단계 이후 상기 제2 희생블록에 포함된 멀티레벨 셀의 데이터를 모두 상기 제3 프리블록에 복사하는 제2 복사단계를 더 포함할 수 있다.
또한, 호스트의 요청에 따라 상기 제1 및 제2 채널의 다수의 블록에 데이터를 저장할 때 제1 식별정보를 함께 저장하는 단계; 및 가비지 컬렉션 동작을 통해 상기 제1 및 제2 채널의 다수의 블록에 데이터를 저장할 때 제2 식별정보를 함께 저장하는 단계를 더 포함할 수 있다.
또한, 상기 제1 분류단계는, 가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 희생블록으로 선택된 블록이 상기 제1 식별정보를 포함하는 경우, 선택된 블록을 상기 제1 희생블록으로 분류할 수 있다.
또한, 상기 제2 분류단계는, 가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 희생블록으로 선택된 블록이 상기 제2 식별정보를 포함하는 경우, 선택된 블록을 상기 제2 희생블록으로 분류할 수 있다.
또한, 호스트의 요청에 따라 상기 제1 및 제2 채널의 다수의 블록 각각에 데이터를 저장할 때, 원-샷 프로그램 동작을 사용하여 프로그램 대상 블록의 멀티레벨 셀에 멀티레벨 데이터를 한 번에 저장하는 단계를 더 포함할 수 있다.
또한, 상기 제1 복사단계 이후 상기 제1 및 제2 프리블록에 채널 인터리빙(interleaving) 방식으로 접근하여 내부에 저장된 데이터를 리드하는 단계를 더 포함할 수 있다.
또한, 상기 제1 분류단계에서 상기 제1 채널의 다수의 블록 중 어느 하나의 블록과 상기 제2 채널의 다수의 블록 중 어느 하나의 블록이 각각 상기 제1 희생블록으로 선택되는 경우, 상기 제1 선택단계는, 상기 제1 채널의 상기 제1 희생블록에 대응하는 상기 제1 채널의 제1 프리블록 및 상기 제2 채널의 상기 제1 희생블록에 대응하는 상기 제1 채널의 제2 프리블록에 공통으로 대응하여 상기 제1 채널의 다수의 블록 중 어느 하나의 블록을 제1 공통프리블록으로서 중복 선택하는 단계; 및 상기 제1 채널의 상기 제1 희생블록에 대응하는 상기 제2 채널의 제2 프리블록 및 상기 제2 채널의 상기 제1 희생블록에 대응하는 상기 제2 채널의 제1 프리블록에 공통으로 대응하여 상기 제2 채널의 다수의 블록 중 어느 하나의 블록을 제2 공통프리블록으로서 중복 선택하는 단계를 포함할 수 있다.
또한, 상기 제1 복사단계는, 상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 홀수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하는 단계; 상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 짝수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하는 단계; 상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 짝수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하는 단계; 및 상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 홀수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하는 단계를 포함할 수 있다.
또한, 상기 제1 복사단계는, 상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 홀수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하는 단계; 상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 짝수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하는 단계; 상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 짝수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하는 단계; 및 상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 홀수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하는 단계를 포함할 수 있다.
본 기술은 서로 다른 채널을 통해 데이터를 입/출력하는 메모리 장치들에 대해서 가비지 컬렉션 동작을 수행할 때, 메모리 장치들 각각에 포함된 다수의 블록 을 호스트에 의한 데이터 저장 후 '희생블록으로 처음 선택된 블록'과 '두 번 이상 선택된 블록'으로 분류한 뒤, 각 분류에 따라 가비지 컬렉션 방법을 다르게 가져간다.
이를 통해, 인터리빙 리드 동작이 불가능했던 서로 다른 채널의 메모리 장치들이 가비지 컬렉션 동작이 수행된 후에 인터리빙 리드 동작이 가능하도록 하는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4 내지 도 11은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 12a 및 도 12b는 본 발명의 실시예에 따른 메모리 시스템의 구성 및 동작을 설명하기 위해 도시한 도면.
도 13a 내지 도 13e는 도 12a 및 도 12b에 도시된 본 발명의 실시예에 따른 메모리 시스템의 효과를 설명하기 위해 도시한 도면.
도 14는 도 13b를 참조하여 도 12a에 도시된 본 발명의 실시예에 따른 메모리 시스템의 또 다른 효과를 설명하기 위해 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 예컨대, 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3D 입체 스택(stack) 구조가 될 수 있다. 여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3D 입체 스택 구조에 대해서는, 이하 도 2 내지 도 11을 참조하여 보다 구체적으로 설명할 예정임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(150)이 플래시 메모리, 특히 일 예로 메모리 장치(150)이 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼, 리드 버퍼, 맵(map) 버퍼 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
그리고, 프로세서(134)에는, 메모리 장치(150)의 배드 관리(bad management), 예컨대 배드 블록 관리(bad block management)를 수행하기 위한 관리 유닛(도시하지 않음)이 포함되며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 배드 블록(bad block)을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리, 다시 말해 배드 블록 관리는, 메모리 장치(150)가 플래쉬 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)이 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가 3D 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리할 경우, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 11을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4 내지 도 11은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(Block0)(210), 블록1(Block1)(220), 블록2(Block2)(230), 및 블록N-1(BlockN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수, 다시 말해 고집적화 할 수 있다. 여기서, 하나의 메모리 셀에 3 비트 데이터를 저정할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을, 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록으로 구분할 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트 장치로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)로 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)에서 메모리 장치(300)의 메모리 블록(330)은, 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은 낸드 플래시 메모리 셀로 구성된 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(300)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
그리고, 메모리 장치(300)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(300)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다. 그러면 여기서, 도 4 내지 도 11을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 4를 참조하면, 메모리 장치(150)는, 전술한 바와 같이, 복수의 메모리 블록들(BLK 1 to BLKh)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함할 수 있다.
각 메모리 블록(BLK)은 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다. 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 각 낸드 스트링(NS)은 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있다. 즉, 각 메모리 블록은 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있다.
그리고, 도 5 및 도 6을 참조하면, 메모리 장치(150)의 복수의 메모리 블록들에서 임의의 메모리 블록(BLKi)은, 제1방향 내지 제3방향들을 따라 신장된 구조물들을 포함할 수 있다. 여기서, 도 5는, 본 발명의 실시 예에 따른 메모리 장치가 제1구조의 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이며, 도 4의 복수의 메모리 블록에서 제1구조로 구현된 임의의 메모리 블록(BLKi)을 도시한 사시도이고, 도 6은, 도 5의 메모리 블록(BLKi)을 임의의 제1선(I-I')에 따른 단면도이다.
우선, 기판(5111)이 제공될 수 있다. 예컨대, 기판(5111)은 제1타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(5111)은 p-타입 불순물로 도핑된 실리콘 물질을 포함하거나, p-타입 웰(예를 들면, 포켓 p-웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서는 설명의 편의를 위해, 기판(5111)은 p-타입 실리콘인 것으로 가정하지만, 기판(5111)은 p-타입 실리콘으로 한정되지 않는다.
그리고, 기판(5111) 상에, 제1방향을 따라 신장된 복수의 도핑 영역들(5311,5312,5313,5314)이 제공될 수 있다. 예를 들면, 복수의 도핑 영역들((5311,5312,5313,5314)은 기판(1111)과 상이한 제2타입을 가질 수 있다. 예를 들면, 복수의 도핑 영역들(5311,5312,5313,5314)은 n-타입을 가질 수 있다. 이하에서는 설명의 편의를 위해, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)은, n-타입인 것으로 가정하지만, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)은 n-타입인 것으로 한정되지 않는다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이에 대응하는 기판(5111) 상의 영역에서, 제1방향을 따라 신장되는 복수의 절연 물질들(5112)이 제2방향을 따라 순차적으로 제공될 수 있다. 예를 들면, 복수의 절연 물질들(5112) 및 기판(5111)은 제2방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예를 들면, 복수의 절연 물질들(5112)은 각각 제2방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예컨대, 절연 물질들(5112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이에 대응하는 기판(5111) 상의 영역에서, 제1방향을 따라 순차적으로 배치되며 제2방향을 따라 절연 물질들(5112)을 관통하는 복수의 필라들(5113)이 제공될 수 있다. 예컨대, 복수의 필라들(5113) 각각은 절연 물질들(5112)을 관통하여 기판(5111)과 연결될 수 있다. 예컨대, 각 필라(5113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(1113)의 표면층(1114)은 제1타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 각 필라(5113)의 표면층(5114)은 기판(5111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 이하에서는 설명의 편의를 위해, 각 필라(5113)의 표면층(5114)은 p-타입 실리콘을 포함하는 것으로 가정하지만, 각 필라(5113)의 표면층(5114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(5113)의 내부층(5115)은 절연 물질로 구성될 수 있다. 예를 들면, 각 필라(5113)의 내부층(5115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 수 있다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이의 영역에서, 절연 물질들(5112), 필라들(5113), 그리고 기판(5111)의 노출된 표면을 따라 절연막(5116)이 제공될 수 있다. 예컨대, 절연막(5116)의 두께는 절연 물질들(5112) 사이의 거리의 1/2 보다 작을 수 있다. 즉, 절연 물질들(5112) 중 제1절연 물질의 하부 면에 제공된 절연막(5116), 그리고, 제1절연 물질 하부의 제2절연 물질의 상부 면에 제공된 절연막(5116) 사이에, 절연 물질들(5112) 및 절연막(5116) 이외의 물질이 배치될 수 있는 영역이 제공될 수 있다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이의 영역에서, 절연막(5116)의 노출된 표면 상에 도전 물질들(5211,5221,5231,5241,5251,5261,5271,5281,5291)이 제공될 수 있다. 예를 들면, 기판(5111)에 인접한 절연 물질(5112) 및 기판(5111) 사이에 제1방향을 따라 신장되는 도전 물질(5211)이 제공될 수 있다. 특히, 기판(5111)에 인접한 절연 물질(5112)의 하부 면의 절연막(5116) 및 기판(5111) 사이에, 제1방향으로 신장되는 도전 물질(5211)이 제공될 수 있다.
절연 물질들(5112) 중 특정 절연 물질 상부 면의 절연막(5116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부 면의 절연막(5116) 사이에, 제1방향을 따라 신장되는 도전 물질이 제공될 수 있다. 예컨대, 절연 물질들(5112) 사이에, 제1방향으로 신장되는 복수의 도전 물질들(5221,5231,5241,5251,5261,5271,5281)이 제공될 수 있다. 또한, 절연 물질들(5112) 상의 영역에 제1방향을 따라 신장되는 도전 물질(5291)이 제공될 수 있다. 예컨대, 제1방향으로 신장된 도전 물질들(5211,5221,5231,5241,5251,5261,5271,5281,5291)은 금속 물질일 수 있다. 예컨대, 제1방향으로 신장된 도전 물질들(5211,5221,5231,5241,5251,5261,5271,5281,5291)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
제2도핑 영역 및 제3도핑 영역들(5312,5313) 사이의 영역에서, 제1도핑 영역 및 제2도핑 영역들(5311,5312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예컨대, 제2도핑 영역 및 제3도핑 영역들(5312,5313) 사이의 영역에서, 제1방향으로 신장되는 복수의 절연 물질들(5112), 제1방향을 따라 순차적으로 배치되며 제3방향을 따라 복수의 절연 물질들(5112)을 관통하는 복수의 필라들(5113), 복수의 절연 물질들(5112) 및 복수의 필라들(5113)의 노출된 표면에 제공되는 절연막(5116), 그리고, 제1방향을 따라 신장되는 복수의 도전 물질들(5212,5222,5232,5242,5252,5262,5272,5282,5292)이 제공될 수 있다.
제3도핑 영역 및 제4도핑 영역들(5313,5314) 사이의 영역에서, 제1도핑 영역 및 제2도핑 영역들(5311,5312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예컨대, 제3도핑 영역 및 제4도핑 영역들(5312,5313) 사이의 영역에서, 제1방향으로 신장되는 복수의 절연 물질들(5112), 제1방향을 따라 순차적으로 배치되며 제3방향을 따라 복수의 절연 물질들(5112)을 관통하는 복수의 필라들(5113), 복수의 절연 물질들(5112) 및 복수의 필라들(5113)의 노출된 표면에 제공되는 절연막(5116), 그리고 제1방향을 따라 신장되는 복수의 도전 물질들(5213,5223,5243,5253,5263,5273,5283,5293)이 제공될 수 있다.
복수의 필라들(5113) 상에 드레인들(5320)이 각각 제공될 수 있다. 예컨대, 드레인들(5320)은 제2타입으로 도핑된 실리콘 물질들일 수 있다. 예를 들면, 드레인들(5320)은 n-타입으로 도핑된 실리콘 물질들일 수 있다. 이하에서는 설명의 편의를 위해, 드레인들(5320)는 n-타입 실리콘을 포함하는 것으로 가정하지만, 드레인들(5320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예컨대, 각 드레인(5320)의 폭은 대응하는 필라(5113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(5320)은 대응하는 필라(5113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(5320) 상에, 제3방향으로 신장된 도전 물질들(5331,5332,5333)이 제공될 수 있다. 도전 물질들(5331,5332,5333)은 제1방향을 따라 순차적으로 배치될 수 있다. 도전 물질들(5331,5332,5333) 각각은 대응하는 영역의 드레인들(5320)과 연결될 수 있다. 예컨대, 드레인들(5320) 및 제3방향으로 신장된 도전 물질(5333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예컨대, 제3방향으로 신장된 도전 물질들(5331,5332,5333)은 금속 물질일 수 있다. 예컨대, 제3방향으로 신장된 도전 물질들(5331,5332,53333)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
도 5 및 도 6에서, 각 필라(5113)는 절연막(5116)의 인접한 영역 및 제1방향을 따라 신장되는 복수의 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293) 중 인접한 영역과 함께 스트링을 형성할 수 있다. 예를 들면, 각 필라(5113)는 절연막(5116)의 인접한 영역 및 제1방향을 따라 신장되는 복수의 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성할 수 있다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
그리고, 도 7을 참조하면, 도 6에 도시한 트랜지스터 구조(TS)에서의 절연막(5116)은, 제1서브 절연막 내지 제3서브 절연막들(5117,5118,5119)을 포함할 수 있다. 여기서, 도 7은, 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다.
필라(5113)의 p-타입 실리콘(5114)은 바디(body)로 동작할 수 있다. 필라(5113)에 인접한 제1서브 절연막(5117)은 터널링 절연막으로 동작할 수 있으며, 열산화막을 포함할 수 있다.
제2서브 절연막(5118)은 전하 저장막으로 동작할 수 있다. 예를 들면, 제2서브 절연막(5118)은 전하 포획층으로 동작할 수 있으며, 질화막 또는 금속 산화막(예컨대, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
도전 물질(5233)에 인접한 제3 서브 절연막(5119)은 블로킹 절연막으로 동작할 수 있다. 예를 들면, 제1방향으로 신장된 도전 물질(5233)과 인접한 제3서브 절연막(5119)은 단일층 또는 다층으로 형성될 수 있다. 제3서브 절연막(5119)은 제1서브 절연막 및 제2서브 절연막들(5117,5118)보다 높은 유전상수를 갖는 고유전막(예컨대, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(5233)은 게이트(또는 제어 게이트)로 동작할 수 있다. 즉, 게이트(또는 제어 게이트(5233)), 블로킹 절연막(5119), 전하 저장막(5118), 터널링 절연막(5117), 및 바디(5114)는, 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 수 있다. 예컨대, 제1서브 절연막 내지 제3서브 절연막들(5117,5118,5119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서는 설명의 편의를 위해, 필라(5113)의 p-타입 실리콘(5114)을 제2방향의 바디라 칭하기로 한다.
메모리 블록(BLKi)은 복수의 필라들(5113)을 포함할 수 있다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함할 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 제2방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다.
각 낸드 스트링(NS)은 제2방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작할 수 있다.
게이트들(또는 제어 게이트들)은 제1방향으로 신장된 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)에 대응할 수 있다. 즉, 게이트들(또는 제어 게이트들)은 제1방향으로 신장되어 워드라인들, 그리고 적어도 두 개의 선택라인들(예를 들면, 적어도 하나의 스트링 선택라인(SSL) 및 적어도 하나의 접지 선택라인(GSL))을 형성할 수 있다.
제3방향으로 신장된 도전 물질들(5331,5332,5333)은 낸드 스트링들(NS)의 일단에 연결될 수 있다. 예컨대, 제3방향으로 신장된 도전 물질들(5331,5332,5333)은 비트라인들(BL)로 동작할 수 있다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결될 수 있다.
제1방향으로 신장된 제2타입 도핑 영역들(5311,5312,5313,5314)이 낸드 스트링들(NS)의 타단에 제공될 수 있다. 제1방향으로 신장된 제2타입 도핑 영역들(5311,5312,5313,5314)은 공통 소스라인들(CSL)로 동작할 수 있다.
즉, 메모리 블록(BLKi)은 기판(5111)에 수직한 방향(제2방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함하며, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작할 수 있다.
도 5 내지 도 7에서는, 제1방향으로 신장되는 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 9개의 층에 제공되는 것으로 설명하였지만, 제1방향으로 신장되는 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제1방향으로 신장되는 도체라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링(NS)에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.
전술한 도 5 내지 도 7에서는, 하나의 비트라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명하였으나, 하나의 비트라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예컨대, 메모리 블록(BLKi)에서, 하나의 비트라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)의 수 및 공통 소스라인들(5311,5312,5313,5314)의 수 또한 조절될 수 있다.
또한, 도 5 내지 도 7에서는, 제1방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명하였으나, 제1방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제1방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제1방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트라인들(5331,5332,5333)의 수 또한 조절될 수 있다.
도 8을 참조하면, 메모리 장치(150)의 복수의 블록들에서 제1구조로 구현된 임의의 블록(BLKi)에는, 제1비트라인(BL1) 및 공통 소스라인(CSL) 사이에 낸드 스트링들(NS11 to NS31)이 제공될 수 있다. 여기서, 도 8은, 도 5 내지 도 7에서 설명한 제1구조로 구현된 메모리 블록(BLKi)의 등가 회로를 도시한 회로도이다. 그리고, 제1비트라인(BL1)은 제3방향으로 신장된 도전 물질(5331)에 대응할 수 있다. 제2비트라인(BL2) 및 공통 소스라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공될 수 있다. 제2비트라인(BL2)은 제3방향으로 신장된 도전 물질(5332)에 대응할 수 있다. 제3비트라인(BL3) 및 공통 소스라인(CSL) 사이에, 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 제3비트라인(BL3)은 제3방향으로 신장된 도전 물질(5333)에 대응할 수 있다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BL)과 연결될 수 있다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스라인(CSL)과 연결될 수 있다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공될 수 있다.
이하에서는 설명의 편의를 위해, 행(row) 및 열(column)) 단위로 낸드 스트링들(NS)을 정의할 수 있으며, 하나의 비트라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성할 수 있음을, 일 예로 하여 설명하기로 한다. 예를 들면, 제1비트라인(BL1)에 연결된 낸드 스트링들(NS11 내지 NS31)은 제1열에 대응할 수 있고, 제2비트라인(BL2)에 연결된 낸드 스트링들(NS12 내지 NS32)은 제2열에 대응할 수 있으며, 제3비트라인(BL3)에 연결된 낸드 스트링들(NS13 내지 NS33)은 제3열에 대응할 수 있다. 하나의 스트링 선택라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성할 수 있다. 예를 들면, 제1스트링 선택라인(SSL1)에 연결된 낸드 스트링들(NS11 내지 NS13)은 제1행을 형성할 수 있고, 제2스트링 선택라인(SSL2)에 연결된 낸드 스트링들(NS21 내지 NS23)은 제2행을 형성할 수 있으며, 제3스트링 선택라인(SSL3)에 연결된 낸드 스트링들(NS31 내지 NS33)은 제3행을 형성할 수 있다.
또한, 각 낸드 스트링(NS)에서, 높이가 정의될 수 있다. 예컨대, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가할 수 있다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
그리고, 동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택라인(SSL)을 공유할 수 있다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택라인들(SSL1, SSL2, SSL3)에 각각 연결될 수 있다.
아울러, 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드라인(WL)을 공유할 수 있다. 즉, 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드라인들(WL)은 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 더미 메모리 셀들(DMC)은 더미 워드라인(DWL)을 공유할 수 있다. 즉, 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 더미 메모리 셀들(DMC)에 연결된 더미 워드라인들(DWL)은 공통으로 연결될 수 있다.
예컨대, 워드라인들(WL) 또는 더미 워드라인들(DWL)은 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 제공되는 층에서 공통으로 연결될 수 있다. 예컨대, 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 공통으로 연결될 수 있다. 즉, 동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택라인(GSL)을 공유할 수 있다. 그리고, 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택라인(GSL)을 공유할 수 있다. 다시 말해, 낸드 스트링들(NS11 내지 NS13, NS21 내지 NS23, 및 NS31 내지 NS33)은 접지 선택라인(GSL)에 공통으로 연결될 수 있다.
공통 소스라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결될 수 있다. 예를 들면, 기판(5111) 상의 활성 영역에서, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)이 연결될 수 있다. 예를 들면, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)은 콘택을 통해 상부 층에 연결될 수 있고, 또한 상부 층에서 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)이 공통으로 연결될 수 있다.
즉, 도 8에 도시된 바와 같이, 동일 깊이의 워드라인들(WL)은 공통으로 연결될 수 있다. 따라서, 특정 워드라인(WL)이 선택될 때, 특정 워드라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 수 있다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택라인(SSL)에 연결될 수 있다. 따라서, 스트링 선택라인들(SSL1 내지 SSL3)을 선택함으로써, 동일 워드라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트라인들(BL1 내지 BL3)로부터 분리될 수 있다. 즉, 스트링 선택라인들(SSL1 내지 SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트라인들(BL1 내지 BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
각 낸드 스트링(NS)에서, 더미 메모리 셀(DMC)이 제공될 수 있다. 더미 메모리 셀(DMC) 및 접지 선택라인(GST) 사이에 제1메모리 셀 내지 제3메모리 셀들(MC1 내지 MC3)이 제공될 수 있다.
더미 메모리 셀(DMC) 및 스트링 선택라인(SST) 사이에 제4메모리 셀 내지 제6메모리 셀들(MC4 내지 MC6)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)의 메모리 셀들(MC)은, 더미 메모리 셀(DMC)에 의해 메모리 셀 그룹들로 분할될 수 있으며, 분할된 메모리 셀 그룹들 중 접지 선택 트랜지스터(GST)에 인접한 메모리 셀들(예를 들면, MC1 to MC3)을 하부 메모리 셀 그룹이라 할 수 있고, 분할된 메모리 셀 그룹들 중 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀들(예를 들면, MC4 내지 MC6)을 상부 메모리 셀 그룹이라 할 수 있다. 그러면 이하에서는, 도 9 내지 도 11을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치가 제1구조와 다른 구조의 3차원 비휘발성 메모리 장치로 구현될 경우에 대해 보다 구체적으로 설명하기로 한다.
도 9 및 도 10을 참조하면, 메모리 장치(150)의 복수의 메모리 블록들에서 제2구조로 구현된 임의의 메모리 블록(BLKj)은, 제1방향 내지 제3방향들을 따라 신장된 구조물들을 포함할 수 있다. 여기서, 도 9는, 본 발명의 실시 예에 따른 메모리 장치가 앞선 도 5 내지 도 8에서 설명한 제1구조와 다른 제2구조의 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이며, 도 4의 복수의 메모리 블록에서 제2구조로 구현된 임의의 메모리 블록(BLKj)을 도시한 사시도이고, 도 10은, 도 9의 메모리 블록(BLKj)을 임의의 제2선(Ⅶ-Ⅶ')에 따른 단면도이다.
우선, 기판(6311)이 제공될 수 있다. 예컨대, 기판(6311)은 제1타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(6311)은 p-타입 불순물로 도핑된 실리콘 물질을 포함하거나, p-타입 웰(예를 들면, 포켓 p-웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서는 설명의 편의를 위해, 기판(6311)은 p-타입 실리콘인 것으로 가정하지만, 기판(6311)은 p-타입 실리콘으로 한정되지 않는다.
그리고, 기판(6311) 상에, x-축 방향 및 y-축 방향으로 신장되는 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)이 제공된다. 여기서, 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)은 z-축 방향을 따라 특정 거리만큼 이격되어 제공된다.
또한, 기판(6311) 상에 x-축 방향 및 y-축으로 신장되는 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)이 제공된다. 여기서, 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)은 z-축 방향을 따라 특정 거리만큼 이격되어 제공된다. 그리고, 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)은 y-축 방향을 따라 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)과 이격되어 제공된다.
아울러, 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)을 관통하는 복수의 하부 필라들이 제공된다. 각 하부 필라(DP)는 z-축 방향을 따라 신장된다. 또한, 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)을 관통하는 복수의 상부 필라들이 제공된다. 각 상부 필라(UP)는 z-축 방향을 따라 신장된다.
하부 필라(DP) 및 상부 필라(UP) 각각은 내부 물질(6361), 중간층(6362) 및 표면층(6363)을 포함한다. 여기서, 도 5 및 도 6에서 설명한 바와 같이, 중간층(6362)은 셀 트랜지스터의 채널로서 동작할 것이다. 표면층(6363)은 블로킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 것이다.
하부 필라(DP) 및 상부 필라(UP)는 파이프 게이트(PG)를 통해 연결된다. 파이프 게이트(PG)는 기판(6311) 내에 배치될 수 있으며, 일 예로, 파이프 게이트(PG)는 하부 필라(DP) 및 상부 필라(UP)와 동일한 물질들을 포함할 수 있다.
하부 필라(DP)의 상부에, x-축 방향 및 y-축 방향으로 신장되는 제 2 타입의 도핑 물질(6312)이 제공된다. 예컨대, 제2타입의 도핑 물질(6312)은 n-타입의 실리콘 물질을 포함할 수 있다. 제2타입의 도핑 물질(6312)은 공통 소스라인(CSL)으로서 동작한다.
상부 필라(UP)의 상부에 드레인(6340)이 제공된다. 예컨대, 드레인(6340)은 n-타입의 실리콘 물질을 포함할 수 있다. 그리고, 드레인들의 상부에 y-축 방향으로 신장되는 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)이 제공된다.
제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)은 x-축 방향을 따라 이격되어 제공된다. 예컨대, 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)은 금속으로서 형성될 수 있으며, 일 예로, 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)과 드레인들은 콘택 플러그들을 통해 연결될 수 있다. 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)은 각각 제1비트라인 및 제2비트라인들(BL1, BL2)로 동작한다.
제1도전 물질(6321)은 소스 선택라인(SSL)으로 동작하고, 제2도전 물질(6322)은 제1더미 워드라인(DWL1)으로 동작하며, 제3도전 물질 및 제4도전 물질들(6323,6324)은 각각 제1메인 워드라인 및 제2메인 워드라인들(MWL1, MWL2)로 동작한다. 그리고, 제5도전 물질 및 제6도전 물질들(6325,6326)은 각각 제3메인 워드라인 및 제4메인 워드라인들(MWL3, MWL4)로 동작하고, 제7도전 물질(6327)은 제2더미 워드라인(DWL2)으로 동작하며, 제8도전 물질(6328)은 드레인 선택라인(DSL)로서 동작한다.
하부 필라(DP), 그리고 하부 필라(DP)에 인접한 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)은 하부 스트링을 구성한다. 상부 필라(UP), 그리고 상부 필라(UP)에 인접한 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)은 상부 스트링을 구성한다. 하부 스트링 및 상부 스트링은 파이프 게이트(PG)를 통해 연결된다. 하부 스트링의 일단은 공통 소스라인(CSL)으로 동작하는 제2타입의 도핑 물질(6312)에 연결된다. 상부 스트링의 일단은 드레인(6320)을 통해 해당 비트라인에 연결된다. 하나의 하부 스트링 및 하나의 상부 스트링은 제2타입의 도핑 물질(6312)과 해당 비트라인 사이에 연결된 하나의 셀 스트링을 구성할 것이다.
즉, 하부 스트링은 소스 선택 트랜지스터(SST), 제1더미 메모리 셀(DMC1), 그리고 제1메인 메모리 셀 및 제2메인 메모리 셀들(MMC1, MMC2)을 포함할 것이다. 그리고, 상부 스트링은 제3메인 메모리 셀 및 제4메인 메모리 셀들(MMC3, MMC4), 제2더미 메모리 셀(DMC2), 그리고 드레인 선택 트랜지스터(DST)를 포함할 것이다.
한편, 도 9 및 도 10에서 상부 스트림 및 하부 스트링은, 낸드 스트링(NS)을 형성할 수 있으며, 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 여기서, 도 9 및 도 10에서의 낸드 스트림에 포함된 트랜지스터 구조는, 앞서 도 7에서 구체적으로 설명하였으므로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 도 11을 참조하면, 메모리 장치(150)의 복수의 블록들에서 제2구조로 구현된 임의의 블록(BLKj)에는, 도 9 및 도 10에서 설명한 바와 같이, 하나의 상부 스트링과 하나의 하부 스트링이 파이프 게이트(PG)를 통해 연결되어 구현된 하나의 셀 스트링들이 각각 복수의 쌍들을 이루어 제공될 수 있다. 여기서, 도 11은, 도 9 및 도 10에서 설명한 제2구조로 구현된 메모리 블록(BLKj)의 등가 회로를 도시한 회로도이며, 설명의 편의를 위해 제2구조로 구현된 임의의 블록(BLKj)에서 한 쌍을 구성하는 제1스트링과 제2스트링만을 도시하였다.
즉, 제2구조로 구현된 임의의 블록(BLKj)에서, 제1채널(CH1)을 따라 적층된 메모리 셀들, 예컨대 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는, 제1스트링(ST1)을 구현하고, 제2채널(CH2)을 따라 적층된 메모리 셀들, 예컨대 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는 제2스트링(ST2)을 구현한다.
또한, 제1스트링(ST1)과 제2스트링(ST2)은, 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결되며, 또한 제1스트링(ST1)은, 제1비트라인(BL1)에 연결되고, 제2스트링(ST2)은 제2비트라인(BL2)에 연결된다.
여기서, 설명의 편의를 위해, 도 11에서는, 제1스트링(ST1)과 제2스트링(ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결되는 경우를 일 예로 설명하였으나, 제1스트링(ST1)과 제2스트링(ST2)이 동일한 소스 선택라인(SSL) 및 동일한 비트라인(BL)에 연결되어, 제1스트링(ST1)이 제1드레인 선택라인(DSL1)에 연결되고 제2스트링(ST2)이 제2드레인 선택라인(DSL2)에 연결되거나, 또는 제1스트링(ST1)과 제2스트링(ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 비트라인(BL)에 연결되어, 제1스트링(ST1)이 제1소스 선택라인(SSL1)에 연결되고 제2스트링(ST2)은 제2소스 선택라인(SDSL2)에 연결될 수도 있다.
도 12a 및 도 12b는 본 발명의 실시예에 따른 메모리 시스템의 구성 및 동작을 설명하기 위해 도시한 도면이다.
도 12a 및 도 12b를 참조하면, 도 1에 도시된 메모리 시스템(110)의 구성을 참조하여 다수의 메모리 장치(1501, 1502)가 포함된 메모리 시스템(110)의 구성이 도시된 것을 알 수 있다.
구체적으로, 도 12a 및 도 12b에 도시된 메모리 시스템(110)은, 컨트롤러(130)와 제1 메모리 장치(1501), 제2 메모리 장치(1502)를 포함한다. 또한, 제1 메모리 장치(1501) 및 제2 메모리 장치(1502)는 각각 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...)을 포함한다. 또한, 도 2에서 설명한 바와 같이 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 각각은 멀티레벨 셀(MLC)을 구비한다.
제1 메모리 장치(1501)는, 제1 채널(CH1)을 통해 컨트롤러(130)와 연결된다. 즉, 제1 메모리 장치(1501)는, 제1 채널(CH1)을 통해 컨트롤러(130)와의 사이에서 데이터를 입/출력한다.
제2 메모리 장치(1502)는, 제2 채널(CH2)을 통해 컨트롤러(130)와 연결된다. 즉, 제2 메모리 장치(1502)는, 제2 채널(CH2)을 통해 컨트롤러(130)와의 사이에서 데이터를 입/출력한다.
이렇게, 제1 메모리 장치(1501)와 제2 메모리 장치(1502)는, 서로 다른 채널, 즉, 제1 채널(CH1) 및 제2 채널(CH2)을 통해 완전히 독립적으로 데이터를 입/출력한다.
참고로, 도면에서는 다수의 메모리 장치(1501, 1502)로서 두 개의 메모리 장치, 즉, 제1 메모리 장치(1501)와 제2 메모리 장치(1502)가 포함되는 구성을 개시하였다. 또한, 도면에서는 제1 메모리 장치(1501)가 제1 채널(CH1)을 통해 컨트롤러(130)와 연결되고, 제2 메모리 장치(1502)가 제2 채널(CH2)을 통해 컨트롤러(130)와 연결되는 구성을 개시하였다. 하지만, 이와 같이 도면에 개시된 사항은 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 많은 개수의 메모리 장치 및 더 많은 개수의 채널이 메모리 시스템(110)에 포함되는 것도 얼마든지 가능하다.
컨트롤러(130)의 구체적인 가비지 컬렉션 동작은, 크게 두 가지 동작으로 구분될 수 있는데, 구분을 위한 각 동작은 도 12a와 도 12b로 분리하여 도시하였다.
도 12a를 참조하면, 컨트롤러(130)는, 가비지 컬렉션 동작시 제1 채널(CH1)을 통해 데이터를 입/출력하는 제1 메모리 장치(1501)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,...) 및 제2 채널(CH2)을 통해 데이터를 입/출력하는 제2 메모리 장치(1502)에 포함된 다수의 메모리 블록(1502<1>, 1502<2>, 1502<3>,...) 중 호스트(102)의 요청에 의한 데이터가 저장된 이후 '희생블록'으로 처음 선택되는 블록을 '제1 희생블록'으로 분류한다(1301).
즉, 컨트롤러(130)는, 가비지 컬렉션 동작을 수행하기 위해 제1 및 제2 메모리 장치(1501, 1502)에 포함된 모든 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 중 '희생블록'을 선택하는데, 이때, '희생블록'으로 선택된 특정 블록이 호스트(102)의 요청에 의한 데이터가 저장된 이후 '희생블록'으로 처음 선택되는 블록이라면, '제1 희생블록'으로 구분한다.
예컨대, 가비지 컬렉션 동작을 시작하면서 제1 및 제2 메모리 장치(1501, 1502)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 중 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)과 제2 메모리 블록(1501<2>) 및 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)을 '희생블록'으로 선택할 수 있다. 또한, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>) 및 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>) 각각에 저장된 데이터는 호스트(102)의 요청에 의해 저장된 데이터이고, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 저장된 데이터는 이전에 수행된 가비지 컬렉션 동작 과정에서 다른 메모리 블록으로부터 복사된 데이터라고 가정할 수 있다. 이와 같은 경우, 컨트롤러(130)는, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>) 및 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)은 '제1 희생블록'으로 분류하지만, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)은 '제1 희생블록'으로 분류하지 않는다.
그리고, 컨트롤러(130)는, '제1 희생블록'이 포함된 채널(CH1 or CH2)을 사용하여 데이터를 입/출력하는 메모리 장치(1501 or 1502)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... or 1502<1>, 1502<2>, 1502<3>,...) 중 '제1 프리블록'을 선택한다(1302).
또한, 컨트롤러(130)는, '제1 희생블록'이 포함되지 않은 채널(CH1 or CH2)을 사용하여 데이터를 입/출력하는 메모리 장치(1501 or 1502)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... or 1502<1>, 1502<2>, 1502<3>,...) 중 '제2 프리블록'을 선택한다(1303).
예컨대, 제1 채널(CH1)을 통해 데이터를 입/출력하는 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)이 '제1 희생블록'으로 분류되었다고 가정할 수 있다. 이때, '제1 희생블록'으로 분류된 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)이 제1 채널(CH1)을 통해 데이터를 입/출력한다. 따라서, 컨트롤러(130)는, '제1 희생블록'이 포함된 채널, 즉, 제1 채널(CH1)을 통해 데이터를 입/출력하는 제1 메모리 장치(1501)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,...) 중 제1 메모리 블록(1501<1>)을 제외한 나머지 메모리 블록(1501<2>, 1501<3>,...) 중에서 내부에 어떠한 데이터도 저장되지 않은 어느 하나의 메모리 블록을 '제1 프리블록'으로 선택한다. 또한, 컨트롤러(130)는, '제1 희생블록'이 포함되지 않은 채널, 즉, 제2 채널(CH2)을 통해 데이터를 입/출력하는 제2 메모리 장치(1502)에 포함된 다수의 메모리 블록(1502<1>, 1502<2>, 1502<3>,...) 중에서 내부에 어떠한 데이터도 저장되지 않은 어느 하나의 블록을 '제2 프리블록'으로 선택한다.
또 다른 예를 들어보면, 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)이 '제1 희생블록'으로 분류되었다고 가정할 수 있다. 이때, '제1 희생블록'으로 분류된 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)이 제2 채널(CH2)을 통해 데이터를 입/출력한다. 따라서, 컨트롤러(130)는, '제1 희생블록'이 포함된 채널, 즉, 제2 채널(CH2)을 통해 데이터를 입/출력하는 제2 메모리 장치(1502)에 포함된 다수의 메모리 블록(1502<1>, 1502<2>, 1502<3>,...) 중 제2 메모리 블록(1502<2>)을 제외한 나머지 메모리 블록(1502<1>, 1502<3>,...) 중에서 내부에 어떠한 데이터도 저장되지 않은 어느 하나의 메모리 블록을 '제1 프리블록'으로 선택한다. 또한, 컨트롤러(130)는, '제1 희생블록'이 포함되지 않은 채널, 즉, 제1 채널(CH1)을 통해 데이터를 입/출력하는 제1 메모리 장치(1501)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,...) 중에서 내부에 어떠한 데이터도 저장되지 않은 어느 하나의 블록을 '제2 프리블록'으로 선택한다.
그리고, 컨트롤러(130)는, '제1 희생블록'에 포함된 멀티레벨 셀의 데이터를 레벨 단위로 분리하여 '제1 프리블록'과 '제2 프리블록'에 각각 복사한다(1304).
예컨대, 제1 채널(CH1)을 통해 데이터를 입/출력하는 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)이 '제1 희생블록'으로 분류되었다고 가정할 수 있다. 또한, '제1 희생블록'인 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 대응하여 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)이 '제1 프리블록'으로 선택되고, 제2 메모리 장치(1502)의 제3 메모리 블록(1502<3>)이 '제2 프리블록'으로 선택되었다고 가정할 수 있다. 또한, 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 각각에 포함된 멀티레벨 셀은 2비트의 데이터를 하나의 셀에 저장한다고 가정할 수 있다. 이와 같은 경우, 컨트롤러(130)는, '제1 희생블록'인 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 저장된 멀티레벨 셀의 데이터 중 하위 레벨(LSB : Least Significant Bit)에 저장된 데이터를 '제1 프리블록'인 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)에 복사하고, 상위 레벨(MSB : Most Significant Bit)에 저장된 데이터를 '제2 프리블록'인 제2 메모리 장치(1502)의 제3 메모리 블록(1502<3>)에 복사할 수 있다. 물론 반대로, 컨트롤러(130)는, '제1 희생블록'인 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 저장된 멀티레벨 셀의 데이터 중 상위 레벨(MSB)에 저장된 데이터를 '제1 프리블록'인 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)에 복사하고, 하위 레벨(LSB)에 저장된 데이터를 '제2 프리블록'인 제2 메모리 장치(1502)의 제3 메모리 블록(1502<3>)에 복사할 수도 있다.
또 다른 예를 들어보면, 제2 채널(CH2)을 통해 데이터를 입/출력하는 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)이 '제1 희생블록'으로 분류되었다고 가정할 수 있다. 또한, '제1 희생블록'인 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 대응하여 제2 메모리 장치(1501)의 제1 메모리 블록(1502<1>)이 '제1 프리블록'으로 선택되고, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)이 '제2 프리블록'으로 선택되었다고 가정할 수 있다. 또한, 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 각각에 포함된 멀티레벨 셀은 2비트의 데이터를 하나의 셀에 저장한다고 가정할 수 있다. 이와 같은 경우, 컨트롤러(130)는, '제1 희생블록'인 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 저장된 멀티레벨 셀의 데이터 중 하위 레벨(LSB : Least Significant Bit)에 저장된 데이터를 '제1 프리블록'인 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 복사하고, 상위 레벨(MSB : Most Significant Bit)에 저장된 데이터를 '제2 프리블록'인 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 복사할 수 있다. 물론 반대로, 컨트롤러(130)는, '제1 희생블록'인 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 저장된 멀티레벨 셀의 데이터 중 상위 레벨(MSB)에 저장된 데이터를 '제1 프리블록'인 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 복사하고, 하위 레벨(LSB)에 저장된 데이터를 '제2 프리블록'인 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 복사할 수도 있다.
도 12b를 참조하면, 컨트롤러(130)는, 가비지 컬렉션 동작시 제1 채널(CH1)을 통해 데이터를 입/출력하는 제1 메모리 장치(1501)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,...) 및 제2 채널(CH2)을 통해 데이터를 입/출력하는 제2 메모리 장치(1502)에 포함된 다수의 메모리 블록(1502<1>, 1502<2>, 1502<3>,...) 중 호스트(102)의 요청에 의한 데이터가 저장된 이후 '희생블록'으로 두 번 이상 선택되는 블록을 '제2 희생블록'으로 분류한다(1305).
즉, 컨트롤러(130)는, 가비지 컬렉션 동작을 수행하기 위해 제1 및 제2 메모리 장치(1501, 1502)에 포함된 모든 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 중 '희생블록'을 선택하는데, 이때, '희생블록'으로 선택된 특정 블록이 호스트(102)의 요청에 의한 데이터가 저장된 이후 '희생블록'으로 두 번 이상 선택되는 블록이라면, '제2 희생블록'으로 구분한다.
예컨대, 가비지 컬렉션 동작을 시작하면서 제1 및 제2 메모리 장치(1501, 1502)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 중 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)과 제2 메모리 블록(1501<2>) 및 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)을 '희생블록'으로 선택할 수 있다. 또한, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>) 및 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>) 각각에 저장된 데이터는 호스트(102)의 요청에 의해 저장된 데이터이고, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 저장된 데이터는 이전에 수행된 가비지 컬렉션 동작 과정에서 다른 메모리 블록으로부터 복사된 데이터라고 가정할 수 있다. 이와 같은 경우, 컨트롤러(130)는, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)은 '제2 희생블록'으로 분류하지만, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>) 및 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)은 '제2 희생블록'으로 분류하지 않는다.
그리고, 컨트롤러(130)는, '제2 희생블록'이 포함된 채널(CH1 or CH2)을 사용하여 데이터를 입/출력하는 메모리 장치(1501 or 1502)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... or 1502<1>, 1502<2>, 1502<3>,...) 중 '제3 프리블록'을 선택한다(1306).
예컨대, 제1 채널(CH1)을 통해 데이터를 입/출력하는 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)이 '제2 희생블록'으로 분류되었다고 가정할 수 있다. 이때, '제2 희생블록'으로 분류된 제2 메모리 장치(1501)의 제2 메모리 블록(1501<2>)이 제1 채널(CH1)을 통해 데이터를 입/출력한다. 따라서, 컨트롤러(130)는, '제2 희생블록'이 포함된 채널, 즉, 제1 채널(CH1)을 통해 데이터를 입/출력하는 제1 메모리 장치(1501)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,...) 중 제2 메모리 블록(1501<2>)을 제외한 나머지 메모리 블록(1501<1>, 1501<3>,...) 중에서 내부에 어떠한 데이터도 저장되지 않은 어느 하나의 메모리 블록을 '제3 프리블록'으로 선택한다.
그리고, 컨트롤러(130)는, '제2 희생블록'에 포함된 멀티레벨 셀의 데이터를 모두 '제3 프리블록'에 복사한다(1307).
예컨대, 제1 채널(CH1)을 통해 데이터를 입/출력하는 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)이 '제2 희생블록'으로 분류되었다고 가정할 수 있다. 또한, '제2 희생블록'인 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 대응하여 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)이 '제3 프리블록'으로 선택되었다고 가정할 수 있다. 또한, 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 각각에 포함된 멀티레벨 셀은 2비트의 데이터를 하나의 셀에 저장한다고 가정할 수 있다. 이와 같은 경우, 컨트롤러(130)는, '제2 희생블록'인 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 저장된 멀티레벨 셀의 모든 데이터, 즉, 하위 레벨(LSB)에 저장된 데이터 및 상위 레벨(MSB)에 저장된 데이터를 모두 '제3 프리블록'인 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)에 복사한다.
정리하면, '제1 희생블록'과 '제2 희생블록'은, 서로 반대되는 개념인 것을 알 수 있다. 즉, 전술한 도 12a 및 도 12b에서 설명하였듯이 컨트롤러(130)는, 가비지 컬렉션 동작을 수행하기 위해 제1 및 제2 메모리 장치(1501, 1502)에 포함된 모든 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 중 '희생블록'으로 선택된 블록들을 '제1 희생블록'과 '제2 희생블록'으로 분류한다. 이때, '제1 희생블록'은 호스트(102)의 요청에 의한 데이터가 저장된 이후'희생블록'으로 처음 선택되는 블록이고, '제2 희생블록'은 호스트(102)의 요청에 의한 데이터가 저장된 이후'희생블록'으로 두 번 이상 선택되는 블록이다. 또한, '제1 희생블록'이 포함된 채널(CH1 or CH2)의 메모리 장치(1501 or 1502)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... or 1502<1>, 1502<2>, 1502<3>,...) 중에서 '제1 프리블록'을 선택하고, '제1 희생블록'이 포함되지 않은 채널(CH1 or CH2)의 메모리 장치(1501 or 1502)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... or 1502<1>, 1502<2>, 1502<3>,...) 중에서 '제2 프리블록'을 선택하며, '제2 희생블록'이 포함된 채널(CH1 or CH2)의 메모리 장치(1501 or 1502)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... or 1502<1>, 1502<2>, 1502<3>,...) 중에서 '제3 프리블록'을 선택한다.
이렇게, '제1 희생블록'과 '제2 희생블록'과 '제1 프리블록'과 '제2 프리블록' 및 '제3 프리블록'이 모두 결정된 후, '제1 희생블록'에 포함된 멀티레벨 셀의 데이터를 레벨 단위로 분리하여 '제1 프리블록' 및 '제2 프리블록'에 각각 복사하고, '제2 희생블록'에 포함된 멀티레벨 셀의 데이터를 모두 '제3 프리블록'에 복사하는 가비지 컬렉션 동작을 수행한다.
한편, 가비지 컬렉션 동작을 수행하기 위해 제1 및 제2 메모리 장치(1501, 1502)에 포함된 모든 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 중 '희생블록'으로 선택된 블록들을 '제1 희생블록'과 '제2 희생블록'으로 분류하기 위해 본 발명의 실시예에 따른 메모리 시스템(110)에서는 다음과 같은 방법을 사용한다.
먼저, 컨트롤러(130)는, 호스트(102)의 요청에 따라 제1 채널(CH1)의 제1 메모리 장치(1501) 및 제2 채널(CH2)의 제2 메모리 장치(1502)에 포함된 모든 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...)에 데이터를 저장할 때, 제1 식별정보(미도시)를 함께 저장한다.
또한, 컨트롤러(130)는, 가비지 컬렉션의 동작을 통해 제1 채널(CH1)의 제1 메모리 장치(1501) 및 제2 채널(CH2)의 제2 메모리 장치(1502)에 포함된 모든 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...)에 데이터를 저장할 때, 제2 식별정보(미도시)를 함께 저장한다.
예컨대, 제1 식별정보 및 제2 식별정보는, 제1 및 제2 메모리 장치(1501, 1502)에 포함된 모든 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 각각의 블록정보를 저장하는 설정된 영역에 함께 저장될 수 있다.
또한, 제1 식별정보 및 제2 식별정보는, 제1 및 제2 메모리 장치(1501, 1502)에 포함된 모든 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 각각에 포함된 다수의 페이지(미도시) 각각의 스페어 영역에 함께 저장될 수 있다.
즉, 제1 식별정보 및 제2 식별정보는, 비휘발성 메모리 장치에 데이터를 저장할 때, 함께 저장되는 임의의 정보들과 함께 저장될 수 있다.
전술한 방법을 적용하면, 제1 채널(CH1)의 제1 메모리 장치(1501) 및 제2 채널(CH2)의 제2 메모리 장치(1502)에 포함된 모든 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 중 어떠한 데이터도 저장되지 않은 프리블록이 아닌 어떠한 데이터든 저장하고 있는 블록이라면, 제1 식별정보 또는 제2 식별정보를 함께 저장하는 상태가 될 것이다.
따라서, 컨트롤러(130)는, 가비지 컬렉션 동작시 제1 채널(CH1)의 제1 메모리 장치(1501) 및 제2 채널(CH2)의 제2 메모리 장치(1502)에 포함된 모든 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 중 '희생블록'으로 선택된 블록이 제1 식별정보를 포함하는 경우, 해당 '희생블록'을 '제1 희생블록'으로 분류한다.
마찬가지로, 컨트롤러(130)는, 가비지 컬렉션 동작시 제1 채널(CH1)의 제1 메모리 장치(1501) 및 제2 채널(CH2)의 제2 메모리 장치(1502)에 포함된 모든 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 중 '희생블록'으로 선택된 블록이 제2 식별정보를 포함하는 경우, 해당 '희생블록'을 '제2 희생블록'으로 분류한다.
도 13a 내지 도 13e는 도 12a 및 도 12b에 도시된 본 발명의 실시예에 따른 메모리 시스템의 효과를 설명하기 위해 도시한 도면이다.
먼저, 도 13a 내지 도 13e에 도시된 도면은, 전술한 도 12a 및 도 12b에서 도시되었던 메모리 시스템(110)의 구성요소 중 제1 메모리 장치(1501) 및 제2 메모리 장치(1502)의 구성을 구체적으로 확대하여 도시한 도면이다. 또한, 도 13a 내지 도 13c에 도시된 도면은 제1 및 제2 메모리 장치(1501, 1502) 각각에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...) 각각에 포함된 멀티레벨 셀이 2비트의 데이터를 하나의 셀에 저장한다고 가정한 도면이다.
도 13a를 참조하면, 제1 메모리 장치(1501)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,...) 중 제1 메모리 블록(1501<1>)에는, 호스트(102)의 요청에 따라 데이터가 저장되고, 제2 및 제3 메모리 블록(1501<2>, 1501<3>)에는 아무런 데이터도 저장되어 있지 않은 상태(EMPTY)인 것을 알 수 있다.
이때, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 제1 페이지(P111)의 하위레벨(LSB)에는 '0'데이터가 저장되고, 제1 페이지(P111)의 상위레벨(MSB)에는 '1'데이터가 저장되는 것을 알 수 있다. 참고로, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에는 더 많은 개수의 페이지가 포함되지만, 설명의 편의를 위해 도면에서는 한 개의 페이지(P111)만 도시하였다.
이렇게, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 제1 페이지(P111)의 하위레벨(LSB)과 상위레벨(MSB)에 서로 연속된 값인 '0', '1'이 저장되는 이유는, 호스트(102)의 요청에 따라 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 제1 페이지(P111)에 데이터를 저장할 때 원-샷 프로그램 동작을 사용하기 때문이다.
마찬가지로, 제2 메모리 장치(1502)에 포함된 다수의 메모리 블록(1502<1>, 1502<2>, 1502<3>,...) 중 제1 메모리 블록(1502<1>)에는, 호스트(102)의 요청에 따라 데이터가 저장되고, 제2 및 제3 메모리 블록(1502<2>, 1502<3>)에는 아무런 데이터도 저장되지 않는 상태(EMPTY)인 것을 알 수 있다.
이때, 제2 메모리 장치(1501)의 제1 메모리 블록(1502<1>)에 포함된 제1 페이지(P211)의 하위레벨(LSB)에는 '2'데이터가 저장되고, 제1 페이지(P211)의 상위레벨(MSB)에는 '3'데이터가 저장되는 것을 알 수 있다. 참고로, 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에는 더 많은 개수의 페이지가 포함되지만, 설명의 편의를 위해 도면에서는 한 개의 페이지(P211)만 도시하였다.
이렇게, 제2 메모리 장치(1501)의 제1 메모리 블록(1502<1>)에 포함된 제1 페이지(P211)의 하위레벨(LSB)과 상위레벨(MSB)에 서로 연속된 값인 '2', '3'이 저장되는 이유는, 호스트(102)의 요청에 따라 2 메모리 장치(1501)의 제1 메모리 블록(1502<1>)에 포함된 제1 페이지(P211)에 데이터를 저장할 때 원-샷 프로그램 동작을 사용하기 때문이다.
참고로, 원-샷 프로그램은, 호스트(102)의 요청에 따른 프로그램 대상 블록에 포함된 멀티레벨 셀에 멀티레벨 데이터를 한 번에 저장하는 동작을 의미하며, 이는, 이미 공지된 기술이기 때문에 여기에서는 더 자세히 설명하지 않도록 하겠다.
한편, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 제1 페이지(P111)에 저장된 '0', '1'데이터와 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 제1 페이지(P211)에 저장된 '2', '3'데이터가 서로 연속된 값을 갖는 상태임에도 불구하고, 채널 인터리빙(interleaving) 방식으로 저장되지 못한 것을 알 수 있다. 즉, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 제1 페이지(P111)의 하위레벨(LSB)에 저장된 '0'데이터와 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 제1 페이지(P211)의 하위레벨(LSB)에 저장된 '2'데이터는 서로 연속되는 값이 아니므로, 인터리빙 리드 동작이 불가능하다. 마찬가지로, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 제1 페이지(P111)의 상위레벨(MSB)에 저장된 '1'데이터와 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 제1 페이지(P211)의 상위레벨(MSB)에 저장된 '3'데이터는 서로 연속되는 값이 아니므로, 채널 인터리빙 리드 동작이 불가능하다.
이렇게, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 제1 페이지(P111)과 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 제1 페이지(P211) 각각에 저장된 데이터가 인터리빙 방식으로 저장되지 못하는 이유는, 전술한 바와 같이 제1 및 제2 메모리 장치(1501, 1502)가 원-샷 프로그램 동작을 통해 호스트(102)로부터 요청받은 데이터를 저장할 뿐만 아니라, 제1 및 제2 메모리 장치(1501, 1502)가 각각 서로 다른 채널을 통해 데이터를 입/출력하기 때문이다. 즉, 제1 메모리 장치(1501)는 제1 채널(CH1)을 통해 데이터를 입/출력하고, 제2 메모리 장치(1502)는 제2 채널(CH2)을 통해 데이터를 입/출력하기 때문이다.
예컨대, 호스트(102)로부터 '0', '1', '2', '3'이라는 연속된 데이터가 입력되면, 컨트롤러(130)는, 원-샷 프로그램 동작을 위해 제1 및 제2 메모리 장치(1501, 1502) 각각에서 한 번의 프로그램 동작을 통해 저장 가능한 최대 크기 즉, 도면에서와 같이 하나의 페이지에 저장할 수 있는 최대 크기인 2개의 데이터씩으로 분리하여 제1 및 제2 메모리 장치(1501, 1502)에 각각 저장해야 한다. 그런데, 제1 및 제2 메모리 장치(1501, 1502)가 각각 서로 다른 채널을 사용하여 데이터를 입/출력하는 상태이므로, 컨트롤러(130)는, '0', '1', '2', '3'이라는 연속된 데이터를 2개씩의 데이터, 즉, '0', '1'과 '2', '3'으로 분리하여 '0', '1'은 제1 메모리 장치(1501)로 전달하여 원-샷 프로그램하고, '2', '3'은 제2 메모리 장치(1502)로 전달하여 원-샷 프로그램하게 된다.
정리하면, 도 12a 내지 도 12b 및 도 13a에서와 같이 멀티 레벨 셀을 포함하는 제1 및 제2 메모리 장치(1501, 1502)가 서로 다른 채널(CH1, CH2)을 통해 데이터를 입/출력하는 경우, 호스트(102)로부터 인가되는 데이터를 원-샷 프로그램 동작 통해 저장하면, 제1 및 제2 메모리 장치(1501, 1502)의 내부에 저장된 데이터를 인터리빙 방식으로 리드할 수 없다.
도 13b를 참조하면, 도 13a에 도시된 것과 같이 호스트(102)로부터 인가받은 데이터를 저장하고 있는 제1 및 제2 메모리 장치(1501, 1502)에 대해 도 12a 및 도 12b에서 설명한 본 발명의 실시예에 따른 가비지 컬렉션 동작이 어떤 방식으로 수행되는지 알 수 있다.
구체적으로, 가비지 컬렉션 동작이 수행되기 전에 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에는, 호스트(102)의 요청에 따라 데이터가 저장되고, 제2 및 제3 메모리 블록(1501<2>, 1501<3>)에는 아무런 데이터도 저장되어 있지 않은 상태(EMPTY)이다. 또한, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 제1 페이지(P111)의 하위레벨(LSB)에는 '0'데이터가 저장되고, 제1 페이지(P111)의 상위레벨(MSB)에는 '1'데이터가 저장된 상태이다.
그리고, 가비지 컬렉션 동작이 수행되기 전에 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에는, 호스트(102)의 요청에 따라 데이터가 저장되고, 제2 및 제3 메모리 블록(1502<2>, 1502<3>)에는 아무런 데이터도 저장되지 않는 상태(EMPTY)이다. 또한, 제2 메모리 장치(1501)의 제1 메모리 블록(1502<1>)에 포함된 제1 페이지(P211)의 하위레벨(LSB)에는 '2'데이터가 저장되고, 제1 페이지(P211)의 상위레벨(MSB)에는 '3'데이터가 저장된 상태이다.
한편, 도 13b에서는 가비지 컬렉션 동작을 수행하기 위해 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>) 및 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)을 '희생블록'으로 선택한다.
이때, 가비지 컬렉션 동작이 수행되기 전의 제1 및 제2 메모리 장치(1501, 1502) 각각에 포함된 제1 메모리 블록(1501<1>, 1502<1>)은, 호스트(102)의 요청에 의한 데이터(0, 1, 2, 3)이 저장된 이후 한 번도 가비지 컬렉션 동작을 수행한 적이 없는 블록이다.
따라서, 도 12a에서 설명한 바와 같이 도 13b에서의 제1 및 제2 메모리 장치(1501, 1502) 각각에 포함된 제1 메모리 블록(1501<1>, 1502<1>)은, '제1 희생블록'으로 분류된다.
먼저, '제1 희생블록'인 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 대응하는 '제1 프리블록'은, 제1 메모리 장치(1501)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,...) 중 어느 하나의 블록이 선택된다. 도면에서는 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)이 '제1 프리블록'으로 선택되는 것을 가정하였다.
또한, '제1 희생블록'인 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 대응하는 '제2 프리블록'은, 제2 메모리 장치(1502)에 포함된 다수의 메모리 블록(1502<1>, 1502<2>, 1502<3>,...) 중 어느 하나의 블록이 선택된다. 도면에서는 제2 메모리 장치(1502)의 제2 메모리 블록(1501<2>)이 '제2 프리블록'으로 선택되는 것을 가정하였다.
그리고, '제1 희생블록'인 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 대응하는 '제1 프리블록'은, 제2 메모리 장치(1502)에 포함된 다수의 메모리 블록(1502<1>, 1502<2>, 1502<3>,...) 중 어느 하나의 블록이 선택된다. 도면에서는 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)이 '제1 프리블록'으로 선택되는 것을 가정하였다.
또한, '제1 희생블록'인 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 대응하는 '제2 프리블록'은, 제1 메모리 장치(1501)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,...) 중 어느 하나의 블록이 선택된다. 도면에서는 제1 메모리 장치(1501)의 제1 메모리 블록(1501<2>)이 '제2 프리블록'으로 선택되는 것을 가정하였다.
이때, '제1 희생블록'인 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 대응하는 '제2 프리블록'으로 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)을 선택한 상태에서, '제1 희생블록'인 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 대응하는 '제1 프리블록'으로 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)을 중복 선택하는 것을 알 수 있다.
또한, '제1 희생블록'인 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 대응하는 '제2 프리블록'으로 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)을 선택한 상태에서, '제1 희생블록'인 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 대응하는 '제1 프리블록'으로 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)을 중복 선택하는 것을 알 수 있다.
이렇게, '제1 희생블록'으로 분류된 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 대응하는 '제1 프리블록' 및 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 대응하는 '제2 프리블록'이 서로 동일한 메모리 블록을 선택하고, '제1 희생블록'으로 분류된 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 대응하는 '제2 프리블록' 및 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 대응하는 '제1 프리블록'이 서로 동일한 메모리 블록을 선택하는 것이 가능한 것은, 제1 채널(CH1)의 제1 메모리 장치(1501)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,...) 중 어느 하나의 메모리 블록과 제2 채널(CH2)의 제2 메모리 장치(1502)에 포함된 다수의 메모리 블록(1502<1>, 1502<2>, 1502<3>,...) 중 어느 하나의 메모리 블록이 각각 '제1 희생블록'으로 분류되었기 때문이다. 즉, 서로 다른 채널(CH1, CH2) 각각의 메모리 장치(1501, 1502)에 각각 포함된 서로 다른 메모리 블록(1501<1>, 1502<1>)이 공통으로 '제1 희생블록'으로 분류되었기 때문이다.
이와 같은 경우는, 서로 다른 채널(CH1, CH2) 각각의 메모리 장치(1501, 1502)에서 각각 가비지 컬렉션 동작을 수행하면서 발생하는 것도 가능하긴 하다.
하지만, 서로 다른 채널(CH1, CH2) 각각의 메모리 장치(1501, 1502)에 각각 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,... / 1502<1>, 1502<2>, 1502<3>,...)을 '슈퍼 메모리 블록'으로 묶어서 관리하는 경우에서 발생할 가능성이 가장 높다.
여기서, '슈퍼 메모리 블록'은, 서로 다른 메모리 장치 또는 서로 다른 플래인에 포함된 다수의 메모리 블록을 묶어서 하나의 메모리 블록처럼 관리하는 것을 의미한다.
예컨대, 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)과 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)을 묶어서 하나의 '제1 슈퍼 메모리 블록'으로 관리하고, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)과 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)을 묶어서 하나의 '제2 슈퍼 메모리 블록'으로 관리할 수 있으며, 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)과 제2 메모리 장치(1502)의 제1 메모리 블록(1502<3>)을 묶어서 하나의 '제3 슈퍼 메모리 블록'으로 관리할 수 있다.
이렇게, '슈퍼 메모리 블록'으로 관리하는 경우, 도 13b에 도시된 것처럼 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)과 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)이 함께 '제1 희생블록'으로 분류될 가능성이 높다.
따라서, 도 13b에 도시된 것처럼 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)과 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)이 함께 '프리블록'으로 선택될 가능성이 높다. 즉, '제1 희생블록'으로 분류된 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 대응하는 '제1 프리블록' 및 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 대응하는 '제2 프리블록'으로 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)을 중복으로 선택하여 '제1 공통프리블록'으로 설정할 수 있다. 또한, '제1 희생블록'으로 분류된 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 대응하는 '제2 프리블록' 및 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 대응하는 '제1 프리블록'으로 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)을 중복으로 선택하여 '제2 공통프리블록'으로 설정할 수 있다.
한편, 전술한 설명과 같이 '제1 희생블록'으로 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)과 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)이 선택되고, '제1 공통프리블록'으로 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)이 선택되며, '제2 공통프리블록'으로 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)이 선택되는 경우에서 가비지 컬렉션 동작은 다음과 같이 수행된다.
먼저, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 '하위부터 홀수번째 레벨 데이터'를 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 '하위부터 순차적인 레벨 데이터'로서 복사(COPY)한다.
이때, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 '하위부터 홀수번째 레벨 데이터'는 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에서는 하위레벨(LSB)을 의미한다. 또한, '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 '하위부터 순차적인 레벨 데이터'는, 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에서는 하위레벨(LSB)을 의미한다.
따라서, 도 13b에서와 같이 '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 하위레벨(LSB) 데이터인 '0'을 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 하위레벨(LSB)로 복사(COPY)한다.
그리고, '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 '상위부터 짝수번째 레벨 데이터'를 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 '상위부터 순차적인 레벨 데이터'로서 복사(COPY)한다.
이때, '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 '상위부터 짝수번째 레벨 데이터'는, 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에서는 하위레벨(LSB)을 의미한다. 또한, '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 '상위부터 순차적인 레벨 데이터'는, 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에서는 상위레벨(MSB)을 의미한다.
따라서, 도 13b에서와 같이 '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 하위레벨(LSB) 데이터인 '2'를 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 상위레벨(MSB)로 복사(COPY)한다.
그리고, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 '하위부터 짝수번째 레벨 데이터'를 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 '하위부터 순차적인 레벨 데이터'로서 복사(COPY)한다.
이때, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 '하위부터 짝수번째 레벨 데이터'는 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에서는 상위레벨(MSB)을 의미한다. 또한, '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 '하위부터 순차적인 레벨 데이터'는, 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에서는 하위레벨(LSB)을 의미한다.
따라서, 도 13b에서와 같이 '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 상위레벨(MSB) 데이터인 '1'을 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 하위레벨(LSB)로 복사(COPY)한다.
그리고, '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 '상위부터 홀수번째 레벨 데이터'를 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)의 '상위부터 순차적인 레벨 데이터'로서 복사(COPY)한다.
이때, '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 '상위부터 홀수번째 레벨 데이터'는, 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에서는 상위레벨(MSB)을 의미한다. 또한, '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 '상위부터 순차적인 레벨 데이터'는, 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에서는 상위레벨(MSB)을 의미한다.
따라서, 도 13b에서와 같이 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 상위레벨(MSB) 데이터인 '3'을 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 상위레벨(MSB)로 복사(COPY)한다.
전술한 설명과 같이 가비지 컬렉션 동작이 완료되면, 기존에 '제1 희생블록'으로 분류되었던 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)과 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)은, 그 내용이 소거(ERASE)된다.
그리고, 전술한 설명과 같이 가비지 컬렉션 동작이 완성된 이후 '제1 공통프리블록'이었던 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)의 제1 페이지(P121)의 하위레벨(LSB)에는 '0'데이터가 저장되고, 상위레벨(MSB)에는 '2'데이터가 저장된 상태가 된다. 또한, '제2 공통프리블록'이었던 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)의 제1 페이지(P221)의 하위레벨(LSB)에는 '1'데이터가 저장되고, 상위레벨(MSB)에는 '3'데이터가 저장된 상태가 된다.
따라서, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 제1 페이지(P121)의 하위레벨(LSB)에 저장된 '0'데이터와 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 제1 페이지(P221)의 하위레벨(LSB)에 저장된 '1'데이터는 서로 연속되는 값이므로, 인터리빙 리드 동작이 가능하다. 마찬가지로, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 제1 페이지(P121)의 상위레벨(MSB)에 저장된 '2'데이터와 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 제1 페이지(P221)의 상위레벨(MSB)에 저장된 '3'데이터는 서로 연속되는 값이므로, 인터리빙 리드 동작이 가능하다.
이렇게, 전술한 설명과 같이 가비지 컬렉션 동작이 완성된 이후에는 '제1 공통프리블록'이었던 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>) 및 '제2 공통프리블록'이었던 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 채널 인터리빙 방식으로 접근하여 데이터를 리드하는 것이 가능하다.
한편, 도 13a 및 도 13b에서는, 제1 채널(CH1)의 제1 메모리 장치(1501)가 제2 채널(CH2)의 제2 메모리 장치(1502)보다 앞서서 호스트(102)로부터 인가되는 데이터를 입력받는 것을 가정하였다. 때문에, 도 13a 및 도 13b에서는 호스트(102)로부터 인가되는 '0', '1', '2', '3'데이터 중 앞선 '0', '1'이 제1 채널(CH1)의 제1 메모리 장치(1501)에 저장되고, 뒤선 '2', '3'이 제2 채널(CH2)의 제2 메모리 장치(1502)에 저장되는 형태가 된다.
하지만, 이는 어디까지나 하나의 실시예일 뿐이며, 반대로 동작하는 것도 얼마든지 가능하다.
예컨대, 도 13d에서와 같이 호스트(102)로부터 인가되는 '0', '1', '2', '3'데이터 중 앞선 '0', '1'이 제2 채널(CH2)의 제2 메모리 장치(1502)에 저장되고, 뒤선 '2', '3'이 제1 채널(CH1)의 제1 메모리 장치(1501)에 저장되는 형태가 되는 것도 얼마든지 가능하다.
이와 같은 경우, 본 발명의 실시예에 따른 가비지 컬렉션 동작은, 도 13e에서와 같은 형태가 될 수 있다.
먼저, 도 13d 및 도 13e에서도 도 13a 및 도 13b에서 설명한 바와 같이 제1 및 제2 메모리 장치(1501, 1502) 각각에 포함된 제1 메모리 블록(1501<1>, 1502<1>)은, '제1 희생블록'으로 분류된다. 또한, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)을 '제1 공통프리블록'으로 선택하고, 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)을 '제2 공통프리블록'으로 선택한 상태이다.
이와 같은 상태에서 가비지 컬렉션 동작은 다음과 같이 수행된다.
먼저, '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 '하위부터 홀수번째 레벨 데이터'를 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 '하위부터 순차적인 레벨 데이터'로서 복사(COPY)한다.
이때, '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 '하위부터 홀수번째 레벨 데이터'는 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에서는 하위레벨(LSB)을 의미한다. 또한, '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 '하위부터 순차적인 레벨 데이터'는, 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에서는 하위레벨(LSB)을 의미한다.
따라서, 도 13e에서와 같이 '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 하위레벨(LSB) 데이터인 '0'을 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 하위레벨(LSB)로 복사(COPY)한다.
그리고, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 '상위부터 짝수번째 레벨 데이터'를 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 '상위부터 순차적인 레벨 데이터'로서 복사(COPY)한다.
이때, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 '상위부터 짝수번째 레벨 데이터'는 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에서는 하위레벨(LSB)을 의미한다. 또한, '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 '상위부터 순차적인 레벨 데이터'는, 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에서는 상위레벨(MSB)을 의미한다.
따라서, 도 13e에서와 같이 '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 하위레벨(LSB) 데이터인 '2'를 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 상위레벨(MSB)로 복사(COPY)한다.
그리고, '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 '하위부터 짝수번째 레벨 데이터'를 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 '하위부터 순차적인 레벨 데이터'로서 복사(COPY)한다.
이때, '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 '하위부터 짝수번째 레벨 데이터'는, 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에서는 상위레벨(MSB)을 의미한다. 또한, '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 '하위부터 순차적인 레벨 데이터'는, 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에서는 하위레벨(MSB)을 의미한다.
따라서, 도 13e에서와 같이 '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 상위레벨(MSB) 데이터인 '1'를 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 하위레벨(LSB)로 복사(COPY)한다.
그리고, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 '상위부터 홀수번째 레벨 데이터'를 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 '상위부터 순차적인 레벨 데이터'로서 복사(COPY)한다.
이때, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 '상위부터 홀수번째 레벨 데이터'는 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에서는 상위레벨(MSB)을 의미한다. 또한, '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 '상위부터 순차적인 레벨 데이터'는, 하위레벨(LSB)과 상위레벨(MSB) 밖에 없는 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에서는 상위레벨(MSB)을 의미한다.
따라서, 도 13e에서와 같이 '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 상위레벨(MSB) 데이터인 '3'을 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 상위레벨(MSB)로 복사(COPY)한다.
전술한 설명과 같이 가비지 컬렉션 동작이 완료되면, 기존에 '제1 희생블록'으로 분류되었던 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)과 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)은, 그 내용이 소거(ERASE)된다.
그리고, 전술한 설명과 같이 가비지 컬렉션 동작이 완성된 이후 '제2 공통프리블록'이었던 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)의 제1 페이지(P221)의 하위레벨(LSB)에는 '0'데이터가 저장되고, 상위레벨(MSB)에는 '2'데이터가 저장된 상태가 된다. 또한, '제1 공통프리블록'이었던 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)의 제1 페이지(P121)의 하위레벨(LSB)에는 '1'데이터가 저장되고, 상위레벨(MSB)에는 '3'데이터가 저장된 상태가 된다.
따라서, 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 제1 페이지(P211)의 하위레벨(LSB)에 저장된 '0'데이터와 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 제1 페이지(P111)의 하위레벨(LSB)에 저장된 '1'데이터는 서로 연속되는 값이므로, 인터리빙 리드 동작이 가능하다. 마찬가지로, 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 제1 페이지(P211)의 상위레벨(MSB)에 저장된 '2'데이터와 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 제1 페이지(P111)의 상위레벨(MSB)에 저장된 '3'데이터는 서로 연속되는 값이므로, 인터리빙 리드 동작이 가능하다.
이렇게, 전술한 설명과 같이 가비지 컬렉션 동작이 완성된 이후에는 '제2 공통프리블록'이었던 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>) 및 '제1 공통프리블록'이었던 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 채널 인터리빙 방식으로 접근하여 데이터를 리드하는 것이 가능하다.
도 13c를 참조하면, 도 13b에 도시된 것과 같이 가비지 컬렉션 동작을 통해 복사된 데이터를 저장하고 있는 제1 및 제2 메모리 장치(1501, 1502)에 대해 도 12a 및 도 12b에서 설명한 본 발명의 실시예에 따른 가비지 컬렉션 동작이 어떤 방식으로 수행되는지 알 수 있다.
구체적으로, 도 13b에서 설명한 가비지 컬렉션 동작이 발생한 후 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에는, 이전 가비지 컬렉션 동작에 따른 데이터가 저장되고, 제1 및 제3 메모리 블록(1501<1>, 1501<3>)에는 아무런 데이터도 저장되어 있지 않은 상태(EMPTY)이다. 또한, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 제1 페이지(P121)의 하위레벨(LSB)에는 '0'데이터가 저장되고, 제1 페이지(P121)의 상위레벨(MSB)에는 '2'데이터가 저장된 상태이다.
그리고, 도 13b에서 설명한 가비지 컬렉션 동작이 발생한 후 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에는, 이전 가비지 컬렉션 동작에 데이터가 저장되고, 제1 및 제3 메모리 블록(1502<1>, 1502<3>)에는 아무런 데이터도 저장되지 않는 상태(EMPTY)이다. 또한, 제2 메모리 장치(1501)의 제2 메모리 블록(1502<2>)에 포함된 제1 페이지(P221)의 하위레벨(LSB)에는 '1'데이터가 저장되고, 제1 페이지(P221)의 상위레벨(MSB)에는 '3'데이터가 저장된 상태이다.
한편, 도 13c에서는 가비지 컬렉션 동작을 수행하기 위해 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>) 및 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)을 '희생블록'으로 선택한다.
이때, 도 13b에서 설명한 가비지 컬렉션 동작이 발생한 후 제1 및 제2 메모리 장치(1501, 1502) 각각에 포함된 제2 메모리 블록(1501<2>, 1502<2>)은, 호스트(102)의 요청에 의한 데이터(0, 1, 2, 3)가 저장된 이후 두 번째 가비지 컬렉션 동작을 수행하는 블록이다.
따라서, 도 12b에서 설명한 바와 같이 도 13c에서의 제1 및 제2 메모리 장치(1501, 1502) 각각에 포함된 제2 메모리 블록(1501<2>, 1502<2>)은, '제2 희생블록'으로 분류된다.
먼저, '제2 희생블록'인 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 대응하는 '제3 프리블록'은, 제1 메모리 장치(1501)에 포함된 다수의 메모리 블록(1501<1>, 1501<2>, 1501<3>,...) 중 어느 하나의 블록이 선택된다. 도면에서는 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)이 '제3 프리블록'으로 선택되는 것을 가정하였다.
따라서, '제2 희생블록'인 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 데이터는 모두 '제3 프리블록'인 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)에 포함된 멀티레벨 셀로 복사된다.
예컨대, '제2 희생블록'인 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 제1 페이지(P121)의 하위레벨(LSB)에 저장된 '0'데이터는, '제3 프리블록'인 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)에 포함된 제1 페이지(P131)의 하위레벨(LSB)로 복사(COPY)된다. 또한, '제2 희생블록'인 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 제1 페이지(P121)의 상위레벨(MSB)에 저장된 '2'데이터는, '제3 프리블록'인 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)에 포함된 제1 페이지(P131)의 상위레벨(MSB)로 복사(COPY)된다.
그리고, '제2 희생블록'인 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 대응하는 '제3 프리블록'은, 제2 메모리 장치(1502)에 포함된 다수의 메모리 블록(1502<1>, 1502<2>, 1502<3>,...) 중 어느 하나의 블록이 선택된다. 도면에서는 제2 메모리 장치(1502)의 제3 메모리 블록(1502<3>)이 '제3 프리블록'으로 선택되는 것을 가정하였다.
따라서, '제2 희생블록'인 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 데이터는 모두 '제3 프리블록'인 제2 메모리 장치(1502)의 제3 메모리 블록(1502<3>)에 포함된 멀티레벨 셀로 복사된다.
예컨대, '제2 희생블록'인 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 제1 페이지(P221)의 하위레벨(LSB)에 저장된 '1'데이터는, '제3 프리블록'인 제2 메모리 장치(1502)의 제3 메모리 블록(1502<3>)에 포함된 제1 페이지(P231)의 하위레벨(LSB)로 복사(COPY)된다. 또한, '제2 희생블록'인 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 제1 페이지(P221)의 상위레벨(MSB)에 저장된 '3'데이터는, '제3 프리블록'인 제2 메모리 장치(1502)의 제3 메모리 블록(1502<3>)에 포함된 제1 페이지(P231)의 상위레벨(MSB)로 복사(COPY)된다.
전술한 설명과 같이 가비지 컬렉션 동작이 완료되면, 기존에 '제2 희생블록'으로 분류되었던 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)과 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)은, 그 내용이 소거(ERASE)된다.
그리고, 전술한 설명과 같이 가비지 컬렉션 동작이 완성된 이후 '제3 프리블록'이었던 제1 채널(CH1)의 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)의 제1 페이지(P131)의 하위레벨(LSB)에는 '0'데이터가 저장되고, 상위레벨(MSB)에는 '2'데이터가 저장된 상태가 된다. 또한, '제3 프리블록'이었던 제2 채널(CH2)의 제2 메모리 장치(1502)의 제3 메모리 블록(1502<3>)의 제1 페이지(P231)의 하위레벨(LSB)에는 '1'데이터가 저장되고, 상위레벨(MSB)에는 '3'데이터가 저장된 상태가 된다.
따라서, 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)에 포함된 제1 페이지(P131)의 하위레벨(LSB)에 저장된 '0'데이터와 제2 메모리 장치(1502)의 제3 메모리 블록(1502<3>)에 포함된 제1 페이지(P231)의 하위레벨(LSB)에 저장된 '1'데이터는 서로 연속되는 값이므로, 인터리빙 리드 동작이 가능하다. 마찬가지로, 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>)에 포함된 제1 페이지(P131)의 상위레벨(MSB)에 저장된 '2'데이터와 제2 메모리 장치(1502)의 제3 메모리 블록(1502<3>)에 포함된 제1 페이지(P231)의 상위레벨(MSB)에 저장된 '3'데이터는 서로 연속되는 값이므로, 인터리빙 리드 동작이 가능하다.
이렇게, 도 13b에서 설명한 가비지 컬렉션 동작이 완성된 이후에는 도 13c에서 설명한 가비지 컬렉션 동작 도 13b에서와 다르게 수행되므로 그대로 인터리빙 리드 동작이 가능하다. 즉, 도 13b에서 가비지 컬렉션 동작이 완성되면서 '제1 공통프리블록'이었던 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>) 및 '제2 공통프리블록'이었던 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 채널 인터리빙 방식으로 접근하여 데이터를 리드하는 것이 가능해진 후에는, 도 13c에서와 같이 가비지 컬렉션 동작을 수행하기 때문에 '제3 프리블록'이었던 제1 메모리 장치(1501)의 제3 메모리 블록(1501<3>) 및 제2 메모리 장치(1502)의 제3 메모리 블록(1502<3>)에 채널 인터리빙 방식으로 접근하여 데이터를 리드하는 것이 가능해진 상태로 유지한다.
도 14는 도 13b를 참조하여 도 12a에 도시된 본 발명의 실시예에 따른 메모리 시스템의 또 다른 효과를 설명하기 위해 도시한 도면이다.
도 14를 참조하면, 도 12a에 도시된 본 발명의 실시예에 따른 메모리 시스템에서 다수의 메모리 장치(1501, 1502) 각각에 포함된 멀티레벨 셀이 3비트인 경우에서 전술한 도 13b에서 설명했던 가비지 컬렉션 동작이 적용되는 것을 나타냈다는 것을 알 수 있다.
구체적으로, 도 13b에서의 설명을 참조하면, 도 14에서 제1 및 제2 메모리 장치(1501, 1502) 각각에 포함된 제1 메모리 블록(1501<1>, 1502<1>)은, '제1 희생블록'으로 분류된다. 또한, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)을 '제1 공통프리블록'으로 선택하고, 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)을 '제2 공통프리블록'으로 선택한 상태이다.
이와 같은 상태에서 가비지 컬렉션 동작은 다음과 같이 수행된다.
먼저, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 '하위부터 홀수번째 레벨 데이터'를 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 '하위부터 순차적인 레벨 데이터'로서 복사(COPY)한다.
이때, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 '하위부터 홀수번째 레벨 데이터'는 하위레벨(LSB)과 중위레벨(CSB) 및 상위레벨(MSB)을 포함하는 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에서는 하위레벨(LSB) 및 상위레벨(MSB)을 의미한다. 또한, '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 '하위부터 순차적인 레벨 데이터'는, 하위레벨(LSB)과 중위레벨(CSB) 및 상위레벨(MSB)을 포함하는 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에서는 하위레벨(LSB) 및 중위레벨(CSB)을 의미한다.
따라서, 도 14에서와 같이 '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 하위레벨(LSB) 데이터인 '0'을 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 하위레벨(LSB)로 복사(COPY)한다. 또한, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 상위레벨(MSB) 데이터인 '2'을 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 중위레벨(CSB)로 복사(COPY)한다.
그리고, '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 '상위부터 짝수번째 레벨 데이터'를 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 '상위부터 순차적인 레벨 데이터'로서 복사(COPY)한다.
이때, '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 '상위부터 짝수번째 레벨 데이터'는, 하위레벨(LSB)과 중위레벨(CSB) 및 상위레벨(MSB)을 포함하는 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에서는 중위레벨(CSB)을 의미한다. 또한, '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 '상위부터 순차적인 레벨 데이터'는, 하위레벨(LSB)과 중위레벨(CSB) 및 상위레벨(MSB)을 포함하는 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에서는 상위레벨(MSB)을 의미한다.
따라서, 도 14에서와 같이 '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 중위레벨(CSB) 데이터인 '4'를 '제1 공통프리블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 멀티레벨 셀의 상위레벨(MSB)로 복사(COPY)한다.
그리고, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 '하위부터 짝수번째 레벨 데이터'를 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 '하위부터 순차적인 레벨 데이터'로서 복사(COPY)한다.
이때, '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 '하위부터 짝수번째 레벨 데이터'는 하위레벨(LSB)과 중위레벨(CSB) 및 상위레벨(MSB)을 포함하는 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에서는 중위레벨(CSB)을 의미한다. 또한, '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 '하위부터 순차적인 레벨 데이터'는, 하위레벨(LSB)과 중위레벨(CSB) 및 상위레벨(MSB)을 포함하는 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에서는 하위레벨(LSB)을 의미한다.
따라서, 도 14에서와 같이 '제1 희생블록'인 제1 채널(CH1)의 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)에 포함된 멀티레벨 셀의 중위레벨(CSB) 데이터인 '1'을 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 하위레벨(LSB)로 복사(COPY)한다.
그리고, '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 '상위부터 홀수번째 레벨 데이터'를 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)의 '상위부터 순차적인 레벨 데이터'로서 복사(COPY)한다.
이때, '제1 희생블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 '상위부터 홀수번째 레벨 데이터'는, 하위레벨(LSB)과 중위레벨(CSB) 및 상위레벨(MSB)을 포함하는 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에서는 상위레벨(MSB) 및 하위레벨(LSB)을 의미한다. 또한, '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 '상위부터 순차적인 레벨 데이터'는, 하위레벨(LSB)과 중위레벨(CSB) 및 상위레벨(MSB)을 포함하는 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에서는 상위레벨(MSB) 및 중위레벨(CSB)을 의미한다.
따라서, 도 14에서와 같이 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 상위레벨(MSB) 데이터인 '5'을 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 상위레벨(MSB)로 복사(COPY)한다. 또한, 제2 채널(CH2)의 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)에 포함된 멀티레벨 셀의 하위레벨(LSB) 데이터인 '3'을 '제2 공통프리블록'인 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 멀티레벨 셀의 중위레벨(CSB)로 복사(COPY)한다.
전술한 설명과 같이 가비지 컬렉션 동작이 완료되면, 기존에 '제1 희생블록'으로 분류되었던 제1 메모리 장치(1501)의 제1 메모리 블록(1501<1>)과 제2 메모리 장치(1502)의 제1 메모리 블록(1502<1>)은, 그 내용이 소거(ERASE)된다.
그리고, 전술한 설명과 같이 가비지 컬렉션 동작이 완성된 이후 '제1 공통프리블록'이었던 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)의 제1 페이지(P121)의 하위레벨(LSB)에는 '0'데이터가 저장되고, 중위레벨(CSB)에는 '2'데이터가 저장되며, 상위레벨(MSB)에는 '4'데이터가 저장된 상태가 된다. 또한, '제2 공통프리블록'이었던 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)의 제1 페이지(P221)의 하위레벨(LSB)에는 '1'데이터가 저장되고, 중위레벨(CSB)에는 '3'데이터가 저장되며, 상위레벨(MSB)에는 '5'데이터가 저장된 상태가 된다.
따라서, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 제1 페이지(P121)의 하위레벨(LSB)에 저장된 '0'데이터와 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 제1 페이지(P221)의 하위레벨(LSB)에 저장된 '1'데이터는 서로 연속되는 값이므로, 인터리빙 리드 동작이 가능하다. 마찬가지로, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 제1 페이지(P121)의 중위레벨(CSB)에 저장된 '2'데이터와 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 제1 페이지(P221)의 중위레벨(CSB)에 저장된 '3'데이터는 서로 연속되는 값이므로, 인터리빙 리드 동작이 가능하다. 마찬가지로, 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>)에 포함된 제1 페이지(P121)의 상위레벨(MSB)에 저장된 '4'데이터와 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 포함된 제1 페이지(P221)의 상위레벨(MSB)에 저장된 '5'데이터는 서로 연속되는 값이므로, 인터리빙 리드 동작이 가능하다.
이렇게, 전술한 설명과 같이 가비지 컬렉션 동작이 완성된 이후에는 '제1 공통프리블록'이었던 제1 채널(CH1)의 제1 메모리 장치(1501)의 제2 메모리 블록(1501<2>) 및 '제2 공통프리블록'이었던 제2 채널(CH2)의 제2 메모리 장치(1502)의 제2 메모리 블록(1502<2>)에 채널 인터리빙 방식으로 접근하여 데이터를 리드하는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
102 : 호스트 110 : 메모리 시스템
130 : 컨트롤러 1501 : 제1 메모리 장치
1502 : 제2 메모리 장치

Claims (20)

  1. 제1 채널을 통해 데이터가 입/출력되는 제1 메모리 장치와 제2 채널을 통해 데이터가 입/출력되는 제2 메모리 장치를 포함하고, 상기 제1 및 제2 메모리 장치 각각은 멀티레벨 셀을 각각 구비하는 다수의 블록을 포함하는 데이터 저장부; 및
    가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 호스트의 요청에 의한 데이터가 저장된 이후 희생블록으로 처음 선택되는 블록을 제1 희생블록이라 할 때, 상기 제1 희생블록이 포함된 채널의 다수의 블록 중에서 제1 프리블록을 선택하고, 상기 제1 희생블록이 포함되지 않은 채널의 다수의 블록 중에서 제2 프리블록을 선택한 뒤, 상기 제1 희생블록에 포함된 멀티레벨 셀의 데이터를 레벨 단위로 분리하여 상기 제1 및 제2 프리블록에 각각 복사하는 컨트롤러
    를 구비하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 호스트의 요청에 의한 데이터가 저장된 이후 희생블록으로 두 번 이상 선택되는 블록을 제2 희생블록이라 할 때, 상기 제2 희생블록이 포함된 채널의 다수의 블록 중에서 제3 프리블록을 선택한 뒤, 상기 제2 희생블록에 포함된 멀티레벨 셀의 데이터를 모두 상기 제3 프리블록에 복사하는 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 컨트롤러는,
    호스트의 요청에 따라 상기 제1 및 제2 채널의 다수의 블록에 데이터를 저장할 때 제1 식별정보를 함께 저장하고, 가비지 컬렉션 동작을 통해 상기 제1 및 제2 채널의 다수의 블록에 데이터를 저장할 때 제2 식별정보를 함께 저장하는 것을 특징으로 하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 컨트롤러는,
    가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 희생블록으로 선택된 블록이 상기 제1 식별정보를 포함하는 경우, 선택된 블록을 상기 제1 희생블록으로 분류하는 것을 특징으로 하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 컨트롤러는,
    가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 희생블록으로 선택된 블록이 상기 제2 식별정보를 포함하는 경우, 선택된 블록을 상기 제2 희생블록으로 분류하는 것을 특징으로 하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 컨트롤러는,
    호스트의 요청에 따라 상기 제1 및 제2 채널의 다수의 블록 각각에 데이터를 저장할 때, 원-샷 프로그램 동작을 사용하여 프로그램 대상 블록의 멀티레벨 셀에 멀티레벨 데이터를 한 번에 저장하는 것을 특징으로 하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는,
    가비지 컬렉션 동작을 통해 상기 제1 희생블록의 멀티레벨 셀의 데이터가 레벨 단위로 분리되어 상기 제1 및 제2 프리블록 각각에 복사된 이후, 상기 제1 및 제2 프리블록에 채널 인터리빙(interleaving) 방식으로 접근하여 내부에 저장된 데이터를 리드하는 것을 특징으로 하는 메모리 시스템.
  8. 제6항에 있어서,
    상기 컨트롤러는,
    가비지 컬렉션 동작시 상기 제1 채널의 다수의 블록 중 어느 하나의 블록과 상기 제2 채널의 다수의 블록 중 어느 하나의 블록이 각각 상기 제1 희생블록으로 선택되는 경우,
    상기 제1 채널의 상기 제1 희생블록에 대응하는 상기 제1 채널의 제1 프리블록 및 상기 제2 채널의 상기 제1 희생블록에 대응하는 상기 제1 채널의 제2 프리블록에 공통으로 대응하여 상기 제1 채널의 다수의 블록 중 어느 하나의 블록을 제1 공통프리블록으로서 중복 선택하고,
    상기 제1 채널의 상기 제1 희생블록에 대응하는 상기 제2 채널의 제2 프리블록 및 상기 제2 채널의 상기 제1 희생블록에 대응하는 상기 제2 채널의 제1 프리블록에 공통으로 대응하여 상기 제2 채널의 다수의 블록 중 어느 하나의 블록을 제2 공통프리블록으로서 중복 선택하는 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 컨트롤러는,
    상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 홀수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하고, 상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 짝수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하며,
    상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 짝수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하고, 상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 홀수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하는 것을 특징으로 하는 메모리 시스템.
  10. 제8항에 있어서,
    상기 컨트롤러는,
    상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 홀수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하고, 상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 짝수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하며,
    상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 짝수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하고, 상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 홀수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하는 것을 특징으로 하는 메모리 시스템.
  11. 제1 채널을 통해 데이터가 입/출력되는 제1 메모리 장치와 제2 채널을 통해 데이터가 입/출력되는 제2 메모리 장치를 포함하고, 상기 제1 및 제2 메모리 장치 각각은 멀티레벨 셀을 각각 구비하는 다수의 블록을 포함하는 메모리 시스템의 동작방법에 있어서,
    가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 호스트의 요청에 의한 데이터가 저장된 이후 희생블록으로 처음 선택되는 블록을 제1 희생블록으로서 분류하는 제1 분류단계;
    상기 제1 분류단계 이후 상기 제1 희생블록이 포함된 채널의 다수의 블록 중에서 제1 프리블록을 선택하고, 상기 제1 희생블록이 포함되지 않은 채널의 다수의 블록 중에서 제2 프리블록을 선택하는 제1 선택단계; 및
    상기 제1 선택단계 이후 상기 제1 희생블록에 포함된 멀티레벨 셀의 데이터를 레벨 단위로 분리하여 상기 제1 및 제2 프리블록에 각각 복사하는 제1 복사단계를 포함하는 메모리 시스템의 동작방법.
  12. 제11항에 있어서,
    가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 호스트의 요청에 의한 데이터가 저장된 이후 희생블록으로 두 번 이상 선택되는 블록을 제2 희생블록으로서 분류하는 제2 분류단계;
    상기 제2 분류단계 이후 상기 제2 희생블록이 포함된 채널의 다수의 블록 중에서 제3 프리블록을 선택하는 제2 선택단계; 및
    상기 제2 선택단계 이후 상기 제2 희생블록에 포함된 멀티레벨 셀의 데이터를 모두 상기 제3 프리블록에 복사하는 제2 복사단계를 더 포함하는 메모리 시스템의 동작방법.
  13. 제12항에 있어서,
    호스트의 요청에 따라 상기 제1 및 제2 채널의 다수의 블록에 데이터를 저장할 때 제1 식별정보를 함께 저장하는 단계; 및
    가비지 컬렉션 동작을 통해 상기 제1 및 제2 채널의 다수의 블록에 데이터를 저장할 때 제2 식별정보를 함께 저장하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  14. 제13항에 있어서,
    상기 제1 분류단계는,
    가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 희생블록으로 선택된 블록이 상기 제1 식별정보를 포함하는 경우, 선택된 블록을 상기 제1 희생블록으로 분류하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  15. 제14항에 있어서,
    상기 제2 분류단계는,
    가비지 컬렉션 동작시 상기 제1 및 제2 채널의 다수의 블록 중 희생블록으로 선택된 블록이 상기 제2 식별정보를 포함하는 경우, 선택된 블록을 상기 제2 희생블록으로 분류하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  16. 제11항에 있어서,
    호스트의 요청에 따라 상기 제1 및 제2 채널의 다수의 블록 각각에 데이터를 저장할 때, 원-샷 프로그램 동작을 사용하여 프로그램 대상 블록의 멀티레벨 셀에 멀티레벨 데이터를 한 번에 저장하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  17. 제16항에 있어서,
    상기 제1 복사단계 이후 상기 제1 및 제2 프리블록에 채널 인터리빙(interleaving) 방식으로 접근하여 내부에 저장된 데이터를 리드하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  18. 제16항에 있어서,
    상기 제1 분류단계에서 상기 제1 채널의 다수의 블록 중 어느 하나의 블록과 상기 제2 채널의 다수의 블록 중 어느 하나의 블록이 각각 상기 제1 희생블록으로 선택되는 경우,
    상기 제1 선택단계는,
    상기 제1 채널의 상기 제1 희생블록에 대응하는 상기 제1 채널의 제1 프리블록 및 상기 제2 채널의 상기 제1 희생블록에 대응하는 상기 제1 채널의 제2 프리블록에 공통으로 대응하여 상기 제1 채널의 다수의 블록 중 어느 하나의 블록을 제1 공통프리블록으로서 중복 선택하는 단계; 및
    상기 제1 채널의 상기 제1 희생블록에 대응하는 상기 제2 채널의 제2 프리블록 및 상기 제2 채널의 상기 제1 희생블록에 대응하는 상기 제2 채널의 제1 프리블록에 공통으로 대응하여 상기 제2 채널의 다수의 블록 중 어느 하나의 블록을 제2 공통프리블록으로서 중복 선택하는 단계를 포함하는 메모리 시스템의 동작방법.
  19. 제18항에 있어서,
    상기 제1 복사단계는,
    상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 홀수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하는 단계;
    상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 짝수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하는 단계;
    상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 짝수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하는 단계; 및
    상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 홀수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하는 단계를 포함하는 메모리 시스템의 동작방법.
  20. 제18항에 있어서,
    상기 제1 복사단계는,
    상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 홀수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하는 단계;
    상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 짝수번째 레벨 데이터를 상기 제2 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하는 단계;
    상기 제2 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 하위부터 짝수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 하위부터 순차적인 레벨 데이터로서 복사하는 단계; 및
    상기 제1 채널의 상기 제1 희생블록에 포함된 멀티레벨 셀의 상위부터 홀수번째 레벨 데이터를 상기 제1 공통프리블록에 포함된 멀티레벨 셀의 상위부터 순차적인 레벨 데이터로서 복사하는 단계를 포함하는 메모리 시스템의 동작방법.
KR1020150188687A 2015-12-29 2015-12-29 메모리 시스템 및 메모리 시스템의 동작방법 KR20170078315A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150188687A KR20170078315A (ko) 2015-12-29 2015-12-29 메모리 시스템 및 메모리 시스템의 동작방법
US15/177,171 US9798480B2 (en) 2015-12-29 2016-06-08 Memory system and operation method thereof
CN201610698344.3A CN106933505B (zh) 2015-12-29 2016-08-19 存储器***及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150188687A KR20170078315A (ko) 2015-12-29 2015-12-29 메모리 시스템 및 메모리 시스템의 동작방법

Publications (1)

Publication Number Publication Date
KR20170078315A true KR20170078315A (ko) 2017-07-07

Family

ID=59088297

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150188687A KR20170078315A (ko) 2015-12-29 2015-12-29 메모리 시스템 및 메모리 시스템의 동작방법

Country Status (3)

Country Link
US (1) US9798480B2 (ko)
KR (1) KR20170078315A (ko)
CN (1) CN106933505B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190078024A (ko) * 2017-12-26 2019-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US10489078B2 (en) 2016-12-30 2019-11-26 SK Hynix Inc. Controller keeping a sequence of data and operating method thereof

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6709180B2 (ja) * 2017-02-28 2020-06-10 キオクシア株式会社 メモリシステムおよび制御方法
US10153046B1 (en) * 2017-10-30 2018-12-11 Western DigitalTechnologies, Inc. Non-volatile memory with backing up of programmed data
KR102549346B1 (ko) * 2018-07-24 2023-06-28 삼성전자주식회사 솔리드 스테이트 드라이브 및 그의 메타 데이터 액세스 방법
KR102533207B1 (ko) * 2018-08-30 2023-05-17 에스케이하이닉스 주식회사 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7089273B2 (en) * 2003-08-01 2006-08-08 Intel Corporation Method and apparatus for improving the performance of garbage collection using stack trace cache
GB0523293D0 (en) * 2005-11-16 2005-12-21 Ibm Apparatus and method for controlling data copy services
KR101297563B1 (ko) * 2007-11-15 2013-08-19 삼성전자주식회사 스토리지 관리 방법 및 관리 시스템
KR101515525B1 (ko) 2008-10-02 2015-04-28 삼성전자주식회사 메모리 장치 및 메모리 장치의 동작 방법
US20100287217A1 (en) * 2009-04-08 2010-11-11 Google Inc. Host control of background garbage collection in a data storage device
KR101774496B1 (ko) * 2010-12-08 2017-09-05 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 장치들, 및 이의 동작 방법
TWI446345B (zh) * 2010-12-31 2014-07-21 Silicon Motion Inc 用來進行區塊管理之方法以及記憶裝置及控制器
US9116634B2 (en) * 2011-06-10 2015-08-25 International Business Machines Corporation Configure storage class memory command
KR101445025B1 (ko) * 2012-02-09 2014-09-26 서울시립대학교 산학협력단 신뢰성 있는 ssd를 위한 효율적인 raid 기법
TWI584189B (zh) * 2012-03-20 2017-05-21 群聯電子股份有限公司 記憶體控制器、記憶體儲存裝置與資料寫入方法
KR20140078893A (ko) * 2012-12-18 2014-06-26 에스케이하이닉스 주식회사 데이터 저장 장치의 동작 방법
KR20150006613A (ko) * 2013-07-09 2015-01-19 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102075358B1 (ko) 2013-11-11 2020-03-02 에스케이하이닉스 주식회사 데이터 저장 장치 및 그 동작 방법
CN104657083B (zh) * 2013-11-19 2017-12-22 群联电子股份有限公司 数据写入方法、存储器储存装置、存储器控制电路单元
CN104731710B (zh) * 2013-12-18 2018-06-29 群联电子股份有限公司 存储器管理方法、存储器控制电路单元与存储器储存装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10489078B2 (en) 2016-12-30 2019-11-26 SK Hynix Inc. Controller keeping a sequence of data and operating method thereof
KR20190078024A (ko) * 2017-12-26 2019-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법

Also Published As

Publication number Publication date
CN106933505A (zh) 2017-07-07
US9798480B2 (en) 2017-10-24
CN106933505B (zh) 2020-06-19
US20170185329A1 (en) 2017-06-29

Similar Documents

Publication Publication Date Title
KR102534633B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102231441B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102547642B1 (ko) 메모리 시스템 및 메모리 시스템의 동작방법
CN106708744B (zh) 存储***和存储***的操作方法
KR102309471B1 (ko) 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
KR20170056765A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102514388B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170061221A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20160127524A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170075855A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20160143259A (ko) 메모리 시스템 및 그의 동작방법
KR20170050953A (ko) 메모리 시스템 및 그의 동작방법
KR20160058458A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
CN105718378B (zh) 存储***及其操作方法
KR20170099018A (ko) 메모리 시스템 및 그의 동작방법
KR20170060206A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170084460A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170078315A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20170044782A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20170078310A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20170118284A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170074264A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20170056782A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20170060204A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170046862A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법