KR20170078310A - 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작방법 Download PDF

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박병규
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Abstract

본 기술은 웨어 레벨링 동작을 수행하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것으로서, 다수의 메모리 블록을 포함하는 메모리 장치; 및 상기 다수의 메모리 블록 각각에 대한 이레이즈(erase) 카운트 값을 포함하는 제1 리스트와 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값을 포함하는 제2 리스트를 포함하고, 상기 제1 및 제2 리스트에 포함된 각각의 값에 따라 상기 다수의 메모리 블록 중 소스 블록 및 상기 타겟 블록을 선택한 뒤, 상기 소스 블록 및 상기 타겟 블록을 서로 웨어 레벨링(wear leveling)하는 컨트롤러를 포함한다.

Description

메모리 시스템 및 메모리 시스템의 동작방법{MEMORY SYSTEM AND OPERATION METHODE FOR THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 웨어 레벨링 동작을 수행하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 웨어 레벨링(Wear Leveling) 동작을 통해 메모리 블록들의 동작성능을 향상시키고 수명을 연장시킬 수 있는 메모리 시스템 및 메모리 시스템의 동작방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 다수의 메모리 블록을 포함하는 메모리 장치; 및 상기 다수의 메모리 블록 각각에 대한 이레이즈(erase) 카운트 값을 포함하는 제1 리스트와 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값을 포함하는 제2 리스트를 포함하고, 상기 제1 및 제2 리스트에 포함된 각각의 값에 따라 상기 다수의 메모리 블록 중 소스 블록 및 상기 타겟 블록을 선택한 뒤, 상기 소스 블록 및 상기 타겟 블록을 서로 웨어 레벨링(wear leveling)하는 컨트롤러를 포함할 수 있다.
또한, 상기 컨트롤러는, 상기 다수의 메모리 블록 각각에 대해 이레이즈 동작을 수행할 때마다 상기 제1 리스트에 포함된 각각의 값을 업데이트하며, 상기 제2 리스트에 포함된 각각의 값을 예정된 초기값으로 설정하며, 상기 다수의 메모리 블록 중 상기 타겟 블록으로 선택할 때, 선택된 메모리 블록에 대한 상기 제2 리스트의 값을 업데이트할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 리스트에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록을 상기 소스 블록으로 선택하고, 상기 제2 리스트에 포함된 각각의 값 중 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 작은 값에 대응하면서 동시에 상기 제1 리스트에 포함된 각각의 값 중 상대적으로 가장 작은 값에 대응하는 메모리 블록을 상기 타겟 블록으로 선택할 수 있다.
또한, 상기 컨트롤러는, 상기 다수의 메모리 블록에 대해 상기 제2 리스트에 포함된 각각의 값을 상기 예정된 초기값으로 설정하며, 상기 다수의 메모리 블록 중 상기 소스 블록 및 상기 타겟 블록이 선택되는 시점에서 상기 타겟 블록의 이레이즈 카운트 값과 상기 제1 리스트에 포함된 값 전체의 평균값과의 차이 값을 상기 타겟 블록으로 선택된 메모리 블록에 대한 상기 제2 리스트의 값으로서 업데이트할 수 있다.
또한, 상기 컨트롤러는, 상기 다수의 메모리 블록에 대해 상기 제2 리스트에 포함된 각각의 값을 상기 예정된 초기값으로 설정하며, 상기 다수의 메모리 블록 중 상기 소스 블록 및 상기 타겟 블록이 선택된 후, 상기 소스 블록 및 상기 타겟 블록을 서로 웨어 레벨링하는 동작이 완료되는 시점에서 상기 타겟 블록의 이레이즈 카운트 값과 상기 제1 리스트에 포함된 값 전체의 평균값과의 차이 값을 상기 타겟 블록으로 선택된 메모리 블록에 대한 상기 제2 리스트의 값으로서 업데이트할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 리스트에 포함된 각각의 값 중 대상값에 대응하는 상기 제2 리스트에 포함된 값이 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 크거나 같은 경우, 상기 제1 리스트에 포함된 각각의 값을 최소값부터 순차적으로 증가시키면서 선택하여 상기 대상값으로 설정하며, 상기 대상값에 대응하는 상기 제2 리스트에 포함된 값이 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 작은 값인 경우, 상기 대상값에 대응하는 메모리 블록을 상기 타겟 블록으로서 선택할 수 있다.
또한, 상기 컨트롤러는, 상기 제2 리스트에 포함된 각각의 값 중 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 작은 값들을 선택한 후, 선택된 값들 각각에 대응하는 상기 제1 리스트에 포함된 값을 확인하여 상대적으로 가장 작은 값에 대응하는 메모리 블록을 상기 타겟 블록으로서 선택할 수 있다.
또한, 상기 컨트롤러는, 상기 다수의 메모리 블록 각각에 대한 이레이즈 카운트 값 전체를 합한 값을 이레이즈 전체 값으로서 포함하고, 상기 이레이즈 전체 값을 상기 다수의 메모리 블록의 개수로 나눈 몫 값을 상기 제1 리스트에 포함된 값 전체의 평균값으로서 포함하며, 상기 다수의 메모리 블록 각각에 대해 이레이즈 동작을 수행할 때마다 상기 이레이즈 전체 값 및 상기 제1 리스트에 포함된 값 전체의 평균값을 업데이트할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 리스트에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록들 중 프리블록 상태인 어느 하나의 블록을 상기 소스 블록으로 선택할 수 있다.
또한, 상기 컨트롤러에서 상기 소스 블록 및 상기 타겟 블록을 서로 웨어 레벨링하는 동작은, 상기 타겟 블록에 저장된 데이터를 프리블록 상태인 상기 소스 블록으로 복사한 후, 상기 타겟 블록을 삭제하는 동작을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작방법은, 다수의 메모리 블록을 포함하는 메모리 장치를 포함하는 메모리 시스템의 동작방법에 있어서, 상기 다수의 메모리 블록 각각에 대한 이레이즈(erase) 카운트 값을 포함하는 제1 리스트를 생성하는 단계; 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값을 포함하는 제2 리스트를 생성하는 단계; 상기 제1 및 제2 리스트에 포함된 각각의 값에 따라 상기 다수의 메모리 블록 중 소스 블록 및 상기 타겟 블록을 선택하는 단계; 및 상기 선택하는 단계에 의해 선택된 상기 소스 블록 및 상기 타겟 블록을 서로 웨어 레벨링(Wear Leveling)하는 단계를 포함할 수 있다.
또한, 상기 다수의 메모리 블록 각각에 대해 이레이즈 동작을 수행할 때마다 상기 제1 리스트에 포함된 각각의 값을 업데이트하는 단계; 및 상기 제2 리스트에 포함된 각각의 값을 예정된 초기값으로 설정하며, 상기 다수의 메모리 블록 중 상기 타겟 블록으로 선택할 때, 선택된 메모리 블록에 대한 상기 제2 리스트의 값을 업데이트하는 단계를 더 포함할 수 있다.
또한, 상기 선택하는 단계는, 상기 제1 리스트에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록을 상기 소스 블록으로 선택하는 제1 선택단계; 및 상기 제2 리스트에 포함된 각각의 값 중 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 작은 값에 대응하면서 동시에 상기 제1 리스트에 포함된 각각의 값 중 상대적으로 가장 작은 값에 대응하는 메모리 블록을 상기 타겟 블록으로 선택하는 제2 선택단계를 포함할 수 있다.
또한, 상기 다수의 메모리 블록에 대해 상기 제2 리스트에 포함된 각각의 값을 상기 예정된 초기값으로 설정하는 단계; 및 상기 선택하는 단계를 통해 상기 소스 블록 및 상기 타겟 블록이 선택되는 시점에서 상기 타겟 블록의 이레이즈 카운트 값과 상기 제1 리스트에 포함된 값 전체의 평균값과의 차이 값을 상기 타겟 블록으로 선택된 메모리 블록에 대한 상기 제2 리스트의 값으로서 업데이트하는 단계를 더 포함할 수 있다.
또한, 상기 다수의 메모리 블록에 대해 상기 제2 리스트에 포함된 각각의 값을 상기 예정된 초기값으로 설정하는 단계; 및 상기 웨어 레벨링하는 단계가 완료되는 시점에서 상기 타겟 블록의 이레이즈 카운트 값과 상기 제1 리스트에 포함된 값 전체의 평균값과의 차이 값을 상기 타겟 블록으로 선택된 메모리 블록에 대한 상기 제2 리스트의 값으로서 업데이트하는 단계를 더 포함할 수 있다.
또한, 상기 제2 선택단계는, 상기 제1 리스트에 포함된 각각의 값 중 대상값에 대응하는 상기 제2 리스트에 포함된 값이 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 크거나 같은 경우, 상기 제1 리스트에 포함된 각각의 값을 최소값부터 순차적으로 증가시키면서 선택하여 상기 대상값으로 설정하는 단계; 및 상기 대상값에 대응하는 상기 제2 리스트에 포함된 값이 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 작은 값인 경우, 상기 대상값에 대응하는 메모리 블록을 상기 타겟 블록으로서 선택하는 단계를 포함할 수 있다.
또한, 상기 제2 선택단계는, 상기 제2 리스트에 포함된 각각의 값 중 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 작은 값들을 선택하는 제3 선택단계; 및 상기 제3 선택단계에서 선택된 값들 각각에 대응하는 상기 제1 리스트에 포함된 값을 확인하여 상대적으로 가장 작은 값에 대응하는 메모리 블록을 상기 타겟 블록으로서 선택하는 단계를 포함할 수 있다.
또한, 상기 다수의 메모리 블록 각각에 대한 이레이즈 카운트 값 전체를 합한 값을 이레이즈 전체 값으로서 설정하는 단계; 상기 이레이즈 전체 값을 상기 다수의 메모리 블록의 개수로 나눈 몫 값을 상기 제1 리스트에 포함된 값 전체의 평균값으로서 설정하는 단계; 및 상기 다수의 메모리 블록 각각에 대해 이레이즈 동작을 수행할 때마다 상기 이레이즈 전체 값 및 상기 제1 리스트에 포함된 값 전체의 평균값을 업데이트하는 단계를 더 포함할 수 있다.
또한, 상기 제1 선택단계는, 상기 제1 리스트에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록들 중 프리블록 상태인 어느 하나의 블록을 상기 소스 블록으로 선택할 수 있다.
또한, 상기 웨어 레벨링하는 단계는, 상기 타겟 블록에 저장된 데이터를 프리블록 상태인 상기 소스 블록으로 복사하는 단계; 및 상기 복사하는 단계이후 상기 타겟 블록을 삭제하는 단계를 포함할 수 있다.
본 기술은 웨어 레벨링 동작과정에서 메모리 블록들의 이레이즈 카운트 값만 확인하는 것이 아니라 추가적으로 메모리 블록들 전체의 이레이즈 카운트 값의 평균값과 메모리 블록들 각각의 이레이즈 카운트 값과의 차이 값을 확인한다.
이를 통해, 특정 메모리 블록이 중복적으로 선택되는 것을 방지할 수 있는 효과가 있다. 따라서, 메모리 블록들의 동작성능을 향상시키고 수명을 연장시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4 내지 도 11은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 12는 본 발명의 실시예에 따른 메모리 시스템에서 수행되는 웨어 레벨링 동작을 설명하기 위해 도시한 도면.
도 13a 내지 도 13c는 도 12에 도시된 본 발명의 실시예에 따른 메모리 시스템에서 수행되는 웨어 레벨링 동작의 일 예를 설명하기 위해 도시한 도면.
도 14a 내지 도 14c는 도 12에 도시된 본 발명의 실시예에 따른 메모리 시스템에서 수행되는 웨어 레벨링 동작의 다른 예를 설명하기 위해 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 예컨대, 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3D 입체 스택(stack) 구조가 될 수 있다. 여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3D 입체 스택 구조에 대해서는, 이하 도 2 내지 도 11을 참조하여 보다 구체적으로 설명할 예정임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(150)이 플래시 메모리, 특히 일 예로 메모리 장치(150)이 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼, 리드 버퍼, 맵(map) 버퍼 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
그리고, 프로세서(134)에는, 메모리 장치(150)의 배드 관리(bad management), 예컨대 배드 블록 관리(bad block management)를 수행하기 위한 관리 유닛(도시하지 않음)이 포함되며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 배드 블록(bad block)을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리, 다시 말해 배드 블록 관리는, 메모리 장치(150)가 플래쉬 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)이 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가 3D 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리할 경우, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 11을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4 내지 도 11은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(Block0)(210), 블록1(Block1)(220), 블록2(Block2)(230), 및 블록N-1(BlockN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수, 다시 말해 고집적화 할 수 있다. 여기서, 하나의 메모리 셀에 3 비트 데이터를 저정할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을, 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록으로 구분할 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트 장치로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)로 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)에서 메모리 장치(300)의 메모리 블록(330)은, 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은 낸드 플래시 메모리 셀로 구성된 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(300)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
그리고, 메모리 장치(300)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(300)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다. 그러면 여기서, 도 4 내지 도 11을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 4를 참조하면, 메모리 장치(150)는, 전술한 바와 같이, 복수의 메모리 블록들(BLK 1 to BLKh)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함할 수 있다.
각 메모리 블록(BLK)은 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다. 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 각 낸드 스트링(NS)은 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있다. 즉, 각 메모리 블록은 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있다.
그리고, 도 5 및 도 6을 참조하면, 메모리 장치(150)의 복수의 메모리 블록들에서 임의의 메모리 블록(BLKi)은, 제1방향 내지 제3방향들을 따라 신장된 구조물들을 포함할 수 있다. 여기서, 도 5는, 본 발명의 실시 예에 따른 메모리 장치가 제1구조의 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이며, 도 4의 복수의 메모리 블록에서 제1구조로 구현된 임의의 메모리 블록(BLKi)을 도시한 사시도이고, 도 6은, 도 5의 메모리 블록(BLKi)을 임의의 제1선(I-I')에 따른 단면도이다.
우선, 기판(5111)이 제공될 수 있다. 예컨대, 기판(5111)은 제1타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(5111)은 p-타입 불순물로 도핑된 실리콘 물질을 포함하거나, p-타입 웰(예를 들면, 포켓 p-웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서는 설명의 편의를 위해, 기판(5111)은 p-타입 실리콘인 것으로 가정하지만, 기판(5111)은 p-타입 실리콘으로 한정되지 않는다.
그리고, 기판(5111) 상에, 제1방향을 따라 신장된 복수의 도핑 영역들(5311,5312,5313,5314)이 제공될 수 있다. 예를 들면, 복수의 도핑 영역들((5311,5312,5313,5314)은 기판(1111)과 상이한 제2타입을 가질 수 있다. 예를 들면, 복수의 도핑 영역들(5311,5312,5313,5314)은 n-타입을 가질 수 있다. 이하에서는 설명의 편의를 위해, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)은, n-타입인 것으로 가정하지만, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)은 n-타입인 것으로 한정되지 않는다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이에 대응하는 기판(5111) 상의 영역에서, 제1방향을 따라 신장되는 복수의 절연 물질들(5112)이 제2방향을 따라 순차적으로 제공될 수 있다. 예를 들면, 복수의 절연 물질들(5112) 및 기판(5111)은 제2방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예를 들면, 복수의 절연 물질들(5112)은 각각 제2방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예컨대, 절연 물질들(5112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이에 대응하는 기판(5111) 상의 영역에서, 제1방향을 따라 순차적으로 배치되며 제2방향을 따라 절연 물질들(5112)을 관통하는 복수의 필라들(5113)이 제공될 수 있다. 예컨대, 복수의 필라들(5113) 각각은 절연 물질들(5112)을 관통하여 기판(5111)과 연결될 수 있다. 예컨대, 각 필라(5113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(1113)의 표면층(1114)은 제1타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 각 필라(5113)의 표면층(5114)은 기판(5111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 이하에서는 설명의 편의를 위해, 각 필라(5113)의 표면층(5114)은 p-타입 실리콘을 포함하는 것으로 가정하지만, 각 필라(5113)의 표면층(5114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(5113)의 내부층(5115)은 절연 물질로 구성될 수 있다. 예를 들면, 각 필라(5113)의 내부층(5115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 수 있다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이의 영역에서, 절연 물질들(5112), 필라들(5113), 그리고 기판(5111)의 노출된 표면을 따라 절연막(5116)이 제공될 수 있다. 예컨대, 절연막(5116)의 두께는 절연 물질들(5112) 사이의 거리의 1/2 보다 작을 수 있다. 즉, 절연 물질들(5112) 중 제1절연 물질의 하부 면에 제공된 절연막(5116), 그리고, 제1절연 물질 하부의 제2절연 물질의 상부 면에 제공된 절연막(5116) 사이에, 절연 물질들(5112) 및 절연막(5116) 이외의 물질이 배치될 수 있는 영역이 제공될 수 있다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이의 영역에서, 절연막(5116)의 노출된 표면 상에 도전 물질들(5211,5221,5231,5241,5251,5261,5271,5281,5291)이 제공될 수 있다. 예를 들면, 기판(5111)에 인접한 절연 물질(5112) 및 기판(5111) 사이에 제1방향을 따라 신장되는 도전 물질(5211)이 제공될 수 있다. 특히, 기판(5111)에 인접한 절연 물질(5112)의 하부 면의 절연막(5116) 및 기판(5111) 사이에, 제1방향으로 신장되는 도전 물질(5211)이 제공될 수 있다.
절연 물질들(5112) 중 특정 절연 물질 상부 면의 절연막(5116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부 면의 절연막(5116) 사이에, 제1방향을 따라 신장되는 도전 물질이 제공될 수 있다. 예컨대, 절연 물질들(5112) 사이에, 제1방향으로 신장되는 복수의 도전 물질들(5221,5231,5241,5251,5261,5271,5281)이 제공될 수 있다. 또한, 절연 물질들(5112) 상의 영역에 제1방향을 따라 신장되는 도전 물질(5291)이 제공될 수 있다. 예컨대, 제1방향으로 신장된 도전 물질들(5211,5221,5231,5241,5251,5261,5271,5281,5291)은 금속 물질일 수 있다. 예컨대, 제1방향으로 신장된 도전 물질들(5211,5221,5231,5241,5251,5261,5271,5281,5291)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
제2도핑 영역 및 제3도핑 영역들(5312,5313) 사이의 영역에서, 제1도핑 영역 및 제2도핑 영역들(5311,5312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예컨대, 제2도핑 영역 및 제3도핑 영역들(5312,5313) 사이의 영역에서, 제1방향으로 신장되는 복수의 절연 물질들(5112), 제1방향을 따라 순차적으로 배치되며 제3방향을 따라 복수의 절연 물질들(5112)을 관통하는 복수의 필라들(5113), 복수의 절연 물질들(5112) 및 복수의 필라들(5113)의 노출된 표면에 제공되는 절연막(5116), 그리고, 제1방향을 따라 신장되는 복수의 도전 물질들(5212,5222,5232,5242,5252,5262,5272,5282,5292)이 제공될 수 있다.
제3도핑 영역 및 제4도핑 영역들(5313,5314) 사이의 영역에서, 제1도핑 영역 및 제2도핑 영역들(5311,5312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예컨대, 제3도핑 영역 및 제4도핑 영역들(5312,5313) 사이의 영역에서, 제1방향으로 신장되는 복수의 절연 물질들(5112), 제1방향을 따라 순차적으로 배치되며 제3방향을 따라 복수의 절연 물질들(5112)을 관통하는 복수의 필라들(5113), 복수의 절연 물질들(5112) 및 복수의 필라들(5113)의 노출된 표면에 제공되는 절연막(5116), 그리고 제1방향을 따라 신장되는 복수의 도전 물질들(5213,5223,5243,5253,5263,5273,5283,5293)이 제공될 수 있다.
복수의 필라들(5113) 상에 드레인들(5320)이 각각 제공될 수 있다. 예컨대, 드레인들(5320)은 제2타입으로 도핑된 실리콘 물질들일 수 있다. 예를 들면, 드레인들(5320)은 n-타입으로 도핑된 실리콘 물질들일 수 있다. 이하에서는 설명의 편의를 위해, 드레인들(5320)는 n-타입 실리콘을 포함하는 것으로 가정하지만, 드레인들(5320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예컨대, 각 드레인(5320)의 폭은 대응하는 필라(5113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(5320)은 대응하는 필라(5113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(5320) 상에, 제3방향으로 신장된 도전 물질들(5331,5332,5333)이 제공될 수 있다. 도전 물질들(5331,5332,5333)은 제1방향을 따라 순차적으로 배치될 수 있다. 도전 물질들(5331,5332,5333) 각각은 대응하는 영역의 드레인들(5320)과 연결될 수 있다. 예컨대, 드레인들(5320) 및 제3방향으로 신장된 도전 물질(5333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예컨대, 제3방향으로 신장된 도전 물질들(5331,5332,5333)은 금속 물질일 수 있다. 예컨대, 제3방향으로 신장된 도전 물질들(5331,5332,53333)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
도 5 및 도 6에서, 각 필라(5113)는 절연막(5116)의 인접한 영역 및 제1방향을 따라 신장되는 복수의 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293) 중 인접한 영역과 함께 스트링을 형성할 수 있다. 예를 들면, 각 필라(5113)는 절연막(5116)의 인접한 영역 및 제1방향을 따라 신장되는 복수의 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성할 수 있다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
그리고, 도 7을 참조하면, 도 6에 도시한 트랜지스터 구조(TS)에서의 절연막(5116)은, 제1서브 절연막 내지 제3서브 절연막들(5117,5118,5119)을 포함할 수 있다. 여기서, 도 7은, 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다.
필라(5113)의 p-타입 실리콘(5114)은 바디(body)로 동작할 수 있다. 필라(5113)에 인접한 제1서브 절연막(5117)은 터널링 절연막으로 동작할 수 있으며, 열산화막을 포함할 수 있다.
제2서브 절연막(5118)은 전하 저장막으로 동작할 수 있다. 예를 들면, 제2서브 절연막(5118)은 전하 포획층으로 동작할 수 있으며, 질화막 또는 금속 산화막(예컨대, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
도전 물질(5233)에 인접한 제3 서브 절연막(5119)은 블로킹 절연막으로 동작할 수 있다. 예를 들면, 제1방향으로 신장된 도전 물질(5233)과 인접한 제3서브 절연막(5119)은 단일층 또는 다층으로 형성될 수 있다. 제3서브 절연막(5119)은 제1서브 절연막 및 제2서브 절연막들(5117,5118)보다 높은 유전상수를 갖는 고유전막(예컨대, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(5233)은 게이트(또는 제어 게이트)로 동작할 수 있다. 즉, 게이트(또는 제어 게이트(5233)), 블로킹 절연막(5119), 전하 저장막(5118), 터널링 절연막(5117), 및 바디(5114)는, 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 수 있다. 예컨대, 제1서브 절연막 내지 제3서브 절연막들(5117,5118,5119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서는 설명의 편의를 위해, 필라(5113)의 p-타입 실리콘(5114)을 제2방향의 바디라 칭하기로 한다.
메모리 블록(BLKi)은 복수의 필라들(5113)을 포함할 수 있다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함할 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 제2방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다.
각 낸드 스트링(NS)은 제2방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작할 수 있다.
게이트들(또는 제어 게이트들)은 제1방향으로 신장된 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)에 대응할 수 있다. 즉, 게이트들(또는 제어 게이트들)은 제1방향으로 신장되어 워드라인들, 그리고 적어도 두 개의 선택라인들(예를 들면, 적어도 하나의 스트링 선택라인(SSL) 및 적어도 하나의 접지 선택라인(GSL))을 형성할 수 있다.
제3방향으로 신장된 도전 물질들(5331,5332,5333)은 낸드 스트링들(NS)의 일단에 연결될 수 있다. 예컨대, 제3방향으로 신장된 도전 물질들(5331,5332,5333)은 비트라인들(BL)로 동작할 수 있다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결될 수 있다.
제1방향으로 신장된 제2타입 도핑 영역들(5311,5312,5313,5314)이 낸드 스트링들(NS)의 타단에 제공될 수 있다. 제1방향으로 신장된 제2타입 도핑 영역들(5311,5312,5313,5314)은 공통 소스라인들(CSL)로 동작할 수 있다.
즉, 메모리 블록(BLKi)은 기판(5111)에 수직한 방향(제2방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함하며, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작할 수 있다.
도 5 내지 도 7에서는, 제1방향으로 신장되는 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 9개의 층에 제공되는 것으로 설명하였지만, 제1방향으로 신장되는 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제1방향으로 신장되는 도체라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링(NS)에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.
전술한 도 5 내지 도 7에서는, 하나의 비트라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명하였으나, 하나의 비트라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예컨대, 메모리 블록(BLKi)에서, 하나의 비트라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)의 수 및 공통 소스라인들(5311,5312,5313,5314)의 수 또한 조절될 수 있다.
또한, 도 5 내지 도 7에서는, 제1방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명하였으나, 제1방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제1방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제1방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트라인들(5331,5332,5333)의 수 또한 조절될 수 있다.
도 8을 참조하면, 메모리 장치(150)의 복수의 블록들에서 제1구조로 구현된 임의의 블록(BLKi)에는, 제1비트라인(BL1) 및 공통 소스라인(CSL) 사이에 낸드 스트링들(NS11 to NS31)이 제공될 수 있다. 여기서, 도 8은, 도 5 내지 도 7에서 설명한 제1구조로 구현된 메모리 블록(BLKi)의 등가 회로를 도시한 회로도이다. 그리고, 제1비트라인(BL1)은 제3방향으로 신장된 도전 물질(5331)에 대응할 수 있다. 제2비트라인(BL2) 및 공통 소스라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공될 수 있다. 제2비트라인(BL2)은 제3방향으로 신장된 도전 물질(5332)에 대응할 수 있다. 제3비트라인(BL3) 및 공통 소스라인(CSL) 사이에, 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 제3비트라인(BL3)은 제3방향으로 신장된 도전 물질(5333)에 대응할 수 있다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BL)과 연결될 수 있다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스라인(CSL)과 연결될 수 있다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공될 수 있다.
이하에서는 설명의 편의를 위해, 행(row) 및 열(column)) 단위로 낸드 스트링들(NS)을 정의할 수 있으며, 하나의 비트라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성할 수 있음을, 일 예로 하여 설명하기로 한다. 예를 들면, 제1비트라인(BL1)에 연결된 낸드 스트링들(NS11 내지 NS31)은 제1열에 대응할 수 있고, 제2비트라인(BL2)에 연결된 낸드 스트링들(NS12 내지 NS32)은 제2열에 대응할 수 있으며, 제3비트라인(BL3)에 연결된 낸드 스트링들(NS13 내지 NS33)은 제3열에 대응할 수 있다. 하나의 스트링 선택라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성할 수 있다. 예를 들면, 제1스트링 선택라인(SSL1)에 연결된 낸드 스트링들(NS11 내지 NS13)은 제1행을 형성할 수 있고, 제2스트링 선택라인(SSL2)에 연결된 낸드 스트링들(NS21 내지 NS23)은 제2행을 형성할 수 있으며, 제3스트링 선택라인(SSL3)에 연결된 낸드 스트링들(NS31 내지 NS33)은 제3행을 형성할 수 있다.
또한, 각 낸드 스트링(NS)에서, 높이가 정의될 수 있다. 예컨대, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가할 수 있다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
그리고, 동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택라인(SSL)을 공유할 수 있다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택라인들(SSL1, SSL2, SSL3)에 각각 연결될 수 있다.
아울러, 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드라인(WL)을 공유할 수 있다. 즉, 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드라인들(WL)은 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 더미 메모리 셀들(DMC)은 더미 워드라인(DWL)을 공유할 수 있다. 즉, 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 더미 메모리 셀들(DMC)에 연결된 더미 워드라인들(DWL)은 공통으로 연결될 수 있다.
예컨대, 워드라인들(WL) 또는 더미 워드라인들(DWL)은 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 제공되는 층에서 공통으로 연결될 수 있다. 예컨대, 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 공통으로 연결될 수 있다. 즉, 동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택라인(GSL)을 공유할 수 있다. 그리고, 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택라인(GSL)을 공유할 수 있다. 다시 말해, 낸드 스트링들(NS11 내지 NS13, NS21 내지 NS23, 및 NS31 내지 NS33)은 접지 선택라인(GSL)에 공통으로 연결될 수 있다.
공통 소스라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결될 수 있다. 예를 들면, 기판(5111) 상의 활성 영역에서, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)이 연결될 수 있다. 예를 들면, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)은 콘택을 통해 상부 층에 연결될 수 있고, 또한 상부 층에서 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)이 공통으로 연결될 수 있다.
즉, 도 8에 도시된 바와 같이, 동일 깊이의 워드라인들(WL)은 공통으로 연결될 수 있다. 따라서, 특정 워드라인(WL)이 선택될 때, 특정 워드라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 수 있다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택라인(SSL)에 연결될 수 있다. 따라서, 스트링 선택라인들(SSL1 내지 SSL3)을 선택함으로써, 동일 워드라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트라인들(BL1 내지 BL3)로부터 분리될 수 있다. 즉, 스트링 선택라인들(SSL1 내지 SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트라인들(BL1 내지 BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
각 낸드 스트링(NS)에서, 더미 메모리 셀(DMC)이 제공될 수 있다. 더미 메모리 셀(DMC) 및 접지 선택라인(GST) 사이에 제1메모리 셀 내지 제3메모리 셀들(MC1 내지 MC3)이 제공될 수 있다.
더미 메모리 셀(DMC) 및 스트링 선택라인(SST) 사이에 제4메모리 셀 내지 제6메모리 셀들(MC4 내지 MC6)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)의 메모리 셀들(MC)은, 더미 메모리 셀(DMC)에 의해 메모리 셀 그룹들로 분할될 수 있으며, 분할된 메모리 셀 그룹들 중 접지 선택 트랜지스터(GST)에 인접한 메모리 셀들(예를 들면, MC1 to MC3)을 하부 메모리 셀 그룹이라 할 수 있고, 분할된 메모리 셀 그룹들 중 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀들(예를 들면, MC4 내지 MC6)을 상부 메모리 셀 그룹이라 할 수 있다. 그러면 이하에서는, 도 9 내지 도 11을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치가 제1구조와 다른 구조의 3차원 비휘발성 메모리 장치로 구현될 경우에 대해 보다 구체적으로 설명하기로 한다.
도 9 및 도 10을 참조하면, 메모리 장치(150)의 복수의 메모리 블록들에서 제2구조로 구현된 임의의 메모리 블록(BLKj)은, 제1방향 내지 제3방향들을 따라 신장된 구조물들을 포함할 수 있다. 여기서, 도 9는, 본 발명의 실시 예에 따른 메모리 장치가 앞선 도 5 내지 도 8에서 설명한 제1구조와 다른 제2구조의 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이며, 도 4의 복수의 메모리 블록에서 제2구조로 구현된 임의의 메모리 블록(BLKj)을 도시한 사시도이고, 도 10은, 도 9의 메모리 블록(BLKj)을 임의의 제2선(Ⅶ-Ⅶ')에 따른 단면도이다.
우선, 기판(6311)이 제공될 수 있다. 예컨대, 기판(6311)은 제1타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(6311)은 p-타입 불순물로 도핑된 실리콘 물질을 포함하거나, p-타입 웰(예를 들면, 포켓 p-웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서는 설명의 편의를 위해, 기판(6311)은 p-타입 실리콘인 것으로 가정하지만, 기판(6311)은 p-타입 실리콘으로 한정되지 않는다.
그리고, 기판(6311) 상에, x-축 방향 및 y-축 방향으로 신장되는 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)이 제공된다. 여기서, 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)은 z-축 방향을 따라 특정 거리만큼 이격되어 제공된다.
또한, 기판(6311) 상에 x-축 방향 및 y-축으로 신장되는 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)이 제공된다. 여기서, 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)은 z-축 방향을 따라 특정 거리만큼 이격되어 제공된다. 그리고, 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)은 y-축 방향을 따라 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)과 이격되어 제공된다.
아울러, 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)을 관통하는 복수의 하부 필라들이 제공된다. 각 하부 필라(DP)는 z-축 방향을 따라 신장된다. 또한, 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)을 관통하는 복수의 상부 필라들이 제공된다. 각 상부 필라(UP)는 z-축 방향을 따라 신장된다.
하부 필라(DP) 및 상부 필라(UP) 각각은 내부 물질(6361), 중간층(6362) 및 표면층(6363)을 포함한다. 여기서, 도 5 및 도 6에서 설명한 바와 같이, 중간층(6362)은 셀 트랜지스터의 채널로서 동작할 것이다. 표면층(6363)은 블로킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 것이다.
하부 필라(DP) 및 상부 필라(UP)는 파이프 게이트(PG)를 통해 연결된다. 파이프 게이트(PG)는 기판(6311) 내에 배치될 수 있으며, 일 예로, 파이프 게이트(PG)는 하부 필라(DP) 및 상부 필라(UP)와 동일한 물질들을 포함할 수 있다.
하부 필라(DP)의 상부에, x-축 방향 및 y-축 방향으로 신장되는 제 2 타입의 도핑 물질(6312)이 제공된다. 예컨대, 제2타입의 도핑 물질(6312)은 n-타입의 실리콘 물질을 포함할 수 있다. 제2타입의 도핑 물질(6312)은 공통 소스라인(CSL)으로서 동작한다.
상부 필라(UP)의 상부에 드레인(6340)이 제공된다. 예컨대, 드레인(6340)은 n-타입의 실리콘 물질을 포함할 수 있다. 그리고, 드레인들의 상부에 y-축 방향으로 신장되는 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)이 제공된다.
제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)은 x-축 방향을 따라 이격되어 제공된다. 예컨대, 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)은 금속으로서 형성될 수 있으며, 일 예로, 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)과 드레인들은 콘택 플러그들을 통해 연결될 수 있다. 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)은 각각 제1비트라인 및 제2비트라인들(BL1, BL2)로 동작한다.
제1도전 물질(6321)은 소스 선택라인(SSL)으로 동작하고, 제2도전 물질(6322)은 제1더미 워드라인(DWL1)으로 동작하며, 제3도전 물질 및 제4도전 물질들(6323,6324)은 각각 제1메인 워드라인 및 제2메인 워드라인들(MWL1, MWL2)로 동작한다. 그리고, 제5도전 물질 및 제6도전 물질들(6325,6326)은 각각 제3메인 워드라인 및 제4메인 워드라인들(MWL3, MWL4)로 동작하고, 제7도전 물질(6327)은 제2더미 워드라인(DWL2)으로 동작하며, 제8도전 물질(6328)은 드레인 선택라인(DSL)로서 동작한다.
하부 필라(DP), 그리고 하부 필라(DP)에 인접한 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)은 하부 스트링을 구성한다. 상부 필라(UP), 그리고 상부 필라(UP)에 인접한 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)은 상부 스트링을 구성한다. 하부 스트링 및 상부 스트링은 파이프 게이트(PG)를 통해 연결된다. 하부 스트링의 일단은 공통 소스라인(CSL)으로 동작하는 제2타입의 도핑 물질(6312)에 연결된다. 상부 스트링의 일단은 드레인(6320)을 통해 해당 비트라인에 연결된다. 하나의 하부 스트링 및 하나의 상부 스트링은 제2타입의 도핑 물질(6312)과 해당 비트라인 사이에 연결된 하나의 셀 스트링을 구성할 것이다.
즉, 하부 스트링은 소스 선택 트랜지스터(SST), 제1더미 메모리 셀(DMC1), 그리고 제1메인 메모리 셀 및 제2메인 메모리 셀들(MMC1, MMC2)을 포함할 것이다. 그리고, 상부 스트링은 제3메인 메모리 셀 및 제4메인 메모리 셀들(MMC3, MMC4), 제2더미 메모리 셀(DMC2), 그리고 드레인 선택 트랜지스터(DST)를 포함할 것이다.
한편, 도 9 및 도 10에서 상부 스트림 및 하부 스트링은, 낸드 스트링(NS)을 형성할 수 있으며, 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 여기서, 도 9 및 도 10에서의 낸드 스트림에 포함된 트랜지스터 구조는, 앞서 도 7에서 구체적으로 설명하였으므로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 도 11을 참조하면, 메모리 장치(150)의 복수의 블록들에서 제2구조로 구현된 임의의 블록(BLKj)에는, 도 9 및 도 10에서 설명한 바와 같이, 하나의 상부 스트링과 하나의 하부 스트링이 파이프 게이트(PG)를 통해 연결되어 구현된 하나의 셀 스트링들이 각각 복수의 쌍들을 이루어 제공될 수 있다. 여기서, 도 11은, 도 9 및 도 10에서 설명한 제2구조로 구현된 메모리 블록(BLKj)의 등가 회로를 도시한 회로도이며, 설명의 편의를 위해 제2구조로 구현된 임의의 블록(BLKj)에서 한 쌍을 구성하는 제1스트링과 제2스트링만을 도시하였다.
즉, 제2구조로 구현된 임의의 블록(BLKj)에서, 제1채널(CH1)을 따라 적층된 메모리 셀들, 예컨대 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는, 제1스트링(ST1)을 구현하고, 제2채널(CH2)을 따라 적층된 메모리 셀들, 예컨대 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는 제2스트링(ST2)을 구현한다.
또한, 제1스트링(ST1)과 제2스트링(ST2)은, 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결되며, 또한 제1스트링(ST1)은, 제1비트라인(BL1)에 연결되고, 제2스트링(ST2)은 제2비트라인(BL2)에 연결된다.
여기서, 설명의 편의를 위해, 도 11에서는, 제1스트링(ST1)과 제2스트링(ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결되는 경우를 일 예로 설명하였으나, 제1스트링(ST1)과 제2스트링(ST2)이 동일한 소스 선택라인(SSL) 및 동일한 비트라인(BL)에 연결되어, 제1스트링(ST1)이 제1드레인 선택라인(DSL1)에 연결되고 제2스트링(ST2)이 제2드레인 선택라인(DSL2)에 연결되거나, 또는 제1스트링(ST1)과 제2스트링(ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 비트라인(BL)에 연결되어, 제1스트링(ST1)이 제1소스 선택라인(SSL1)에 연결되고 제2스트링(ST2)은 제2소스 선택라인(SDSL2)에 연결될 수도 있다.
도 12는 본 발명의 실시예에 따른 메모리 시스템에서 수행되는 웨어 레벨링 동작을 설명하기 위해 도시한 도면이다.
도 12를 참조하면, 도 1에 도시된 메모리 시스템(110)의 구성을 참조하여 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)의 구성이 도시된 것을 알 수 있다.
이때, 메모리 장치(150)는, 도 1에서 설명했던 메모리 장치(150)에 대응하는 구성요소이다. 또한, 메모리 장치(150)는 다수의 메모리 블록(MEMORY BLOCK<0:9>)을 포함한다.
참고로, 도면에서는 메모리 장치(150)에 10개의 메모리 블록(MEMORY BLOCK<0:9>)이 포함되는 구성을 개시하였는데, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 적거나 더 많은 개수의 메모리 블록(MEMORY BLOCK<0:9>)이 메모리 장치(150)에 포함될 수 있다. 또한, 도면에서는 메모리 시스템(110)에 하나의 메모리 장치(150)만 포함되는 구성을 개시하였는데, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 많은 개수의 메모리 장치가 메모리 시스템(110)에 포함될 수 있다.
그리고, 컨트롤러(130)는, 도 1에서 설명했던 컨트롤러(130)에 대응하는 구성요소이다. 이때, 도면에 도시된 컨트롤러(130)에는 메모리(144)가 포함되는 것을 알 수 있다.
참고로, 도 1에서 컨트롤러(130)에 포함된 것으로 설명된 구성요소들, 즉, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142)가 도 12에는 도시되지 않았는데, 이는, 설명의 편의를 위해 생략된 것일 뿐이다.
컨트롤러(130)는, 제1 리스트(1441) 및 제2 리스트(1442)를 생성하여 내부의 메모리(144)에 저장한다(1301). 또한, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 값 전체를 합한 값(1443), 및 합한 값(1443)을 다수의 메모리 블록(MEMORY BLOCK<0:9>)의 개수로 나눈 몫인 평균값(1444)을 생성하여 내부의 메모리(144)에 저장한다.
여기서, 제1 리스트(1441)는, 메모리 장치(150)에 포함된 다수의 메모리 블록(MEMORY BLOCK<0:9>) 각각에 대한 이레이즈(erase) 카운트 값이 리스트 형태로 포함된 것을 의미한다.
예컨대, 도 13a을 참조하면, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제0 메모리 블록(MEMORY BLOCK<0>)은 이레이즈 카운트 값으로'100'을 갖는다. 이는, 제0 메모리 블록(MEMORY BLOCK<0>)에 대한 이레이즈 동작이 100번 반복되어 발생하였다는 것을 의미한다. 또한, 제1 메모리 블록(MEMORY BLOCK<1>)은 이레이즈 카운트 값으로 '78'을 갖는다. 이는, 제1 메모리 블록(MEMORY BLOCK<1>)에 대한 이레이즈 동작이 78번 반복되어 발생하였다는 것을 의미한다. 또한, 제2 메모리 블록(MEMORY BLOCK<2>)은 이레이즈 카운트 값으로 '78'을 갖는다. 이는, 제2 메모리 블록(MEMORY BLOCK<2>)에 대한 이레이즈 동작이 78번 반복되어 발생하였다는 것을 의미한다. 또한, 제3 메모리 블록(MEMORY BLOCK<3>)은 이레이즈 카운트 값으로'80'을 갖는다. 이는, 제3 메모리 블록(MEMORY BLOCK<3>)에 대한 이레이즈 동작이 80번 반복되어 발생하였다는 것을 의미한다. 또한, 제4 메모리 블록(MEMORY BLOCK<4>)은 이레이즈 카운트 값으로 '80'을 갖는다. 이는, 제4 메모리 블록(MEMORY BLOCK<4>)에 대한 이레이즈 동작이 80번 반복되어 발생하였다는 것을 의미한다. 또한, 제5 메모리 블록(MEMORY BLOCK<5>)은 이레이즈 카운트 값으로'0'을 갖는다. 이는, 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 이레이즈 동작이 한 번도 발생하지 않았다는 것을 의미한다. 또한, 제6 메모리 블록(MEMORY BLOCK<6>)은 이레이즈 카운트 값으로 '2'를 갖는다. 이는, 제6 메모리 블록(MEMORY BLOCK<6>)에 대한 이레이즈 동작이 2번 반복되어 발생하였다는 것을 의미한다. 또한, 제7 메모리 블록(MEMORY BLOCK<7>)은 이레이즈 카운트 값으로'2'를 갖는다. 이는, 제7 메모리 블록(MEMORY BLOCK<7>)에 대한 이레이즈 동작이 2번 반복되어 발생하였다는 것을 의미한다. 또한, 제8 메모리 블록(MEMORY BLOCK<8>)은 이레이즈 카운트 값으로 '100'을 갖는다. 이는, 제8 메모리 블록(MEMORY BLOCK<8>)에 대한 이레이즈 동작이 100번 반복되어 발생하였다는 것을 의미한다. 또한, 제9 메모리 블록(MEMORY BLOCK<9>)은 이레이즈 카운트 값으로 '80'을 갖는다. 이는, 제9 메모리 블록(MEMORY BLOCK<9>)에 대한 이레이즈 동작이 80번 반복되어 발생하였다는 것을 의미한다.
이렇게, 메모리 장치(150)에 포함된 다수의 메모리 블록(MEMORY BLOCK<0:9>) 각각에 대한 이레이즈(erase) 카운트 값, 예컨대, '100, 78, 78, 80, 80, 0, 2, 2, 100, 80'이 제1 리스트(1441)에 포함된다.
즉, 제1 리스트(1441)에 포함된 값은 메모리 장치(150)에 포함된 다수의 메모리 블록(MEMORY BLOCK<0:9>)의 개수에 대응하는 형태가 되는 것을 알 수 있다. 따라서, 컨트롤러(130)는, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 각각에 대한 이레이즈 동작이 수행될 때마다 제1 리스트(1441)에 포함된 각각의 값을 업데이트한다. 또한, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 각각의 값을 업데이트할 때, 제1 리스트(1441)에 포함된 값 전체를 합한 값(1443)도 함께 업데이트한다. 또한, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 각각의 값을 업데이트할 때, 제1 리스트(1441)에 포함된 값 전체를 합한 값(1443)을 다수의 메모리 블록(MEMORY BLOCK<0:9>)의 개수로 나눈 몫인 평균값(1444)도 함께 업데이트한다.
그리고, 제2 리스트(1442)는, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'이 리스트 형태로 포함된 것을 의미한다.
예컨대, 제1 리스트(1441)에 '100, 78, 78, 80, 80, 0, 2, 2, 100, 80'이 포함되어 있다고 가정할 수 있다. 따라서, 제1 리스트(1441)에 포함된 값 전체를 합한 값(1443)은 '600'이 되고, 이를 다수의 메모리 블록(MEMORY BLOCK<0:9>)의 개수인 '10'으로 나눈 몫인 평균값(1444)은 '60'이 된다.
이때, 제1 리스트(1441)에 포함된 값 전체의 평균값과 제1 리스트(1441)에 포함된 각각의 값과의 차이 값을 연산한 결과는 '-40, -18, -18, -20, -20, 60, 58, 58, -40, -20'일 것이다. 하지만, 이와 같은 연산 결과가 제2 리스트(1442)에 그대로 포함되지 않는다.
그 이유는, 제2 리스트(1442)의 존재이유가 웨어 레벨링(wear leveling) 동작을 위한 것이기 때문이다. 즉, 웨어 레벨링 동작과정에서 제2 리스트(1442)에 포함된 값들을 업데이트하는 것이 가장 효율적인 동작이기 때문이다.
따라서, 컨트롤러(130)는, 제2 리스트(1442)에 포함된 각각의 값을 예정된 초기값으로 설정한다. 이후, 컨트롤러(130)는, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택할 때, 타겟 블록으로 선택된 메모리 블록에 대해서만 제2 리스트(1442)의 값을 업데이트한다.
컨트롤러(130)는, 제1 리스트(1441)에 포함된 각각의 값 및 제2 리스트(1442)에 포함된 각각의 값에 따라 메모리 장치(150)에 포함된 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 소스 블록과 타겟 블록을 선택한다(1302). 또한, 컨트롤러(130)는, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 선택된 소스 블록과 타겟 블록을 서로 웨어 레벨링(wear leveling)한다(1303).
구체적으로, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록을 소스 블록으로 선택한다. 예컨대, 도 13a을 참조하면, 제1 리스트(1441)에 포함된 각각의 값은, '100, 78, 78, 80, 80, 0, 2, 2, 100, 80'이고, 그 중 최대값은 첫 번째 순서로 포함된 '100'과 아홉 번째 순서로 포함된 '100'이다. 이때, 제1 리스트(1441)에서 첫 번째 순서로 포함된 값은 제0 내지 제9 메모리 블록(MEMORY BLOCK<0:9>) 중 제0 메모리 블록(MEMORY BLOCK<0>)에 대응하는 값이다. 또한, 제1 리스트(1441)에서 아홉 번째 순서로 포함된 값은 제0 내지 제9 메모리 블록(MEMORY BLOCK<0:9>) 중 제8 메모리 블록(MEMORY BLOCK<8>)에 대응하는 값이다. 따라서, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 값이 최대값인 '100'에 대응하는 제0 메모리 블록(MEMORY BLOCK<0>)과 제8 메모리 블록(MEMORY BLOCK<8>) 중 어느 하나의 블록을 소스 블록으로 선택한다. 참고로, 도 13a에서는 제0 메모리 블록(MEMORY BLOCK<0>)을 소스 블록으로 선택하였는데, 이는 어디까지나 하나의 실시예일 뿐이며, 설계자의 선택에 따라 제8 메모리 블록(MEMORY BLOCK<8>)이 소스 블록으로 선택되는 것도 얼마든지 가능하다.
또한, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록들 중 프리블록 상태인 어느 하나의 블록을 소스 블록으로 선택한다. 이는, 소스 블록과 타겟 블록으로 서로 웨어 레벨링하는 동작(1303)을 타겟 블록으로 선택된 메모리 블록에 저장되어 있던 데이터를 소스 블록으로 옮기는 동작으로 단순화할 수 있기 때문이다. 즉, 소스 블록으로 선택된 메모리 블록이 프리블록 상태에서 소스 블록과 타겟 블록으로 서로 웨어 레벨링하는 동작(1303)은, 타겟 블록으로 선택된 메모리 블록에 저장되어 있던 데이터를 소스 블록에 복사한 뒤 타겟 블록을 삭제하면 되므로, 웨어 레벨링 동작이 단순해질 수 있다.
물론, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록들 중 프리블록 상태가 아닌 어느 하나의 블록을 소스 블록을 선택하는 것도 가능하다. 하지만, 프리블록 상태가 아닌 메모리 블록을 소스 블록으로 선택하여 웨어 레벨링 동작을 수행하는 경우에는, 소스 블록으로 선택된 메모리 블록에 저장된 데이터와 타겟 블록으로 선택된 메모리 블록에 저장된 데이터를 서로 스왑(swap)해줘야 하기 때문에, 웨어 레벨링 동작이 복잡해질 수 있다.
그리고, 컨트롤러(130)는, 제2 리스트(1442)에 포함된 각각의 값 중 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 작은 값에 대응하면서, 동시에 '제1 리스트(1441)에 포함된 각각의 값이 상대적으로 가장 작은 값'에 대응하는 메모리 블록을 타겟 블록으로 선택한다.
이렇게, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택하는 동작은, 두 가지 조건, 즉, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 작은 값을 갖는 제2 리스트(1442)의 값이라는 첫 번째 조건 및 제1 리스트(1441)에 포함된 각각의 값 중 '상대적으로 가장 작은 값'이라는 두 번째 조건을 모두 확인하여야 한다.
따라서, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택하는 동작은, 첫 번째 조건을 만족하는 메모리 블록을 먼저 선택한 뒤 선택된 블록에 대해 두 번째 조건이 만족하는지를 확인하는 첫 번째 동작과, 두 번째 조건을 만족하는 메모리 블록을 먼저 선택한 뒤 선택된 블록에 대해 첫 번째 조건이 만족하는지를 확인하는 두 번째 동작이 있을 수 있다.
다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택하는 첫 번째 동작은 다음과 같은 순서로 이뤄진다.
먼저, 제2 리스트(1442)에 포함된 각각의 값 중 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 작은 값들을 선택한다.
이렇게, 제2 리스트(1442)에서 선택된 값들 각각에 대응하는 제1 리스트(1441)에 포함된 값을 확인하여 상대적으로 가장 작은 값에 대응하는 메모리 블록을 타겟 블록으로서 선택한다.
다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택하는 두 번째 동작은 다음과 같은 순서로 이뤄진다.
먼저, 제1 리스트(1441)에 포함된 각각의 값을 최소값부터 순차적으로 증가시키면서 '대상값'으로 하나씩 선택한다.
이렇게, 선택된 제1 리스트(1441)의 '대상값'에 대응하는 제2 리스트(1442)에 포함된 값이 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 크거나 같은 경우, 선택된 제1 리스트(1441)의 '대상값'은 무시되고, 다음 순서의 '대상값'이 제1 리스트(1441)에서 선택된다.
반대로, 선택된 제1 리스트(1441)의 '대상값'에 대응하는 제2 리스트(1442)에 포함된 값이 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 작은 값인 경우, 선택된 제1 리스트(1441)의 '대상값'에 대응하는 메모리 블록을 타겟 블록으로서 선택한다.
한편, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택하는 동작의 두 가지 조건 중 첫 번째 조건, 즉, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 작은 값을 갖는 제2 리스트(1442)의 값을 찾는 조건이 필요한 이유는, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 어느 하나의 특정 메모리 블록에 대한 이레이즈 카운트 값이 너무 작아서, 연속되는 웨어 레벨링 동작에서 특정 메모리 블록이 계속 타겟 블록으로 선택되는 것을 방지하기 위함이다.
구체적으로, 전술한 바와 같이 제2 리스트(1442)에는 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'이 리스트 형태로 포함된다. 또한, 제2 리스트(1442)에 포함된 각각의 값 중 실제로'제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이값'으로 업데이트되는 경우는, 웨어 레벨링 동작을 위해 타겟 블록으로 선택된 메모리 블록에 대응하는 제2 리스트(1442)의 값인 경우뿐이다. 즉, 웨어 레벨링 동작을 위해 타겟 블록으로 선택된 메모리 블록에 대해서만 '차이값'이 제2 리스트(1442)의 값으로서 업데이트된다. 따라서, 웨어 레벨링 동작을 위해 타겟 블록으로 선택된 적이 없는 메모리 블록에 대응하는 제2 리스트(1442)의 값은 모두 예정된 초기값이 된다.
이와 같은 상태에서, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'에 비교대상이 되는 제2 리스트(1442)의 값이 예정된 초기값을 갖는 경우는, 비교대상이 되는 제2 리스트(1442)의 값에 대응하는 메모리 블록이 이전에 단 한번도 타겟 블록으로 선택된 적이 없다는 것을 의미한다. 따라서, 무조건 전술한 첫 번째 조건을 만족하는 것으로 판단한다.
하지만, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'에 비교대상이 되는 제2 리스트(1442)의 값이 '임의의 값'을 갖는 경우는, 비교대상이 되는 제2 리스트(1442)의 값에 대응하는 메모리 블록이 이전에 타겟 블록으로 선택된 적이 있다는 것을 의미한다.
이때, 비교대상이 되는 제2 리스트(1442)의 값인 '임의의 값'은, 과거에 수행이 완료된 웨어 레벨링 동작에서 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'이다.
여기서, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'은, 시간이 흐를수록 증가하기만 할 뿐, 감소할 수 없는 값이다.
따라서, 과거의 웨어 레벨링 동작 수행이 완료된 후 충분한 시간이 흘렀다면, 제2 리스트(1442)의 값인 '임의의 값'보다 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'이 더 큰 값을 갖는 상태가 될 것이다. 이때, 과거의 웨어 레벨링 동작 수행이 완료된 후 충분한 시간이 흘렀다는 것은, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'이 어느 정도 증가할 정도의 시간이 흘렀다는 것을 의미한다.
반대로, 과거의 웨어 레벨링 동작 수행이 완료된 후 충분한 시간이 흐르지 않았다면, 제2 리스트(1442)의 값인 '임의의 값'보다 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'이 더 작거나 같은 값을 갖는 상태가 될 것이다. 이때, 과거의 웨어 레벨링 동작 수행이 완료된 후 충분한 시간이 흐르지 않았다는 것은, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'이 증가하지 못하거나 아주 조금만 증가하는 정도의 시간만 흘렀다는 것을 의미한다.
이렇게, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택할 때, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 작은 값을 갖는 제2 리스트(1442)의 값에 대응하는 메모리 블록만 타겟 블록으로 선택할 수 있다는 첫 번째 조건을 적용하게 되면, 연속되는 웨어 레벨링 동작에서 특정 메모리 블록이 계속 타겟 블록으로 선택되는 것을 방지하는 것이 가능하다.
도 13a 내지 도 13c는 도 12에 도시된 본 발명의 실시예에 따른 메모리 시스템에서 수행되는 웨어 레벨링 동작의 일 예를 설명하기 위해 도시한 도면이다.
도 13a를 참조하면, 도 12에 도시된 본 발명의 실시예에 따른 메모리 시스템(110)의 구성요소 중 컨트롤러(130)가 메모리 장치(150)에 포함된 다수의 메모리 블록(MEMORY BLOCK<0:9>)에 대한 제1 리스트(1441)와 제2 리스트(1442)를 생성한 뒤, 첫 번째 웨어 레벨링 동작을 수행하기 이전 상태인 것을 알 수 있다.
구체적으로, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제0 메모리 블록(MEMORY BLOCK<0>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'100'을 갖는다. 또한, 제0 메모리 블록(MEMORY BLOCK<0>)은, 웨어 레벨링 동작시 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 예정된 초기값(INIT)을 갖는다. 또한, 제0 메모리 블록(MEMORY BLOCK<0>)은 어떠한 데이터도 저장되어 있지 않은 프리블록(FREE) 상태이다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제1 메모리 블록(MEMORY BLOCK<1>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'78'을 갖는다. 또한, 제1 메모리 블록(MEMORY BLOCK<1>)은, 웨어 레벨링 동작시 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 예정된 초기값(INIT)을 갖는다. 또한, 제1 메모리 블록(MEMORY BLOCK<1>)에는 노말 데이터(NORMAL DATA)가 저장된 상태이다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제2 메모리 블록(MEMORY BLOCK<2>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'78'을 갖는다. 또한, 제2 메모리 블록(MEMORY BLOCK<2>)은, 웨어 레벨링 동작시 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 예정된 초기값(INIT)을 갖는다. 또한, 제2 메모리 블록(MEMORY BLOCK<2>)에는 노말 데이터(NORMAL DATA)가 저장된 상태이다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제3 메모리 블록(MEMORY BLOCK<3>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'80'을 갖는다. 또한, 제3 메모리 블록(MEMORY BLOCK<3>)은, 웨어 레벨링 동작시 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 예정된 초기값(INIT)을 갖는다. 또한, 제3 메모리 블록(MEMORY BLOCK<3>)에는 노말 데이터(NORMAL DATA)가 저장된 상태이다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제4 메모리 블록(MEMORY BLOCK<4>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'80'을 갖는다. 또한, 제4 메모리 블록(MEMORY BLOCK<4>)은, 웨어 레벨링 동작시 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 예정된 초기값(INIT)을 갖는다. 또한, 제4 메모리 블록(MEMORY BLOCK<4>)에는 노말 데이터(NORMAL DATA)가 저장된 상태이다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제5 메모리 블록(MEMORY BLOCK<3>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'0'을 갖는다. 또한, 제5 메모리 블록(MEMORY BLOCK<5>)은, 웨어 레벨링 동작시 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 예정된 초기값(INIT)을 갖는다. 또한, 제5 메모리 블록(MEMORY BLOCK<5>)에는 콜드 데이터(COLD DATA)가 저장된 상태이다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제6 메모리 블록(MEMORY BLOCK<6>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'2'를 갖는다. 또한, 제6 메모리 블록(MEMORY BLOCK<6>)은, 웨어 레벨링 동작시 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 예정된 초기값(INIT)을 갖는다. 또한, 제6 메모리 블록(MEMORY BLOCK<6>)에는 콜드 데이터(COLD DATA)가 저장된 상태이다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제7 메모리 블록(MEMORY BLOCK<7>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'2'를 갖는다. 또한, 제7 메모리 블록(MEMORY BLOCK<7>)은, 웨어 레벨링 동작시 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 예정된 초기값(INIT)을 갖는다. 또한, 제7 메모리 블록(MEMORY BLOCK<7>)에는 콜드 데이터(COLD DATA)가 저장된 상태이다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제8 메모리 블록(MEMORY BLOCK<8>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'100'을 갖는다. 또한, 제8 메모리 블록(MEMORY BLOCK<8>)은, 웨어 레벨링 동작시 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 예정된 초기값(INIT)을 갖는다. 또한, 제8 메모리 블록(MEMORY BLOCK<8>)은 어떠한 데이터도 저장되어 있지 않은 프리블록(FREE) 상태이다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제9 메모리 블록(MEMORY BLOCK<9>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'80'을 갖는다. 또한, 제9 메모리 블록(MEMORY BLOCK<9>)은, 웨어 레벨링 동작시 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 예정된 초기값(INIT)을 갖는다. 또한, 제9 메모리 블록(MEMORY BLOCK<9>)에는 노말 데이터(NORMAL DATA)가 저장된 상태이다.
이와 같은 상태에서, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록을 소스 블록으로 선택한다. 예컨대, 제1 리스트(1441)에 포함된 각각의 값은, '100, 78, 78, 80, 80, 0, 2, 2, 100, 80'이고, 그 중 최대값은 첫 번째 순서로 포함된 '100'과 아홉 번째 순서로 포함된 '100'이다. 이때, 제1 리스트(1441)에서 첫 번째 순서로 포함된 값은 제0 내지 제9 메모리 블록(MEMORY BLOCK<0:9>) 중 제0 메모리 블록(MEMORY BLOCK<0>)에 대응하는 값이다. 또한, 제1 리스트(1441)에서 아홉 번째 순서로 포함된 값은 제0 내지 제9 메모리 블록(MEMORY BLOCK<0:9>) 중 제8 메모리 블록(MEMORY BLOCK<8>)에 대응하는 값이다. 따라서, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 값이 최대값인 '100'에 대응하는 제0 메모리 블록(MEMORY BLOCK<0>)과 제8 메모리 블록(MEMORY BLOCK<8>) 중 어느 하나의 블록을 소스 블록으로 선택한다. 도 13a에서는, 제0 메모리 블록(MEMORY BLOCK<0>)을 소스 블록으로 선택하였는데, 이는 어디까지나 하나의 실시예일 뿐이며, 설계자의 선택에 따라 제8 메모리 블록(MEMORY BLOCK<8>)이 소스 블록으로 선택되는 것도 얼마든지 가능하다.
그리고, 컨트롤러(130)는, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 작은 값을 갖는 제2 리스트(1442)의 값이라는 첫 번째 조건 및 제1 리스트(1441)에 포함된 각각의 값 중 '상대적으로 가장 작은 값'이라는 두 번째 조건이 모두 일치하는 메모리 블록을 타겟 블록으로 선택한다.
이때, 컨트롤러(130)가 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 첫 번째 조건에 일치하는 메모리 블록을 선택한 뒤, 두 번째 조건에 일치하는 메모리 블록을 선택하는 첫 번째 동작에 따라 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택하는 경우 다음과 같이 수행된다.
먼저, 제2 리스트(1442)에 포함된 각각의 값 중 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 작은 값들을 선택한다.
이때, 제2 리스트(1442)에 포함된 각각의 값을 살펴보면, 포함된 모든 값이 모두 예정된 초기값(INIT)이다. 즉, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 각각에 대한 제2 리스트(1442)의 값이 모두 예정된 초기값(INIT)이다. 즉, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 모두가 단 한 번도 웨어 레벨링 동작에서 타겟 블록으로 선택된 적이 없다.
따라서, 타겟 블록을 선택하기 위한 다수의 메모리 블록(MEMORY BLOCK<0:9>) 각각에 대한 첫 번째 조건의 확인 동작은 무조건 만족하는 상태가 될 수 있다. 즉, 첫 번째 조건에 따라 특정한 메모리 블록이 선택되지 않는다.
이어서, 제2 리스트(1442)에서 선택된 값들 각각에 대응하는 제1 리스트(1441)에 포함된 값을 확인하여 상대적으로 가장 작은 값에 대응하는 메모리 블록을 타겟 블록으로서 선택한다.
이때, 전술한 것처럼 다수의 메모리 블록(MEMORY BLOCK<0:9>) 모두가 첫 번째 조건을 만족하는 상태이므로, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 모두에 대해 두 번째 조건을 확인하게 된다.
구체적으로, 제1 리스트(1441)에 포함된 각각의 값은, '100, 78, 78, 80, 80, 0, 2, 2, 100, 80'이고, 그 중 상대적으로 가장 작은 값, 즉, 최소값은 여섯 번째 순서로 포함된 '0'이다. 이때, 제1 리스트(1441)에서 여섯 번째 순서로 포함된 값은 제0 내지 제9 메모리 블록(MEMORY BLOCK<0:9>) 중 제5 메모리 블록(MEMORY BLOCK<5>)에 대응하는 값이다. 따라서, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 값이 최소값인 '0'에 대응하는 제5 메모리 블록(MEMORY BLOCK<5>)을 타겟 블록으로 선택한다.
그리고, 컨트롤러(130)가 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 두 번째 조건에 일치하는 메모리 블록을 선택한 뒤, 첫 번째 조건에 일치하는 메모리 블록을 선택하는 두 번째 동작에 따라 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택하는 경우 다음과 같이 수행된다.
먼저, 제1 리스트(1441)에 포함된 각각의 값을 최소값부터 순차적으로 증가시키면서 '대상값'으로 하나씩 선택한다.
이렇게, 선택된 제1 리스트(1441)의 '대상값'에 대응하는 제2 리스트(1442)에 포함된 값이 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 크거나 같은 경우, 선택된 제1 리스트(1441)의 '대상값'은 무시되고, 다음 순서의 '대상값'이 제1 리스트(1441)에서 선택된다.
반대로, 선택된 제1 리스트(1441)의 '대상값'에 대응하는 제2 리스트(1442)에 포함된 값이 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 작은 값인 경우, 선택된 제1 리스트(1441)의 '대상값'에 대응하는 메모리 블록을 타겟 블록으로서 선택한다.
구체적으로, 제1 리스트(1441)에 포함된 각각의 값은, '100, 78, 78, 80, 80, 0, 2, 2, 100, 80'이고, 그 중 상대적으로 가장 작은 값, 즉, 최소값은 여섯 번째 순서로 포함된 '0'이다. 때문에, 제2 리스트(1442)에 포함된 각각의 값 중 여섯 번째 순서로 포함된 값을 확인해 보면, 예정된 초기값(INIT)이므로 첫 번째 조건을 만족한다. 따라서, 제1 리스트(1441) 및 제2 리스트(1442) 각각에서 여섯 번째로 포함된 값에 대응하는 메모리 블록, 즉, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제5 메모리 블록(MEMORY BLOCK<5>)이 타겟 블록으로 선택된다.
한편, 제1 리스트(1441)에 '100, 78, 78, 80, 80, 0, 2, 2, 100, 80'이 포함되어 있다. 따라서, 제1 리스트(1441)에 포함된 값 전체를 합한 값(1443)은 '600'이 되고, 이를 다수의 메모리 블록(MEMORY BLOCK<0:9>)의 개수인 '10'으로 나눈 몫인 평균값(1444)은 '60'이 된다.
도 13b를 참조하면, 전술한 도 13a의 상태에서 제1 실시예에 따른 첫 번째 웨어 레벨링 동작이 수행되면서 제1 리스트(1441)와 제2 리스트(1442)가 어떻게 변화되었는지를 알 수 있다.
구체적으로, 도 13a에서 소스 블록으로 선택되었던 제0 메모리 블록(MEMORY BLOCK<0>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'100'을 갖는다. 즉, 첫 번째 웨어 레벨링 동작이 진행되면서 기존에 제5 메모리 블록(MEMORY BLOCK<5>)에 저장되어 있던 데이터가 제0 메모리 블록(MEMORY BLOCK<0>)으로 복사되었을 뿐이므로, 제0 메모리 블록(MEMORY BLOCK<0>)에 대해 제1 리스트(1441)에 포함되는 이레이즈 카운트 값은 변화가 없다.
또한, 제0 메모리 블록(MEMORY BLOCK<0>)은, 첫 번째 웨어 레벨링 동작에서 소스 블록으로 선택되었을 뿐 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 도 13a에서와 마찬가지로 예정된 초기값(INIT)을 갖는다.
또한, 제0 메모리 블록(MEMORY BLOCK<0>)에는 콜드 데이터(COLD DATA)가 저장된 상태이다. 즉, 첫 번째 웨어 레벨링 동작이 수행되면서, 기존에 제5 메모리 블록(MEMORY BLOCK<5>)에 저장되어 있던 콜드 데이터(COLD DATA)가 제0 메모리 블록(MEMORY BLOCK<0>)으로 복사되었기 때문에, 제0 메모리 블록(MEMORY BLOCK<0>)에는 콜드 데이터(COLD DATA)가 저장된 상태가 된다.
그리고, 제5 메모리 블록(MEMORY BLOCK<5>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'1'을 갖는다. 즉, 첫 번째 웨어 레벨링 동작이 수행되면서 기존에 내부에 저장되어 있던 데이터를 삭제하게 되므로, 제5 메모리 블록(MEMORY BLOCK<5>)에 대해 제1 리스트(1441)에 포함되는 이레이즈 카운트 값은 첫 번째 웨어 레벨링 동작이 수행되기 전인 도 13a에서 '0'이고 첫 번째 웨어 레벨링 동작이 수행된 후인 도 13b에서는 '1'이 된다.
또한, 제5 메모리 블록(MEMORY BLOCK<5>)은, 첫 번째 웨어 레벨링 동작에서 타겟 블록으로 선택된 블록이다. 따라서, 제2 리스트(1442)에 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'이 포함된다.
이때, 도 13b에 도시된 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제2 리스트(1442)의 값은, 도 13a와 같은 상태, 즉, 제0 메모리 블록(MEMORY BLOCK<0>)을 소스 블록으로 선택하고, 제5 메모리 블록(MEMORY BLOCK<5>)을 타겟 블록으로 선택한 후, 첫 번째 웨어 레벨링 동작을 수행하기 전에 결정된 값이다.
즉, 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제1 리스트(1441)에 포함되는 이레이즈 카운트 값이 '0'인 시점에서, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과의 '차이값'이 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제2 리스트(1442)의 값으로 포함된다. 이때, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'은 '60'이므로, 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제2 리스트(1442)의 값은 '60'이 된다.
그리고, 제5 메모리 블록(MEMORY BLOCK<5>)에는 아무런 데이터도 저장되지 않은 프리블록(FREE) 상태이다. 즉, 첫 번째 웨어 레벨링 동작이 수행되면서, 기존에 제5 메모리 블록(MEMORY BLOCK<5>)에 저장되어 있던 콜드 데이터(COLD DATA)가 제0 메모리 블록(MEMORY BLOCK<0>)으로 복사되고, 제5 메모리 블록(MEMORY BLOCK<5>)은 삭제되었기 때문에, 제5 메모리 블록(MEMORY BLOCK<5>)에는 아무런 데이터도 저장되지 않은 프리블록(FREE) 상태가 된다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 소스 블록과 타겟 블록으로 선택되지 않은 블록, 즉, 제1 내지 제4 메모리 블록(MEMORY BLOCK<1:4>)과 제6 내지 제9 메모리 블록(MEMORY BLOCK<6:9>)은 도 13a에서 설명했던 상태와 완전히 동일하므로 설명하지 않도록 하겠다.
도 13c를 참조하면, 전술한 도 13a의 상태에서 제2 실시예에 따른 첫 번째 웨어 레벨링 동작이 수행되면서 제1 리스트(1441)와 제2 리스트(1442)가 어떻게 변화되었는지를 알 수 있다.
구체적으로, 도 13a에서 소스 블록으로 선택되었던 제0 메모리 블록(MEMORY BLOCK<0>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'100'을 갖는다. 즉, 첫 번째 웨어 레벨링 동작이 진행되면서 기존에 제5 메모리 블록(MEMORY BLOCK<5>)에 저장되어 있던 데이터가 제0 메모리 블록(MEMORY BLOCK<0>)으로 복사되었을 뿐이므로, 제0 메모리 블록(MEMORY BLOCK<0>)에 대해 제1 리스트(1441)에 포함되는 이레이즈 카운트 값은 변화가 없다.
또한, 제0 메모리 블록(MEMORY BLOCK<0>)은, 첫 번째 웨어 레벨링 동작에서 소스 블록으로 선택되었을 뿐 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 도 13a에서와 마찬가지로 예정된 초기값(INIT)을 갖는다.
또한, 제0 메모리 블록(MEMORY BLOCK<0>)에는 콜드 데이터(COLD DATA)가 저장된 상태이다. 즉, 첫 번째 웨어 레벨링 동작이 수행되면서, 기존에 제5 메모리 블록(MEMORY BLOCK<5>)에 저장되어 있던 콜드 데이터(COLD DATA)가 제0 메모리 블록(MEMORY BLOCK<0>)으로 복사되었기 때문에, 제0 메모리 블록(MEMORY BLOCK<0>)에는 콜드 데이터(COLD DATA)가 저장된 상태가 된다.
그리고, 제5 메모리 블록(MEMORY BLOCK<5>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'1'을 갖는다. 즉, 첫 번째 웨어 레벨링 동작이 수행되면서 기존에 내부에 저장되어 있던 데이터를 삭제하게 되므로, 제5 메모리 블록(MEMORY BLOCK<5>)에 대해 제1 리스트(1441)에 포함되는 이레이즈 카운트 값은 첫 번째 웨어 레벨링 동작이 수행되기 전인 도 13a에서 '0'이고 첫 번째 웨어 레벨링 동작이 수행된 후인 도 13c에서는 '1'이 된다.
또한, 제5 메모리 블록(MEMORY BLOCK<5>)은, 첫 번째 웨어 레벨링 동작에서 타겟 블록으로 선택된 블록이다. 따라서, 제2 리스트(1442)에 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'이 포함된다.
이때, 도 13c에 도시된 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제2 리스트(1442)의 값은, 첫 번째 웨어 레벨링 동작이 수행된 후 결정된 값이다.
즉, 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제1 리스트(1441)에 포함되는 이레이즈 카운트 값이 '1'인 시점에서, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과의 '차이값'이 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제2 리스트(1442)의 값으로 포함된다. 이때, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'은 '60'이므로, 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제2 리스트(1442)의 값은 '59'가 된다.
그리고, 제5 메모리 블록(MEMORY BLOCK<5>)에는 아무런 데이터도 저장되지 않은 프리블록(FREE) 상태이다. 즉, 첫 번째 웨어 레벨링 동작이 수행되면서, 기존에 제5 메모리 블록(MEMORY BLOCK<5>)에 저장되어 있던 콜드 데이터(COLD DATA)가 제0 메모리 블록(MEMORY BLOCK<0>)으로 복사되고, 제5 메모리 블록(MEMORY BLOCK<5>)은 삭제되었기 때문에, 제5 메모리 블록(MEMORY BLOCK<5>)에는 아무런 데이터도 저장되지 않은 프리블록(FREE) 상태가 된다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 소스 블록과 타겟 블록으로 선택되지 않은 블록, 즉, 제1 내지 제4 메모리 블록(MEMORY BLOCK<1:4>)과 제6 내지 제9 메모리 블록(MEMORY BLOCK<6:9>)은 도 13a에서 설명했던 상태와 완전히 동일하므로 설명하지 않도록 하겠다.
도 14a 내지 도 14c는 도 12에 도시된 본 발명의 실시예에 따른 메모리 시스템에서 수행되는 웨어 레벨링 동작의 다른 예를 설명하기 위해 도시한 도면이다.
도 14a를 참조하면, 도 13a 및 도 13b에서 설명한 첫 번째 웨어 레벨링 동작이 수행된 이후, 두 번째 웨어 레벨링 동작을 수행하기 이전 상태인 것을 알 수 있다.
다수의 메모리 블록(MEMORY BLOCK<0:9>) 각각의 상태는 도 13a 및 도 13b에서 설명하였으므로, 여기에서는 더 자세히 설명하지 않겠다. 다만, 도 14a에서는 첫 번째 웨어 레벨링 동작이 수행된 후 곧 이어서 두 번째 웨어 레벨링 동작이 수행될 때, 컨트롤러(130)가 어떠한 기준으로 소스 블록 및 타겟 블록을 선택하는지 대해서 설명하도록 하겠다.
구체적으로, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록을 소스 블록으로 선택한다. 예컨대, 제1 리스트(1441)에 포함된 각각의 값은, '100, 78, 78, 80, 80, 1, 2, 2, 100, 80'이고, 그 중 최대값은 첫 번째 순서로 포함된 '100'과 아홉 번째 순서로 포함된 '100'이다. 이때, 제1 리스트(1441)에서 첫 번째 순서로 포함된 값은 제0 내지 제9 메모리 블록(MEMORY BLOCK<0:9>) 중 제0 메모리 블록(MEMORY BLOCK<0>)에 대응하는 값이다. 또한, 제1 리스트(1441)에서 아홉 번째 순서로 포함된 값은 제0 내지 제9 메모리 블록(MEMORY BLOCK<0:9>) 중 제8 메모리 블록(MEMORY BLOCK<8>)에 대응하는 값이다. 따라서, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 값이 최대값인 '100'에 대응하는 제0 메모리 블록(MEMORY BLOCK<0>)과 제8 메모리 블록(MEMORY BLOCK<8>) 중 어느 하나의 블록을 소스 블록으로 선택한다.
이때, 도 14a에서는 우선적으로 제8 메모리 블록(MEMORY BLOCK<8>)을 소스 블록으로 선택한다. 그 이유는, 제0 메모리 블록(MEMORY BLOCK<0>)이 이전에 수행된 첫 번째 웨어 레벨링 동작에서 소스 블록으로 선택되면서, 내부에 콜드 데이터(COLD DATA)를 저장하고 있는 상태인 반면, 제8 메모리 블록(MEMORY BLOCK<8>)은 프리블록(FREE) 상태를 유지하고 있기 때문이다.
즉, 두 번째 웨어 레벨링 동작에서 제0 메모리 블록(MEMORY BLOCK<0>)이 소스 블록으로 선택될 경우, 제0 메모리 블록(MEMORY BLOCK<0>)에 저장된 콜드 데이터(COLD DATA)와 타겟 블록으로 선택될 메모리 블록에 저장된 데이터를 스왑(swap)해주는 복잡한 방식을 통해 두 번째 웨어 레벨링 동작이 수행된다.
반면, 두 번째 웨어 레벨링 동작에서 제8 메모리 블록(MEMORY BLOCK<8>)이 소스 블록으로 선택될 경우, 타겟 블록으로 선택될 메모리 블록에 저장된 데이터를 제8 메모리 블록(MEMORY BLOCK<8>)으로 복사한 뒤 타겟 블록을 삭제하는 단순한 방식을 통해 두 번째 웨어 레벨링 동작이 수행된다.
따라서, 도 14a에서는 제0 메모리 블록(MEMORY BLOCK<0>)과 제8 메모리 블록(MEMORY BLOCK<8>)이 각각 동일한 제1 리스트(1441)의 값을 가짐에도 불구하고, 우선적으로 제8 메모리 블록(MEMORY BLOCK<8>)을 소스 블록으로 선택한다.
참고로, 전술한 설명에서는 제0 메모리 블록(MEMORY BLOCK<0>) 대신 제8 메모리 블록(MEMORY BLOCK<8>)이 소스 블록으로 선택되는 이유를, 내부에 데이터가 저장되어 있는지의 유무로서 판단하는 동작만 설명되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이다. 즉, 설계자의 선택에 따라 다른 방식, 예컨대, 소스 블록으로 선택된 메모리 블록의 리스트를 별도로 관리하는 것 등의 방식으로 소스 블록을 선택하도 얼마든지 가능하다.
그리고, 컨트롤러(130)는, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 작은 값을 갖는 제2 리스트(1442)의 값이라는 첫 번째 조건 및 제1 리스트(1441)에 포함된 각각의 값 중 '상대적으로 가장 작은 값'이라는 두 번째 조건이 모두 일치하는 메모리 블록을 타겟 블록으로 선택한다.
이때, 컨트롤러(130)가 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 첫 번째 조건에 일치하는 메모리 블록을 선택한 뒤, 두 번째 조건에 일치하는 메모리 블록을 선택하는 첫 번째 동작에 따라 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택하는 경우 다음과 같이 수행된다.
먼저, 제2 리스트(1442)에 포함된 각각의 값 중 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 작은 값들을 선택한다.
이때, 제2 리스트(1442)에 포함된 각각의 값을 살펴보면, 여섯 번째 순서로 포함된 값만 '60'이라는 값이 포함되고, 나머지 첫 번째부터 다섯 번째 순서 및 일곱 번째부터 열 번째까지 순서에는 예정된 초기값(INIT)이 포함된다. 즉, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제2 리스트(1442)의 값으로써 '60'이라는 값이 포함되어 있고, 나머지 제0 내지 제4 메모리 블록(MEMORY BLOCK<0:4>) 및 제6 내지 제9 메모리 블록(MEMORY BLOCK<6:9>)에 대한 제2 리스트(1442)의 값이 모두 예정된 초기값(INIT)이다.
이는, 첫 번째 웨어 레벨링 동작에서 제5 메모리 블록(MEMORY BLOCK<5>)이 타겟 블록으로 선택된 바 있기 때문이며, 도 13a에서 설명하였듯이 나머지 제0 내지 제4 메모리 블록(MEMORY BLOCK<0:4>) 및 제6 내지 제9 메모리 블록(MEMORY BLOCK<6:9>)은 모두가 단 한 번도 웨어 레벨링 동작에서 타겟 블록으로 선택된 적이 없다.
따라서, 제0 내지 제4 메모리 블록(MEMORY BLOCK<0:4>) 및 제6 내지 제9 메모리 블록(MEMORY BLOCK<6:9>)은 각각에 대한 첫 번째 조건의 확인 동작은 무조건 만족하는 상태가 될 수 있다. 하지만, 제5 메모리 블록(MEMORY BLOCK<5>)은 첫 번째 조건에 만족하는지 확인하여야 한다.
구체적으로, 제5 메모리 블록(MEMORY BLOCK<5>)에 대응하는 제2 리스트(1442)의 값은 '60'이다. 이는, 전술한 도 13b에서 설명한 바와 같이 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제1 리스트(1441)에 포함되는 이레이즈 카운트 값이 '0'인 시점에서, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'이 '60'이므로, 그 '차이값'인 '60'이 저장된 결과이다.
이와 같은 상태에서 첫 번째 조건에 만족하는지를 확인하기 위해, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'을 살펴보면, 제1 리스트(1441)에 '100, 78, 78, 80, 80, 1, 2, 2, 100, 80'이 포함되어 있다. 따라서, 제1 리스트(1441)에 포함된 값 전체를 합한 값(1443)은 '601'이 되고, 이를 다수의 메모리 블록(MEMORY BLOCK<0:9>)의 개수인 '10'으로 나눈 몫은 '60'이고 나머지는 '1'이다. 즉, 제1 리스트(1441)에 포함된 값 전체의 평균값(1444)은 '60'이 된다.
따라서, 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제1 리스트(1441)의 값인 '1'과 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'인 '60'과의 '차이값'은 '59'가 된다.
이렇게 결정된 '59'라는 '차이값'은, 제5 메모리 블록(MEMORY BLOCK<5>)에 대응하는 제2 리스트(1442)의 값인 '60'보다 작은 값이다. 이때, 첫 번째 조건을 만족시키려면, '차이값'이 제5 메모리 블록(MEMORY BLOCK<5>)에 대응하는 제2 리스트(1442)의 값인 '60'보다 큰 값이 나와야 한다. 즉, 첫 번째 조건을 만족시키지 못한다.
따라서, 제5 메모리 블록(MEMORY BLOCK<5>)은, 두 번째 웨어 레벨링 동작에서 타겟 블록으로 선택될 수 없다.
때문에, 첫 번째 조건을 만족하는 것으로 확인된 제0 내지 제4 메모리 블록(MEMORY BLOCK<0:4>) 및 제6 내지 제9 메모리 블록(MEMORY BLOCK<6:9>)에 대해서만 두 번째 조건을 확인하게 된다.
구체적으로, 제1 리스트(1441)에 포함된 각각의 값은, '100, 78, 78, 80, 80, 1, 2, 2, 100, 80'이고, 그 중 제5 메모리 블록(MEMORY BLOCK<5>)에 대응하는 여섯 번째 값인 '1'을 제외할 경우, 상대적으로 가장 작은 값은, 일곱 번째 순서로 포함된 '2'와 여덟 번째 순서로 포함된 '2'이다. 이때, 제1 리스트(1441)에서 일곱 번째 순서로 포함된 값은 제0 내지 제9 메모리 블록(MEMORY BLOCK<0:9>) 중 제6 메모리 블록(MEMORY BLOCK<6>)에 대응하는 값이다. 또한, 제1 리스트(1441)에서 여덟 번째 순서로 포함된 값은 제0 내지 제9 메모리 블록(MEMORY BLOCK<0:9>) 중 제7 메모리 블록(MEMORY BLOCK<7>)에 대응하는 값이다. 따라서, 컨트롤러(130)는, 제1 리스트(1441)에 포함된 값 중 여섯 번째 값을 제외한 나머지 값에서 상대적으로 가장 작은 값인 '2'에 대응하는 제6 메모리 블록(MEMORY BLOCK<6>)과 제7 메모리 블록(MEMORY BLOCK<7>) 중 어느 하나의 블록을 타겟 블록으로 선택한다. 도 14a에서는, 제6 메모리 블록(MEMORY BLOCK<6>)을 타겟 블록으로 선택하였는데, 이는 어디까지나 하나의 실시예일 뿐이며, 설계자의 선택에 따라 제7 메모리 블록(MEMORY BLOCK<7>)이 타겟 블록으로 선택되는 것도 얼마든지 가능하다.
그리고, 컨트롤러(130)가 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 두 번째 조건에 일치하는 메모리 블록을 선택한 뒤, 첫 번째 조건에 일치하는 메모리 블록을 선택하는 두 번째 동작에 따라 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택하는 경우 다음과 같이 수행된다.
먼저, 제1 리스트(1441)에 포함된 각각의 값을 최소값부터 순차적으로 증가시키면서 '대상값'으로 하나씩 선택한다.
이렇게, 선택된 제1 리스트(1441)의 '대상값'에 대응하는 제2 리스트(1442)에 포함된 값이 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 크거나 같은 경우, 선택된 제1 리스트(1441)의 '대상값'은 무시되고, 다음 순서의 '대상값'이 제1 리스트(1441)에서 선택된다.
반대로, 선택된 제1 리스트(1441)의 '대상값'에 대응하는 제2 리스트(1442)에 포함된 값이 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'보다 작은 값인 경우, 선택된 제1 리스트(1441)의 '대상값'에 대응하는 메모리 블록을 타겟 블록으로서 선택한다.
구체적으로, 제1 리스트(1441)에 포함된 각각의 값은, '100, 78, 78, 80, 80, 1, 2, 2, 100, 80'이고, 그 중 상대적으로 가장 작은 값, 즉, 최소값은 여섯 번째 순서로 포함된 '1'이다. 때문에, 제2 리스트(1442)에 포함된 각각의 값 중 여섯 번째 순서로 포함된 값을 확인해 보면, '60'이므로 첫 번째 조건의 만족여부를 확인하여야 한다.
이때, 전술한 첫 번째 동작에 따라 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택하는 경우에서 설명하였듯이 제2 리스트(1442)에 포함된 각각의 값 중 여섯 번째 순서로 포함된 '60'이라는 값은 첫 번째 조건을 만족시킬 수 없다.
따라서, 제1 리스트(1441)에 포함된 각각의 값 중 이전에 최소값으로서 선택되었던 '1'을 제외한 나머지 값 중 상대적으로 가장 작은 값을 다시 확인하면, 일곱 번째 순서로 포함된 '2'와 여덟 번째 순서로 포함된 '2' 중 어느 하나의 값을 선택할 수 있다.
도 14a에서는 제1 리스트(1441)에 일곱 번째 순서로 포함된 '2'를 먼저 선택하고, 여덟 번째 순서로 포함된 '2'를 나중에 선택하는 것을 가정할 수 있다. 따라서, 제2 리스트(1442)에 포함된 각각의 값 중 일곱 번째 순서로 포함된 값을 먼저 확인해 보면, 예정된 초기값(INIT)이므로 첫 번째 조건을 만족한다. 때문에, 제2 리스트(1442)에 포함된 각각의 값 중 여덟 번째 순서로 포함된 값은 확인하지 않고, 그대로 제1 리스트(1441) 및 제2 리스트(1442) 각각에서 일곱 번째로 포함된 값에 대응하는 메모리 블록, 즉, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 제6 메모리 블록(MEMORY BLOCK<6>)이 타겟 블록으로 선택된다.
도 14b를 참조하면, 전술한 도 14a의 상태에서 제1 실시예에 따른 두 번째 웨어 레벨링 동작이 수행되면서 제1 리스트(1441)와 제2 리스트(1442)가 어떻게 변화되었는지를 알 수 있다.
구체적으로, 도 14a에서 소스 블록으로 선택되었던 제8 메모리 블록(MEMORY BLOCK<8>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'100'을 갖는다. 즉, 두 번째 웨어 레벨링 동작이 진행되면서 기존에 제6 메모리 블록(MEMORY BLOCK<6>)에 저장되어 있던 데이터가 제8 메모리 블록(MEMORY BLOCK<8>)으로 복사되었을 뿐이므로, 제8 메모리 블록(MEMORY BLOCK<8>)에 대해 제1 리스트(1441)에 포함되는 이레이즈 카운트 값은 변화가 없다.
또한, 제8 메모리 블록(MEMORY BLOCK<8>)은, 두 번째 웨어 레벨링 동작에서 소스 블록으로 선택되었을 뿐 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 도 14a에서와 마찬가지로 예정된 초기값(INIT)을 갖는다.
또한, 제8 메모리 블록(MEMORY BLOCK<8>)에는 콜드 데이터(COLD DATA)가 저장된 상태이다. 즉, 두 번째 웨어 레벨링 동작이 수행되면서, 기존에 제6 메모리 블록(MEMORY BLOCK<6>)에 저장되어 있던 콜드 데이터(COLD DATA)가 제8 메모리 블록(MEMORY BLOCK<8>)으로 복사되었기 때문에, 제8 메모리 블록(MEMORY BLOCK<8>)에는 콜드 데이터(COLD DATA)가 저장된 상태가 된다.
그리고, 제6 메모리 블록(MEMORY BLOCK<6>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'3'을 갖는다. 즉, 두 번째 웨어 레벨링 동작이 수행되면서 기존에 내부에 저장되어 있던 데이터를 삭제하게 되므로, 제6 메모리 블록(MEMORY BLOCK<6>)에 대해 제1 리스트(1441)에 포함되는 이레이즈 카운트 값은 두 번째 웨어 레벨링 동작이 수행되기 전인 도 14a에서 '2'이고 두 번째 웨어 레벨링 동작이 수행된 후인 도 14b에서는 '3'이 된다.
또한, 제6 메모리 블록(MEMORY BLOCK<6>)은, 두 번째 웨어 레벨링 동작에서 타겟 블록으로 선택된 블록이다. 따라서, 제2 리스트(1442)에 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'이 포함된다.
이때, 도 14b에 도시된 제6 메모리 블록(MEMORY BLOCK<6>)에 대한 제2 리스트(1442)의 값은, 도 14a와 같은 상태, 즉, 제8 메모리 블록(MEMORY BLOCK<8>)을 소스 블록으로 선택하고, 제6 메모리 블록(MEMORY BLOCK<6>)을 타겟 블록으로 선택한 후, 첫 번째 웨어 레벨링 동작을 수행하기 전에 결정된 값이다.
즉, 제6 메모리 블록(MEMORY BLOCK<6>)에 대한 제1 리스트(1441)에 포함되는 이레이즈 카운트 값이 '2'인 시점에서, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과의 '차이값'이 제6 메모리 블록(MEMORY BLOCK<6>)에 대한 제2 리스트(1442)의 값으로 포함된다. 이때, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'은 '60'이므로, 제6 메모리 블록(MEMORY BLOCK<6>)에 대한 제2 리스트(1442)의 값은 '58'이 된다.
그리고, 제6 메모리 블록(MEMORY BLOCK<6>)에는 아무런 데이터도 저장되지 않은 프리블록(FREE) 상태이다. 즉, 두 번째 웨어 레벨링 동작이 수행되면서, 기존에 제6 메모리 블록(MEMORY BLOCK<6>)에 저장되어 있던 콜드 데이터(COLD DATA)가 제8 메모리 블록(MEMORY BLOCK<8>)으로 복사되고, 제6 메모리 블록(MEMORY BLOCK<6>)은 삭제되었기 때문에, 제6 메모리 블록(MEMORY BLOCK<6>)에는 아무런 데이터도 저장되지 않은 프리블록(FREE) 상태가 된다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 소스 블록과 타겟 블록으로 선택되지 않은 블록, 즉, 제0 내지 제5 메모리 블록(MEMORY BLOCK<0:5>)과 제7 및 제9 메모리 블록(MEMORY BLOCK<7, 9>)은 도 14a에서 설명했던 상태와 완전히 동일하므로 설명하지 않도록 하겠다.
도 14c를 참조하면, 전술한 도 13c의 상태를 기준으로 도 14a에서 설명한 조건에 따라 소스 블록 및 타겟 블록이 선택된 후 제2 실시예에 따른 두 번째 웨어 레벨링 동작이 수행되면서 제1 리스트(1441)와 제2 리스트(1442)가 어떻게 변화되었는지를 알 수 있다.
먼저, 도 13c와 도 14a의 차이점을 살펴보면, 제5 메모리 블록(MEMORY BLOCK<5>)에 대응하는 제2 리스트(1442)의 값이 도 14a에서는 '60'이고, 도 13c에서는 '59'이다. 이는, 도 14a가 도 13b의 상태를 이어 받아서 설명된 도면이기 때문이다.
따라서, 도 13c의 상태을 기준으로 도 14a에서 설명한 조건에 따라 소스 블록 및 타겟 블록이 선택되는 동작은, 제5 메모리 블록(MEMORY BLOCK<5>)에 대응하는 제2 리스트(1442)의 값이 '59'인 상태로 이뤄지게 된다.
구체적으로, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 타겟 블록을 선택하기 위한 동작에서 제5 메모리 블록(MEMORY BLOCK<5>)에 대해 첫 번째 조건이 만족하는지 확인할 때, 제5 메모리 블록(MEMORY BLOCK<5>)에 대응하는 제2 리스트(1442)의 값이 '59'라는 것을 기준을 하게 된다.
이때, 전술한 도 14a에서 설명한 바와 같이 두 번째 웨어 레벨링 동작을 수행하기 이전에 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제1 리스트(1441)의 값인 '1'과 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'인 '60'과의 '차이값'은 '59'가 된다.
이렇게 결정된 '59'라는 '차이값'은, 제5 메모리 블록(MEMORY BLOCK<5>)에 대응하는 제2 리스트(1442)의 값인 '59'와 동일한 값이다. 이때, 첫 번째 조건을 만족시키려면, '차이값'이 제5 메모리 블록(MEMORY BLOCK<5>)에 대응하는 제2 리스트(1442)의 값인 '59'보다 큰 값이 나와야 한다. 즉, 첫 번째 조건을 만족시키지 못한다.
따라서, 제5 메모리 블록(MEMORY BLOCK<5>)은, 두 번째 웨어 레벨링 동작에서 타겟 블록으로 선택될 수 없다.
따라서, 도 13c의 상태을 기준으로 도 14a에서 설명한 조건에 따라 소스 블록 및 타겟 블록이 선택한 경우에도, 제6 메모리 블록(MEMORY BLOCK<6>)이 타겟 메모리 블록(MEMORY BLOCK<0:9>)으로 선택되고, 제8 메모리 블록(MEMORY BLOCK<8>)이 소스 블록으로 선택된다.
다시 도 14c를 참조하여 제2 실시예에 따른 두 번째 웨어 레벨링 동작이 수행되는 경우를 살펴보면 다음과 같다.
먼저, 도 14a에서 소스 블록으로 선택되었던 제8 메모리 블록(MEMORY BLOCK<8>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'100'을 갖는다. 즉, 두 번째 웨어 레벨링 동작이 진행되면서 기존에 제6 메모리 블록(MEMORY BLOCK<6>)에 저장되어 있던 데이터가 제8 메모리 블록(MEMORY BLOCK<8>)으로 복사되었을 뿐이므로, 제8 메모리 블록(MEMORY BLOCK<8>)에 대해 제1 리스트(1441)에 포함되는 이레이즈 카운트 값은 변화가 없다.
또한, 제8 메모리 블록(MEMORY BLOCK<8>)은, 두 번째 웨어 레벨링 동작에서 소스 블록으로 선택되었을 뿐 타겟 블록으로 선택된 적이 한 번도 없으므로, 제2 리스트(1442)에 포함되는 값으로 도 14a에서와 마찬가지로 예정된 초기값(INIT)을 갖는다.
또한, 제8 메모리 블록(MEMORY BLOCK<8>)에는 콜드 데이터(COLD DATA)가 저장된 상태이다. 즉, 두 번째 웨어 레벨링 동작이 수행되면서, 기존에 제6 메모리 블록(MEMORY BLOCK<6>)에 저장되어 있던 콜드 데이터(COLD DATA)가 제8 메모리 블록(MEMORY BLOCK<8>)으로 복사되었기 때문에, 제8 메모리 블록(MEMORY BLOCK<8>)에는 콜드 데이터(COLD DATA)가 저장된 상태가 된다.
그리고, 제6 메모리 블록(MEMORY BLOCK<6>)은 제1 리스트(1441)에 포함되는 이레이즈 카운트 값으로'3'을 갖는다. 즉, 두 번째 웨어 레벨링 동작이 수행되면서 기존에 내부에 저장되어 있던 데이터를 삭제하게 되므로, 제6 메모리 블록(MEMORY BLOCK<6>)에 대해 제1 리스트(1441)에 포함되는 이레이즈 카운트 값은 두 번째 웨어 레벨링 동작이 수행되기 전인 도 14a에서 '2'이고 두 번째 웨어 레벨링 동작이 수행된 후인 도 14b에서는 '3'이 된다.
또한, 제6 메모리 블록(MEMORY BLOCK<6>)은, 두 번째 웨어 레벨링 동작에서 타겟 블록으로 선택된 블록이다. 따라서, 제2 리스트(1442)에 '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과 '제1 리스트(1441)에 포함된 각각의 값'과의 '차이 값'이 포함된다.
이때, 도 14c에 도시된 제6 메모리 블록(MEMORY BLOCK<6>)에 대한 제2 리스트(1442)의 값은, 두 번째 웨어 레벨링 동작이 수행된 후 결정된 값이다.
즉, 제6 메모리 블록(MEMORY BLOCK<5>)에 대한 제1 리스트(1441)에 포함되는 이레이즈 카운트 값이 '3'인 시점에서, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'과의 '차이값'이 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제2 리스트(1442)의 값으로 포함된다. 이때, '제1 리스트(1441)에 포함된 값 전체의 평균값(1444)'은 '60'이므로, 제5 메모리 블록(MEMORY BLOCK<5>)에 대한 제2 리스트(1442)의 값은 '57'이 된다.
그리고, 제6 메모리 블록(MEMORY BLOCK<6>)에는 아무런 데이터도 저장되지 않은 프리블록(FREE) 상태이다. 즉, 두 번째 웨어 레벨링 동작이 수행되면서, 기존에 제6 메모리 블록(MEMORY BLOCK<6>)에 저장되어 있던 콜드 데이터(COLD DATA)가 제8 메모리 블록(MEMORY BLOCK<8>)으로 복사되고, 제6 메모리 블록(MEMORY BLOCK<6>)은 삭제되었기 때문에, 제6 메모리 블록(MEMORY BLOCK<6>)에는 아무런 데이터도 저장되지 않은 프리블록(FREE) 상태가 된다.
그리고, 다수의 메모리 블록(MEMORY BLOCK<0:9>) 중 소스 블록과 타겟 블록으로 선택되지 않은 블록, 즉, 제0 내지 제5 메모리 블록(MEMORY BLOCK<0:5>)과 제7 및 제9 메모리 블록(MEMORY BLOCK<7, 9>)은 도 14a에서 설명했던 상태와 완전히 동일하므로 설명하지 않도록 하겠다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
102 : 호스트 110 : 메모리 시스템
130 : 컨트롤러 150 : 메모리 장치
1441 : 제1 리스트 1442 : 제2 리스트

Claims (20)

  1. 다수의 메모리 블록을 포함하는 메모리 장치; 및
    상기 다수의 메모리 블록 각각에 대한 이레이즈(erase) 카운트 값을 포함하는 제1 리스트와 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값을 포함하는 제2 리스트를 포함하고, 상기 제1 및 제2 리스트에 포함된 각각의 값에 따라 상기 다수의 메모리 블록 중 소스 블록 및 상기 타겟 블록을 선택한 뒤, 상기 소스 블록 및 상기 타겟 블록을 서로 웨어 레벨링(wear leveling)하는 컨트롤러
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    상기 다수의 메모리 블록 각각에 대해 이레이즈 동작을 수행할 때마다 상기 제1 리스트에 포함된 각각의 값을 업데이트하며,
    상기 제2 리스트에 포함된 각각의 값을 예정된 초기값으로 설정하며, 상기 다수의 메모리 블록 중 상기 타겟 블록으로 선택할 때, 선택된 메모리 블록에 대한 상기 제2 리스트의 값을 업데이트하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 컨트롤러는,
    상기 제1 리스트에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록을 상기 소스 블록으로 선택하고,
    상기 제2 리스트에 포함된 각각의 값 중 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 작은 값에 대응하면서 동시에 상기 제1 리스트에 포함된 각각의 값 중 상대적으로 가장 작은 값에 대응하는 메모리 블록을 상기 타겟 블록으로 선택하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 컨트롤러는,
    상기 다수의 메모리 블록에 대해 상기 제2 리스트에 포함된 각각의 값을 상기 예정된 초기값으로 설정하며,
    상기 다수의 메모리 블록 중 상기 소스 블록 및 상기 타겟 블록이 선택되는 시점에서 상기 타겟 블록의 이레이즈 카운트 값과 상기 제1 리스트에 포함된 값 전체의 평균값과의 차이 값을 상기 타겟 블록으로 선택된 메모리 블록에 대한 상기 제2 리스트의 값으로서 업데이트하는 메모리 시스템.
  5. 제3항에 있어서,
    상기 컨트롤러는,
    상기 다수의 메모리 블록에 대해 상기 제2 리스트에 포함된 각각의 값을 상기 예정된 초기값으로 설정하며,
    상기 다수의 메모리 블록 중 상기 소스 블록 및 상기 타겟 블록이 선택된 후, 상기 소스 블록 및 상기 타겟 블록을 서로 웨어 레벨링하는 동작이 완료되는 시점에서 상기 타겟 블록의 이레이즈 카운트 값과 상기 제1 리스트에 포함된 값 전체의 평균값과의 차이 값을 상기 타겟 블록으로 선택된 메모리 블록에 대한 상기 제2 리스트의 값으로서 업데이트하는 메모리 시스템.
  6. 제3항에 있어서,
    상기 컨트롤러는,
    상기 제1 리스트에 포함된 각각의 값 중 대상값에 대응하는 상기 제2 리스트에 포함된 값이 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 크거나 같은 경우, 상기 제1 리스트에 포함된 각각의 값을 최소값부터 순차적으로 증가시키면서 선택하여 상기 대상값으로 설정하며,
    상기 대상값에 대응하는 상기 제2 리스트에 포함된 값이 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 작은 값인 경우, 상기 대상값에 대응하는 메모리 블록을 상기 타겟 블록으로서 선택하는 메모리 시스템.
  7. 제3항에 있어서,
    상기 컨트롤러는,
    상기 제2 리스트에 포함된 각각의 값 중 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 작은 값들을 선택한 후, 선택된 값들 각각에 대응하는 상기 제1 리스트에 포함된 값을 확인하여 상대적으로 가장 작은 값에 대응하는 메모리 블록을 상기 타겟 블록으로서 선택하는 메모리 시스템.
  8. 제2항에 있어서,
    상기 컨트롤러는,
    상기 다수의 메모리 블록 각각에 대한 이레이즈 카운트 값 전체를 합한 값을 이레이즈 전체 값으로서 포함하고,
    상기 이레이즈 전체 값을 상기 다수의 메모리 블록의 개수로 나눈 몫 값을 상기 제1 리스트에 포함된 값 전체의 평균값으로서 포함하며,
    상기 다수의 메모리 블록 각각에 대해 이레이즈 동작을 수행할 때마다 상기 이레이즈 전체 값 및 상기 제1 리스트에 포함된 값 전체의 평균값을 업데이트하는 메모리 시스템.
  9. 제3항에 있어서,
    상기 컨트롤러는,
    상기 제1 리스트에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록들 중 프리블록 상태인 어느 하나의 블록을 상기 소스 블록으로 선택하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 컨트롤러에서 상기 소스 블록 및 상기 타겟 블록을 서로 웨어 레벨링하는 동작은,
    상기 타겟 블록에 저장된 데이터를 프리블록 상태인 상기 소스 블록으로 복사한 후, 상기 타겟 블록을 삭제하는 동작을 포함하는 메모리 시스템.
  11. 다수의 메모리 블록을 포함하는 메모리 장치를 포함하는 메모리 시스템의 동작방법에 있어서,
    상기 다수의 메모리 블록 각각에 대한 이레이즈(erase) 카운트 값을 포함하는 제1 리스트를 생성하는 단계;
    상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값을 포함하는 제2 리스트를 생성하는 단계;
    상기 제1 및 제2 리스트에 포함된 각각의 값에 따라 상기 다수의 메모리 블록 중 소스 블록 및 상기 타겟 블록을 선택하는 단계; 및
    상기 선택하는 단계에 의해 선택된 상기 소스 블록 및 상기 타겟 블록을 서로 웨어 레벨링(Wear Leveling)하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  12. 제11항에 있어서,
    상기 다수의 메모리 블록 각각에 대해 이레이즈 동작을 수행할 때마다 상기 제1 리스트에 포함된 각각의 값을 업데이트하는 단계; 및
    상기 제2 리스트에 포함된 각각의 값을 예정된 초기값으로 설정하며, 상기 다수의 메모리 블록 중 상기 타겟 블록으로 선택할 때, 선택된 메모리 블록에 대한 상기 제2 리스트의 값을 업데이트하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  13. 제12항에 있어서,
    상기 선택하는 단계는,
    상기 제1 리스트에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록을 상기 소스 블록으로 선택하는 제1 선택단계; 및
    상기 제2 리스트에 포함된 각각의 값 중 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 작은 값에 대응하면서 동시에 상기 제1 리스트에 포함된 각각의 값 중 상대적으로 가장 작은 값에 대응하는 메모리 블록을 상기 타겟 블록으로 선택하는 제2 선택단계를 포함하는 메모리 시스템의 동작방법.
  14. 제13항에 있어서,
    상기 다수의 메모리 블록에 대해 상기 제2 리스트에 포함된 각각의 값을 상기 예정된 초기값으로 설정하는 단계; 및
    상기 선택하는 단계를 통해 상기 소스 블록 및 상기 타겟 블록이 선택되는 시점에서 상기 타겟 블록의 이레이즈 카운트 값과 상기 제1 리스트에 포함된 값 전체의 평균값과의 차이 값을 상기 타겟 블록으로 선택된 메모리 블록에 대한 상기 제2 리스트의 값으로서 업데이트하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  15. 제13항에 있어서,
    상기 다수의 메모리 블록에 대해 상기 제2 리스트에 포함된 각각의 값을 상기 예정된 초기값으로 설정하는 단계; 및
    상기 웨어 레벨링하는 단계가 완료되는 시점에서 상기 타겟 블록의 이레이즈 카운트 값과 상기 제1 리스트에 포함된 값 전체의 평균값과의 차이 값을 상기 타겟 블록으로 선택된 메모리 블록에 대한 상기 제2 리스트의 값으로서 업데이트하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  16. 제13항에 있어서,
    상기 제2 선택단계는,
    상기 제1 리스트에 포함된 각각의 값 중 대상값에 대응하는 상기 제2 리스트에 포함된 값이 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 크거나 같은 경우, 상기 제1 리스트에 포함된 각각의 값을 최소값부터 순차적으로 증가시키면서 선택하여 상기 대상값으로 설정하는 단계; 및
    상기 대상값에 대응하는 상기 제2 리스트에 포함된 값이 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 작은 값인 경우, 상기 대상값에 대응하는 메모리 블록을 상기 타겟 블록으로서 선택하는 단계를 포함하는 메모리 시스템의 동작방법.
  17. 제13항에 있어서,
    상기 제2 선택단계는,
    상기 제2 리스트에 포함된 각각의 값 중 상기 제1 리스트에 포함된 값 전체의 평균값과 상기 제1 리스트에 포함된 각각의 값과의 차이 값보다 작은 값들을 선택하는 제3 선택단계; 및
    상기 제3 선택단계에서 선택된 값들 각각에 대응하는 상기 제1 리스트에 포함된 값을 확인하여 상대적으로 가장 작은 값에 대응하는 메모리 블록을 상기 타겟 블록으로서 선택하는 단계를 포함하는 메모리 시스템의 동작방법.
  18. 제12항에 있어서,
    상기 다수의 메모리 블록 각각에 대한 이레이즈 카운트 값 전체를 합한 값을 이레이즈 전체 값으로서 설정하는 단계;
    상기 이레이즈 전체 값을 상기 다수의 메모리 블록의 개수로 나눈 몫 값을 상기 제1 리스트에 포함된 값 전체의 평균값으로서 설정하는 단계; 및
    상기 다수의 메모리 블록 각각에 대해 이레이즈 동작을 수행할 때마다 상기 이레이즈 전체 값 및 상기 제1 리스트에 포함된 값 전체의 평균값을 업데이트하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  19. 제13항에 있어서,
    상기 제1 선택단계는,
    상기 제1 리스트에 포함된 각각의 값 중 최대값에 대응하는 메모리 블록들 중 프리블록 상태인 어느 하나의 블록을 상기 소스 블록으로 선택하는 메모리 시스템의 동작방법.
  20. 제19항에 있어서,
    상기 웨어 레벨링하는 단계는,
    상기 타겟 블록에 저장된 데이터를 프리블록 상태인 상기 소스 블록으로 복사하는 단계; 및
    상기 복사하는 단계이후 상기 타겟 블록을 삭제하는 단계를 포함하는 메모리 시스템의 동작방법.
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