KR20170069756A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 개시에 따른 비휘발성 메모리 장치의 동작 방법은 낸드 스트링에 포함된 복수의 선택 트랜지스터들 중 제1 선택 트랜지스터를 선택하고, 제1 선택 트랜지스터의 제1 문턱 전압에 대한 체크 동작을 수행하는데, 이러한 체크 동작은 제1 문턱 전압을 제1 하한 기준 전압 레벨과 비교하고, 제1 문턱 전압이 제1 하한 기준 전압 레벨 미만이면 제1 선택 트랜지스터에 대해 프로그램 동작을 수행함으로써 수행되고, 제1 문턱 전압이 제1 하한 기준 전압 레벨 이상이면 제1 문턱 전압에 대한 체크 동작은 종료된다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법{Nonvolatile memory devices and methods of operating nonvolatile memory device}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 선택 트랜지스터의 문턱 전압을 기초로 배드 블록을 체크할 수 있는 메모리 장치들, 메모리 시스템들, 및 메모리 장치의 동작 방법들에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 선택 트랜지스터들의 문턱 전압을 기초로 배드 블록 체크 동작에 소요되는 시간을 감소시킴으로써 메모리 장치의 성능을 향상시킬 수 있는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치의 동작 방법은 낸드 스트링에 포함된 복수의 선택 트랜지스터들 중 제1 선택 트랜지스터를 선택하는 단계, 및 상기 제1 선택 트랜지스터의 제1 문턱 전압에 대한 체크 동작을 수행하는 단계를 포함하고, 상기 체크 동작을 수행하는 단계는, 상기 제1 문턱 전압을 제1 하한 기준 전압 레벨과 비교하는 단계; 및 상기 제1 문턱 전압이 상기 제1 하한 기준 전압 레벨 미만이면, 상기 제1 선택 트랜지스터에 대해 프로그램 동작을 수행하는 단계를 포함하고, 상기 제1 문턱 전압이 상기 제1 하한 기준 전압 레벨 이상이면, 상기 제1 문턱 전압에 대한 체크 동작은 종료된다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치의 동작 방법은 서로 독립적으로 제어 가능한 제1 및 제2 메모리 플레인들을 포함하고, 상기 제1 및 제2 메모리 플레인들은 각각 복수의 메모리 블록들을 포함하며, 상기 복수의 메모리 블록들은 각각 복수의 낸드 스트링들을 포함하는 비휘발성 메모리 장치의 동작 방법으로서, 상기 제1 및 제2 메모리 플레인들 각각의 제1 메모리 블록의 제1 낸드 스트링에 포함된 복수의 선택 트랜지스터들 중 제1 선택 트랜지스터를 선택하는 단계, 상기 제1 및 제2 메모리 플레인들 각각의 상기 제1 선택 트랜지스터의 제1 문턱 전압이 제1 기준 전압 범위 내에 포함되는지 체크하는 단계, 및 상기 제1 및 제2 메모리 플레인들에 대해, 상기 제1 문턱 전압이 상기 제1 기준 전압 범위 내에 포함되지 않는 경우 상기 제1 메모리 블록을 배드 블록으로 처리하는 단계를 포함하고, 상기 제1 메모리 플레인의 상기 제1 메모리 블록 및 상기 제2 메모리 플레인의 상기 제1 메모리 블록이 모두 상기 배드 블록으로 처리되면, 상기 복수의 선택 트랜지스터들 중 나머지 선택 트랜지스터에 대한 체크 동작은 생략된다.
본 개시의 기술적 사상에 따르면, 낸드 스트링에 포함된 각 선택 트랜지스터의 문턱 전압의 체크 동작을 수행하는 경우, 언더 체크 동작의 결과를 기초로 프로그램 동작 및 업퍼 체크 동작의 수행 여부를 선택적으로 결정할 수 있고, 이에 따라, 선택 트랜지스터의 문턱 전압의 체크 동작에 소요되는 시간을 줄일 수 있다. 따라서, 배드 블록 체크 동작에 소요되는 시간을 줄일 수 있으며, 전체적으로, 메모리 블록의 소거 동작에 소요되는 시간도 줄일 수 있으므로, 비휘발성 메모리 장치의 성능을 향상시킬 수 있다.
또한, 본 개시의 기술적 사상에 따르면, 낸드 스트링에 포함된 선택 트랜지스터들의 특성을 기초로 페일 빈도에 따라 선택 트랜지스터의 문턱 전압의 체크 동작의 순서 및 수행 여부를 선택적으로 결정할 수 있고, 이에 따라, 선택 트랜지스터의 특성에 따라 적응적으로 체크 동작을 수행할 수 있다. 따라서, 선택 트랜지스터의 문턱 전압의 체크 동작에 소요되는 시간을 줄일 수 있고, 이에 따라, 비휘발성 메모리 장치의 성능을 향상시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 3은 도 2의 메모리 블록을 나타내는 사시도이다.
도 4a 내지 도 4d는 본 개시의 일부 실시예들에 따른 메모리 블록에 포함된 칼럼의 예들을 각각 나타내는 회로도들이다.
도 5는 본 개시의 일 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 6a 내지 도 6c는 도 5의 방법을 설명하기 위한, 문턱 전압에 따른 선택 트랜지스터들의 산포를 나타내는 그래프이다.
도 7은 본 개시의 일 실시예에 따른 선택 트랜지스터들에 대한 체크 동작의 일 예를 나타낸다.
도 8은 본 개시의 일 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 9는 본 개시의 일 실시예에 따른 선택 트랜지스터들의 체크 동작에 대한 다양한 시퀀스들을 나타낸다.
도 10은 본 개시의 일 실시예에 따른 선택 트랜지스터에 대한 체크 동작을 더욱 상세하게 나타내는 흐름도이다.
도 11은 본 개시의 일 실시예에 따른 선택 트랜지스터들의 체크 동작을 포함하는 메모리 장치의 소거 동작의 일 예를 나타낸다.
도 12a 내지 도 12d는 본 개시의 일 실시예에 따른 선택 트랜지스터들의 체크 동작에 대한 다양한 예들을 나타낸다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 14는 본 개시의 일 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 15는 본 개시의 일 실시예에 따른 선택 트랜지스터에 대한 체크 동작을 더욱 상세하게 나타내는 흐름도이다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 17은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 18은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 19는 본 개시의 일 실시예에 따른 메모리 카드 시스템을 나타내는 블록도이다.
도 20은 본 개시의 일 실시예에 따른 SSD 시스템은 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 포함할 수 있다. 그러나, 메모리 장치(100)의 구성은 도 1에 한정되지 않으며, 데이터 입출력부 등과 같은 다른 구성 요소를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더부(140)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼(150)에 연결될 수 있다. 각 메모리 셀은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 구체적으로, 각 메모리 셀은 싱글 레벨 셀, 멀티 레벨 셀 또는 트리플 레벨 셀로 이용될 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1 내지 BLKz) 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
본 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
일부 실시예들에서, 메모리 셀 어레이(110)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함할 수 있다. 일부 실시예들에서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 2 및 도 3를 참조하여 상술하기로 한다.
3차원 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시예에서, 3차원 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 블록의 일 예(BLK1)를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 수직 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 그라운드 선택 라인들(GSL1 내지 GSL3), 복수의 상부 스트링 선택 라인들(SSLu1 내지 SSLu3), 복수의 하부 스트링 선택 라인들(SSLd1 내지 SSLd3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수, 상부 스트링 선택 라인의 개수 및 하부 스트링 선택 라인의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
상부 스트링 선택 트랜지스터(SSTu)는 대응하는 상부 스트링 선택 라인(SSLu1 내지 SSLu3)에 연결되고, 하부 스트링 선택 트랜지스터(SSTd)는 대응하는 하부 스트링 선택 라인(SSLd1 내지 SSLd3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 상부 스트링 선택 트랜지스터(SSTu)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 상부 스트링 선택 라인들(SSLu1 내지 SSLu3)은 서로 분리되어 있고, 하부 스트링 선택 라인들(SSLd1 내지 SSLd3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1), 제1 상부 스트링 선택 라인(SSLu1) 및 제1 하부 스트링 선택 라인(SSLd1)이 선택된다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1 내지 GSL3)은 서로 공통으로 연결될 수도 있다.
도 3은 도 2의 메모리 블록(BLK1)을 나타내는 사시도이다.
도 3을 참조하면, 메모리 셀 어레이(110)에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 3에서는, 메모리 블록이 3개의 선택 라인들(GSL, SSLu, SSLd), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
다시 도 1을 참조하면, 제어 로직(120)은 외부로부터, 예를 들어, 메모리 컨트롤러로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나, 메모리 셀 어레이(110)로부터 데이터를 독출하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
본 실시예에서, 제어 로직(120)은 배드 블록 체킹부(125)를 포함할 수 있다. 배드 블록 체킹부(125)는 낸드 스트링에 포함된 각 선택 트랜지스터, 예를 들어, 도 2의 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)의 문턱 전압에 대한 체크 동작을 수행하고, 체크 동작의 결과에 따라 일부 낸드 스트링을 포함하는 메모리 블록을 배드 블록으로 처리할 수 있다. 이하에서는 도 1 내지 도 3을 참조하여 배드 블록 체킹부(125)의 동작을 상술하기로 한다.
배드 블록 체킹부(125)는 제1 낸드 스트링(NS11)에 포함된 각 선택 트랜지스터, 즉, 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)의 문턱 전압에 대한 체크 동작을 수행할 수 있다. 구체적으로, 배드 블록 체킹부(125)는 각 선택 트랜지스터의 문턱 전압이 기준 전압 범위 내에 포함되는지를 확인하는 체크 동작을 수행할 수 있다. 여기서, 기준 전압 범위는 하한 기준 전압 레벨과 상한 기준 전압 레벨 사이에 대응할 수 있고, 기준 전압 범위는 선택 트랜지스터들에 따라 다르게 결정될 수 있다.
이어서, 배드 블록 체킹부(125)는 제1 낸드 스트링(NS11)에 포함된 각 선택 트랜지스터의 문턱 전압이 기준 전압 범위 내에 포함되면 다음 낸드 스트링인 제2 낸드 스트링(NS21)에 포함된 각 선택 트랜지스터의 문턱 전압이 기준 전압 범위 내에 포함되는지를 확인하는 체크 동작을 수행할 수 있다. 한편, 배드 블록 체킹부(125)는 제1 낸드 스트링(NS11)에 포함된 적어도 하나의 선택 트랜지스터의 문턱 전압이 기준 전압 범위 내에 포함되지 않으면 제1 낸드 스트링(NS11)을 포함하는 메모리 블록(BLK1)을 배드 블록으로 처리할 수 있다.
본 실시예에 따르면, 배드 블록 체킹부(125)는 제1 낸드 스트링(NS11)에 포함된 각 선택 트랜지스터의 문턱 전압에 대한 체크 동작들의 순서를 다양하게 결정할 수 있다. 예를 들어, 배드 블록 체킹부(125)는 제1 낸드 스트링(NS11)에 포함된 복수의 선택 트랜지스터들 중 먼저 상부 스트링 선택 트랜지스터(SSTu)에 대한 체크 동작을 수행하고, 이어서, 하부 스트링 선택 트랜지스터(SSTd)에 대한 체크 동작을 수행하고, 이어서, 그라운드 선택 트랜지스터(GST)에 대한 체크 동작을 수행할 수 있다.
본 실시예에 따르면, 배드 블록 체킹부(125)는 제1 낸드 스트링(NS11)에 포함된 각 선택 트랜지스터의 문턱 전압에 대한 체크 동작의 수행 여부를 선택적으로 결정할 수 있다. 예를 들어, 배드 블록 체킹부(125)는 제1 낸드 스트링(NS11)에 포함된 복수의 선택 트랜지스터들 중 하부 스트링 선택 트랜지스터(SSTd)의 문턱 전압 및 그라운드 선택 트랜지스터(GST)의 문턱 전압에 대해서만 체크 동작들을 수행하고, 상부 스트링 선택 트랜지스터(SSTd)의 문턱 전압에 대한 체크 동작은 수행하지 않을 수 있다. 이때, 배드 블록 체킹부(125)는 먼저 하부 스트링 선택 트랜지스터(SSTd)의 문턱 전압에 대한 체크 동작을 먼저 수행하고, 이어서, 그라운드 선택 트랜지스터(GST)의 문턱 전압에 대한 체크 동작을 수행할 수 있다.
구체적으로, 배드 블록 체킹부(125)는 하부 스트링 선택 트랜지스터(SSTd)의 문턱 전압에 대해 제1 체크 동작을 수행할 수 있고, 구체적으로, 하부 스트링 선택 트랜지스터(SSTd)의 문턱 전압을 제1 하한 기준 전압 레벨과 비교할 수 있다. 이때, 제1 체크 동작은 언더(under) 체크 동작이라고 지칭할 수 있다. 제1 체크 동작의 결과, 문턱 전압이 제1 하한 기준 레벨 이상이면, 하부 스트링 선택 트랜지스터(SSTd)의 문턱 전압에 대한 체크 동작은 종료할 수 있고, 배드 블록 체킹부(125)는 그라운드 선택 트랜지스터(GST)의 문턱 전압에 대해 제1 체크 동작을 수행할 수 있다.
한편, 제1 체크 동작의 결과, 문턱 전압이 제1 하한 기준 전압 레벨 미만이면, 배드 블록 체킹부(125)는 하부 스트링 선택 트랜지스터(SSTd)에 대해 프로그램 동작을 수행하도록 제어할 수 있다. 이때, 하부 스트링 선택 라인(SSLd)에 인가되는 프로그램 전압은 메모리 셀들에 대한 프로그램 전압보다 낮을 수 있다. 이러한 프로그램 동작을 소프트 프로그램 동작이라고 지칭할 수 있다. 이로써, 하부 스트링 선택 트랜지스터(SSTd)의 문턱 전압은 양의 방향으로 증가할 수 있다. 이어서, 하부 스트링 선택 트랜지스터(SSTd)의 문턱 전압에 대해 제2 체크 동작을 수행할 수 있고, 구체적으로, 하부 스트링 선택 트랜지스터(SSTd)의 문턱 전압을 제1 상한 기준 전압 레벨과 비교할 수 있다. 이때, 제2 체크 동작은 업퍼(upper) 체크 동작이라고 지칭할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 워드 라인들(WL)을 구동하기 위한 워드 라인 구동 전압(VWL), 예를 들어, 프로그램 전압(또는 기입 전압), 독출 전압, 프로그램 인히빗 전압, 독출 인히빗 전압, 소거 검증 전압 또는 프로그램 검증 전압을 생성할 수 있다. 또한, 전압 생성부(130)는 상부 스트링 선택 라인들(SSLu)을 구동하기 위한 상부 스트링 선택 라인 구동 전압, 하부 스트링 선택 라인들(SSLd)을 구동하기 위한 하부 스트링 선택 라인 구동 전압, 및 그라운드 선택 라인들(GSL)을 구동하기 위한 그라운드 선택 라인 구동 전압을 더 생성할 수 있다. 또한, 전압 생성부(130)는 메모리 셀 어레이(110)에 제공할 소거 전압을 더 생성할 수 있다.
본 실시예에서, 전압 생성부(130)는 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)에 대한 언더 체크 동작을 수행하기 위한 하한 기준 전압 레벨들을 생성할 수 있다. 또한, 전압 생성부(130)는 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)에 대한 업퍼 체크 동작을 수행하기 위한 상한 기준 전압 레벨들을 생성할 수 있다. 또한, 전압 생성부(130)는 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)에 대한 프로그램 동작을 수행하기 위한 프로그램 전압 레벨들을 생성할 수 있다.
로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(140)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 독출 인히빗 전압을 인가할 수 있다. 또한, 프로그램 동작 시에 로우 디코더(140)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비 선택된 워드 라인에 프로그램 인히빗 전압을 인가할 수 있다. 또한, 로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ARRD)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들(GSL) 중 일부 그라운드 선택 라인을 선택할 수 있다.
예를 들어, 로우 디코더(140)는 상부 스트링 선택 트랜지스터(SSTu)에 대한 언더 체크 동작 또는 업퍼 체크 동작을 수행하는 구간에서 상부 스트링 선택 라인(SSLu)에 하한 기준 전압 레벨 또는 상한 기준 전압 레벨에 해당하는 전압을 인가하고, 하부 스트링 선택 라인(SSLd), 워드 라인들(WL) 및 그라운드 선택 라인(GSL)에는 연결된 트랜지스터들을 턴온 시킬 수 있는 정도의 전압 레벨을 갖는 턴온 전압을 인가할 수 있다.
예를 들어, 로우 디코더(140)는 상부 스트링 선택 트랜지스터(SSTu)에 대한 프로그램 동작을 수행하는 구간에서 상부 스트링 선택 라인(SSLu)에 프로그램 전압을 인가하고, 하부 스트링 선택 라인(SSLd), 워드 라인들(WL) 및 그라운드 선택 라인(GSL)에는 프로그램 인히빗 전압을 인가할 수 있다. 이때, 상부 스트링 선택 라인(SSLu)에 인가되는 프로그램 전압은 메모리 셀들에 대한 프로그램 전압보다 낮을 수 있다.
페이지 버퍼(150)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있고, 제어 로직(120)으로부터 수신한 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 독출 동작 시에 페이지 버퍼(150)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 감지할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(150)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다.
도 4a 내지 도 4d는 본 개시의 일부 실시예들에 따른 메모리 블록에 포함된 칼럼의 예들(41 내지 44)을 각각 나타내는 회로도들이다.
도 4a를 참조하면, 칼럼(41)은 비트 라인(BL1)에 연결된 복수의 낸드 스트링들을 포함할 수 있다. 이때, 비트 라인(BL1)은 도 2의 메모리 블록(BLK1)에 예시된 비트 라인(BL1)에 대응할 수 있고, 칼럼(41)에 포함된 복수의 낸드 스트링들은 도 2의 비트 라인(BL1)에 연결된 낸드 스트링들(NS11, NS21, NS31)에 대응할 수 있다.
칼럼(41)에 포함된 각 낸드 스트링은 복수의 메모리 셀들(MCs) 및 복수의 선택 트랜지스터들을 포함할 수 있다. 예를 들어, 복수의 선택 트랜지스터들은 상부 스트링 선택 트랜지스터(SSTu1), 하부 스트링 선택 트랜지스터(SSTd1), 및 그라운드 선택 트랜지스터(GST1)를 포함할 수 있다. 이때, 상부 스트링 선택 트랜지스터(SSTu1), 하부 스트링 선택 트랜지스터(SSTd1), 및 그라운드 선택 트랜지스터(GST1)은 메모리 셀들(MCs)과 동일하게 전하 저장층을 포함하는, 셀 타입 트랜지스터로 구현될 수 있다. 따라서, 상부 스트링 선택 트랜지스터(SSTu1), 하부 스트링 선택 트랜지스터(SSTd1), 및 그라운드 선택 트랜지스터(GST1)의 문턱 전압을 증가시키기 위한 프로그램 동작을 수행할 수 있다.
도 4b를 참조하면, 칼럼(42)은 비트 라인(BL1)에 연결된 복수의 낸드 스트링들을 포함할 수 있고, 각 낸드 스트링은 복수의 메모리 셀들(MCs) 및 복수의 선택 트랜지스터들을 포함할 수 있다. 예를 들어, 복수의 선택 트랜지스터들은 상부 스트링 선택 트랜지스터(SSTu1), 하부 스트링 선택 트랜지스터(SSTd1), 및 그라운드 선택 트랜지스터(GST1')를 포함할 수 있다. 이때, 상부 스트링 선택 트랜지스터(SSTu1) 및 하부 스트링 선택 트랜지스터(SSTd1)는 메모리 셀들(MCs)과 동일하게 전하 저장층을 포함하는, 셀 타입 트랜지스터로 구현될 수 있다. 따라서, 상부 스트링 선택 트랜지스터(SSTu1), 하부 스트링 선택 트랜지스터(SSTd1), 및 그라운드 선택 트랜지스터(GST1)의 문턱 전압을 증가시키기 위한 프로그램 동작을 수행할 수 있다. 한편, 그라운드 선택 트랜지스터(GST1')는 전자 저장층을 포함하지 않는, 일반 트랜지스터로 구현될 수 있다. 따라서, 그라운드 선택 트랜지스터(GST1')에 대해서는 프로그램 동작을 수행할 수 없다.
도 4c를 참조하면, 칼럼(43)은 비트 라인(BL1)에 연결된 복수의 낸드 스트링들을 포함할 수 있고, 각 낸드 스트링은 복수의 메모리 셀들(MCs) 및 복수의 선택 트랜지스터들을 포함할 수 있다. 예를 들어, 복수의 선택 트랜지스터들은 스트링 선택 트랜지스터(SST1) 및 그라운드 선택 트랜지스터(GST1)를 포함할 수 있다. 이때, 스트링 선택 트랜지스터(SST1) 및 그라운드 선택 트랜지스터(GST1)는 메모리 셀들(MCs)과 동일하게 전하 저장층을 포함하는, 셀 타입 트랜지스터로 구현될 수 있다. 따라서, 스트링 선택 트랜지스터(SST1) 및 그라운드 선택 트랜지스터(GST1)의 문턱 전압을 증가시키기 위한 프로그램 동작을 수행할 수 있다.
도 4d를 참조하면, 칼럼(44)은 비트 라인(BL1)에 연결된 복수의 낸드 스트링들을 포함할 수 있고, 각 낸드 스트링은 복수의 메모리 셀들(MCs) 및 복수의 선택 트랜지스터들을 포함할 수 있다. 예를 들어, 복수의 선택 트랜지스터들은 스트링 선택 트랜지스터(SST1) 및 그라운드 선택 트랜지스터(GST1')를 포함할 수 있다. 이때, 스트링 선택 트랜지스터(SST1)는 메모리 셀들(MCs)과 동일하게 전하 저장층을 포함하는, 셀 타입 트랜지스터로 구현될 수 있다. 따라서, 스트링 선택 트랜지스터(SST1)의 문턱 전압을 증가시키기 위한 프로그램 동작을 수행할 수 있다. 한편, 그라운드 선택 트랜지스터(GST1')는 전자 저장층을 포함하지 않는, 일반 트랜지스터로 구현될 수 있다. 따라서, 그라운드 선택 트랜지스터(GST1')에 대해서는 프로그램 동작을 수행할 수 없다.
이상에서 도 4a 내지 도 4d를 참조하여 상술한 칼럼들은 본 개시의 일부 예들에 불과하고, 각 낸드 스트링에 포함된 선택 트랜지스터들의 개수 및 선택 트랜지스터들의 타입(즉, 전하 저장층의 구비 여부)는 실시예에 따라 다양하게 변경될 수 있다.
도 5는 본 개시의 일 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다. 도 6a 내지 도 6c는 도 5의 방법을 설명하기 위한, 문턱 전압에 따른 선택 트랜지스터들의 산포를 나타내는 그래프이다. 이하에서는 도 5 및 도 6a 내지 도 6c를 참조하여 본 실시예에 따른 메모리 장치의 동작 방법을 상술하기로 한다.
도 5를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치의 메모리 블록들 중 배드 블록 체크 동작을 수행하는 방법이다. 예를 들어, 본 실시예에 따른 메모리 장치의 동작 방법은 도 1의 메모리 장치(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 1 내지 도 4를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
단계 S100에서, 복수의 선택 트랜지스터들 중 하나를 선택한다. 예를 들어, 제어 로직(120) 내의 배드 블록 체킹부(125)는 낸드 스트링에 포함된 복수의 선택 트랜지스터들 중 하나를 선택할 수 있다. 단계 S20은 단계 S100에서 선택된 선택 트랜지스터의 문턱 전압에 대한 체크 동작을 나타낸다. 단계 S20 이후에, 복수의 선택 트랜지스터들 중 다른 하나를 선택하는 단계 및 선택된 다른 하나의 선택 트랜지스터의 문턱 전압에 대한 체크 동작을 수행할 수 있다. 단계 S20은 단계 S120 내지 S170을 포함하며, 이하에서 상술하기로 한다.
단계 S110에서, 선택 트랜지스터에 대한 제1 체크 동작을 수행한다. 여기서, 제1 체크 동작은 선택 트랜지스터의 문턱 전압(Vth)을 하한 기준 전압 레벨(Vref1)과 비교하는 언더 체크 동작일 수 있다. 예를 들어, 제어 로직(120)는 선택 트랜지스터에 연결된 선택 라인에 하한 기준 전압 레벨(Vref1)이 인가되도록 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 제어할 수 있고, 하한 기준 전압 레벨(Vref1)이 인가된 후 선택 트랜지스터에 연결된 비트 라인의 전압 레벨을 검출하도록 페이지 버퍼(150)를 제어할 수 있다.
단계 S130에서, 선택 트랜지스터의 문턱 전압(Vth)이 하한 기준 전압 레벨(Vref1) 이상인지 판단한다. 예를 들어, 도 6a에 예시된 그래프(61)는 단계 S130에 대응하는, 문턱 전압에 따른 선택 트랜지스터들의 산포를 나타낸다. 선택 트랜지스터에 연결된 워드 라인에 하한 기준 전압 레벨(Vref1)이 인가된 경우, 선택 트랜지스터의 문턱 전압(Vth)이 하한 기준 전압 레벨(Vref1) 미만이면 선택 트랜지스터는 턴오프되고, 선택 트랜지스터의 문턱 전압(Vth)이 하한 기준 전압 레벨(Vref1) 이상이면 선택 트랜지스터는 턴온될 것이다.
판단 결과, 선택 트랜지스터의 문턱 전압(Vth)이 하한 기준 전압 레벨(Vref1) 미만이면, 제1 체크 동작의 결과, 페일이 발생한 것으로 보고 단계 S140 내지 단계 S170을 수행한다. 한편, 선택 트랜지스터의 문턱 전압(Vth)이 하한 기준 전압 레벨(Vref1) 이상이면, 제1 체크 동작의 결과, 패스된 것으로 보고 단계 S140 내지 단계 S170을 생략한다.
단계 S140에서, 선택 트랜지스터에 대한 프로그램 동작을 수행한다. 예를 들어, 제어 로직(120)는 선택 트랜지스터에 연결된 선택 라인에 프로그램 전압이 인가되도록 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 제어할 수 있다. 이때, 선택 트랜지스터에 연결된 선택 라인에 인가되는 프로그램 전압은 메모리 셀들에 대한 프로그램 전압보다 낮을 수 있다.
구체적으로, 선택 트랜지스터의 문턱 전압이 하한 기준 전압 레벨(Vref1) 미만이면, 선택 트랜지스터의 문턱 전압이 하한 기준 전압 레벨(Vref1) 이상이 되도록, 선택 트랜지스터에 대해 프로그램 동작을 수행할 수 있다. 예를 들어, 도 6b에 예시된 바와 같이, 프로그램 동작에 의해, 선택 트랜지스터의 문턱 전압에 따른 산포는 양의 방향으로 쉬프트될 수 있으며, 그래프(62)는 프로그램 동작이 수행된 후의, 문턱 전압에 따른 선택 트랜지스터들의 산포를 나타낸다.
단계 S150에서, 선택 트랜지스터에 대한 제2 체크 동작을 수행한다. 여기서, 제2 체크 동작은 선택 트랜지스터의 문턱 전압(Vth)을 상한 기준 전압 레벨(Vref2)과 비교하는 업퍼 체크 동작일 수 있다. 예를 들어, 제어 로직(120)는 선택 트랜지스터에 연결된 선택 라인에 상한 기준 전압 레벨(Vref2)이 인가되도록 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 제어할 수 있고, 상한 기준 전압 레벨(Vref2)이 인가된 후 선택 트랜지스터에 연결된 비트 라인의 전압 레벨을 검출하도록 페이지 버퍼(150)를 제어할 수 있다.
단계 S140에서 프로그램 동작을 수행함으로써 선택 트랜지스터의 문턱 전압의 양의 방향으로 증가하게 되므로, 단계 S150에서는 선택 트랜지스터에 대한 업퍼 체크 동작을 수행함으로써, 문턱 전압이 상한 기준 전압 레벨(Vref2) 이상으로 증가한 선택 트랜지스터를 체크할 수 있다. 이로써, 선택 트랜지스터에 대한 프로그램 동작의 결과 선택 트랜지스터가 페일되는 것을 방지할 수 있다.
단계 S160에서, 선택 트랜지스터의 문턱 전압(Vth)이 상한 기준 전압 레벨(Vref2) 미만인지 판단한다. 예를 들어, 도 6c에 예시된 그래프(62)는 단계 S160에 대응하는, 문턱 전압에 따른 선택 트랜지스터들의 산포를 나타낸다. 선택 트랜지스터에 연결된 워드 라인에 상한 기준 전압 레벨(Vref2)이 인가된 경우, 선택 트랜지스터의 문턱 전압(Vth)이 상한 기준 전압 레벨(Vref2) 미만이면 선택 트랜지스터는 턴오프되고, 선택 트랜지스터의 문턱 전압(Vth)이 상한 기준 전압 레벨(Vref2) 이상이면 선택 트랜지스터는 턴온될 것이다.
판단 결과, 선택 트랜지스터의 문턱 전압(Vth)이 상한 기준 전압 레벨(Vref2) 이상이면, 제2 체크 동작의 결과, 페일이 발생한 것으로 보고 단계 S170을 수행한다. 한편, 선택 트랜지스터의 문턱 전압(Vth)이 상한 기준 전압 레벨(Vref2) 이상이면, 제2 체크 동작의 결과, 패스된 것으로 보고 단계 S170을 생략한다.
단계 S170에서, 선택 트랜지스터를 포함하는 메모리 블록을 배드 블록으로 처리한다. 예를 들어, 배드 블록 체킹부(125)는 선택 트랜지스터의 문턱 전압이 상한 문턱 전압 레벨(Vref2) 이상이면, 낸드 스트링은 페일 스트링인 것으로 판단하고, 해당 낸드 스트링을 포함하는 메모리 블록을 배드 블록으로 처리할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 배드 블록 체킹부(125)는 선택 트랜지스터의 문턱 전압이 상한 문턱 전압 레벨(Vref2) 이상이면, 낸드 스트링을 배드 스트링으로 처리하고, 메모리 블록 내의 다른 낸드 스트링에 대한 체크 동작을 계속해서 수행할 수도 있다.
이와 같이, 본 실시예에 따르면, 선택 트랜지스터에 대한 제1 체크 동작의 결과에 따라 후속 동작들의 수행 여부를 선택적으로 결정할 수 있으며, 구체적으로, 제1 체크 동작이 패스된 경우에는 후속 동작들을 수행하지 않도록 결정할 수 있다. 따라서, 선택 트랜지스터에 대한 체크 동작을 수행하는데 소요되는 시간이 감소할 수 있고, 이에 따라, 배드 블록 체크 동작에 소요되는 시간이 감소할 수 있다. 예를 들어, 본 실시예에 따른 메모리 장치의 동작 방법은, 메모리 블록에 대한 소거 구간에서, 메모리 셀들의 소거 동작 이후에 수행될 수 있는데, 이 경우, 메모리 블록에 대한 소거 구간에 소요되는 시간이 감소될 수 있다.
도 7은 본 개시의 일 실시예에 따른 선택 트랜지스터들에 대한 체크 동작의 일 예를 나타낸다.
도 7을 참조하면, 본 실시예에서, 선택 트랜지스터들의 체크 순서는, 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)의 순서로 결정될 수 있다. 구체적으로, 상부 스트링 선택 트랜지스터(SSTu)의 문턱 전압에 대한 체크 동작을 수행하고, 이어서, 하부 스트링 선택 트랜지스터(SSTd)의 문턱 전압에 대한 체크 동작을 수행하며, 이어서, 그라운드 선택 트랜지스터(GST)의 문턱 전압에 대한 체크 동작을 수행할 수 있다.
먼저, 상부 스트링 선택 트랜지스터(SSTu)에 대한 체크 동작을 수행한다. 상부 스트링 선택 트랜지스터(SSTu)의 문턱 전압에 대해 언더 체크 동작을 수행하고, 언더 체크 동작에 대해 페일이 발생하면 상부 스트링 선택 트랜지스터(SSTu)에 대한 프로그램 동작을 수행한다. 본 실시예에 따르면, 상부 스트링 선택 트랜지스터(SSTu)에 대한 프로그램 동작을 수행한 직후, 상부 스트링 선택 트랜지스터(SSTu)의 문턱 전압에 대한 업퍼 체크 동작을 수행한다. 또한, 본 실시예에 따르면, 상부 스트링 선택 트랜지스터(SSTu)에 대한 프로그램 동작 중에 중지(suspend)가 발생하더라도, 업퍼 체크 동작까지 수행하고 체크 동작을 종료한다. 따라서, 상부 스트링 선택 트랜지스터(SSTu)의 체크 동작에 대한 재개(resume) 가능 시점은 제1 포인트(PT1)이다.
이어서, 하부 스트링 선택 트랜지스터(SSTd)에 대한 체크 동작을 수행한다. 하부 스트링 선택 트랜지스터(SSTd)의 문턱 전압에 대해 언더 체크 동작을 수행하고, 언더 체크 동작에 대해 페일이 발생하면 하부 스트링 선택 트랜지스터(SSTd)에 대한 프로그램 동작을 수행한다. 본 실시예에 따르면, 하부 스트링 선택 트랜지스터(SSTd)에 대한 프로그램 동작을 수행한 직후, 하부 스트링 선택 트랜지스터(SSTd)의 문턱 전압에 대한 업퍼 체크 동작을 수행한다. 또한, 본 실시예에 따르면, 하부 스트링 선택 트랜지스터(SSTd)에 대한 프로그램 동작 중에 중지가 발생하더라도, 업퍼 체크 동작까지 수행하고 체크 동작을 종료한다. 따라서, 하부 스트링 선택 트랜지스터(SSTd)의 체크 동작에 대한 재개 가능 시점은 제2 포인트(PT2)이다.
마지막으로, 그라운드 선택 트랜지스터(GST)에 대한 체크 동작을 수행한다. 그라운드 선택 트랜지스터(GST)의 문턱 전압에 대해 언더 체크 동작을 수행하고, 언더 체크 동작에 대해 페일이 발생하면 그라운드 선택 트랜지스터(GST)에 대한 프로그램 동작을 수행한다. 본 실시예에 따르면, 그라운드 선택 트랜지스터(GST)에 대한 프로그램 동작을 수행한 직후, 그라운드 선택 트랜지스터(GST)의 문턱 전압에 대한 업퍼 체크 동작을 수행한다. 또한, 본 실시예에 따르면, 그라운드 선택 트랜지스터(GST)에 대한 프로그램 동작 중에 중지가 발생하더라도, 업퍼 체크 동작까지 수행하고 체크 동작을 종료한다. 따라서, 그라운드 선택 트랜지스터(GST)의 체크 동작에 대한 재개 가능 시점은 제3 포인트(PT3)이다.
종래에는 각 선택 트랜지스터의 언더 체크 동작의 결과에 따라 프로그램 동작을 수행하고, 낸드 스트링 내의 모든 선택 트랜지스터들에 대한 언더 체크 동작들 및 프로그램 동작들이 완료된 후에, 각 선택 트랜지스터의 문턱 전압에 대한 업퍼 체크 동작을 수행하였다. 이러한 선택 트랜지스터들에 대한 체크 동작을 메모리 장치에 온칩으로(on-chip) 구현하게 되면, 메모리 컨트롤러에서 체크 동작의 진행 상태를 알 수 없으므로, 체크 동작 중간에 중지가 발생할 수 있다. 이 경우, 다음 재개 시에 재개 이전의 체크 동작의 진행 상태, 즉, 재개 이전의 프로그램 동작의 수행 여부를 알 수 없다.
예를 들어, 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)에 대한 체크 동작들의 수행 중에 중지가 발생한 경우, 재개 가능 시점은 상부 스트링 선택 트랜지스터(SSTu)에 대한 프로그램 동작 이후, 하부 스트링 선택 트랜지스터(SSTd)에 대한 프로그램 동작 이후, 그라운드 선택 트랜지스터(GST)에 대한 프로그램 동작 이후, 그리고, 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)에 대한 업퍼 체크 동작 이후이다. 따라서, 재개 가능 시점들의 개수는 4개이다.
그러나, 본 실시예에 따르면, 각 트랜지스터에 대한 프로그램 동작 직후에 업퍼 체크 동작을 수행할 수 있다. 따라서, 재개 가능 시점들은 제1 내지 제3 포인트들(PT1 내지 PT3)이며, 재개 가능 시점들의 개수는 3개로서, 종래에 비해 재개 가능 시점들의 개수가 줄어들게 된다. 이로써, 선택 트랜지스터의 문턱 전압에 대한 체크 동작의 복잡도가 낮아질 수 있고, 체크 동작 중에 중지가 발생하더라도 빠르게 재개하여 체크 동작을 계속해서 수행할 수 있다.
도 8은 본 개시의 일 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 8을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치의 메모리 블록들 중 배드 블록 체크 동작을 수행하는 방법이다. 예를 들어, 본 실시예에 따른 메모리 장치의 동작 방법은 도 1의 메모리 장치(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 따라서, 본 실시예에 따른 메모리 장치의 동작 방법을 온칩 체크 방법이라고 지칭할 수 있다. 도 1 내지 도 4를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
단계 S210에서, 복수의 시퀀스들 중 하나를 선택한다. 구체적으로, 배드 블록 체킹부(125)는 미리 정의된 복수의 시퀀스들 중 하나를 선택할 수 있고, 선택된 시퀀스에 따라 선택 트랜지스터들의 문턱 전압에 대한 체크 동작을 수행할 수 있다. 여기서, 시퀀스는 낸드 스트링에 포함된 복수의 시퀀스들 중 체크 동작의 진행 순서를 나타낸다. 본 실시예에 따르면, 낸드 스트링에 포함된 복수의 선택 트랜지스터들의 특성들에 따른 페일 빈도 순위를 기초로, 시퀀스를 선택할 수 있다. 예를 들어, 단계 S210에서 도 9에 예시된 다양한 시퀀스들 중 제1 케이스에 따른 시퀀스를 선택할 수 있다.
도 9는 본 개시의 일 실시예에 따른 선택 트랜지스터들의 체크 동작에 대한 다양한 시퀀스들을 나타낸다.
도 9를 참조하면, 각 케이스 별로 첫 번째로 체크 동작이 수행되는 제1 선택 트랜지스터(TR1), 두 번째로 체크 동작이 수행되는 제2 선택 트랜지스터(TR2) 및 세 번째로 체크 동작이 수행되는 제3 선택 트랜지스터(TR3)이 예시되었다. 예를 들어, 제1 케이스에서는 상부 스트링 선택 트랜지스터(SSTu)에 대한 체크 동작을 수행하고, 이어서, 하부 스트링 선택 트랜지스터(SSTd)에 대한 체크 동작을 수행하며, 이어서 그라운드 선택 트랜지스터(GST)에 대한 체크 동작을 수행하도록 정의될 수 있다.
다시 도 8을 참조하면, 단계 S220에서, 제1 선택 트랜지스터(TR1)의 체크 동작을 수행할지 여부를 판단한다. 본 실시예에 따르면, 제1 선택 트랜지스터(TR1)의 체크 동작을 수행할지 여부를 선택적으로 결정할 수 있다. 판단 결과, 제1 선택 트랜지스터(TR1)의 체크 동작을 수행하기로 결정된 경우 단계 S230에서 제1 선택 트랜지스터(TR1)에 대한 체크 동작을 수행한다. 이때, 제1 선택 트랜지스터(TR1)에 대한 체크 동작은 도 5의 단계 S20과 같이 구현될 수 있다.
단계 S240에서, 제2 선택 트랜지스터(TR2)의 체크 동작을 수행할지 여부를 판단한다. 본 실시예에 따르면, 제2 선택 트랜지스터(TR2)의 체크 동작을 수행할지 여부를 선택적으로 결정할 수 있다. 판단 결과, 제2 선택 트랜지스터(TR2)의 체크 동작을 수행하기로 결정된 경우 단계 S250에서 제2 선택 트랜지스터(TR2)에 대한 체크 동작을 수행한다. 이때, 제2 선택 트랜지스터(TR2)에 대한 체크 동작은 도 5의 단계 S20과 같이 구현될 수 있다.
단계 S260에서, 제3 선택 트랜지스터(TR3)의 체크 동작을 수행할지 여부를 판단한다. 본 실시예에 따르면, 제3 선택 트랜지스터(TR3)의 체크 동작을 수행할지 여부를 선택적으로 결정할 수 있다. 판단 결과, 제3 선택 트랜지스터(TR3)의 체크 동작을 수행하기로 결정된 경우 단계 S270에서 제3 선택 트랜지스터(TR3)에 대한 체크 동작을 수행한다. 이때, 제3 선택 트랜지스터(TR3)에 대한 체크 동작은 도 5의 단계 S20과 같이 구현될 수 있다.
도 10은 본 개시의 일 실시예에 따른 선택 트랜지스터에 대한 체크 동작을 더욱 상세하게 나타내는 흐름도이다.
도 10을 참조하면, 본 실시예에 따른 선택 트랜지스터에 대한 체크 동작은 도 8의 단계 S230, S250 및 S270의 일 실시예에 대응할 수 있고, 선택 트랜지스터는 도 8 및 도 9에 예시된 제1 내지 제3 선택 트랜지스터들(TR1 내지 TR3) 중 하나일 수 있다.
단계 S305에서, 선택 트랜지스터에 대해 제1 체크 동작을 수행할지 여부를 판단한다. 여기서, 제1 체크 동작은 선택 트랜지스터의 문턱 전압에 대한 언더 체크 동작이며, 도 5의 단계 S120에 대응된다. 본 실시예에 따르면, 선택 트랜지스터에 대한 체크 동작을 수행하는 경우 제1 체크 동작, 즉, 언더 체크 동작의 수행 여부를 선택적으로 결정할 수 있다. 판단 결과, 제1 체크 동작을 수행하기로 결정된 경우 단계 S310를 수행하고, 그렇지 않으면 단계 S340을 수행한다.
단계 S310에서, 선택 트랜지스터에 대한 제1 체크 동작을 수행하고, 단계 S315에서, 제1 체크 동작의 패스 여부를 판단한다. 판단 결과, 제1 체크 동작이 패스된 경우 단계 S320을 수행하고, 그렇지 않은 경우 단계 S340을 수행할 수 있다.
단계 S320에서, 선택 트랜지스터의 프로그램 가능 여부를 판단한다. 구체적으로, 선택 트랜지스터가 프로그램 수행 가능한 셀 타입 트랜지스터인지 여부를 판단한다. 판단 결과, 프로그램 가능하면 단계 S330을 수행하고, 그렇지 않으면, 단계 S370을 수행한다. 단계 S330에서, 선택 트랜지스터에 대해 프로그램 동작을 수행하고, 이어서 프로그램 검증 동작을 수행한다. 여기서, 프로그램 동작은 도 5의 단계 S140에 대응된다.
단계 S335에서, 프로그램 검증 결과, 프로그램 패스되었는지 여부를 판단한다. 판단 결과, 프로그램 패스된 경우 단계 S340을 수행하고, 그렇지 않으면 단계 S380을 수행한다. 단계 S380에서, 해당 루프가 미리 결정된 최대 루프인지 여부를 판단한다. 판단 결과, 최대 루프인 경우 단계 S370을 수행하고, 그렇지 않으면 루프 카운트를 증가시키고 다시 단계 S330을 수행한다.
단계 S340에서, 선택 트랜지스터에 대해 제2 체크 동작을 수행할지 여부를 판단한다. 여기서, 제2 체크 동작은 선택 트랜지스터의 문턱 전압에 대한 업퍼 체크 동작이며, 도 5의 단계 S150에 대응된다. 본 실시예에 따르면, 선택 트랜지스터에 대한 체크 동작을 수행하는 경우 제2 체크 동작, 즉, 업퍼 체크 동작의 수행 여부를 선택적으로 결정할 수 있다. 판단 결과, 제2 체크 동작을 수행하기로 결정된 경우 단계 S345를 수행하고, 그렇지 않으면 선택 트랜지스터에 대한 체크 동작을 종료한다.
단계 S345에서, 선택 트랜지스터에 대한 제2 체크 동작을 생략 가능한지 여부를 판단한다. 본 실시예에 따르면, 선택 트랜지스터에 대해 프로그램 동작, 즉, 단계 S330, S335, S380이 수행되지 않은 경우에 제2 체크 동작을 생략할 수 있다. 판단 결과, 제2 체크 동작을 생략 가능한 경우에는 단계 S350을 수행하고, 그렇지 않으면 단계 S355를 수행한다. 단계 S350에서, 프로그램 플래그가 1인지 판단한다. 여기서, 프로그램 플래그는 프로그램 동작이 수행되었는지 여부를 나타내며, 구체적으로, 프로그램 플래그가 1인 경우 프로그램 동작이 수행되었음을 나타내고, 프로그램 플래그가 0인 경우 프로그램 동작이 수행되지 않았음을 나타낸다. 판단 결과, 프로그램 플래그가 1이면 단계 S355를 수행하고, 그렇지 않으면 선택 트랜지스터에 대한 체크 동작을 종료한다.
단계 S355에서, 선택 트랜지스터에 대한 제2 체크 동작을 수행하고, 단계 S360에서, 제2 체크 동작의 패스 여부를 판단한다. 판단 결과, 제2 체크 동작이 패스된 경우 선택 트랜지스터에 대한 체크 동작은 종료된다. 한편, 제2 체크 동작이 패스되지 않은 경우, 단계 S370에서, 낸드 스트링을 포함하는 메모리 블록을 배드 블록으로 처리한다.
도 11은 본 개시의 일 실시예에 따른 선택 트랜지스터들의 체크 동작을 포함하는 메모리 장치의 소거 동작의 일 예를 나타낸다.
도 11을 참조하면, 본 실시예에 따르면, 선택된 메모리 블록에 대한 소거 동작을 수행하는 소거 구간 중에 선택 트랜지스터들에 대한 체크 동작을 수행함으로써 배드 블록을 체크할 수 있다. 구체적으로, 메모리 블록에 포함된 복수의 메모리 셀들에 대해 소거 동작을 수행하는 소거 단계(ERASE) 및 복수의 메모리 셀들에 대해 소거 검증 동작을 수행하는 소거 검증 단계(ERS VFY)를 순차적으로 수행할 수 있다. 이어서, 선택 트랜지스터들의 문턱 전압에 대한 체크 동작을 수행함으로써 배드 블록을 체크할 수 있다.
본 실시예에서, 상부 스트링 선택 트랜지스터(SSTu) 및 하부 스트링 선택 트랜지스터(SSTd)는 전하 저장층을 포함하는 셀 타입 트랜지스터일 수 있다. 셀 타입 트랜지스터인 상부 스트링 선택 트랜지스터(SSTu) 및 하부 스트링 선택 트랜지스터(SSTd)의 경우 메모리 셀들과 유사하게, 프로그램/소거 사이클이 증가함에 따라 문턱 전압이 감소할 수 있다. 따라서, 셀 타입 트랜지스터인 상부 스트링 선택 트랜지스터(SSTu) 및 하부 스트링 선택 트랜지스터(SSTd)의 산포는 음의 방향으로 쉬프트될 수 있다. 이때, 상부 스트링 선택 트랜지스터(SSTu) 및 하부 스트링 선택 트랜지스터(SSTd)에 대해 언더 체크 동작을 먼저 수행할 수 있다.
구체적으로, 먼저 상부 스트링 선택 트랜지스터(SSTu)에 대해 언더 체크 동작을 수행할 수 있다. 상부 스트링 선택 트랜지스터(SSTu)가 언더 체크 동작을 패스하면, 상부 스트링 선택 트랜지스터(SSTu)에 대한 프로그램 동작 및 업퍼 체크 동작은 생략할 수 있다. 이어서, 하부 스트링 선택 트랜지스터(SSTd)에 대해 언더 체크 동작을 수행할 수 있다. 하부 스트링 선택 트랜지스터(SSTd)가 언더 체크 동작을 패스하면, 하부 스트링 선택 트랜지스터(SSTd)에 대한 프로그램 동작 및 업퍼 체크 동작은 생략할 수 있다.
한편, 본 실시예에서, 그라운드 선택 트랜지스터(GST)는 전하 저장층을 포함하지 않는 일반 트랜지스터일 수 있다. 이 경우, 그라운드 선택 트랜지스터(GST)의 산포는 반드시 음의 방향으로 쉬프트되는 것으로 볼 수 없고, 공정 상의 이유로 랜덤한 열화가 발생할 수 있다. 즉, 그라운드 선택 트랜지스터(GST)의 산포가 한 방향으로 쉬프트되지 않고, 음의 방향 또는 양의 방향으로 쉬프트될 수 있다. 따라서, 그라운드 선택 트랜지스터(GST)에 대해 언더 체크 동작 및 업퍼 체크 동작을 순차적으로 수행할 수 있다.
도 12a 내지 도 12d는 본 개시의 일 실시예에 따른 선택 트랜지스터들의 체크 동작에 대한 다양한 예들을 나타낸다. 도 12a 내지 도 12d의 예들에서, 상부 스트링 선택 트랜지스터(SSTu) 및 하부 스트링 선택 트랜지스터(SSTd)는 프로그램 가능한 셀 타입 트랜지스터이고, 그라운드 선택 트랜지스터(GST)는 프로그램 불가능한 일반 트랜지스터일 수 있다.
도 12a를 참조하면, 일반적인 메모리 블록에서 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)의 산포가 정상적이기 때문에, 선택 트랜지스터들에 대한 체크 동작들을 수행하는 경우, 도 12a에 예시된 바와 같이, 각 체크 동작은 패스될 수 있다.
본 실시예에 따르면, 상부 스트링 선택 트랜지스터(SSTu)에 대해 언더 체크 동작을 먼저 수행한다. 상부 스트링 선택 트랜지스터(SSTu)에 대한 언더 체크 동작이 패스되면, 하부 스트링 선택 트랜지스터(SSTd)에 대해 언더 체크 동작을 수행한다. 하부 스트링 선택 트랜지스터(SSTd)에 대한 언더 체크 동작이 패스되면, 그라운드 선택 트랜지스터(GST)에 대한 언더 체크 동작을 수행한다. 그라운드 선택 트랜지스터(GST)에 대한 언더 체크 동작이 패스되면, 그라운드 선택 트랜지스터(GST)에 대한 업퍼 체크 동작을 수행한다.
도 12b를 참조하면, 상부 스트링 선택 트랜지스터(SSTu)의 산포 및 하부 스트링 선택 트랜지스터(SSTd)의 산포가 정상 범위에서 음의 방향으로 쉬프트된 경우, 상부 스트링 선택 트랜지스터(SSTu) 및 하부 스트링 선택 트랜지스터(SSTd)에 대한 언더 체크 동작들은 페일될 것이다. 이에 따라, 상부 스트링 선택 트랜지스터(SSTu) 및 하부 스트링 선택 트랜지스터(SSTd)에 대해 프로그램 동작을 수행하여 상부 스트링 선택 트랜지스터(SSTu)의 산포 및 하부 스트링 선택 트랜지스터(SSTd)의 산포를 양의 방향으로 쉬프트시켜야 한다.
본 실시예에 따르면, 상부 스트링 선택 트랜지스터(SSTu)에 대해 언더 체크 동작을 먼저 수행한다. 상부 스트링 선택 트랜지스터(SSTu)에 대한 언더 체크 동작이 페일되면, 상부 스트링 선택 트랜지스터(SSTu)에 대해 프로그램 동작을 수행하고, 프로그램 검증 결과 프로그램 패스하면, 상부 스트링 선택 트랜지스터(SSTu)에 대해 업퍼 체크 동작을 수행한다. 상부 스트링 선택 트랜지스터(SSTu)에 대한 업퍼 체크 동작이 패스되면, 하부 스트링 선택 트랜지스터(SSTd)에 대해 언더 체크 동작을 수행한다. 하부 스트링 선택 트랜지스터(SSTd)에 대한 언더 체크 동작이 페일되면, 하부 스트링 선택 트랜지스터(SSTd)에 대해 프로그램 동작을 수행하고, 프로그램 검증 결과 프로그램 패스하면, 하부 스트링 선택 트랜지스터(SSTd)에 대해 업퍼 체크 동작을 수행한다. 하부 스트링 선택 트랜지스터(SSTd)에 대한 업퍼 체크 동작이 패스되면, 그라운드 선택 트랜지스터(GST)에 대한 언더 체크 동작을 수행한다. 그라운드 선택 트랜지스터(GST)에 대한 언더 체크 동작이 패스되면, 그라운드 선택 트랜지스터(GST)에 대한 업퍼 체크 동작을 수행한다.
도 12c를 참조하면, 상부 스트링 선택 트랜지스터(SSTu)에 대해 체크 동작은 생략하고, 하부 스트링 선택 트랜지스터(SSTd)에 대해서만 체크 동작을 수행할 수 있다. 하부 스트링 선택 트랜지스터(SSTd)는 메모리 셀들에 상대적으로 인접하게 배치되므로, 메모리 셀들에 대한 프로그램/소거 동작에 따른 열화가 더 심할 수 있는 반면, 상부 스트링 선택 트랜지스터(SSTu)는 메모리 셀들에 상대적으로 멀리 배치되므로, 메모리 셀들에 대한 프로그램/소거 동작에 따른 열화가 덜 심할 수 있다.
본 실시예에 따르면, 하부 스트링 선택 트랜지스터(SSTd)에 대해 언더 체크 동작을 수행한다. 하부 스트링 선택 트랜지스터(SSTd)에 대한 언더 체크 동작이 페일되면, 하부 스트링 선택 트랜지스터(SSTd)에 대해 프로그램 동작을 수행하고, 프로그램 검증 결과 프로그램 패스하면, 하부 스트링 선택 트랜지스터(SSTd)에 대해 업퍼 체크 동작을 수행한다. 하부 스트링 선택 트랜지스터(SSTd)에 대해 업퍼 체크 동작이 패스하면, 그라운드 선택 트랜지스터(GST)에 대한 언더 체크 동작을 수행한다. 그라운드 선택 트랜지스터(GST)에 대한 언더 체크 동작이 패스되면, 그라운드 선택 트랜지스터(GST)에 대한 업퍼 체크 동작을 수행한다.
도 12d를 참조하면, 그라운드 선택 트랜지스터(GST)에 대한 체크 동작을 먼저 수행할 수 있다. 구체적으로, 그라운드 선택 트랜지스터(GST)에 대한 언더 체크 동작을 수행한다. 그라운드 선택 트랜지스터(GST)에 대한 언더 체크 동작이 패스되면, 그라운드 선택 트랜지스터(GST)에 대한 업퍼 체크 동작을 수행한다. 그라운드 선택 트랜지스터(GST)에 대한 업퍼 체크 동작이 페일되면, 그라운드 선택 트랜지스터(GST)는 프로그램 수행이 불가능하므로, 해당 낸드 스트링을 포함하는 메모리 블록은 배드 블록으로 처리될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 해당 낸드 스트링만 배드 스트링으로 처리하고 메모리 블록 내의 다른 낸드 스트링들은 배드 스트링으로 처리하지 않을 수도 있다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치(100A)를 나타내는 블록도이다.
도 13을 참조하면, 메모리 장치(100A)는 제1 매트(MAT1), 제2 매트(MAT2) 및 제어 로직(120)을 포함할 수 있다. 제1 매트(MAT1)는 제1 메모리 플레인(110a), 제1 로우 디코더(140a) 및 제1 페이지 버퍼(150a)를 포함할 수 있고, 제2 매트(MAT2)는 제2 메모리 플레인(110b), 제2 로우 디코더(140b) 및 제2 페이지 버퍼(150b)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(110A)는 도 1의 메모리 장치(100)의 변형 실시예로서, 서로 독립적으로 제어 가능한 복수의 매트들(MAT1, MAT2)로 구분될 수 있다. 도 13에서는 두 개의 매트들(MAT1, MAT2)을 도시하였으나, 본 발명은 이에 한정되지 않으며, 메모리 장치(100A)에 포함되는 매트들의 개수는 다양하게 변경될 수 있다.
제어 로직(120)은 제1 매트(MAT1)에 포함된 제1 메모리 플레인(110a)에 대한 동작과 제2 매트(MAT2)에 포함된 제2 메모리 플레인(110b)에 대한 동작을 서로 독립적으로 제어할 수 있으며, 또한, 서로 동시에 제어할 수 있다. 배드 블록 체킹부(125)는 제1 메모리 플레인(110a)에 포함된 복수의 메모리 블록들 중 배드 블록을 체크하는 동작과, 제2 메모리 플레인(110b)에 포함된 복수의 메모리 블록들 중 배드 블록을 체크하는 동작을 서로 독립적으로, 또한, 서로 동시에 수행할 수 있다. 배드 블록 체킹부(125)에 대해 도 1을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
도 14는 본 개시의 일 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 14를 참조하면, 메모리 장치의 동작 방법은 메모리 장치의 메모리 블록들 중 배드 블록 체크 동작을 수행하는 방법이다. 예를 들어, 본 실시예에 따른 메모리 장치의 동작 방법은 도 13의 메모리 장치(100A)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 따라서, 본 실시예에 따른 메모리 장치의 동작 방법을 온칩 체크 방법이라고 지칭할 수 있다. 도 13을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
단계 S410에서, 복수의 시퀀스들 중 하나를 선택한다. 구체적으로, 배드 블록 체킹부(125)는 미리 정의된 복수의 시퀀스들 중 하나를 선택할 수 있고, 선택된 시퀀스에 따라 선택 트랜지스터들의 문턱 전압에 대한 체크 동작을 수행할 수 있다. 여기서, 시퀀스는 낸드 스트링에 포함된 복수의 시퀀스들 중 체크 동작의 진행 순서를 나타낸다. 예를 들어, 단계 S410에서 도 9에 예시된 다양한 시퀀스들 중 제1 케이스에 따른 시퀀스를 선택할 수 있다.
단계 S420에서, 제1 선택 트랜지스터(TR1)의 체크 동작을 수행할지 여부를 판단한다. 본 실시예에 따르면, 제1 선택 트랜지스터(TR1)의 체크 동작을 수행할지 여부를 선택적으로 결정할 수 있다. 판단 결과, 제1 선택 트랜지스터(TR1)의 체크 동작을 수행하기로 결정된 경우 단계 S430에서 제1 선택 트랜지스터(TR1)에 대한 체크 동작을 수행한다. 이때, 제1 선택 트랜지스터(TR1)에 대한 체크 동작은 도 5의 단계 S20과 같이 구현될 수 있다.
본 실시예에서, 배드 블록 체킹부(125)는 제1 메모리 플레인(110a)의 제1 메모리 블록에 대한 배드 블록 체킹 동작과 제2 메모리 플레인(110b)의 제1 메모리 블록에 대한 배드 블록 체킹 동작을 동시에 수행할 수 있다. 예를 들어, 배드 블록 체킹부(125)는 제1 메모리 플레인(110a)의 제1 메모리 블록의 제1 낸드 스트링의 상부 스트링 선택 트랜지스터에 대한 체크 동작을 수행하고, 동시에, 제2 메모리 플레인(110b)의 제1 메모리 블록의 제1 낸드 스트링의 상부 스트링 선택 트랜지스터에 대한 체크 동작을 수행할 수 있다.
단계 S440에서, 모든 플레인들에 대해 배드 블록 처리되었는지 여부를 판단한다. 판단 결과, 모든 플레인들에 대해 배드 블록 처리되지 않은 경우 단계 S450을 수행하고, 그렇지 않은 경우, 배드 블록 체크 동작을 종료할 수 있다. 예를 들어, 배드 블록 체킹부(125)는 제1 및 제2 메모리 플레인들(110a, 110b)에 대해 모두 배드 블록으로 처리된 경우 이후의 단계들을 생략하고, 배드 블록 체크 동작을 종료할 수 있으며, 이에 따라, 배드 블록 체크 동작에 소요되는 시간을 줄일 수 있다.
단계 S450에서, 제2 선택 트랜지스터(TR2)의 체크 동작을 수행할지 여부를 판단한다. 본 실시예에 따르면, 제2 선택 트랜지스터(TR2)의 체크 동작을 수행할지 여부를 선택적으로 결정할 수 있다. 판단 결과, 제2 선택 트랜지스터(TR2)의 체크 동작을 수행하기로 결정된 경우 단계 S460에서 제2 선택 트랜지스터(TR2)에 대한 체크 동작을 수행한다. 이때, 제2 선택 트랜지스터(TR2)에 대한 체크 동작은 도 5의 단계 S20과 같이 구현될 수 있다. 예를 들어, 배드 블록 체킹부(125)는 제1 메모리 플레인(110a)의 제1 메모리 블록의 제1 낸드 스트링의 하부 스트링 선택 트랜지스터에 대한 체크 동작을 수행하고, 동시에, 제2 메모리 플레인(110b)의 제1 메모리 블록의 제1 낸드 스트링의 하부 스트링 선택 트랜지스터에 대한 체크 동작을 수행할 수 있다.
단계 S470에서, 모든 플레인들에 대해 배드 블록 처리되었는지 여부를 판단한다. 판단 결과, 모든 플레인들에 대해 배드 블록 처리되지 않은 경우 단계 S480을 수행하고, 그렇지 않은 경우, 배드 블록 체크 동작을 종료할 수 있다. 예를 들어, 배드 블록 체킹부(125)는 제1 및 제2 메모리 플레인들(110a, 110b)에 대해 모두 배드 블록으로 처리된 경우 이후의 단계들을 생략하고, 배드 블록 체크 동작을 종료할 수 있으며, 이에 따라, 배드 블록 체크 동작에 소요되는 시간을 줄일 수 있다.
단계 S480에서, 제3 선택 트랜지스터(TR3)의 체크 동작을 수행할지 여부를 판단한다. 본 실시예에 따르면, 제3 선택 트랜지스터(TR3)의 체크 동작을 수행할지 여부를 선택적으로 결정할 수 있다. 판단 결과, 제3 선택 트랜지스터(TR3)의 체크 동작을 수행하기로 결정된 경우 단계 S490에서 제3 선택 트랜지스터(TR3)에 대한 체크 동작을 수행한다. 이때, 제3 선택 트랜지스터(TR3)에 대한 체크 동작은 도 5의 단계 S20과 같이 구현될 수 있다.
도 15는 본 개시의 일 실시예에 따른 선택 트랜지스터에 대한 체크 동작을 더욱 상세하게 나타내는 흐름도이다.
도 15를 참조하면, 본 실시예에 따른 선택 트랜지스터에 대한 체크 동작은 도 14의 단계 S430, S460 및 S490의 일 실시예에 대응할 수 있고, 선택 트랜지스터는 도 9 및 도 14에 예시된 제1 내지 제3 선택 트랜지스터들(TR1 내지 TR3) 중 하나일 수 있다.
단계 S505에서, 선택 트랜지스터에 대해 제1 체크 동작을 수행할지 여부를 판단한다. 여기서, 제1 체크 동작은 선택 트랜지스터의 문턱 전압에 대한 언더 체크 동작이며, 도 5의 단계 S120에 대응된다. 본 실시예에 따르면, 선택 트랜지스터에 대한 체크 동작을 수행하는 경우 제1 체크 동작, 즉, 언더 체크 동작의 수행 여부를 선택적으로 결정할 수 있다. 판단 결과, 제1 체크 동작을 수행하기로 결정된 경우 단계 S510를 수행하고, 그렇지 않으면 단계 S540을 수행한다.
단계 S510에서, 선택 트랜지스터에 대한 제1 체크 동작을 수행하고, 단계 S515에서, 제1 체크 동작의 패스 여부를 판단한다. 판단 결과, 제1 체크 동작이 패스된 경우 단계 S520을 수행하고, 그렇지 않은 경우 단계 S540을 수행할 수 있다.
단계 S520에서, 선택 트랜지스터의 프로그램 가능 여부를 판단한다. 구체적으로, 선택 트랜지스터가 프로그램 수행 가능한 셀 타입 트랜지스터인지 여부를 판단한다. 판단 결과, 프로그램 가능하면 단계 S530을 수행하고, 그렇지 않으면, 단계 S590을 수행한다. 단계 S530에서, 선택 트랜지스터에 대해 프로그램 동작을 수행하고, 이어서 프로그램 검증 동작을 수행한다.
단계 S535에서, 프로그램 검증 결과, 프로그램 패스되었는지 여부를 판단한다. 판단 결과, 프로그램 패스된 경우 단계 S540을 수행하고, 그렇지 않으면 단계 S580을 수행한다. 단계 S580에서, 해당 루프가 미리 결정된 최대 루프인지 여부를 판단한다. 판단 결과, 최대 루프인 경우 단계 S590을 수행하고, 그렇지 않으면 루프 카운트를 증가시키고 다시 단계 S530을 수행한다.
단계 S590에서, 해당 낸드 스트링을 포함하는 메모리 블록을 배드 블록으로 처리한다. 단계 S595에서, 모든 플레인들에 대해 배드 블록 처리되었는지 여부를 판단한다. 판단 결과, 모든 플레인들에 대해 배드 블록 처리되지 않은 경우 단계 S540을 수행하고, 그렇지 않은 경우, 배드 블록 체크 동작을 종료할 수 있다. 예를 들어, 배드 블록 체킹부(125)는 제1 및 제2 메모리 플레인들(110a, 110b)에 대해 모두 배드 블록으로 처리된 경우 이후의 단계들을 생략하고, 배드 블록 체크 동작을 종료할 수 있으며, 이에 따라, 배드 블록 체크 동작에 소요되는 시간을 줄일 수 있다.
단계 S540에서, 선택 트랜지스터에 대해 제2 체크 동작을 수행할지 여부를 판단한다. 여기서, 제2 체크 동작은 선택 트랜지스터의 문턱 전압에 대한 업퍼 체크 동작이며, 도 5의 단계 S150에 대응된다. 본 실시예에 따르면, 선택 트랜지스터에 대한 체크 동작을 수행하는 경우 제2 체크 동작, 즉, 업퍼 체크 동작의 수행 여부를 선택적으로 결정할 수 있다. 판단 결과, 제2 체크 동작을 수행하기로 결정된 경우 단계 S545를 수행하고, 그렇지 않으면 선택 트랜지스터에 대한 체크 동작을 종료한다.
단계 S545에서, 선택 트랜지스터에 대한 제2 체크 동작을 생략 가능한지 여부를 판단한다. 본 실시예에 따르면, 선택 트랜지스터에 대해 프로그램 동작, 즉, 단계 S530, S535, S580이 수행되지 않은 경우에 제2 체크 동작을 생략할 수 있다. 판단 결과, 제2 체크 동작을 생략 가능한 경우에는 단계 S550을 수행하고, 그렇지 않으면 단계 S555를 수행한다. 단계 S550에서, 프로그램 플래그가 1인지 판단한다. 여기서, 프로그램 플래그는 프로그램 동작이 수행되었는지 여부를 나타내며, 구체적으로, 프로그램 플래그가 1인 경우 프로그램 동작이 수행되었음을 나타내고, 프로그램 플래그가 0인 경우 프로그램 동작이 수행되지 않았음을 나타낸다. 판단 결과, 프로그램 플래그가 1이면 단계 S555를 수행하고, 그렇지 않으면 선택 트랜지스터에 대한 체크 동작을 종료한다.
단계 S555에서, 선택 트랜지스터에 대한 제2 체크 동작을 수행하고, 단계 S560에서, 제2 체크 동작의 패스 여부를 판단한다. 판단 결과, 제2 체크 동작이 패스된 경우 선택 트랜지스터에 대한 체크 동작은 종료된다. 한편, 제2 체크 동작이 패스되지 않은 경우, 단계 S570에서, 낸드 스트링을 포함하는 메모리 블록을 배드 블록으로 처리한다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치(100B)를 나타내는 블록도이다.
도 16을 참조하면, 메모리 장치(100B)는 제1 매트(MAT1') 및 제2 매트(MAT2')를 포함할 수 있다. 제1 매트(MAT1')은 제1 메모리 플레인(110a), 제1 제어 로직(120a), 제1 로우 디코더(140a) 및 제1 페이지 버퍼(150a)를 포함할 수 있고, 제1 제어 로직(120a)은 제1 배드 블록 체킹부(125a)를 포함할 수 있다. 제2 매트(MAT2')은 제2 메모리 플레인(110b), 제2 제어 로직(120b), 제2 로우 디코더(140b) 및 제2 페이지 버퍼(150b)를 포함할 수 있고, 제2 제어 로직(120b)은 제2 배드 블록 체킹부(125b)를 포함할 수 있다.
본 실시예에 따른 메모리 장치(100B)는 도 13의 메모리 장치(100A)의 변형 실시예이다. 본 실시예에 따르면, 메모리 장치(100B)는 제1 및 제2 매트들(MAT1', MAT2')의 각각에 제1 및 제2 제어 로직들(120a, 120b)을 포함할 수 있다. 이 경우, 제1 제어 로직(120a) 내의 제1 배드 블록 체킹부(125a)는 제1 메모리 플레인(110a) 내의 배드 블록을 체킹하고, 제2 제어 로직(120b) 내의 제2 배드 블록 체킹부(125b)는 제2 메모리 플레인(110b) 내의 배드 블록을 체킹할 수 있다. 따라서, 제1 및 제2 배드 블록 체킹부들(125a, 125b)은 도 8 및 도 10에 예시된 방법에 따라 동작할 수 있다.
도 17은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함하고, 메모리 장치(100)는 메모리 셀 어레이(110) 및 제어 로직(120)을 포함할 수 있다. 본 실시예에서, 메모리 장치(100)는 도 1의 메모리 장치(100), 도 13의 메모리 장치(100A) 또는 도 16의 메모리 장치(100B)일 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 본 실시예에서, 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있고, 각 메모리 블록은 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판에 수직으로 적층된 복수의 워드 라인들에 각각 연결된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)에 대해 도 1을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나, 메모리 셀 어레이(110)로부터 데이터를 독출하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(120)에 대해 도 1을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
본 실시예에 따르면, 제어 로직(120)은 낸드 스트링에 포함된 각 선택 트랜지스터, 예를 들어, 도 2의 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)의 문턱 전압에 대한 체크 동작을 수행하고, 체크 동작의 결과에 따라 일부 낸드 스트링을 포함하는 메모리 블록을 배드 블록으로 처리할 수 있다. 제어 로직(120)은 도 1 내지 도 16을 참조하여 상술된 실시예들을 수행하도록 구현될 수 있다.
도 18은 본 개시의 일 실시예에 따른 메모리 시스템(20)을 나타내는 블록도이다.
도 18을 참조하면, 메모리 시스템(20)은 메모리 장치(300) 및 메모리 컨트롤러(400)를 포함할 수 있다. 본 실시예에 따른 메모리 시스템(20)은 도 17의 메모리 시스템(10)의 변형 실시예일 수 있고, 구체적으로, 메모리 컨트롤러(400)는 배드 블록 체킹부(410)를 포함할 수 있다.
메모리 셀 어레이(310)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 본 실시예에서, 메모리 셀 어레이(310)는 복수의 메모리 블록들을 포함할 수 있고, 각 메모리 블록은 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판에 수직으로 적층된 복수의 워드 라인들에 각각 연결된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)에 대해 도 1을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
제어 로직(320)은 메모리 컨트롤러(400)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나, 메모리 셀 어레이(310)로부터 데이터를 독출하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(320)은 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다.
배드 블록 체킹부(410)는 낸드 스트링에 포함된 각 선택 트랜지스터, 예를 들어, 도 2의 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)의 문턱 전압에 대한 체크 동작을 수행하고, 체크 동작의 결과에 따라 일부 낸드 스트링을 포함하는 메모리 블록을 배드 블록으로 처리할 수 있다. 이와 같이, 본 실시예에 따르면, 배드 블록 체크 동작은 메모리 컨트롤러(400)에서 수행될 수 있다. 배드 블록 체킹부(410)는 도 1 내지 도 16을 참조하여 상술된 실시예들을 수행하도록 구현될 수 있다.
도 19는 본 개시의 일 실시예에 따른 메모리 카드 시스템(1000)을 나타내는 블록도이다.
도 19를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 18에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 메모리 카드(1200)는 낸드 스트링에 포함된 각 선택 트랜지스터, 예를 들어, 도 2의 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)의 문턱 전압에 대한 체크 동작을 수행하고, 체크 동작의 결과에 따라 일부 낸드 스트링을 포함하는 메모리 블록을 배드 블록으로 처리할 수 있다. 이때, 메모리 카드(1200)는 각 선택 트랜지스터에 대한 언더 체크 동작의 결과에 따라 프로그램 동작 및 업퍼 체크 동작의 수행 여부를 선택적으로 결정할 수 있다. 또한, 메모리 카드(1200)는 낸드 스트링에 포함된 복수의 선택 트랜지스터들 중 체크 동작의 수행 순서 및 체크 동작의 수행 여부를 실시예에 따라 다양하게 결정할 수 있다.
메모리 카드(1200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(1100)와 통신하도록 구성될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1200)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 20은 본 개시의 일 실시예에 따른 SSD 시스템은 나타내는 블록도이다.
도 20을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터(signal connector)를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 복수의 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 이때, SSD(2200)는 도 1 내지 도 19에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 복수의 메모리 장치들(2230 내지 2250)은 구체적으로, 메모리 카드(1200)는 낸드 스트링에 포함된 각 선택 트랜지스터, 예를 들어, 도 2의 상부 스트링 선택 트랜지스터(SSTu), 하부 스트링 선택 트랜지스터(SSTd) 및 그라운드 선택 트랜지스터(GST)의 문턱 전압에 대한 체크 동작을 수행하고, 체크 동작의 결과에 따라 일부 낸드 스트링을 포함하는 메모리 블록을 배드 블록으로 처리할 수 있다. 이때, 복수의 메모리 장치들(2230 내지 2250)은 각 선택 트랜지스터에 대한 언더 체크 동작의 결과에 따라 프로그램 동작 및 업퍼 체크 동작의 수행 여부를 선택적으로 결정할 수 있다. 또한, 복수의 메모리 장치들(2230 내지 2250)은 낸드 스트링에 포함된 복수의 선택 트랜지스터들 중 체크 동작의 수행 순서 및 체크 동작의 수행 여부를 실시예에 따라 다양하게 결정할 수 있다.
본 발명에 따른 메모리 카드, 불휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100A, 100B: 메모리 장치, 110: 메모리 셀 어레이
120, 120a, 120b, 120c: 제어 로직
125, 125a, 125b, 410: 배드 블록 체킹부

Claims (10)

  1. 낸드 스트링에 포함된 복수의 선택 트랜지스터들 중 제1 선택 트랜지스터를 선택하는 단계; 및
    상기 제1 선택 트랜지스터의 제1 문턱 전압에 대한 체크 동작을 수행하는 단계를 포함하고,
    상기 체크 동작을 수행하는 단계는,
    상기 제1 문턱 전압을 제1 하한 기준 전압 레벨과 비교하는 단계; 및
    상기 제1 문턱 전압이 상기 제1 하한 기준 전압 레벨 미만이면, 상기 제1 선택 트랜지스터에 대해 프로그램 동작을 수행하는 단계를 포함하고,
    상기 제1 문턱 전압이 상기 제1 하한 기준 전압 레벨 이상이면, 상기 제1 문턱 전압에 대한 체크 동작은 종료되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 문턱 전압이 상기 제1 하한 기준 전압 레벨 이상이면, 상기 복수의 선택 트랜지스터들 중 제2 선택 트랜지스터의 제2 문턱 전압에 대한 체크 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 체크 동작을 수행하는 단계는,
    상기 프로그램 동작을 수행하는 단계 이후에, 상기 제1 문턱 전압을 제1 상한 기준 전압 레벨과 비교하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 체크 동작을 수행하는 단계 중에 중지(suspend)가 발생하더라도, 상기 체크 동작을 수행하는 단계는 상기 제1 문턱 전압을 상기 제1 상한 기준 전압 레벨과 비교하는 단계까지 완료하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  5. 제3항에 있어서,
    상기 체크 동작을 수행하는 단계는,
    상기 제1 문턱 전압이 상기 제1 상한 기준 전압 레벨보다 높은 경우 상기 낸드 스트링 또는 상기 낸드 스트링을 포함하는 메모리 블록을 배드 낸드 스트링 또는 배드 블록으로 처리하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 배드 낸드 스트링 또는 상기 배드 블록에 포함된 나머지 선택 트랜지스터의 문턱 전압에 대한 체크 동작을 생략하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  7. 제3항에 있어서,
    상기 제1 문턱 전압을 상기 제1 상한 기준 전압 레벨과 비교하는 단계는, 상기 복수의 선택 트랜지스터들 중 제2 선택 트랜지스터의 문턱 전압에 대한 체크 동작을 수행하기 전에 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  8. 제3항에 있어서,
    상기 제1 문턱 전압이 상기 제1 상한 기준 전압 레벨 이하인 경우, 상기 복수의 선택 트랜지스터들 중 제2 선택 트랜지스터의 제2 문턱 전압에 대한 체크 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 복수의 선택 트랜지스터들은, 적어도 하나의 스트링 선택 트랜지스터 및 적어도 하나의 그라운드 선택 트랜지스터를 포함하고,
    상기 제1 선택 트랜지스터를 선택하는 단계는, 상기 적어도 하나의 스트링 선택 트랜지스터 및 상기 적어도 하나의 그라운드 선택 트랜지스터의 특성들에 따른 페일 빈도를 기초로 상기 제1 선택 트랜지스터를 선택하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  10. 서로 독립적으로 제어 가능한 제1 및 제2 메모리 플레인들을 포함하고, 상기 제1 및 제2 메모리 플레인들은 각각 복수의 메모리 블록들을 포함하며, 상기 복수의 메모리 블록들은 각각 복수의 낸드 스트링들을 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
    상기 제1 및 제2 메모리 플레인들 각각의 제1 메모리 블록의 제1 낸드 스트링에 포함된 복수의 선택 트랜지스터들 중 제1 선택 트랜지스터를 선택하는 단계;
    상기 제1 및 제2 메모리 플레인들 각각의 상기 제1 선택 트랜지스터의 제1 문턱 전압이 제1 기준 전압 범위 내에 포함되는지 체크하는 단계; 및
    상기 제1 및 제2 메모리 플레인들에 대해, 상기 제1 문턱 전압이 상기 제1 기준 전압 범위 내에 포함되지 않는 경우 상기 제1 메모리 블록을 배드 블록으로 처리하는 단계를 포함하고,
    상기 제1 메모리 플레인의 상기 제1 메모리 블록 및 상기 제2 메모리 플레인의 상기 제1 메모리 블록이 모두 상기 배드 블록으로 처리되면, 상기 복수의 선택 트랜지스터들 중 나머지 선택 트랜지스터에 대한 체크 동작은 생략되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
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