KR20170052793A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 출원의 반도체 소자는, 베이스 기판의 표면으로부터 돌출하고 제1 불순물영역, 제1 불순물영역으로부터 상호 이격하여 배치된 제2 불순물영역 및 제1 불순물영역과 제2 불순물영역 사이에 배치된 채널영역을 포함하는 핀 활성영역; 채널영역의 하부로 가로지르게 베이스 기판 내에 형성된 트렌치; 트렌치를 채우면서 핀 활성영역의 채널영역과 중첩하게 배치되어 누설전류를 방지하는 블로킹막; 및 블로킹막 및 채널영역과 중첩하여 배치된 게이트를 포함한다.

Description

반도체 소자 및 그 제조방법 {Semiconductor device and the method for fabricating of the same}
본 출원은 반도체 소자에 관한 것으로, 보다 상세하게는 핀 기반 트랜지스터를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 산업은 보다 높은 집적 밀도를 갖는 반도체 디바이스를 구현하는 방향으로 연구되고 있다. 트랜지스터를 포함하는 전자 부품의 집적 밀도를 높이는 방법 가운데 하나로, 제한된 면적 내에 집적될 수 있도록 피처(feature) 크기를 축소시키는 기술들이 연구되고 있다. 그러나 피처 크기가 작아질수록 전류가 누설되는 단채널 효과 현상이 발생할 수 있다. 이에 따라 최근 반도체 디바이스의 단채널 효과를 줄이기 위한 기술들이 시도되고 있다.
단채널 효과를 줄이기 위한 기술 가운데 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)는 반도체 디바이스에서 단채널 효과를 감소시킬 수 있다. 핀 전계 효과 트랜지스터는 활성 영역이 반도체 기판의 표면으로부터 돌출된 형상을 가진다. 이러한 핀 전계 효과 트랜지스터가 도입되면서 종래의 평면 형상의 트랜지스터의 단채널 효과는 감소됨에 따라, 핀 전계 효과 트랜지스터의 한계를 극복할 수 있는 연구가 진행되고 있다.
본 출원이 해결하고자 하는 과제는, 평면 트랜지스터의 단 채널 누설 효과를 감소시키면서 소스 영역 및 드레인 영역 사이의 누설 전류 발생을 방지하고 발열 배출이 용이한 반도체 소자 및 그 제조방법을 제시하는 데 있다.
본 출원의 일 관점은, 제1 불순물영역, 상기 제1 불순물영역으로부터 상호 이격하여 배치된 제2 불순물영역, 및 상기 제1 불순물영역과 상기 제2 불순물영역 사이에 배치된 채널영역을 포함하고, 베이스 기판의 표면으로부터 돌출하게 형성된 핀(FIN) 활성영역; 상기 채널영역의 하부로 가로지르게 상기 반도체 기판 내에 형성된 트렌치; 상기 트렌치를 채우면서 상기 핀 활성영역의 채널영역과 중첩하게 배치되어 누설 전류를 방지하는 블로킹막; 및 상기 블로킹막 및 상기 채널영역과 중첩하여 배치된 게이트를 포함하여 구성될 수 있다.
본 출원의 다른 관점은, 베이스 기판의 일 방향으로 가로지르는 트렌치를 형성하는 단계; 상기 트렌치를 절연물질로 구성된 블로킹막으로 채우는 단계; 상기 블로킹막 및 베이스 기판 상에 반도체층을 형성하는 단계; 상기 반도체층을 식각하여 상기 베이스 기판의 표면으로부터 돌출하고 상기 블로킹막과 일부 중첩하면서 교차하게 가로지르는 핀(FIN) 활성영역을 형성하는 단계; 상기 핀 활성영역 상에 제1 불순물영역, 상기 제1 불순물영역으로부터 상호 이격하여 배치된 제2 불순물영역 및 상기 제1 불순물영역과 상기 제2 불순물영역 사이에 배치된 채널영역을 형성하는 단계; 및 상기 핀 활성영역의 채널영역 및 상기 블로킹막과 중첩하면서 상기 핀 활성영역을 가로지르는 게이트를 형성하는 단계를 포함하여 구성될 수 있다.
본 출원의 실시예들에 따르면, 베이스 기판 내부에 블로킹막을 도입하여 반도체 소자가 턴 오프될 때, 소스/드레인 영역에서 누설 전류가 발생하는 것을 방지할 수 있다는 이점이 제공된다.
또한, 게이트 소자에서 발생하는 발열을 용이하게 배출할 수 있다.
도 1은 일 실시예에 따른 반도체 소자를 설명하기 위해 나타내보인 사시도이다.
도 2는 도 1을 상부에서 나타내보인 평면도이다.
도 3a는 도 1을 I-I'방향으로 잘라내어 나타내보인 단면도이다.
도 3b는 도 1을 II-II'방향으로 잘라내어 나타내보인 단면도이다.
도 4 내지 도 5b는 반도체 소자의 누설전류를 설명하기 위해 나타내보인 도면들이다.
도 6은 본 출원에 따른 반도체 소자의 변형예를 나타내보인 도면이다.
도 7은 본 출원에 따른 반도체 소자의 또 다른 변형예를 나타내보인 도면이다.
도 8 내지 도 15는 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 실시예에 따른 반도체 소자를 설명하기 위해 나타내보인 사시도이다. 도 2는 도 1을 상부에서 나타내보인 평면도이다. 도 3a 및 도 3b는 각각 도 1을 I-I'방향 또는 II-II'방향으로 잘라내어 나타내보인 단면도이다. 그리고 도 4 내지 도 5b는 반도체 소자의 누설전류를 설명하기 위해 나타내보인 도면들이다.
도 1 내지 도 3b를 참조하면, 본 출원의 일 실시예에 따른 반도체 소자는 핀 활성영역(105)과, 블로킹막(110)과, 패시베이션막(115) 및 게이트(130)을 포함하여 이루어진다.
핀 활성영역(105)은 베이스 기판(100)의 제1 면(100a)으로부터 소정 높이(H1)만큼 돌출하고, 제1 불순물 영역(140), 제2 불순물 영역(141) 및 채널 영역(145)을 포함하여 구성된다. 제1 불순물 영역(140) 및 제2 불순물 영역(141)은 핀 활성영역(105) 내에 배치된다. 제1 불순물 영역(140) 및 제2 불순물 영역(141)은 소정 거리만큼 상호 이격하여 배치된다. 여기서 제1 불순물 영역(140) 또는 제2 불순물 영역(141)은 소스 영역 또는 드레인 영역으로 이해될 수 있다. 제1 불순물 영역(140)과 제2 불순물 영역(141)의 사이에는 채널 영역(145)이 배치된다. 베이스 기판(100)은 실리콘을 포함하며, 핀 활성영역(105)은 베이스 기판(100)으로부터 일체로 돌출한다. 핀 활성영역(105)은 베이스 기판(300)의 가로축(X축) 방향인 제1 방향을 따라 가로지르는 라인(line) 형상으로 형성될 수 있다. 또한, 핀 활성영역(105)은 베이스 기판(100)의 세로축(Y축) 방향인 제2 방향에 대하여 직각이 되는 제3의 축(Z축) 방향인 제3 방향으로 돌출하게 형성한다. 핀 활성영역(105)의 높이는 채널영역의 폭에 따라 변경될 수 있다.
핀 활성영역(105)은 상부 폭보다 하부 폭이 더 넓은 구조를 가지게 형성된다. 일 예에서, 핀 활성영역(105)은 상부에서 하부로 갈수록 그 폭이 점진적으로 증가하는 구조를 가지게 형성할 수 있다. 이에 따라 핀 활성영역(105)의 횡단면은 사다리꼴(trapezoidal) 형상을 가지게 형성될 수 있다.
베이스 기판(100) 내에는 상기 베이스 기판(100)의 제1 면(100a)으로부터 소정 깊이(D1)를 가지는 트렌치(107) 및 트렌치(107)를 채우는 블로킹막(110)이 배치된다. 트렌치(107)는 바닥면(107a)과 바닥면(107a)의 양측에 배치된 측벽면(107b)로 구성된다. 여기서 트렌치(107)의 바닥면(107a)은 베이스 기판(100)의 제1 면(100a)으로부터 하부 방향으로 꺾어지면서 발생하는 단차에 의해 베이스 기판(100)의 제1 면(100a)보다 낮은 위치에 배치된다. 트렌치(107)는 채널영역(145)의 하부를 가로지르는 방향으로 형성된다. 일 예에서, 트렌치(107)는 베이스 기판(300)의 세로축(Y축) 방향인 제2 방향을 따라 가로지르는 라인(line) 형상으로 형성될 수 있다. 이에 따라 트렌치(107)는 핀 활성영역(105)과 일부 중첩하면서 상호 교차하도록 형성된다. 베이스 기판(100)에 배치된 트렌치(107)는 블로킹막(110)으로 모두 채워질 수 있다.
블로킹막(110)은 트렌치(107)의 형상을 따라 배치되며, 핀 활성영역(105)의 채널영역(145)의 하부를 가로지르는 방향으로 배치된다. 블로킹막(110)은 채널영역(145)과 중첩하면서 베이스 기판(300)의 제2 방향을 따라 가로지르는 라인(line) 형상으로 형성될 수 있다. 일 예에서, 블로킹막(110)은 핀 활성영역(105) 양측의 베이스 기판(100)의 제1 표면(100a)과 동일한 레벨에 상부면이 위치하도록 형성될 수 있다. 다른 예에서, 블로킹막(100)은 도 6에서 도시한 바와 같이, 트렌치(107)의 상부 위로 소정 높이(P)만큼 돌출하여 제1 불순물영역(140) 및 상기 제2 불순물영역(141)의 바닥부보다 높은 레벨에 상부면이 위치하도록 배치할 수도 있다. 트렌치(107)를 채우는 블로킹막(110)은 절연물질을 포함하며 구성되며, 예를 들어, 산화물을 포함하여 형성될 수 있다.
블로킹막(110) 상에는 게이트(130)가 배치된다. 다시 도 1 및 도 2를 참조하면, 게이트(130)는 핀 활성영역(105)을 베이스 기판(300)의 세로축(Y축) 방향인 제2 방향을 따라 가로지르게 배치된다. 여기서 게이트(130)는 블로킹막(110) 및 채널영역(145)과 중첩하면서 핀 활성영역(105)을 가로지르게 배치된다. 이에 따라, 게이트(130)와 핀 활성영역(105)은 도 2에서 도시한 바와 같이, 상호 수직 교차하게 배치될 수 있다.
게이트(130)는 핀 활성영역(105)의 상부면을 가로지른다. 이에 따라, 게이트(130)는 핀 활성영역(105)의 양 측벽 및 상부면의 세 면을 감싸도록 배치된다. 게이트(130)는 저저항의 도전층 또는 금속물질을 포함하는 게이트 전극(125)을 포함하여 형성될 수 있다. 게이트(130)와 핀 활성영역(105)의 양 측벽 및 상부면 사이에는 게이트 절연막(120)이 개재될 수 있다. 핀 활성영역(105) 양측의 베이스 기판(100) 상에는 게이트(130)가 베이스 기판(100)과 직접적으로 접촉되는 것을 방지하기 위해 패시베이션막(115)이 배치될 수 있다. 패시베이션막(115)은 게이트(130)와 블로킹막(110) 사이에 개재될 수 있다. 패시베이션막(115)은 절연 물질, 예를 들어, 산화물을 포함할 수 있다.
도 4를 참조하면, 일반적인 핀 활성영역의 채널영역(145)의 하부는 베이스 기판인 실리콘으로 이루어진다. 이에 따라, 도 4의 (a)에서 도시한 바와 같이, 턴 오프(turn off)시 제1 불순물 영역(140)에서 제2 불순물 영역(141)으로 누설 전류(leakage current)가 발생하게 된다. 특히 이러한 누설 전류는 핀 활성영역(105)의 하부 폭이 상부 폭보다 더 넓어지는 사다리꼴 형상을 가지는 경우에 더욱 과도하게 발생할 수 있다. 누설 전류가 발생하면 드레인 전류가 부족해지는 문제가 발생하여 반도체 소자의 전기적 특성이 저하되는 문제가 유발된다.
이에 대해 본 출원의 반도체 소자는 핀 활성영역(105)의 채널영역(145) 하부에 절연 물질을 포함하는 블로킹막(110)을 배치한다. 그러면 도 4의 (b)에서 도시한 바와 같이, 턴 오프시 블로킹막(110)에 의해 누설 전류가 차단되므로 반도체 소자의 전기적인 특성을 유지할 수 있다. 또한, 핀 활성영역(105)이 하부 폭이 상부 폭보다 더 넓어지는 형상을 가지더라도 블로킹막(110)은 채널영역의 하부 폭과 동일한 폭을 가지게 형성됨에 따라 누설 전류가 발생하는 것을 방지할 수 있다. 블로킹막(110)은 전류가 채널 영역(145)의 좌측 또는 우측 방향을 누설되는 것을 방지하기 위해 끊어지는 부분이 없이 연장되는 라인(line) 형상으로 형성하는 것이 바람직하다.
이러한 누설 전류는 블로킹막(110)에 의해 이동이 차단되므로 블로킹막(110)의 두께에 의해 영향을 받을 수 있다. 블로킹막(110)의 두께가 충분히 두껍지 않으면 누설 전류는 블로킹막(110)의 하부 구조를 따라 발생할 수 있다. 블로킹막(110)의 두께는 종횡비(aspect ratio)에 의해 누설 전류가 발생하지 않기 위한 두께로 조절할 수 있다. 종횡비는 블로킹막(110)의 가로 폭에 대한 세로 폭의 비율로 이해될 수 있다. 예를 들어, 도 5b에 도시한 바와 같이, 블로킹막(110a)의 세로 폭이 가로 폭보다 작은 값을 가짐에 따라 종횡비 값이 1 이하인 경우, 화살표(C2)로 표시한 바와 같이, 누설 전류는 블로킹막(110a)의 하부 구조를 따라 제1 불순물 영역(140)에서 제2 불순물 영역(141) 방향으로 발생하게 된다. 이에 따라, 블로킹막(110)의 종횡비 값은 1보다 높아야 한다. 그러면 도 5a의 화살표(C1)로 도시한 바와 같이, 누설 전류는 블로킹막(110)에 의해 차단될 수 있다. 즉, 블로킹막(110)의 종횡비가 1보다 높은 값을 가질 수 있게 블로킹막(110) 구조물의 세로 폭 두께를 제어한다.
채널 영역(145) 하부에 배치된 블로킹막(110)에 의해 누설 전류의 발생은 억제하는 한편, 소스 영역 및 드레인 영역으로 이해되는 제1 불순물 영역(140) 및 제2 불순물 영역(141)의 하부는 베이스 기판(100)을 구성하는 실리콘 물질로 구성되어 있다. 이에 따라 트랜지스터 동작시 발열이 발생하는 경우에도 제1 불순물 영역(140) 및 제2 불순물 영역(141)의 하부를 통해 열이 효과적으로 배출될 수 있는 이점이 있다.
도 7은 본 출원에 따른 반도체 소자의 또 다른 변형예를 나타내보인 도면이다.
도 7을 참조하면, 베이스 기판(200)의 제1 면(200a)으로부터 소정 높이(H2)만큼 돌출하는 핀 활성영역(205)이 배치된다. 핀 활성영역(205)은 베이스 기판(200)의 가로축 방향인 제1 방향을 따라 가로지르는 라인 형상으로 형성된다. 핀 활성영역(205)은 상부 폭과 하부 폭이 동일한 구조를 가지게 형성된다. 이에 따라, 핀 활성영역(205)의 횡단면은 직사각형 형상을 가진다. 핀 활성영역(205)의 내에는 제1 불순물 영역(240) 및 제2 불순물 영역(241)이 각각 배치되고, 제1 불순물 영역(240)과 제2 불순물 영역(241) 사이에는 채널 영역(미도시함)이 배치된다. 여기서 제1 불순물 영역(240) 또는 제2 불순물 영역(241)은 소스 영역 또는 드레인 영역으로 이해될 수 있다.
베이스 기판(200) 내부에는 블로킹막(207)이 배치된다. 블로킹막(207)은 베이스 기판(200)의 세로축 방향인 제2 방향을 따라 가로지르는 라인 형상으로 형성된다. 블로킹막(210)은 채널 영역 하부를 가로지르는 방향으로 배치된다. 구체적으로, 블로킹막(210)은 채널 영역과 중첩하면서 베이스 기판(200)의 제2 방향을 따라 가로지르는 라인 형상으로 형성된다. 블로킹막(207)은 산화물을 포함하는 절연 물질로 구성될 수 있다.
블로킹막(207) 상부에는 게이트(230)이 배치된다. 게이트(230)는 핀 활성영역(205)의 상부면을 가로지르며, 채널 영역과 중첩하는 방향으로 형성된다. 이에 따라, 제1 불순물 영역(240) 및 제2 불순물 영역(241)은 각각 게이트(230)의 양 측면부에 배치된다. 게이트(230)는 게이트 절연막(220) 및 게이트 전극(225)을 포함하는 구조를 가진다. 핀 활성영역(205) 양측의 베이스 기판(200) 상에는 게이트(230)가 베이스 기판(200)과 직접 접촉되는 것을 방지하기 위해 패시베이션막(215)이 배치될 수 있다.
도 8 내지 도 15는 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 8을 참조하면, 베이스 기판(300) 상에 하드마스크 패턴(305)을 형성한다. 베이스 기판(300)은 실리콘(Si)을 포함할 수 있다. 하드마스크 패턴(305)은 베이스 기판(300)의 제1 면(300a) 일부를 노출시키는 개구부(310)를 포함하여 형성할 수 있다. 개구부(310)는 베이스 기판(300)의 세로축(Y축) 방향인 제2 방향을 따라 가로지르는 라인(line) 형상으로 형성될 수 있다. 본 발명의 실시예에서는 하드마스크 패턴(305)이 하나의 개구부(310)를 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 상호 이격한 위치에 복수 개의 개구부들이 배치될 수 있다.
도 9를 참조하면, 베이스 기판(300) 상에 트렌치(315)를 형성한다. 트렌치(315)는 하드마스크 패턴(305, 도 8참조)의 개구부(310)에 의해 노출된 베이스 기판(300) 부분을 식각하여 형성할 수 있다. 트렌치(315)는 베이스 기판(300)의 제1 면(300a)으로부터 꺾어지는 단차(S)에 의해 제1 면(300a)보다 낮은 위치에 배치된 바닥면(315a)과 바닥면(315a)의 양측에 배치된 측벽면(315b)을 포함하여 구성된다. 트렌치(315)의 측벽면(315b)은 제1 면(300a)으로부터 꺾어지는 단차(S)에 의해 소정 깊이(D3)를 가지게 형성된다.
도 10을 참조하면, 베이스 기판(300) 내에 블로킹막(blocking layer, 320)을 형성한다. 블로킹막(320)은 트렌치(315)를 절연물질로 채워서 형성할 수 있다. 이를 위해 베이스 기판(300) 상에 형성된 트렌치(315)을 절연물질로 채운다. 트렌치(315)를 채우는 절연물질은 산화물을 포함할 수 있다. 다음에 베이스 기판(300)의 제1 면(300a) 상에 남아있는 절연물질은 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식의 평탄화 공정을 이용하여 제거한다. 그러면 트렌치(315) 내부만 선택적으로 채우는 블로킹막(320)이 형성된다. 블로킹막(320)은 트렌치(315)의 형상을 따라 형성됨에 따라 베이스 기판(300)의 세로축(Y축) 방향인 제2 방향을 따라 가로지르는 라인(line) 형상으로 형성될 수 있다. 또한 블로킹막(320)은 베이스 기판(300) 내부에 박혀 있는 형상으로 형성된다.
도 11을 참조하면, 베이스 기판(300) 상에 반도체층(330)을 형성한다. 반도체층(330)은 베이스 기판(300)의 제1 면(300a, 도 10 참조) 전면에 형성할 수 있다. 이에 따라 블로킹막(320)을 포함하는 베이스 기판(300)의 노출면은 반도체층(330)으로 덮이게 된다. 반도체층(330)은 실리콘을 포함하여 형성할 수 있다. 반도체층(330)은 베이스 기판(300)의 제1 면(300a) 상에서 성장시키거나, 별도의 반도체층(330)을 형성하여 베이스 기판(300) 상에 접합시키거나 또는 증착 방식을 이용하여 형성할 수 있다. 반도체층(330)은 이후 형성될 핀(FIN) 활성영역이 형성될 부분이다. 이에 따라 반도체층(300)은 적어도 핀 활성영역이 형성될 높이를 가지게 형성하는 것이 바람직하다. 블로킹막(320)은 반도체층(330)의 상부면(330a)으로부터 소정 깊이(D4)만큼 이격된 위치에 배치된다.
도 12를 참조하면, 반도체층(330)을 식각하여 핀(FIN) 활성영역(340)을 형성한다. 이를 위해 반도체층(330) 상에 마스크 패턴(도시하지 않음)을 형성한다. 마스크 패턴(도시하지 않음)은 핀 활성영역(340)이 형성될 부분의 반도체층(330)을 선택적으로 노출시키는 개구부를 포함한다. 다음에 마스크 패턴을 식각마스크로 한 식각 공정을 진행하여 반도체층(330)이 수직으로 돌출된 핀 활성영역(340)을 형성한다. 핀 활성영역(340)을 형성한 다음, 마스크 패턴은 제거한다. 핀 활성영역(340)은 세로축(Y축) 방향인 제2 방향에 대하여 직각이 되는 제3의 축(Z축) 방향인 제3 방향으로 돌출하게 형성한다. 핀 활성영역(340)은 베이스 기판(300)의 제1 면(300a)의 표면으로부터 소정 높이(H3)만큼 돌출하게 형성할 수 있다. 핀 활성영역(340)의 높이는 채널영역의 길이에 따라 변경될 수 있다. 핀 활성영역(340)은 가로축(X축) 방향인 제1 방향으로 가로지르는 라인 형상으로 배치된다. 핀 활성영역(340)을 형성하기 위한 식각 공정은 블로킹막(320)의 표면이 노출되는 지점을 식각정지점으로 하여 진행할 수 있다.
핀 활성영역(340)은 상부 폭보다 하부 폭이 더 넓은 구조를 가지게 형성할 수 있다. 일 예에서, 핀 활성영역(340)은 상부에서 하부로 갈수록 그 폭이 점진적으로 증가하는 구조를 가지게 형성할 수 있다. 이에 따라 핀 활성영역(340)은 세로축(Y축) 방향인 제2 방향에서 바라보는 단면이 사다리꼴(trapezoidal) 형상을 가질 수 있다. 핀 활성영역(340)이 제1 방향으로 가로지르게 배치됨에 따라, 제2 방향으로 배치되어 있는 블로킹막(320)과 상호 교차하게 배치된다.
도 13을 참조하면, 블로킹막(320)의 노출면을 덮는 패시베이션막(350)을 형성한다. 패시베이션막(350)은 절연물질, 예를 들어, 산화물을 포함하여 형성할 수 있다. 패시베이션막(350)은 핀 활성영역(340)의 양측에서 배치되며, 블로킹막(320) 및 베이스 기판(300)의 노출면을 덮도록 형성한다. 여기서 패시베이션막(350)은 핀 활성영역(340)의 하부면을 일부 덮을 수 있다.
다음에 핀 활성영역(340) 상에 불순물 영역을 형성한다. 불순물 영역은 핀 활성영역(340) 상에 p형 또는 n형 불순물을 주입하는 이온주입공정을 진행하여 형성할 수 있다. 불순물 영역은 제1 불순물 영역(395), 제1 불순물 영역(395)으로부터 소정거리만큼 이격하여 위치하는 제2 불순물 영역(396)을 포함한다. 그리고 제1 불순물 영역(395)과 제2 불순물 영역(396) 사이에 배치된 채널 영역(400)을 포함한다. 여기서 채널 영역(400)은 블로킹막(320)의 폭과 중첩하여 배치된다.
도 14 및 도 15를 참조하면, 핀 활성영역(340) 상에 게이트(390)를 형성한다. 게이트(390)는 블로킹막(320)이 형성된 베이스 기판(300)의 세로축 방향인 제2 방향을 따라 가로지르게 형성할 수 있다. 게이트(390)는 블로킹막(320) 및 채널영역(400)과 중첩하면서 핀 활성영역(340)을 가로지르게 배치된다. 게이트(390)는 핀 활성영역(340)의 양 측벽 및 상부면의 세 면을 감싸도록 형성한다. 게이트(390)와 핀 활성영역(340)의 양 측벽 및 상부면 사이에는 게이트 절연막(370)이 개재되며, 게이트 절연막(370) 상에 게이트 전극(380)을 형성할 수 있다.
100, 200, 300 : 베이스 기판 107, 315 : 트렌치
110, 210, 320 : 블로킹막 330 : 반도체층
105, 205, 340 : 핀 활성영역 130, 230, 390 : 게이트
140, 240, 395 : 제1 불순물 영역
241, 241, 396 : 제2 불순물 영역

Claims (24)

  1. 제1 불순물영역, 상기 제1 불순물영역으로부터 상호 이격하여 배치된 제2 불순물영역, 및 상기 제1 불순물영역과 상기 제2 불순물영역 사이에 배치된 채널영역을 포함하고, 베이스 기판의 표면으로부터 돌출하게 형성된 핀(FIN) 활성영역;
    상기 채널영역의 하부로 가로지르게 상기 베이스 기판 내에 형성된 트렌치;
    상기 트렌치를 채우면서 상기 핀 활성영역의 채널영역과 중첩하게 배치되어 누설 전류를 방지하는 블로킹막; 및
    상기 블로킹막 및 상기 채널영역과 중첩하여 배치된 게이트를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 핀 활성영역은 상기 베이스 기판의 표면으로부터 일체로 돌출된 반도체 소자.
  3. 제1항에 있어서,
    상기 핀 활성영역은 상부 폭보다 하부 폭이 더 넓은 구조를 가지게 형성된 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 불순물영역 및 상기 제2 불순물영역은 상기 게이트의 양측의 상기 핀 활성영역 내에 형성된 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 불순물영역 또는 제2 불순물영역은 소스 영역 또는 드레인 영역인 반도체 소자.
  6. 제1항에 있어서,
    상기 트렌치는 상기 베이스 기판의 표면으로부터 하부로 꺾어지는 단차에 의해 상기 표면보다 낮은 위치에 배치된 바닥면 및 상기 바닥면의 양측에 배치된 측벽면을 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 블로킹막은 상기 핀 활성영역의 채널영역과 중첩하여 라인(line) 형상으로 형성된 반도체 소자.
  8. 제7항에 있어서,
    상기 블로킹막은 산화물을 포함하여 형성된 반도체 소자.
  9. 제1항에 있어서,
    상기 블로킹막은 가로 폭과 세로 폭의 비율이 1보다 큰 값을 가지게 형성된 반도체 소자.
  10. 제1항에 있어서,
    상기 블로킹막은 상기 핀 활성영역 양측의 베이스 기판의 표면과 동일한 위치에 상부면이 위치하게 형성된 반도체 소자.
  11. 제1항에 있어서,
    상기 블로킹막은 상기 트렌치의 상부 위로 돌출하여 상기 제1 불순물영역 및 상기 제2 불순물영역의 바닥부보다 높은 위치에 상부면이 위치하게 형성된 반도체 소자.
  12. 제1항에 있어서,
    상기 핀 활성영역은 상기 베이스 기판의 제1 방향으로 가로지르면서 배치되고 상기 블로킹막은 상기 제1 방향과 수직으로 교차하는 제2 방향으로 가로지르면서 배치된 반도체 소자.
  13. 제1항에 있어서,
    상기 핀 활성영역의 양측의 상기 베이스 기판 상에 상기 게이트와 상기 블로킹막 사이에 개재된 패시베이션막을 더 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 패시베이션막은 산화물을 포함하는 절연물질로 구성된 반도체 소자.
  15. 제1항에 있어서,
    상기 게이트는 상기 핀 활성영역의 양 측면부 및 상부면의 세 면을 감싸도록 배치된 반도체 소자.
  16. 베이스 기판의 일 방향으로 가로지르는 트렌치를 형성하는 단계;
    상기 트렌치를 절연물질로 구성된 블로킹막으로 채우는 단계;
    상기 블로킹막 및 베이스 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층을 식각하여 상기 베이스 기판의 표면으로부터 돌출하고 상기 블로킹막과 일부 중첩하면서 교차하게 가로지르는 핀(FIN) 활성영역을 형성하는 단계;
    상기 핀 활성영역 상에 제1 불순물영역, 상기 제1 불순물영역으로부터 상호 이격하여 배치된 제2 불순물영역 및 상기 제1 불순물영역과 상기 제2 불순물영역 사이에 배치된 채널영역을 형성하는 단계; 및
    상기 핀 활성영역의 채널영역 및 상기 블로킹막과 중첩하면서 상기 핀 활성영역을 가로지르는 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 트렌치는 상기 베이스 기판의 표면으로부터 하부로 꺾어지는 단차에 의해 상기 표면보다 낮은 위치에 배치된 바닥면 및 상기 바닥면의 양측에 배치된 측벽면을 가지게 형성하는 반도체 소자의 제조방법.
  18. 제16항에 있어서,
    상기 블로킹막은 상기 핀 활성영역의 채널영역과 중첩하여 라인(line) 형상으로 형성하는 반도체 소자의 제조방법.
  19. 제16항에 있어서,
    상기 블로킹막은 산화물을 포함하여 형성된 반도체 소자의 제조방법.
  20. 제16항에 있어서,
    상기 블로킹막은 가로 폭과 세로 폭의 비율이 1보다 큰 값을 가지게 형성하는 반도체 소자의 제조방법.
  21. 제16항에 있어서,
    상기 블로킹막은 상기 핀 활성영역 양측의 베이스 기판의 표면과 동일한 위치에 상부면이 위치하게 형성하는 반도체 소자의 제조방법.
  22. 제16항에 있어서,
    상기 블로킹막은 상기 트렌치의 상부 위로 돌출하여 상기 제1 불순물영역 및 상기 제2 불순물영역의 바닥부보다 높은 위치에 상부면이 위치하게 형성된 반도체 소자의 제조방법.
  23. 제16항에 있어서,
    상기 제1 불순물영역 또는 제2 불순물영역은 소스 영역 또는 드레인 영역인 반도체 소자의 제조방법.
  24. 제16항에 있어서,
    상기 핀(FIN) 활성영역을 형성하는 단계 이후에,
    상기 핀 활성영역의 양측의 상기 베이스 기판 상에 상기 게이트와 상기 블로킹막 사이에 개재된 패시베이션막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
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