KR20170046344A - 반도체 장치 및 이를 포함하는 반도체 패키지 - Google Patents

반도체 장치 및 이를 포함하는 반도체 패키지 Download PDF

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KR20170046344A
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Abstract

반도체 장치 및 이를 포함하는 반도체 패키지가 제공된다. 반도체 장치 및 이를 포함하는 반도체 패키지는, 제1 반도체 칩과 전기적으로 접속되는 제1 단자, 제1 반도체 칩과 다른 제2 반도체 칩과 전기적으로 접속되는 제2 단자, 제1 단자와 제2 단자를 전기적으로 접속시키고, 제1 노드를 포함하는 제1 신호 라인, 제1 반도체 칩과 제2 반도체 칩 간에 전송되는 신호를 모니터링하는 테스터가 접속되는 제3 단자, 기준 전압이 인가되는 제4 단자, 제3 단자와 제4 단자를 전기적으로 접속시키고, 제2 노드를 포함하는 제2 신호 라인, 제1 노드와 제2 노드 사이에 접속되는 제1 저항 및 제2 노드에 직접 접속되고(directly connected), 제1 저항과 다른 제2 저항을 포함한다.

Description

반도체 장치 및 이를 포함하는 반도체 패키지{Semiconductor device and semiconductor package comprising the same.}
본 발명은 반도체 장치 및 이를 포함하는 반도체 패키지에 관한 것이다.
최근, 반도체 장치는 소형화되고, 고성능화되고 있다. 나아가, 반도체 장치의 동작 속도도 증가됨에 따라, 고속 동작 상태에서의 신호 품질(signal integrity) 특성이 중요하게 되었다.
이에 따라, 신호 품질 특성을 테스트하기 위한 반도체 장치의 성능 평가는, 신호 왜곡에 대한 영향을 줄이는 것이 필요하게 되었다.
고속 동작 상태에서 신호 왜곡에 대한 영향을 감소시켜 반도체 장치의 신호 품질을 개선시키기 위해, 다양한 스킴(scheme)들이 채택되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 고속 동작 조건에서 신호 품질(signal integrity)을 개선시키기 위한 반도체 장치 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 신호 측정 시 신호 왜곡에 대한 영향을 감소시키기 위한 반도체 장치 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지는 제1 반도체 칩과 전기적으로 접속되는 제1 단자, 제1 반도체 칩과 다른 제2 반도체 칩과 전기적으로 접속되는 제2 단자, 제1 단자와 제2 단자를 전기적으로 접속시키고, 제1 노드를 포함하는 제1 신호 라인, 제1 반도체 칩과 제2 반도체 칩 간에 전송되는 신호를 모니터링하는 테스터가 접속되는 제3 단자, 기준 전압이 인가되는 제4 단자, 제3 단자와 제4 단자를 전기적으로 접속시키고, 제2 노드를 포함하는 제2 신호 라인, 제1 노드와 제2 노드 사이에 접속되는 제1 저항 및 제2 노드에 직접 접속되고(directly connected), 제1 저항과 다른 제2 저항을 포함한다.
몇몇 실시예에서, 상기 반도체 장치는, 상기 테스터를 전기적으로 접속시키기 위한 인터포저를 포함할 수 있다.
몇몇 실시예에서, 상기 제1 반도체 칩은, 상기 인터포저와 상기 제1 단자를 통해 전기적으로 접속될 수 있다.
몇몇 실시예에서, 상기 기준 전압은 전원을 포함할 수 있다.
몇몇 실시예에서, 상기 테스터의 저항 성분의 레지스턴스(resistance)와 상기 제2 저항의 레지스턴스의 합은, 상기 제1 저항의 레지스턴스와 동일할 수 있다.
몇몇 실시예에서, 상기 반도체 장치는, 회로 기판을 더 포함하고, 상기 제2 단자는 상기 회로 기판을 통해 상기 제2 반도체 칩과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 상기 제2 저항은, 상기 제2 노드를 기준으로, 상기 제1 저항과 병렬로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지는 기준 전압 단자가 배치된 회로 기판, 상기 회로 기판 상에 배치되고, 상기 회로 기판과 전기적으로 접속되고, 테스트용 단자를 포함하는 인터포저 및 상기 인터포저 상에 배치되고, 상기 회로 기판 및 인터포저와 전기적으로 접속된 제1 반도체 칩을 포함하되, 상기 인터포저는, 상기 회로 기판과 상기 제1 반도체 칩을 전기적으로 접속시키는 제1 배선과, 상기 제1 배선과 전기적으로 접속되고, 제1 저항을 포함하는 제2 배선과, 상기 테스트용 단자와 상기 기준 전압 단자를 전기적으로 접속시키고, 상기 제1 저항과 다른 제2 저항을 포함하는 제3 배선을 포함할 수 있다.
몇몇 실시예에서, 상기 기준 전압은 전원을 포함하는 반도체 패키지.
몇몇 실시예에서, 상기 제2 배선은, 제1 영역과, 상기 제1 저항을 포함하는 제2 영역을 포함하고, 상기 제3 배선은, 제3 영역과, 상기 제2 저항을 포함하는 제4 영역을 포함하고, 상기 제1 영역의 전기 전도도와, 상기 제2 영역의 전기 전도도는 상이하고, 상기 제3 영역의 전기 전도도와, 상기 제4 영역의 전기 전도도는 상이할 수 있다.
몇몇 실시예에서, 상기 제2 영역의 전기 전도도와, 상기 제4 영역의 전기 전도도는 상이할 수 있다.
몇몇 실시예에서, 상기 제1 영역의 전기 전도도는 상기 제2 영역의 전기 전도도 보다 높고, 상기 제3 영역의 전기 전도도는, 상기 제4 영역의 전기 전도도 보다 높을 수 있다.
몇몇 실시예에서, 상기 제3 영역은, 상기 제4 영역을 중심으로 양 측에 배치될 수 있다.
몇몇 실시예에서, 상기 제2 배선은, 상기 제3 배선과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 상기 회로 기판 상에, 상기 회로 기판과 전기적으로 접속되고, 상기 인터포저와 이격되어 배치되는 제2 반도체 칩을 더 포함하고, 상기 제2 반도체 칩은 상기 제1 배선과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 상기 테스트용 단자에는, 상기 제1 반도체 칩과 상기 제2 반도체 칩 간에 전송되는 신호를 모니터링하는 테스터가 접속될 수 있다.
몇몇 실시예에서, 제2 반도체 칩을 더 포함하고, 상기 제2 반도체 칩은 제3 단자와 제4 단자를 포함하고, 상기 제3 단자는 상기 제1 배선과 전기적으로 접속되고, 상기 제4 단자는 상기 제4 배선과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 상기 제5 배선은 상기 제6 배선과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 상기 테스터의 저항 성분의 레지스턴스(resistance)와 상기 제2 저항의 레지스턴스의 합은, 상기 제1 저항의 레지스턴스와 동일할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지의 사시도이다.
도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3은 도 2의 I 영역을 확대한 확대도이다.
도 4는 도 2의 회로도이다.
도 5는 도 4의 블록도이다.
도 6은 도 1의 A-A'선을 따라 절단한 단면도이다.
도 7은 도 6의 J 영역을 확대한 확대도이다.
도 8은 도 1의 A-A'선을 따라 절단한 단면도이다.
도 9는 도 8의 k 영역을 확대한 확대도이다.
도 10은 도 1의 A-A'선을 따라 절단한 단면도이다.
도 11은 도 10의 l 영역을 확대한 확대도이다.
도 12는 도 10의 회로도이다.
도 13 내지 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지의 효과를 설명하기 위한 예시적인 도면들이다
도 16은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치의 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 3을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지의 사시도이다. 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다. 도 3은 도 2의 I 영역을 확대한 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지는, 회로 기판(100), 제1 반도체 칩(120), 제2 반도체 칩(130), 인터포저(Interposer)(110) 등을 포함할 수 있다.
회로 기판(100)은 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 인쇄회로기판(PCB: Printed Circuit Board)일 수 있다.
회로 기판(100)은 기준 전압 단자를 포함할 수 있다. 도면에서 기준 전압 단자는, 후술할 제4 단자(114)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 기준 전압 단자는 제4 단자(114)와 다른 위치에 배치될 수 있다. 이 경우, 제4 단자(114)는 별도의 배선을 통해 회로 기판(100)의 기준 전압 단자와 전기적으로 접속될 수 있을 것이다.
본 발명의 몇몇 실시예에서, 기준 전압은 예를 들어 전원을 포함할 수 있다. 이 경우, 인터포저(110)를 위한 별도의 전원은 불필요할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 기준 전압은 접지 전압(ground voltage)을 포함할 수 있다.
도면에서, 회로 기판(100)을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 기술적 사상에 따른 반도체 패키지가 POP(Package on package) 제품인 경우, 회로 기판(100)은 생략될 수 있다.
제1 반도체 칩(120)은 회로 기판(100) 및 인터포저(110)와 전기적으로 접속될 수 있다. 구체적으로, 제1 반도체 칩(120)은, 제1 단자(111)를 통해 인터포저(110)와 전기적으로 접속될 수 있다.
제1 반도체 칩(120)은, 예를 들어, 인터포저(110) 상에 배치될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 칩(120)은 인터포저(110) 측면에 배치될 수도 있다. 이 경우, 제1 반도체 칩(120)은, 별도의 배선을 이용해 인터포저(110)와 전기적으로 연결될 수도 있다.
제1 반도체 칩(120)은 다양한 종류의 메모리 소자들일 수 있다. 제1 반도체 칩(120)은 예를 들어, 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자일 수 있다. 상기 휘발성 반도체 메모리 소자는 예를 들어, DRAM, SRAM 등일 수 있다. 상기 비휘발성 반도체 메모리 소자는 예를 들어, EPROM, EEPROM, Flash EEPROM 등일 수 있다.
인터포저(110)는, 회로 기판(100) 상에 배치되고, 회로 기판(100)과 전기적으로 접속될 수 있다. 구체적으로, 인터포저(110)는, 회로 기판(100)과 제2 단자(112)를 통해 전기적으로 접속될 수 있다.
또한 인터포저는 제1 단자(111), 제2 단자(112), 제3 단자(113) 및 제4 단자(114)를 포함할 수 있다.
제1 단자(111)는 인터포저(110)와 제1 반도체 칩(120)을 전기적으로 접속시킬 수 있다. 제2 단자(112)는 인터포저(110)와 회로 기판(100)을 전기적으로 접속시킬 수 있다.
제3 단자(113)는 테스트용 단자일 수 있다. 즉, 제3 단자(113)에는, 제1 반도체 칩(120)과, 후술할 제2 반도체 칩(130) 간에 전송되는 신호를 모니터링하는 테스터(Tester)가 접속될 수 있다. 제4 단자(114)에는 전술한 바와 같이, 기준 전압이 인가될 수 있다.
제1 단자(111) 내지 제4 단자(114)는, 솔더 볼(solder ball)의 형태를 가질 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 단자(111) 내지 제4 단자(114)는 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(Pin Grid Array; PGA) 등일 수도 있다.
본 발명의 몇몇 실시예에서, 제1 단자(111) 내지 제4 단자(114)가 솔더 볼의 형태를 가지는 경우, 별도의 회로 배선을 거치지 않고 솔더 볼을 통해 회로 기판(100) 및 제1 반도체 칩(120)과 직접 전기적 접속이 가능할 수 있다. 따라서, 전기적 신호가 전달되는 거리는, 최단 거리로 유지될 수 있다. 또한, 반도체 장치의 전기적 특성은 향상될 수 있다.
인터포저(110)는, 제1 배선(141), 제2 배선(142), 제3 배선(143), 제1 저항(R1), 및 제2 저항(R2) 등을 포함할 수 있다.
제1 배선(141)은, 제1 단자(111)와 제2 단자(112)를 전기적으로 접속시킬 수 있다. 다시 말해, 제1 배선(141)은 회로 기판(100)과 제1 반도체 칩(120)을 전기적으로 접속시킬 수 있다.
제1 배선(141)은, 제1 반도체 칩(120)과 회로 기판(100) 간에 전송되는 신호가 지나는 경로가 될 수 있다. 즉, 제1 배선(141)은, 제1 반도체 칩(120)과 제2 반도체 칩(130) 간에 전송되는 신호가 지나는 경로가 될 수 있다. 이에 대한 자세한 사항은 후술한다.
제2 배선(142)은 제1 배선(141) 및 제3 배선(143)과 전기적으로 접속될 수 있다. 또한, 제2 배선(142)은 제1 저항(R1)을 포함할 수 있다.
제2 배선(142)은 제1 영역(region 1)과, 제1 저항(R1)을 포함하는 제2 영역(region 2)을 포함할 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제1 영역(region 1)은, 제2 영역(region 2)을 중심으로 양 측에 배치될 수 있다.
제2 배선(142)의 제1 영역(region 1)과 제2 영역(region 2)의 전기 전도도(electrical conductivity)는 상이할 수 있다. 예를 들어, 제1 영역(region 1)의 전기 전도도는, 제2 영역(region 2)의 전기 전도도 보다 높을 수 있다.
제3 배선(143)은, 제3 단자(113)와 제4 단자(114)를 전기적으로 접속시킬 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제3 배선(143)은, 테스트용 단자와 기준 전압 단자를 전기적으로 접속시킬 수 있다. 즉, 제3 단자(113)는, 테스터를 위한 단자일 수 있고, 제4 단자(114)는, 기준 전압을 인가하기 위한 단자일 수 있다.
제3 배선(143)은, 제3 단자(113)를 통해 연결되는 테스터(Tester)가, 제1 배선(141)을 통해, 제1 반도체 칩(120)과 제2 반도체 칩(130) 간 전송되는 신호를 모니터링 하도록 할 수 있다.
제3 배선(143)은, 제1 저항(R1)과 다른 제2 저항(R2)을 포함할 수 있다. 제3 배선(143)은, 제3 영역(region 3)과 제2 저항(R2)을 포함하는 제4 영역(region 4)을 포함할 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제3 영역(region 3)은, 제4 영역(region 4)을 중심으로 양 측에 배치될 수 있다.
제3 배선(143)의 제3 영역(region 3)과 제4 영역(region 4)의 전기 전도도(electrical conductivity)는 상이할 수 있다. 예를 들어, 제3 영역(region 3)의 전기 전도도는, 제4 영역(region 4)의 전기 전도도 보다 높을 수 있다.
또한, 제2 배선(142)의 제2 영역(region 2)의 전기 전도도는, 제3 배선(143)의 제4 영역(region 4)의 전기 전도도와 상이할 수 있다. 각 영역의 전기 전도도는, 예를 들어, 제3 단자(113)를 통해 전기적으로 접속되는 테스터(Tester)에 포함된 저항 성분의 값(resistance)에 따라 달라질 수 있다.
제1 저항(R1)의 레지스턴스는, 제3 단자(113)를 통해 전기적으로 접속되는 테스터(Tester)의 저항 성분의 레지스턴스(resistance)와 제2 저항(R2)의 레지스턴스의 합과 같을 수 있다.
제2 저항(R2)은, 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제2 배선(142)과 제3 배선(143)이 전기적으로 접속하는 부분과, 제4 단자(114) 사이에 형성될 수 있다.
제2 반도체 칩(130)은, 회로 기판(100) 상에, 인터포저(110)와 이격되어 배치될 수 있다. 제2 반도체 칩(130)은, 제2 반도체 칩(130)의 제1 단자(131)를 통해 회로 기판(100)과 전기적으로 접속될 수 있다.
제2 반도체 칩(130)은, 제2 단자(112)와 전기적으로 접속할 수 있다. 즉, 제2 반도체 칩(130)은, 제2 단자(112)를 통해 인터포저(110)와 전기적으로 접속할 수 있다.
구체적으로, 회로 기판(100)은 제1 비아(161), 제2 비아(102) 및 제1 전송 배선(151)을 포함할 수 있다. 제1 비아(161)는 제2 단자(112)와 제1 전송 배선(151)을 연결할 수 있다. 제2 비아(162)는 제2 반도체 칩(130)의 제1 단자(131)와 제1 전송 배선(151)을 연결할 수 있다.
따라서, 제2 반도체 칩(130)은, 제1 전송 배선(151)을 통해 제2 단자(112)와 전기적으로 접속될 수 있다.
나아가, 제2 단자(112)는, 제1 배선(141)을 통해 제1 반도체 칩(120)과 전기적으로 접속되어 있기 때문에, 제2 반도체 칩(130)은 제1 반도체 칩(120)과 전기적으로 접속될 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 반도체 패키지가 POP(Package Of Package)인 경우, 회로 기판(100)을 통하지 않고, 인터포저(110)와 제2 반도체 칩(130)은 직접 전기적으로 접속될 수 있다.
제2 반도체 칩(130)은, 제1 반도체 칩(120)과 다른 종류의 칩일 수 있고, 같은 종류의 칩 일 수도 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제3 단자(113)를 포함하는 인터포저(110)를 포함할 수 있다. 제3 단자(113)는, 전술한 바와 같이, 제1 반도체 칩(120)과 제2 반도체 칩(130) 간에 전송되는 신호를 모니터링하기 위한 테스트용 단자일 수 있다. 즉, 제3 단자(113)에는, 테스터(Tester)가 연결될 수 있다.
테스터(Tester)는, 반도체 패키지에 포함되지 않는, 테스트 기기(test instrument)일 수 있다. 다시 말해서, 제3 단자(113)는, 본 발명의 기술적 사상에 따른 반도체 패키지의 외부와 연결될 수 있다.
테스터(Tester)는 예를 들어, 오실로스코프(Oscilloscope), 디지털 멀티메터(digital multimeter) 또는 논리 분석기(logic analyzer) 등과 같이 반도체 칩과 반도체 칩 사이의 신호를 테스트 할 수 있는 기기(instrument)일 수 있다.
이하에서, 도 2 내지 도 5를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항들과 중복되는 내용은 생략한다.
도 4는, 도 2를 회로적으로 나타낸 도면이다. 도 5는 도 4의 예시적인 블록도이다.
도 2 내지 도 5를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지는, 테스터(Tester)를 전기적으로 접속시키기 위한 인터포저(110)를 포함할 수 있다.
인터포저(110)는 제1 신호 라인(141), 제2 신호 라인(143), 제1 노드(n1), 제2 노드(n2), 제1 저항(R1) 및 제2 저항(R2) 등을 포함할 수 있다.
제1 신호 라인(141)은, 도 2의 제1 배선(141)일 수 있다. 즉, 제1 신호 라인(141)은, 제1 단자(111)와 제2 단자(112)를 전기적으로 접속시킬 수 있다. 제1 신호 라인(141)은, 제1 노드(n1)를 포함할 수 있다.
제2 신호 라인(143)은, 도 2의 제3 배선(143)일 수 있다. 즉, 제2 신호 라인(143)은, 제3 단자(113)와 제4 단자(114)를 전기적으로 접속시킬 수 있다. 제2 신호 라인(143)은, 제2 노드(n2)를 포함할 수 있다.
제2 신호 라인(143)은, 제1 신호 라인(141)과 테스터(Tester)를 전기적으로 접속시킬 수 있다. 즉, 제2 신호 라인(143)은 테스터(Tester)와 연결될 수 있다.
제1 노드(n1)는, 제1 배선(141)과 제2 배선(142)이 전기적으로 접속되는 지점일 수 있다. 제2 노드(n2)는, 제2 배선(142)과 제3 배선(143)이 전기적으로 접속되는 지점일 수 있다.
제1 저항(R1)은, 제1 노드(n1)와 제2 노드(n2) 사이에 접속될 수 있다. 예를 들어, 제1 저항(R1)의 일단은 제1 노드(n1)에 접속될 수 있고, 타단은 제2 노드(n2)에 접속될 수 있다.
제2 저항(R2)은, 제2 노드(n2)에 직접 접속(directly connected)될 수 있다. 제2 저항(R2)은, 제2 노드(n2)와 제4 단자(114) 사이에 접속될 수 있다. 즉, 제2 저항(R2)의 일단은 제2 노드(n2)와 직접 접속되고, 타단은 기준 전압이 인가되는 제4 단자(114)와 연결될 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제2 저항(R2)의 일단은 제2 노드(n2)와 직접 접속되고, 타단은 전원과 연결될 수 있다. 또는, 제2 저항(R2)의 일단은 제2 노드(n2)와 직접 접속되고, 타단은 접지 전압(ground voltage)와 연결될 수 있다.
제1 저항(R1)의 레지스턴스(resistance)는, 제2 저항(R2)의 레지스턴스와 다를 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 제2 저항(R2)의 레지스턴스는, 제3 단자(113)를 통해 전기적으로 접속되는 테스터(Tester)에 포함된 저항 성분의 레지스턴스에 따라 조정될 수 있다.
제1 반도체 칩(120)과 제2 반도체 칩(130) 간 전송되는 신호 경로는, 제1 신호 라인(141)을 포함할 수 있다. 즉, 제1 반도체 칩(120)과 제2 반도체 칩(130) 간의 신호는, 제1 신호 라인(141)을 통해 전송될 수 있다.
또한, 제1 노드(n1)와 제2 노드(n2)간 연결되는 제1 저항(R1)과, 제2 노드(n2) 부터 테스터(Tester) 사이의 제2 신호 라인(143)은 또 다른 신호 경로를 구성할 수 있다. 즉, 테스터(Tester)는, 제1 노드(n1)와 제2 노드(n2)를 통해 제1 신호 라인(141)과 연결될 수 있다.
제1 저항(R1)은, 제1 신호 라인(141)과 최대한 근접하게 배치될 수 있다. 제2 저항(R2)은, 제1 저항(R1)과 테스터(Tester) 사이의 임의의 위치에 배치될 수 있다.
제2 노드(n2)를 기준으로, 제2 저항(R2)은 제1 저항(R1)과 병렬 연결 될 수 있다. 다시 말해서, 테스터(Tester)에서 바라보았을 때, 제1 저항(R1)과 제2 저항(R2)의 연결 관계는 병렬 관계일 수 있다.
총 저항(Req)의 레지스턴스는, 제1 저항(R1)에서 테스터(Tester) 쪽을 바라보았을 때의 저항 성분들의 합일 수 있다. 예를 들면, 총 저항(Req)의 레지스턴스는, 제2 저항(R2)의 레지스턴스와 테스터(Tester)의 저항 성분들의 레지스턴스의 합일 수 있다.
본 발명의 몇몇 실시예에서, 제1 저항(R1)의 레지스턴스는, 총 저항(Req)의 레지스턴스와 동일할 수 있다.
이하에서, 도 1, 도 4 내지 도 7을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항들과 중복되는 내용은 생략한다.
도 6은 도 1의 A-A'선을 따라 절단한 단면도이다. 도 7은 도 6의 J 영역을 확대한 확대도이다.
도 1, 도 4 내지 도 7을 참조하면, 인터포저(110)는 제1 컨택(171) 및 제2 컨택(172)을 더 포함할 수 있다.
제1 배선(141)과 제2 배선(142)은, 제1 컨택(171)에 의해 전기적으로 접속될 수 있다. 또한, 제2 배선(142)과 제3 배선(143)은, 제2 컨택(172)에 의해 전기적으로 접속될 수 있다.
예를 들어, 제1 배선(141), 제2 배선(142) 및 제3 배선(143)은, 동일 평면 상에 있지 않을 수 있다. 즉, 제2 배선(142)은, 제1 배선(141) 및 제3 배선(143)과 직접적으로 접속되는 것이 아니라, 제1 컨택(171) 및 제2 컨택(172)을 통해 전기적으로 접속될 수 있다. 제2 배선(142)은, 제1 배선(141) 및 제3 배선(143)과 오버랩(overlap)될 수 있다.
제1 저항(R1)은, 예를 들어, 제1 컨택(171)과 제2 컨택(172) 사이에 배치될 수 있다. 제2 저항(R2)은, 예를 들어, 제2 컨택(172)과 제4 단자(114) 사이에 배치될 수 있다. 제3 배선(143)의 제3 영역(region 3)은, 제2 컨택(172)을 포함할 수 있다.
도 6 및 도 7을 회로적으로 나타내면, 앞서 설명한 도 4 및 도 5와 동일할 수 있다.
이하에서, 도 1, 도 4, 도 5, 도 8 내지 도 9를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항들과 중복되는 내용은 생략한다.
도 8은 도 1의 A-A'선을 따라 절단한 단면도이다. 도 9는 도 8의 k 영역을 확대한 확대도이다.
도 1, 도 4, 도 5, 도 8 내지 도 9를 참조하면, 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제3 배선(143)의 제3 영역(region 3)은, 제4 영역(region 4)를 중심으로 양 측에 배치되지 않을 수 있다.
즉, 제4 영역(reion 4)은 제2 배선(142)과 제3 배선(143)이 전기적으로 접속하는 부분부터 제4 단자(114) 사이의, 전체 영역일 수 있다.
제2 저항(R2)이 형성되는 제4 영역(region 4)는, 제3 배선(143)의 제3 영역(region 3)의 전기 전도도와 상이한 물질을 포함할 수 있다. 다시 말해서, 제3 배선(143)의 제3 영역(region 3)의 전기 전도도와 상이한 물질이, 제2 배선(142)과 제3 배선(143)이 전기적으로 접속하는 부분부터 제4 단자(114)까지 형성될 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제2 배선(142)은, 제1 배선(141) 및 제3 배선(143)과 컨택을 통해 연결될 수 있다. 즉, 제1 배선(141), 제2 배선(142), 및 제3 배선(143)은 동일 평면 상에 위치하지 않을 수도 있다.
제2 배선(142)이 제1 배선(141) 및 제3 배선(143)과 컨택을 통해 연결된 경우, 제2 저항(R2)은 제2 배선(142)과 제3 배선(143)을 전기적으로 접속시키는 컨택과 제4 단자(114) 사이에 형성될 수 있다.
도 8 및 도 9를 회로적으로 나타내면, 앞서 설명한 도 4 및 도 5와 동일할 수 있다.
이하에서, 도 1, 도 10 내지 도 11을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항들과 중복되는 내용은 생략한다.
도 10은 도 1의 A-A'선을 따라 절단한 단면도이다. 도 11은 도 10의 l 영역을 확대한 확대도이다.
도 1, 도 10 내지 도 11을 참조하면, 인터포저(110)는 제3 저항(R3) 및 제4 저항(R4)를 더 포함할 수 있다.
제1 반도체 칩(120)과 인터포저(110)는, 제1 단자(111)뿐만 아니라, 제5 단자(115) 및 제9 단자(119)를 통해 전기적으로 접속될 수 있다. 또한, 인터포저(110)와 제2 반도체 칩(130)은, 제2 단자(112)뿐만 아니라, 제6 단자(116) 및 제10 단자(119')를 통해 전기적으로 접속될 수 있다.
인터포저(110)는, 제7 단자(117) 및 제8 단자(118)을 더 포함할 수 있다. 전술하였듯이, 제3 단자(113)는, 제1 테스터(Tester 1)과 전기적으로 접속할 수 있다. 제7 단자(117)도 또한, 제2 테스터(Tester2)와 전기적으로 접속할 수 있다. 설명의 편의상, 제3 단자(113) 전기적으로 접속하는 테스터를 제1 테스터(Tester 1)로, 제7 단자(117)와 전기적으로 접속하는 테스터를 제2 테스터(Tester 2)로 구분하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 테스터(Tester 1)와 제2 테스터(Tester 2)는 하나의 테스트 기기일 수도 있다.
제8 단자(118)는, 제4 단자(114)와 마찬가지로, 회로 기판(100)의 기준 전압 단자와 전기적으로 접속될 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 기준 전압 단자에는 전원이 전기적으로 접속될 수 있다. 이 경우, 인터포저(110)를 구동하기 위한 별도의 전원은, 불필요하게 될 수 있다. 또는, 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 기준 전압 단자에는 접지 전압(ground voltage)이 전기적으로 접속될 수 있다.
제4 배선(144)은, 제5 단자(115) 및 제6 단자(116)를 전기적으로 접속시킬 수 있다. 다시 말해, 제4 배선(144)은 회로 기판(100)과 제1 반도체 칩(120)을 전기적으로 접속시킬 수 있다.
제4 배선(144)은, 제1 반도체 칩(120)과 회로 기판(100) 간에 전송되는 신호가 지나는 경로가 될 수 있다. 즉, 제4 배선(144)은, 제1 반도체 칩(120)과 제2 반도체 칩(130) 간에 전송되는 신호가 지나는 경로가 될 수 있다.
제5 배선(145)은, 제4 배선(144) 및 제6 배선(146)과 전기적으로 접속될 수 있다. 또한, 제5 배선(145)은 제3 저항(R3)을 포함할 수 있다.
제5 배선(145)은 제5 영역(region 5)과, 제3 저항(R3)을 포함하는 제6 영역(region 6)을 포함할 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제5 영역(region 5)은, 제6 영역(region 6)을 중심으로 양 측에 배치될 수 있다.
제5 배선(145)의 제5 영역(region 5)과 제6 영역(region 6)의 전기 전도도(electrical conductivity)는 상이할 수 있다. 예를 들어, 제5 영역(region 5)의 전기 전도도는, 제6 영역(region 6)의 전기 전도도 보다 높을 수 있다.
제6 배선(146)은, 제7 단자(117)와 제8 단자(118)를 전기적으로 접속시킬 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제6 배선(146)은, 테스트용 단자와 기준 전압 단자를 전기적으로 접속시킬 수 있다. 즉, 제7 단자(117)는, 테스터를 위한 단자일 수 있고, 제8 단자(114)는, 기준 전압을 인가하기 위한 단자일 수 있다.
제6 배선(146)은, 제7 단자(117)를 통해 연결되는 제2 테스터(Tester 2)가, 제4 배선(144)을 통해 제1 반도체 칩(120)과 제2 반도체 칩(130) 간 전송되는 신호를 모니터링 하도록 할 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제4 배선(144), 제6 배선(146)과 제5 배선(145)은, 컨택을 통해 전기적으로 접속될 수도 있다. 이 경우, 제4 배선(144), 제5 배선(145) 및 제6 배선(146)은 동일 평면 상에 위치하지 않을 수도 있다.
제6 배선(146)은, 제3 저항(R3)과 다른 제4 저항(R4)을 포함할 수 있다. 제6 배선(146)은, 제7 영역(region 7)과 제4 저항(R4)을 포함하는 제8 영역(region 8)을 포함할 수 있다.
제7 영역(region 7)은, 예를 들어, 제8 영역(region 8)을 중심으로 양 측에 배치될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제5 배선(145)과 제6 배선(146)이 전기적으로 접속되는 부분과 제8 단자(118) 사이의, 전체 영역이 제8 영역(region 8)이 될 수도 있다.
제6 배선(146)의 제7 영역(region 7)과 제8 영역(region 8)의 전기 전도도(electrical conductivity)는 상이할 수 있다. 예를 들어, 제7 영역(region 7)의 전기 전도도는, 제8 영역(region 8)의 전기 전도도 보다 높을 수 있다.
또한, 제5 배선(145)의 제6 영역(region 6)의 전기 전도도는, 제6 배선(146)의 제8 영역(region 8)의 전기 전도도와 상이할 수 있다. 각 영역의 전기 전도도는, 예를 들어, 제7 단자(117)를 통해 전기적으로 접속되는 테스터(Tester)에 포함된 저항 성분의 값(resistance)에 따라 달라질 수 있다.
제3 저항(R3)의 레지스턴스는, 제7 단자(117)를 통해 전기적으로 접속되는 제2 테스터(Tester)의 저항 성분의 레지스턴스(resistance)와 제4 저항(R4)의 레지스턴스의 합과 같을 수 있다.
제4 저항(R4)은, 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제5 배선(145)과 제6 배선(146)이 전기적으로 접속하는 부분과, 제7 단자(117) 사이에 형성될 수 있다. 한편, 컨택을 통해 제4 배선(144), 제5 배선(145) 및 제6 배선(146)이 전기적으로 접속되는 경우, 제4 저항(R4)은, 제5 배선(145)과 제6 배선(146)을 전기적으로 접속시키는 컨택과 제8 단자(118) 사이에 형성될 수 있다.
인터포저(110)는, 제7 배선(147)을 더 포함할 수 있다. 제7 배선(147)은 제9 단자(119)와 제10 단자(119')를 전기적으로 접속시킬 수 있다. 한편, 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제7 배선(147)에는 테스터(Tester)가 연결되지 않을 수 있다.
다시 말해서, 본 발명의 기술적 사상에 따른 반도체 장치 및 이를 포함하는 반도체 패키지에서, 테스터(Tester)는, 테스트를 원하는 배선에 대해서만 연결될 수 있다.
제2 반도체 칩(130)은, 회로 기판(100) 상에, 인터포저(110)와 이격되어 배치될 수 있다. 제2 반도체 칩(130)은, 제2 반도체 칩(130)의 제1 단자(131)뿐만 아니라, 제2 반도체 칩(130)의 제2 단자(132) 및 제2 반도체 칩(130)의 제3 단자(133)를 통해서도 회로 기판(100)과 전기적으로 접속될 수 있다.
제2 반도체 칩(130)은, 제6 단자(116)와 전기적으로 접속할 수 있다. 즉, 제2 반도체 칩(130)은, 제6 단자(116)를 통해 인터포저(110)와 전기적으로 접속할 수 있다.
구체적으로, 회로 기판(100)은 제3 비아(163), 제4 비아(104), 제5 비아(105), 제6 비아(106), 제2 전송 배선(152) 및 제3 전송 배선(153)을 더 포함할 수 있다. 제3 비아(163)는 제10 단자(119')와 제2 전송 배선(152)을 연결할 수 있다. 제4 비아(164)는 제2 반도체 칩(130)의 제2 단자(132)와 제2 전송 배선(152)을 연결할 수 있다.
또한, 제5 비아(165)는 제6 단자(116)와 제3 전송 배선(153)을 연결할 수 있다. 제6 비아(166)는 제2 반도체 칩(130)의 제3 단자(133)와 제3 전송 배선(153)을 연결할 수 있다.
따라서, 제2 반도체 칩(130)은, 제2 전송 배선(152)을 통해 제10 단자(119')와 전기적으로 접속될 수 있다. 또한, 제2 반도체 칩(130)은, 제3 전송 배선(153)을 통해 제6 단자(116)와 전기적으로 접속될 수 있다.
나아가, 제10 단자(119')는, 제7 배선(147)을 통해 제1 반도체 칩(120)과 전기적으로 접속되어 있다. 또한, 제6 단자(116)는 제4 배선(144)을 통해 제1 반도체 칩(120)과 전기적으로 접속되어 있다. 따라서, 제2 반도체 칩(130)은 제1 반도체 칩(120)과 전기적으로 접속될 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 테스트용 단자를 포함하는 인터포저(110)를 포함할 수 있다. 즉, 테스트용 단자는, 전술한 바와 같이, 제1 반도체 칩(120)과 제2 반도체 칩(130) 간에 전송되는 신호를 모니터링하기 위한 제7 단자(117)일 수 있다. 즉, 제7 단자(117)에는, 테스터(Tester)가 연결될 수 있다.
테스터(Tester)는, 반도체 패키지에 포함되지 않는, 테스트 기기(test instrument)일 수 있다. 다시 말해서, 제7 단자(117)는, 본 발명의 기술적 사상에 따른 반도체 패키지의 외부와 연결될 수 있다.
이하에서, 도 1, 도 10 내지 도 12를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항들과 중복되는 내용은 생략한다.
도 12는, 도 10을 회로적으로 나타낸 도면이다.
도 1, 도 10 내지 도 12를 참조하면, 인터포저(110)는 제3 신호 라인(144), 제4 신호 라인(146), 제3 저항(R3) 및 제4 저항(R4)을 포함할 수 있다.
제3 신호 라인(144)은, 도 10의 제4 배선(144)일 수 있다. 즉, 제3 신호 라인(144)은, 제5 단자(115)와 제6 단자(116)를 전기적으로 접속시킬 수 있다. 제3 신호 라인(144)은, 제3 노드(n3)를 포함할 수 있다.
제4 신호 라인(146)은, 도 10의 제6 배선(146)일 수 있다. 즉, 제4 신호 라인(144)은, 제7 단자(117)와 제8 단자(118)를 전기적으로 접속시킬 수 있다. 제4 신호 라인(146)은, 제4 노드(n4)를 포함할 수 있다.
제4 신호 라인(146)은 테스터(Tester)와 연결될 수 있다.
제3 노드(n3)는, 제4 배선(144)과 제5 배선(145)이 전기적으로 접속되는 지점일 수 있다. 제4 노드(n4)는, 제5 배선(145)과 제6 배선(146)이 전기적으로 접속되는 지점일 수 있다.
제3 저항(R3)은, 제3 노드(n3)와 제4 노드(n4) 사이에 접속될 수 있다. 예를 들어, 제3 저항(R3)의 일단은 제3 노드(n3)에 접속될 수 있고, 타단은 제4 노드(n4)에 접속될 수 있다.
제4 저항(R4)은, 제4 노드(n4)에 직접 접속(directly connected)될 수 있다. 제4 저항(R4)은, 제4 노드(n4)와 제8 단자(118) 사이에 접속될 수 있다. 즉, 제4 저항(R4)의 일단은 제4 노드(n4)와 직접 접속되고, 타단은 기준 전압이 인가되는 제8 단자(118)와 연결될 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제4 저항(R4)의 일단은 제4 노드(n4)와 직접 접속되고, 타단은 전원과 연결될 수 있다. 또는, 제4 저항(R4)의 일단은 제4 노드(n4)와 직접 접속되고, 타단은 접지 전압(ground voltage)와 연결될 수 있다.
제3 저항(R3)의 레지스턴스(resistance)는, 제4 저항(R4)의 레지스턴스와 다를 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 제4 저항(R4)의 레지스턴스는, 제7 단자(117)를 통해 전기적으로 접속되는 테스터(Tester)에 포함된 저항 성분의 레지스턴스에 따라 조정될 수 있다.
제1 반도체 칩(120)과 제2 반도체 칩(130) 간 전송되는 신호 경로는, 제3 신호 라인(144)을 더 포함할 수 있다. 즉, 제1 반도체 칩(120)과 제2 반도체 칩(130) 간의 신호는, 제3 신호 라인(144)을 통해 전송될 수 있다.
또한, 제3 노드(n3)와 제4 노드(n4)간 연결되는 제3 저항(R3)과, 제4 노드(n4) 부터 테스터(Tester) 사이의 제4 신호 라인(146)은 또 다른 신호 경로를 구성할 수 있다. 즉, 테스터(Tester)는, 제3 노드(n3)와 제4 노드(n4)를 통해 제3 신호 라인(144)과 연결될 수 있다.
제3 저항(R3)은, 제3 신호 라인(144)과 최대한 근접하게 배치될 수 있다. 제4 저항(R2)은, 제3 저항(R3)과 테스터(Tester) 사이의 임의의 위치에 배치될 수 있다.
제4 노드(n4)를 기준으로, 제4 저항(R4)은 제3 저항(R3)과 병렬 연결 될 수 있다. 다시 말해서, 테스터(Tester)에서 바라보았을 때, 제3 저항(R3)과 제4 저항(R4)의 연결 관계는 병렬 관계일 수 있다.
이하에서, 도 4, 도 13 내지 도 15를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지의 효과를 설명한다.
도 13 내지 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이를 포함하는 반도체 패키지의 효과를 설명하기 위한 예시적인 그래프들이다. 그래프에서, x축은 예를 들어, 시간이고, y축은 예를 들어, 입력 신호의 DC 오프셋(DC offset)일 수 있다.
도 13은 도 4에서, 제1 저항(R1) 및 제2 저항(R2)이 연결되지 않았을 때, 제1 단자(111)에서 측정한 그래프이다.
도 13의 그래프에서, 제1 저항(R1) 및 제2 저항(R2)이 연결되지 않는 경우, 제1 단자(111)에서 파형은 아이-다이어그램(eye-diagram)이 확보되지 않을 수 있다. 특히, 고속 동작 조건에서는 제1 단자(111)에서 아이-다이어 그램이 확보되지 않음으로써, 정상적인 신호가 전달되지 못할 수 있다.
도 14는 도 4에서, 제1 저항(R1)만 연결되고, 제2 저항(R2)이 연결되지 않았을 때 제3 단자(113)에서 측정한 그래프이다.
도 14의 그래프에서, 제1 저항(R1)만 연결되고, 제2 저항(R2)은 연결되지 않은 경우, 제3 단자(113)에서 파형은 아이-다이어그램이 확보되지 않을 수 있다. 특히, 고속 동작 조건에서는 제3 단자(113) 즉, 테스터(Tester)에서 아이-다이어그램이 확보되지 않음으로써, 원하는 신호가 측정될 수 없게 된다.
도 15는 도 4의 제1 단자(111) 및 제3 단자(113)에서 측정한 그래프이다.
도면에서, 제1 단자(111)에서 측정된 그래프와 제3 단자(113)에서 측정된 그래프를 하나의 도면으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 측정 값에 따라, x축 및 y축의 스케일은 서로 다를 수 있음은 물론이다.
본 발명의 기술적 사상에 따르면, 제1 단자(111) 및 제3 단자(113)에서 측정된 그래프는, 아이-다이어그램이 확보될 수 있다. 특히, 고속 동작 조건에서도 아이-다이어그램이 확보됨으로서, 제1 반도체 칩(120)과 제2 반도체 칩(130) 간의 신호가 원활하게 전송될 수 있다. 또한, 제3 단자(113)를 통해 연결되는 테스터(Tester)에서, 원하는 신호가 측정될 수 있다.
제1 저항(R1)은 인터포저(110)에서 테스터(Tester)로 연결되는 신호 경로에 추가됨으로써, 테스터(Tester) 연결로 인한 신호 왜곡을 감소시킬 수 있다. 나아가, 제1 저항(R1)은, 제1 반도체 칩(120)과 제2 반도체 칩(130) 간에 전송되는 신호의 흐름을 원활하게 할 수 있다.
제2 저항(R2)은 인터포저(110)에서 테스터(Tester)로 연결되는 신호 경로에 추가된 제1 저항(R1)과 병렬로 연결됨으로써, 제3 단자(113)의 터미네이션(termination) 효과를 줄 수 있다.
따라서, 본 발명의 기술적 사상에 따른 반도체 장치 및 이를 포함하는 반도체 패키지에 의하면, 고속 동작 조건에서 신호 품질(signal integrity)이 개선될 수 있다. 나아가 본 발명의 기술적 사상에 따른 반도체 장치 및 이를 포함하는 반도체 패키지에 의하면, 제1 단자(111) 또는 제3 단자(113)에서 신호 측정 시, 신호 왜곡에 대한 영향이 감소될 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치 및 이를 포함하는 반도체 패키지는, 예를 들어, 칩 간 연결신호 측정 장치, 메모리 테스트 장치 등에 적용될 수 있다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치 또는 이를 포함하는 반도체 패키지를 포함하는 SoC 시스템의 블록도이다.
도 20을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 회로 기판 110: 인터포저
120: 제1 반도체 칩 130: 제2 반도체 칩
111: 제1 단자 112: 제2 단자
113: 제3 단자

Claims (10)

  1. 제1 반도체 칩과 전기적으로 접속되는 제1 단자;
    상기 제1 반도체 칩과 다른 제2 반도체 칩과 전기적으로 접속되는 제2 단자;
    상기 제1 단자와 상기 제2 단자를 전기적으로 접속시키고, 제1 노드를 포함하는 제1 신호 라인;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 간에 전송되는 신호를 모니터링하는 테스터가 접속되는 제3 단자;
    기준 전압이 인가되는 제4 단자;
    상기 제3 단자와 상기 제4 단자를 전기적으로 접속시키고, 제2 노드를 포함하는 제2 신호 라인;
    상기 제1 노드와 상기 제2 노드 사이에 접속되는 제1 저항; 및
    상기 제2 노드에 직접 접속되고(directly connected), 상기 제1 저항과 다른 제2 저항을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 반도체 장치는, 상기 테스터를 전기적으로 접속시키기 위한 인터포저를 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 기준 전압은 전원을 포함하는 반도체 장치.
  4. 기준 전압 단자가 배치된 회로 기판;
    상기 회로 기판 상에 배치되고, 상기 회로 기판과 전기적으로 접속되고, 테스트용 단자를 포함하는 인터포저; 및
    상기 인터포저 상에 배치되고, 상기 회로 기판 및 상기 인터포저와 전기적으로 접속된 제1 반도체 칩을 포함하되,
    상기 인터포저는,
    상기 회로 기판과 상기 제1 반도체 칩을 전기적으로 접속시키는 제1 배선과,
    상기 제1 배선과 전기적으로 접속되고, 제1 저항을 포함하는 제2 배선과,
    상기 테스트용 단자와 상기 기준 전압 단자를 전기적으로 접속시키고, 상기 제1 저항과 다른 제2 저항을 포함하는 제3 배선을 포함하는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 기준 전압은 전원을 포함하는 반도체 패키지.
  6. 제 4항에 있어서,
    상기 제2 배선은, 제1 영역과, 상기 제1 저항을 포함하는 제2 영역을 포함하고,
    상기 제3 배선은, 제3 영역과, 상기 제2 저항을 포함하는 제4 영역을 포함하고,
    상기 제1 영역의 전기 전도도와, 상기 제2 영역의 전기 전도도는 상이하고,
    상기 제3 영역의 전기 전도도와, 상기 제4 영역의 전기 전도도는 상이한 반도체 패키지.
  7. 제 6항에 있어서,
    상기 제2 영역의 전기 전도도와, 상기 제4 영역의 전기 전도도는 상이한 반도체 패키지.
  8. 제 6항에 있어서,
    상기 제1 영역의 전기 전도도는 상기 제2 영역의 전기 전도도 보다 높고,
    상기 제3 영역의 전기 전도도는, 상기 제4 영역의 전기 전도도 보다 높은 반도체 패키지.
  9. 제 4항에 있어서,
    상기 회로 기판 상에, 상기 회로 기판과 전기적으로 접속되고, 상기 인터포저와 이격되어 배치되는 제2 반도체 칩을 더 포함하고,
    상기 제2 반도체 칩은 상기 제1 배선과 전기적으로 접속되는 반도체 패키지.
  10. 제 9항에 있어서,
    상기 테스트용 단자에는, 상기 제1 반도체 칩과 상기 제2 반도체 칩 간에 전송되는 신호를 모니터링하는 테스터가 접속되는 반도체 패키지.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11610844B2 (en) 2017-10-11 2023-03-21 Octavo Systems Llc High performance module for SiP
US20200303291A1 (en) * 2020-06-08 2020-09-24 Intel Corporation Integrated circuit (ic) package with substrate having validation connectors
CN115702495A (zh) * 2020-09-15 2023-02-14 株式会社三社电机制作所 功率半导体模块

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5854534A (en) * 1992-08-05 1998-12-29 Fujitsu Limited Controlled impedence interposer substrate
JP3461204B2 (ja) * 1993-09-14 2003-10-27 株式会社東芝 マルチチップモジュール
US6274937B1 (en) 1999-02-01 2001-08-14 Micron Technology, Inc. Silicon multi-chip module packaging with integrated passive components and method of making
US6242932B1 (en) 1999-02-19 2001-06-05 Micron Technology, Inc. Interposer for semiconductor components having contact balls
US6617681B1 (en) 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
US6137161A (en) 1999-09-14 2000-10-24 International Business Machines Corporation Interposer array module for capacitive decoupling and filtering
JP2001102479A (ja) 1999-09-27 2001-04-13 Toshiba Corp 半導体集積回路装置およびその製造方法
US6529027B1 (en) 2000-03-23 2003-03-04 Micron Technology, Inc. Interposer and methods for fabricating same
US6477034B1 (en) 2001-10-03 2002-11-05 Intel Corporation Interposer substrate with low inductance capacitive paths
US6965244B2 (en) * 2002-05-08 2005-11-15 Formfactor, Inc. High performance probe system
US7233061B1 (en) 2003-10-31 2007-06-19 Xilinx, Inc Interposer for impedance matching
US8098076B2 (en) * 2009-04-01 2012-01-17 Formfactor, Inc. Method and apparatus for terminating a test signal applied to multiple semiconductor loads under test
JP2011029535A (ja) * 2009-07-29 2011-02-10 Elpida Memory Inc 半導体装置
US8922230B2 (en) * 2011-05-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC testing apparatus
KR101531097B1 (ko) 2013-08-22 2015-06-23 삼성전기주식회사 인터포저 기판 및 이의 제조방법
KR101546363B1 (ko) 2014-01-06 2015-08-24 양희성 인터포저 및 반도체 디바이스 검사용 마이크로 컨택 어레이 구조체 및 그의 제조방법
US20160065334A1 (en) * 2014-08-29 2016-03-03 R&D Circuits, Inc Structure and Implementation Method for implementing an embedded serial data test loopback, residing directly under the device within a printed circuit board

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