KR20170045716A - 듀얼 포트 sram 셀 - Google Patents
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Abstract
SRAM 셀은, 상보성인 제 1 및 제 2 데이터 저장 노드를 확립하기 위해 서로 교차 결합되는 제 1 및 제 2 인버터를 포함한다. 제 1 액세스 트랜지스터가, 제 1 데이터 저장 노드에 결합된 제 1 소스/드레인 영역, 제 1 비트 라인에 결합된 제 1 드레인/소스 영역, 및 워드 라인에 결합된 제 1 게이트 영역을 포함한다. 제 2 액세스 트랜지스터가, 제 2 상보성 데이터 저장 노드에 결합된 제 2 소스/드레인 영역, 제 2 비트 라인에 결합된 제 2 드레인/소스 영역, 및 워드 라인에 결합된 제 2 게이트 영역을 포함한다. 제 1 더미 트랜지스터가, 제 1 액세스 트랜지스터의 제 1 소스/드레인 영역에 결합된 제 1 더미 소스/드레인 영역을 갖는다. 제 2 더미 트랜지스터가 제 2 액세스 트랜지스터의 제 2 소스/드레인 영역에 결합된 제 2 더미 소스/드레인 영역을 갖는다.
Description
관련 출원에 대한 참조
본 출원은 2015년 10월 19일자에 출원된 미국 가특허 출원 제62/243,242호의 우선권을 주장하며, 이것의 내용은 그 전체가 참조로써 본 출원에 포함된다.
반도체 메모리는 반도체 기반의 집적 회로 상에 구현되는 전자 데이터 저장 디바이스이다. 반도체 메모리는 많은 상이한 타입의 기술로 만들어진다. 반도체 메모리는 다른 타입의 데이터 저장 기술들보다 훨씬 빠른 액세스 시간을 갖는다. 예를 들어, 한 바이트의 데이터는 수 나노 초 내에 반도체 메모리에 기록되거나 반도체 메모리로부터 판독될 수 있지만, 하드 디스크와 같은 저장 장치를 회전시키기 위한 액세스 시간은 밀리 초의 범위에 있다. 무엇보다도, 이러한 이유로, 반도체 메모리는 다른 용도보다도 컴퓨터가 현재 작업하고 있는 데이터를 유지하기 위해 컴퓨터 메모리의 주 저장 장치로서 사용된다.
SRAM 셀은, 상보성인 제 1 및 제 2 데이터 저장 노드를 확립하기 위해 서로 교차 결합되는 제 1 및 제 2 인버터를 포함한다. 제 1 액세스 트랜지스터가, 제 1 데이터 저장 노드에 결합된 제 1 소스/드레인 영역, 제 1 비트 라인에 결합된 제 1 드레인/소스 영역, 및 워드 라인에 결합된 제 1 게이트 영역을 포함한다. 제 2 액세스 트랜지스터가, 제 2 상보성 데이터 저장 노드에 결합된 제 2 소스/드레인 영역, 제 2 비트 라인에 결합된 제 2 드레인/소스 영역, 및 워드 라인에 결합된 제 2 게이트 영역을 포함한다. 제 1 더미 트랜지스터가, 제 1 액세스 트랜지스터의 제 1 소스/드레인 영역에 결합된 제 1 더미 소스/드레인 영역을 갖는다. 제 2 더미 트랜지스터가 제 2 액세스 트랜지스터의 제 2 소스/드레인 영역에 결합된 제 2 더미 소스/드레인 영역을 갖는다.
본 개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 듀얼 포트 스태틱 랜덤 액세스 메모리(dual port static random access memory; DP SRAM) 디바이스의 블록도를 도시한다.
도 2는 일부 실시예들에 따라, SRAM 셀의 개략도를 도시한다.
도 3은 일부 실시예들에 따라, 12 개의 트랜지스터를 포함하는 SRAM 셀의 개략도를 도시한다.
도 4a 내지 도 4d는 도 3의 일부 예들과 일치하는 SRAM 셀의 일부 실시예들을 도시한다.
도 5a는 일부 실시예에 따라, FinFET로서 구현되는 SRAM 액세스 트랜지스터의 배경도의 일부 실시예들을 도시한다.
도 5b는 도 4d의 라인(B-B)을 따른 횡단면도의 일부 실시예들을 도시한다.
도 6a 내지 도 6d는 도 3의 일부 예들과 일치하는 SRAM 셀의 레이아웃 뷰의 일부 대안적인 실시예들을 도시한다.
도 7a 내지 도 7d는 도 3의 일부 예들에 따라, SRAM 셀의 레이아웃 뷰의 일부 실시예들을 도시한다.
도 8a 내지 도 8d는 도 3의 일부 예들과 일치하는 SRAM 셀의 레이아웃 뷰의 일부 대안적인 실시예들을 도시한다.
도 1은 듀얼 포트 스태틱 랜덤 액세스 메모리(dual port static random access memory; DP SRAM) 디바이스의 블록도를 도시한다.
도 2는 일부 실시예들에 따라, SRAM 셀의 개략도를 도시한다.
도 3은 일부 실시예들에 따라, 12 개의 트랜지스터를 포함하는 SRAM 셀의 개략도를 도시한다.
도 4a 내지 도 4d는 도 3의 일부 예들과 일치하는 SRAM 셀의 일부 실시예들을 도시한다.
도 5a는 일부 실시예에 따라, FinFET로서 구현되는 SRAM 액세스 트랜지스터의 배경도의 일부 실시예들을 도시한다.
도 5b는 도 4d의 라인(B-B)을 따른 횡단면도의 일부 실시예들을 도시한다.
도 6a 내지 도 6d는 도 3의 일부 예들과 일치하는 SRAM 셀의 레이아웃 뷰의 일부 대안적인 실시예들을 도시한다.
도 7a 내지 도 7d는 도 3의 일부 예들에 따라, SRAM 셀의 레이아웃 뷰의 일부 실시예들을 도시한다.
도 8a 내지 도 8d는 도 3의 일부 예들과 일치하는 SRAM 셀의 레이아웃 뷰의 일부 대안적인 실시예들을 도시한다.
다음의 개시는 제공된 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
도 1은 듀얼 포트 스태틱 랜덤 액세스 메모리(DP SRAM) 디바이스(100)의 블록도를 도시한다. DP SRAM 디바이스(100)는 L 개의 열 및 M 개의 행으로 배열되는 다수의 메모리 셀들(104)로 구성된 어레이(102)를 포함하고, 여기서 L 및 M은 임의의 정수일 수 있고, 서로 동일하거나 또는 상이할 수 있다. 명료함을 위해, 개별 메모리 셀(104)은 도 1에서 CCOLUMN-ROW로서 표시된다.
이하에서 보다 상세히 알 수 있는 바와 같이, DP SRAM 디바이스(100)에서, 판독 및 기록 동작은 도 1에서 첨자 "A" 및 "B"로 표시된 두 개의 "포트"를 통해 이루어질 수 있다. 각각의 포트는 그 자신의 워드 라인 세트 및 그 자신의 비트 라인 세트를 갖고, 이들은 다른 포트의 것들과는 별개이다. 예를 들어, 어레이의 행을 따라, 포트(A)는 워드 라인(WL1A, WL2A,..., WLMA)을 포함하고, 포트(B)는 워드 라인(WL1B, WL2B,..., WLMB)을 포함한다. 어레이의 열을 따라, 포트(A)는 상보성 비트 라인 쌍(BL1A/BL1A', BL2A/BL2A',..., BLLA/BLLA')을 포함하고, 포트(B)는 상보성 비트 라인 쌍(BL1B/BL1B', BL2B/BL2B',..., BLLB/BLLB')을 포함한다. 각각의 열의 경우, 포트에 대한 비트 라인의 각각의 쌍은, 각각의 쌍에서 하나의 비트 라인이 논리 "1" 상태에 대응하는 제 1 전압 레벨을 전달하도록 바이어스되고, 그 쌍의 다른 비트 라인이 논리 "0" 상태에 대응하는 제 2 전압 레벨을 전달하도록 바이어스 된다는 점에서 상보성이다.
각각의 메모리 셀(104)은 행과 열의 교차점에 있고, 두 개의 포트를 통해 액세스될 수 있다. 더욱이, 2 포트 설계 때문에, 데이터는 어레이의 두 개의 상이한 행에 함께, 즉 동시에, 판독되거나 또는 기록될 수 있다. 예를 들어, 메모리 셀의 제 1 행(예컨대, Row 1의 셀(C1,1 내지 CL,1))이 포트 A 워드 라인을 통해(예컨대, WL1A을 통해) 액세스될 수 있고, 메모리 셀의 제 2 행(예컨대, Row 2의 셀(C1,2 내지 CL,2))이 포트 B 워드 라인을 통해(예컨대, WL2B를 통해) 동시에 액세스될 수 있다. 워드 라인이 이러한 셀들을 액세스하는 동안, 포트(A)의 비트 라인이 액세스된 메모리 셀의 제 1 행으로부터 판독하거나 또는 제 1 행에 기록하기 위해 사용될 수 있고, 포트(B)의 비트 라인이 액세스된 메모리 셀의 제 2 행으로부터 동시에 판독하거나 또는 제 2 행에 동시에 기록하기 위해 사용될 수 있다. 포트(A)에 대한 예시적인 기록 동작, 및 포트(A)에 대한 기록 동작과 동반하는 포트(B)에 대한 예시적인 판독 동작이 이제 다음의 두 단락에서 설명된다. 각각의 포트는 통상적으로 다른 포트 상의 동작과 동시에 발생할 수 있는 판독 및 기록 동작을 수행할 수 있다.
제 1 행의 셀들(예컨대, 메모리 셀(C1,1 내지 CL,1))에 포트(A)를 통해 데이터를 기록하기 위해서, 포트 A ADDRA 신호(120)에 지정된 어드레스와 함께, 그리고 포트 A 기록 데이터 값(124)과 함께, 제 1 상태(예컨대, 논리 "0"은 기록 동작이 일어날 것을 나타냄)의 포트 A 판독/기록 신호(RWBA 122)가 메모리 디바이스(100)에 제공된다. 이러한 신호들을 수신하면, 어드레스 디코더(112) 및 컨트롤러(114)는 집합적으로 ADDRA 신호(120)에 지정된 어드레스에 대응하는 포트 A 워드 라인(이 예에서는 WL1A)을 인에이블할 수 있다. 따라서, ADDRA 신호(120)가 Row 1에 대응하면, WL1A는 메모리 셀(C1,1 내지 CL,1)을 액세스하도록 어서트될 수 있다. 그런 다음, 컨트롤러(114)는 지정된 어드레스에서 액세스된 메모리 셀에 포트 A 기록 데이터 값(124)을 기록하기 위해, 기록 회로(116)를 인에이블하여 포트 A 상보성 비트 라인의 각 쌍(BL1A, BL1A', BL2A, BL2A',..., BLLA, BLLA')에 각각 상이한 바이어스를 인가할 수 있다.
데이터가 포트(A)를 통해 제 1 행에 기록되는 동시에, 데이터는 제 2 행의 셀들(예컨대, 셀(C1,2 내지 CL,2))로부터 동시에 판독될 수 있다. 이러한 판독 동작을 위해, 제 2 상태(예컨대, 논리 "1"은 판독 동작을 일어날 것을 나타냄)의 판독/기록 신호(RWBB 126)가 메모리 디바이스(100)에 제공된다. 각각의 포트 B 상보성 비트 라인(BL1B, BL1B',..., BLLB, BLLB')은 판독 상태 동안 플로팅이 되어서, 종종 논리 "0" 상태와 논리 "1" 상태 사이의 전압 레벨로 사전 충전된다. 그런 다음, 어드레스 디코더(112) 및 컨트롤러(114)는 포트 B ADDRB 신호(130)에 지정된 어드레스에 대응하는 행에 포트 B 워드 라인(예컨대, WL2B)을 어서트한다. 그런 다음, 그 행을 따라 액세스된 셀(예컨대, C1,2 내지 CL,2)은 포트 B 상보성 비트 라인(BL1B, BL1B', BL2B, BL2B' 내지 BLLB, BLLB') 각각의 쌍에 차동 바이어스를 구동하고, 이는 각각의 셀에 저장된 데이터 상태에 대응하는 차동 바이어스가 각각의 상보성 비트 라인 쌍 상에 확립되도록 야기한다. 예를 들어, 셀(C1,2)이 논리 "1" 값을 저장하고 셀(C2,2)이 논리 "0" 값을 저장하면, 워드 라인(WL2B)의 어서션(assertion)은 BL1B/BL1B' 상의 제 1 차동 바이어스(118에서의 Col.1 판독 회로에 의해 검출될 수 있는 논리 "1"에 대응함)로 이어질 수 있고, 동시에 BL2B/BL2B' 상의 제 2 상이한 차동 바이어스(118에서의 Col.2 판독 회로에 의해 검출될 수 있는 논리 "0"에 대응함)로 이어질 수 있다. 그런 다음, 바이어스된 비트 라인은 판독 회로(118)에 결합되고, 이 판독 회로는 통상적으로 각각의 열에 감지 증폭기를 포함한다. 감지 증폭기가 각각의 차동 바이어스를 검출한 이후, 감지 증폭기는 대응하는 데이터 값을 래치하고, 판독된 데이터를 포트 B 판독 데이터 값(128)으로서 메모리 인터페이스에 전한다.
기술이 이러한 SRAM 디바이스에서 개선됨에 따라, 피처 크기는 더욱 작아지고, 이는 메모리 셀에 대해 소위 "finFET" 트랜지스터의 사용으로 이어진다. FinFET 트랜지스터는 데이터 저장 밀도를 최적화하는 것을 돕지만, 많은 점에서 레이아웃을 어렵게 만든다. 그러므로, 본 개시의 일부 실시예들은 FinFET가 사용되는 경우 DP SRAM 디바이스에 개선된 레이아웃을 제공한다.
도 2는 일부 실시예에 따라, 도 1의 DP SRAM 디바이스(100)의 SRAM 셀(104)의 개략도를 도시한다. SRAM 셀(104)은 제 1 및 제 2 인버터(204, 206)로 구성된 데이터 저장 소자(202)를 포함하고, 상기 제 1 및 제 2 인버터(204, 206)는 서로 교차 결합되어 제 1 및 제 2 데이터 저장 노드(SN, SN')를 확립한다. 제 1 및 제 2 데이터 저장 노드(SN, SN')는, 하나의 데이터 저장 노드가 논리 "1" 상태에 대응하는 제 1 전압 레벨을 유지하는 동안, 다른 데이터 저장 노드는 논리 "0" 상태에 대응하는 제 2 전압 레벨을 전달하도록 바이어스된다는 점에서 상보성이다. 따라서, 인버터(204, 206)는 상호 보완 방식으로 데이터의 비트를 저장한다.
몇몇 액세스 트랜지스터(208, 210, 212, 214)가 워드 라인(WLA, WLB)이 어서 트되는지 여부에 기초하여, 비트 라인(각각, BLA, BLA', BLB, BLB')에 제 1 및 제 2 데이터 저장 노드(SN, SN')를 선택적으로 결합시키고, 이에 의해, 데이터가 선택적으로 데이터 저장 소자(202)로부터 판독되고 데이터 저장 소자(202)에 기록되도록 한다. 몇몇 "더미" 트랜지스터(216, 218, 220, 222)가 또한 제 1 및 제 2 데이터 저장 노드(SN, SN')에 결합된다.
포트(A)에 관해서, 제 1 액세스 트랜지스터(AT-1)(208)가 제 1 데이터 저장 노드(SN)에 결합되고, 제 2 액세스 트랜지스터(AT-2)(210)가 제 2 데이터 저장 노드(SN')에 결합된다. 제 1 액세스 트랜지스터(AT-1)(208)는 제 1 워드 라인(WLA)의 전압 레벨에 기초하여, 비트 라인(BLA)에 제 1 데이터 저장 노드(SN)를 선택적으로 결합시키고; 제 2 액세스 트랜지스터(AT-2)(210)는 제 1 워드 라인(WLA)의 전압 레벨에 기초하여, 제 2 비트 라인(BLA')에 제 2 데이터 저장 노드(SN')를 선택적으로 결합시킨다. 비트 라인(BLA, BLA')은 상보성이라서, 제 1 상보성 비트 라인 쌍을 형성한다. 제 1 액세스 트랜지스터(AT-1)(208)는 제 1 데이터 저장 노드(SN)에 결합된 제 1 소스/드레인 영역, 제 1 비트 라인(BLA)에 결합된 제 1 드레인/소스 영역, 및 제 1 워드 라인(WLA)에 결합된 제 1 게이트 영역을 갖는다. 제 2 액세스 트랜지스터(AT-2)(210)는 제 2 데이터 저장 노드(SN')에 결합된 제 2 소스/드레인 영역, 제 2 비트 라인(BLA')에 결합된 제 2 드레인/소스 영역, 및 제 1 워드 라인(WLA)에 결합된 제 2 게이트 영역을 갖는다.
포트(B)에 관해서, 제 3 액세스 트랜지스터(AT-3)(212)가 제 1 데이터 저장 노드(SN)에 결합되고, 제 4 액세스 트랜지스터(214)가 제 2 데이터 저장 노드(SN')에 결합된다. 제 3 액세스 트랜지스터(AT-3)(212)는 제 2 워드 라인(WLB)의 전압 레벨에 기초하여, 비트 라인(BLB)에 제 1 데이터 저장 노드(SN)를 선택적으로 결합시키고; 제 4 액세스 트랜지스터(AT-4)(214)는 제 2 워드 라인(WLB)의 전압 레벨에 기초하여, 제 4 비트 라인(BLB')에 제 2 데이터 저장 노드(SN')를 선택적으로 결합시킨다. 비트 라인(BLB, BLB')은 상보성이라서, 제 2 상보성 비트 라인 쌍을 형성한다. 제 3 액세스 트랜지스터(AT-3)(212)는 제 1 데이터 저장 노드(SN)에 결합된 제 3 소스/드레인 영역, 제 3 비트 라인(BLB)에 결합된 제 3 드레인/소스 영역, 및 제 2 워드 라인(WLB)에 결합된 제 3 게이트 영역을 갖는다. 제 4 액세스 트랜지스터(AT-4)(214)는 제 2 데이터 저장 노드(SN')에 결합된 제 4 소스/드레인 영역, 제 4 비트 라인(BLB')에 결합된 제 4 드레인/소스 영역, 및 제 2 워드 라인(WLB)에 결합된 제 4 게이트 영역을 갖는다. 액세스 트랜지스터들(208 내지 214)은 양방향 전류 흐름을 제공하기 때문에, 용어 "소스/드레인" 및 "드레인/소스"는 여기에서 다소 임의적이며 교환될 수 있다는 것이 이해될 것이다.
SRAM 셀(104)은 또한 몇몇 더미 트랜지스터를 포함하고, 이들은 도 2에서 p 형 디바이스 및 n 형 디바이스로서 나타난다. 제 1 더미 트랜지스터(DP-1)(216)가 제 1 데이터 저장 노드(SN)에 결합된 제 1 더미 소스/드레인 영역을 갖고, 제 2 더미 트랜지스터(DP-2)(218)가 제 2 데이터 저장 노드(SN')에 결합된 제 2 더미 소스/드레인 영역을 갖는다. 일부 실시예들에서, 제 1 더미 트랜지스터(DP-1)(216)는 제 1 데이터 저장 노드(SN)에 결합된 제 1 더미 소스/드레인 영역 및 게이트, 및 제 1 미리 결정된 바이어스에 결합되거나 플로팅이 되는 제 1 더미 드레인/소스 영역을 갖는 p 형 트랜지스터이다. 제 2 더미 트랜지스터(DP-2)(218)는 제 2 데이터 저장 노드(SN')에 결합된 제 2 더미 소스/드레인 영역 및 게이트, 및 제 2 미리 결정된 바이어스에 결합되거나 플로팅이 되는 제 2 더미 드레인/소스 영역을 갖는 p 형 트랜지스터이고, 제 2 미리 결정된 바이어스는 제 1 미리 결정된 바이어스와 동일하거나 상이할 수 있다.
제 3 더미 트랜지스터(DN-1)(220)가 제 2 데이터 저장 노드(SN')에 결합된 제 3 더미 소스/드레인 영역을 갖고, 제 3 미리 결정된 전압에 결합되거나 플로팅이 되는 제 3 더미 드레인/소스 영역을 갖는다. 제 4 더미 트랜지스터(DN-2)(222)가 제 1 데이터 저장 노드(SN)에 결합된 제 4 더미 소스/드레인 영역을 갖고, 제 4 미리 결정된 바이어스에 결합되거나 플로팅이 되는 제 4 더미 드레인/소스 영역을 갖고, 제 4 미리 결정된 바이어스는 제 3 미리 결정된 전압과 동일하거나 상이할 수 있다. 제 3 및 제 4 더미 트랜지스터의 게이트들은 다양한 구성으로 접속될 수 있다. 예를 들어, 일부 실시예들에서, 제 3 및 제 4 더미 트랜지스터(DN-1, DN-2)(220, 222)는 각각 제 1 및 제 2 워드 라인(WLA, WLB)에 직접 결합된 자신들의 게이트를 갖는다. 예를 들어, 본 명세서에서 추가로 논의되는 도 4a 내지 도 4d를 참조한다. 다른 실시예들에서, 제 3 및 제 4 더미 트랜지스터(DN-1, DN-2)(220, 222) 각각은 플로팅이 되는 게이트를 갖는다. 예를 들어, 본 명세서에서 추가로 논의되는 도 6a 내지 도 6d를 참조한다. 또 다른 실시예들에서, 제 3 및 제 4 더미 트랜지스터(DN-1, DN-2)(220, 222) 각각은 접지에 결합된 게이트를 갖는다. 예를 들어, 본 명세서에서 추가로 논의되는 도 7a 내지 도 7d, 및 도 8a 내지 도 8d를 참조한다.
용어 "제 1", "제 2", "제 3", "제 4" 등은 단지 일반 식별자이고, 그런 식별자는 다양한 실시예들에서 교환될 수 있다는 것이 이해될 것이다. 따라서, 더미 트랜지스터(216)가 도 2에 관해서는 "제 1" 더미 트랜지스터로서 지칭되지만, 다른 실시예들에서, 더미 트랜지스터(218), 더미 트랜지스터(220), 또는 더미 트랜지스터(222)가 "제 1" 더미 트랜지스터로서 이해될 수 있다. 유사하게, 더미 트랜지스터(218)가 도 2에 관해서는 "제 2" 더미 트랜지스터로서 지칭되지만, 다른 실시예들에서, 더미 트랜지스터(216), 더미 트랜지스터(220), 또는 더미 트랜지스터(222)가 "제 2" 더미 트랜지스터로서 이해될 수 있다. "제 3" 더미 트랜지스터, "제 4" 더미 트랜지스터, 액세스 트랜지스터 등에 대해서도 마찬가지다.
도 3은 도 2의 개략도와 일치하는 SRAM 셀(104')의 트랜지스터 개략도의 일부 실시예들을 도시한다. SRAM 셀(104')은 제 1 및 제 2 인버터(204', 206')로 구성된 데이터 저장 소자(202')를 포함하고, 상기 제 1 및 제 2 인버터(204', 206')는 교차 결합되어 제 1 및 제 2 데이터 저장 노드(SN, SN')을 확립한다. 제 1 인버터(204')는 제 1 풀업 트랜지스터(PU-1)(302) 및 제 1 풀다운 트랜지스터(PD-1)(304)를 포함한다. 제 2 인버터(206')는 제 2 풀업 트랜지스터(PU-2)(306) 및 제 2 풀다운 트랜지스터(PD-2)(308)를 포함한다.
몇몇 액세스 트랜지스터가 비트 라인(BLA, BLA', BLB, BLB')에 제 1 및 제 2 데이터 저장 노드(SN, SN')을 선택적으로 결합시키고, 이에 의해, 데이터가 선택적으로 데이터 저장 소자(202')로부터 판독되고 데이터 저장 소자(202')에 기록되도록 한다. 포트(A)에 관해서, 제 1 액세스 트랜지스터(208)가 제 1 데이터 저장 노드(SN)에 결합되고, 제 2 액세스 트랜지스터(210)가 제 2 데이터 저장 노드(SN')에 결합된다. 제 1 액세스 트랜지스터(AT-1)(208)는 제 1 데이터 저장 노드(SN)에 결합된 제 1 소스/드레인 영역, 제 1 비트 라인(BLA)에 결합된 제 1 드레인/소스 영역, 및 제 1 워드 라인(WLA)에 결합된 제 1 게이트 영역을 갖는다. 제 2 액세스 트랜지스터(AT-2)(210)는 제 2 데이터 저장 노드(SN')에 결합된 제 2 소스/드레인 영역, 제 2 비트 라인(BLA')에 결합된 제 2 드레인/소스 영역, 및 제 1 워드 라인(WLA)에 결합된 제 2 게이트 영역을 갖는다. 포트(B)에 관해서, 제 3 액세스 트랜지스터(AT-3)(212)가 제 1 데이터 저장 노드(SN)에 결합되고, 제 4 액세스 트랜지스터(214)가 제 2 데이터 저장 노드(SN')에 결합된다. 제 3 액세스 트랜지스터(AT-3)(212)는 제 1 데이터 저장 노드(SN)에 결합된 제 3 소스/드레인 영역, 제 3 비트 라인(BLB)에 결합된 제 3 드레인/소스 영역, 및 제 2 워드 라인(WLB)에 결합된 제 3 게이트 영역을 갖는다. 제 4 액세스 트랜지스터(AT-4)(214)는 제 2 데이터 저장 노드(SN')에 결합된 제 4 소스/드레인 영역, 제 4 비트 라인(BLB')에 결합된 제 4 드레인/소스 영역, 및 제 2 워드 라인(WLB)에 결합된 제 4 게이트 영역을 갖는다.
제 1 더미 트랜지스터(DP-1)(216)가 제 1 데이터 저장 노드(SN)에 결합된 제 1 더미 소스/드레인 영역을 갖고, 제 2 더미 트랜지스터(DP-2)(218)가 제 2 데이터 저장 노드(SN')에 결합된 제 2 더미 소스/드레인 영역을 갖는다. 제 3 더미 트랜지스터(DN-1)가 제 1 데이터 저장 노드(SN)에 결합된 제 3 더미 소스/드레인 영역을 갖고, 제 4 더미 트랜지스터(DN-2)가 제 2 데이터 저장 노드(SN')에 결합된 제 4 더미 소스/드레인 영역을 갖는다.
도 4a는 더미 트랜지스터(DN-1 및 DN-2)의 게이트들이 각각 WLA 및 WLB에 결합되는 SRAM 셀(400)의 개략도를 도시한다. 도 4a 내지 도 4d는 도 4a의 SRAM 셀(400)과 일치하는 SRAM 셀 레이아웃의 일부 실시예들을 도시한다. 도 4b는 레이아웃의 하위 층(예컨대, 핀, 게이트 전극, 게이트 콘택, 및 콘택)을 도시하고, 도 4c는 레이아웃의 상위 층(예컨대, 콘택, 게이트 콘택, 금속 1, 금속 2, 비아 1 층)을 도시하며, 도 4d는 도 4b 내지 도 4c의 중첩을 도시한다. 명료함을 위해, 도 4a 내지 도 4d에서, SRAM 셀 레이아웃의 트랜지스터들은 SRAM 셀(104')에 대한 도 3의 트랜지스터 개략도와 일치하는 PU-1, PU-2, PD-1, PD-2, AT-1, AT-2, AT-3, AT-4, DP-1, DP-2, DN-1, 및 DN-2로서 표시되었다. SRAM 셀(400)에 대한 레이아웃의 층들이 적층되는 방법을 도시하기 위해, 도 4b 내지 도 4d는 각각 대응하는 상위 레이아웃 도면에서 라인(A-A)를 따라 취해진 하위 횡단면도를 갖는다.
이제 도 4b의 레이아웃 도면을 참조하면, 핀(예컨대, 402a, 402b)이 제 1 방향(예컨대, y 방향)으로 기판 위로 연장된다. 핀은 반도체 물질로 제조되며, 종종 서로에 대해 일정 간격 또는 피치로 이격된다. 게이트 전극(예컨대, 406, 416, 428)이 제 2 방향(예컨대, x 방향으로서, 제 1 방향에 수직임)으로 핀 위를 횡단하고, 예를 들어, 도핑된 폴리 실리콘 또는 금속으로 제조될 수 있다. 게이트 유전체 물질(407)이 게이트 전극으로부터 핀을 분리시킨다. 게이트 전극이 각각의 핀 전계 효과 트랜지스터(FinFET)를 확립하기 위해 적어도 하나의 반도체 핀 위에 놓인다. 풀업 트랜지스터(PU-1, PU-2), 및 더미 p 형 트랜지스터(DP-1, DP-2)는 n 형 핀에 대응하고, 이들의 게이트 전극의 양측에 p 형 소스/드레인 영역을 갖고; 액세스 트랜지스터(AT-1, AT-2, AT-3, AT-4), 풀다운 트랜지스터(PD-1, PD-2), 및 더미 n 형 트랜지스터(DN-1, DN-2)는 p 형 핀에 대응하며, 이들의 게이트의 양측에 n 형 소스/드레인 영역을 갖는다. 따라서, 풀다운 및 풀업 트랜지스터 양자 모두의 드레인 단자들은 인접하게 위치하는 개별 더미 게이트를 갖는다. 예를 들어, PD-1의 드레인은 인접하게 위치하는 더미 트랜지스터(DN-2)를 갖고, 예를 들어, PU-1의 드레인은 인접하게 위치하는 더미 트랜지스터(DP-1)를 갖는다. 풀다운 트랜지스터 및 풀업 트랜지스터의 핀들은 더미 게이트의 하단 아래로 부분적으로 연장된다. 예를 들어, PD-1의 핀(412a)은 더미 게이트(DN-2)의 게이트 전극 아래로 부분적으로 연장된다.
또한, 게이트 전극은 종종 서로에 대해 일정 간격 또는 피치로 이격되고, 이는 핀의 간격 또는 피치와 동일하거나 상이할 수 있다. 트랜지스터(PU-1 및 PU-2)와 같은 일부 트랜지스터의 경우, 게이트 전극은 단일 핀 놓이는 반면; 예를 들어, 트랜지스터(AT-1, PD-1, DN-2, 및 AT-2)와 같은 다른 트랜지스터의 경우, 게이트 전극은 다수의 반도체 핀 위에 놓인다. 또한, 일부 실시예들에서, 액세스 트랜지스터(AT-1, AT-2, AT-3, AT-4) 각각은 충분한 기록 마진을 갖도록 PU-1 및 PU-2 중 어느 하나보다 큰 전류를 전한다. 이것 때문에, 액세스 트랜지스터(AT-1, AT-2, AT-3, AT-4) 각각은 2 핀을 갖고, 풀업 트랜지스터(PU-1, PU-2) 각각은 단일 핀만을 갖고, 풀다운 트랜지스터는 양호한 판독 마진을 위해 전류를 적절히 균형을 유지하기 위해 4 핀 이상을 갖는다.
일부 실시예들에서, 소스/드레인 영역은 핀의 도핑 영역일 수 있지만, 종종 다이아몬드 형상의 횡단면 프로파일을 나타내는 에피택셜 성장된 소스/드레인 영역일 수 있다. 비트 라인 A(BLA)가 BLA 콘택(404)을 통해 트랜지스터(AT-1)의 소스 영역 역할을 하는 핀(402a, 402b)에 결합된다. 트랜지스터(AT-1)의 핀(402a, 402b)은 AT-1의 게이트 전극(406) 아래로 연장된다. AT-1의 드레인 영역은 제 1 데이터 저장 노드(SN) 콘택(408)에 결합되고, 핀(402a, 402b)을 통해 트랜지스터(AT-3)의 드레인 영역에 결합된다. 비트 라인 B(BLB)가 BLB 콘택(410)을 통해 트랜지스터(AT-3)의 소스 영역에 결합된다. 제 1 데이터 저장 노드(SN) 콘택(408)이 트랜지스터(PD-1)의 드레인에서, 그리고 트랜지스터(DN-2)의 소스에서 핀(412a 내지 412d)에 결합된다. 트랜지스터(PD-1)의 소스가 VSS 콘택(414)을 통해 Vss에 결합되는 동안, 트랜지스터(DN-2)의 드레인은 플로팅이 된다. 게이트 전극(416)이 또한 트랜지스터(PU-1 및 DP-2)를 확립하기 위해 핀(418) 및 핀(420) 위로 연장된다. 트랜지스터(PU-1)의 소스가 VDD에 결합되고, PU-1의 드레인이 제 1 데이터 저장 노드(SN) 및 버티드 콘택(422)에 결합된다. 일부 실시예들에서, 긴 콘택(408)이 PU-1, PD-1, AT-1, 및 AT-3의 소스/드레인 노드들을 접속할 수 있다. 버티드 콘택(422)은 레이아웃의 y 방향으로 길고, 이는 셀 레이아웃에 친화적인 연결을 만든다.
레이아웃(400)의 다른 측에서, BLA'이 BLA' 콘택(426)을 통해 트랜지스터(AT-2)의 소스 영역 역할을 하는 핀(424a, 424b)에 결합된다. 트랜지스터(AT-2)의 핀(424a, 424b)은 AT-2의 게이트(428) 아래로 연장된다. AT-2의 드레인 영역은 제 2 데이터 저장 노드(SN') 콘택(430)에 결합되고, 핀(424a, 424b)을 통해 트랜지스터(AT-4)의 드레인 영역에 결합된다. BLB'가 BLB' 콘택(432)을 통해 트랜지스터(AT-4)의 소스 영역에 결합된다. 제 2 데이터 저장 노드(SN') 콘택(430)이 트랜지스터(PD-2)의 드레인 및 트랜지스터(DN-1)의 소스에 결합된다. 트랜지스터(PD-2)의 소스가 Vss에 결합되는 동안, 트랜지스터(DN-1)의 드레인은 플로팅이 된다. PD-2의 게이트 전극(434)이 또한 트랜지스터(PU-2, DP-1)를 각각 확립하기 위해 핀(420, 418) 위로 연장된다. 트랜지스터(PU-2)의 소스가 VDD에 결합되고, PU-2의 드레인이 DP-2의 소스에 결합된다.
도시된 바와 같이, 일부 실시예들에서, 풀다운 트랜지스터(예컨대, PD-1) 및 더미 트랜지스터(예컨대, DN-2)는 반도체 기판으로부터 수직 상향으로 연장되는 동일한 핀(또는 핀들)에 대응한다. 도 4b의 더미 트랜지스터의 핀은 자신의 게이트 전극 아래에서 정지하고, 따라서 단지 게이트 전극의 하나의 에지만 넘어 바깥으로 연장된다. 에피택셜 성장된 소스/드레인 영역이 풀다운 트랜지스터 및/또는 더미 트랜지스터의 소스/드레인 영역을 위해 사용되면, 이러한 에피택셜 성장된 소스/드레인 영역은 핀(들)의 갭 또는 리세스에 형성되지만, 풀다운 트랜지스터 및 더미 트랜지스터는 공동 선형이고 서로 공통 축을 따라 연장되는 하나 이상의 핀에 여전히 형성된다. p 형 디바이스(예컨대, PU-1, PU-2, DP-1, 및 DP-2)는 p 형 활성 영역(411)에 형성될 수 있고, n 형 디바이스(예컨대, PD-1, PD-2, AT-1, AT-2, AT-3, AT-4, DN-1, 및 DN-2)는 n 형 영역(413)에 형성될 수 있다. 일부 실시예들에서, p 형 영역(411) 및 n 형 영역(413)은 메모리 셀들의 어레이에 걸쳐 연속될 수 있다. FinFET 기술에서, 트랜지스터 성능은 FinFET와 상기 FinFET가 형성되어 있는 활성 영역의 가장 가까운 에지 사이의 간격에 의해 영향을 받고, 이것은 "레이아웃 효과"로서 언급된다. 활성 영역이 어레이에 걸쳐 연속적으로 연장되는 긴 라인으로 배치되는 경우, 도시된 연속적인 활성 영역 레이아웃은 레이아웃 효과를 감소시켜서 디바이스 변형을 제한할 수 있다. 따라서, 일부 실시예들에서, 디바이스는 레이아웃의 균형을 유지하고 셀 안정성을 개선하기 위해 활성 영역에 대하여 배치된다.
도 4c는 금속 1, 금속 2, 비아 1 층이 SRAM 셀 레이아웃(400)의 트랜지스터들을 전기적으로 결합시키기 위해 이용되는 방법을 도시한다. 제 1 워드 라인(WLA) 및 제 2 워드 라인(WLB)에 각각 대응하는 금속 1 라인(440, 444)은 각각 제 2 방향으로 SRAM 셀 레이아웃 위로 연장된다. 금속 1 라인은 게이트 전극 위에 적층된다. 비트 라인(BLA, BLB, BLA', 및 BLB') 및 전원 라인(VSS, VDD)에 대응하고 금속 1 라인(440, 444) 위에 배치되는 금속 2 라인(442)이 제 1 방향으로 연장된다. 게이트 콘택이 게이트 전극과 전기적 접속을 만들기 위해 금속 1 라인 및/또는 금속 2 라인으로부터 아래쪽으로 연장된다. 비아 1은 금속 1 라인과 전기적 접속을 만들기 위해 금속 2 라인으로부터 아래쪽으로 연장된다.
도 4d에서, 도 4b 및 도 4c의 중첩이 도시된다. 더미 트랜지스터(DN-1)의 게이트 전극(428)이 콘택(446)을 통해 워드 라인 A(440)에 결합되는 것이 이해될 것이다. 또한, 더미 트랜지스터(DN-2)의 게이트 전극(448)이 콘택(452)을 통해 워드 라인 B(444)에 결합된다. 따라서, 도 4a에 도시된 바와 같이, 더미 트랜지스터(DN-1, DN-2)의 게이트 전극들은 각각 WLA, WLB에 결합될 수 있다. SRAM 셀 레이아웃(400)이 오직 단일 SRAM 셀을 도시하지만, 다수의 이러한 SRAM 셀 레이아웃(400)이 집적 회로에 포함될 수 있어, 이웃하는 SRAM 셀은 타일 같은 방식으로 서로 맞물릴 수 있다. 많은 실시예들에서, 서로 바로 위아래에 있는 이웃하는 SRAM 셀들은 수직으로 플립되고, 서로 바로 좌위에 있는 이웃하는 SRAM 셀들은 수평으로 플립되어 SRAM 셀의 효율적인 패킹을 함께 달성한다.
도 4d의 평면도(400)에 도시된 바와 같이, 셀 레이아웃은 일부 층들에 대한 단방향 라우팅을 포함한다. 예를 들어, 활성 영역(411, 413), 핀(예컨대, 412a) 및 금속 2 라인(BLA, BLB, Vss 및 Vdd를 포함함)은 y 방향을 따르고, 게이트 전극(예컨대, 406), 콘택(예컨대, 404) 및 금속 1 라인(WLA, WLB)은 x 방향을 따른다.
일부 실시예들에서, 활성 층들로부터 위로 금속 1 및 금속 2 층을 통한 레이아웃 형상은 직선으로서, 이는 BEOL(back-end-of-line) 및 FEOL(front-end-of-line) 라우팅을 위한 자기 정렬 이중 패터닝 리소그래피 기술과 호환된다. 자기 정렬 이중 패터닝 기술에서, 제 1 층은 제 1 층 위에 리소그래피 마스크를 형성하고, 그런 다음, 제 1 층의 노출된 부분을 제거하면서 리소그래피 마스크에 의해 커버된 영역의 맨드릴을 남기도록 상기 제 1 층을 에칭함으로써 패턴화된다. 그런 다음, 예를 들어, 에칭 백 공정 다음에 컨포멀 증착을 수행함으로써, 맨드릴의 대향하는 측벽들에 스페이서가 형성된다. 이들이 형성되는 이러한 방식 때문에, 스페이서(이 층에서, M1 라인, M2 라인 등과 같은 피처들에 대응할 수 있음)는 리소그래피 툴이 피처 크기를 감소시키는 것을 도와서 레이아웃에서 피처들의 패턴 밀도를 두 배로 만들 수 있다(또는 등가적으로 피치를 반으로 자를 수 있음). 이러한 자기 정렬 이중 패터닝 기술은 직선 피처에 적용 가능하고, 이 때문에, 도 4d에 도시된 층 형상은 자기 정렬 이중 패터닝 기술이 이용되도록 허용하여, 이에 의해, 증가된 메모리 밀도를 제공하기 위해서 직선이다.
도 5a는 일부 실시예들에 따라, 제 1 액세스 트랜지스터(AT-1)(도 4b 참조)의 배경도(500)이다. 제 1 액세스 트랜지스터(AT-1)는 반도체 기판(502) 위에서 서로 평행하게 있는 한 쌍의 반도체 핀(402a, 402b)을 포함한다. 일부 실시예들에서, 반도체 기판(502)은 벌크 실리콘 기판이거나, 또는 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판(예컨대, 실리콘 온 인슐레이터 기판)일 수 있다. 핀(402a, 402b)은 실리콘 이산화물 또는 로우-k(low-k) 유전체 층(예컨대, 매립 산화물(buried oxide; BOX) 층)과 같은 격리 영역(504) 내의 개구를 통해 반도체 기판(502)으로부터 위쪽으로 연장된다. 전도성 게이트 전극(406)이 반도체 핀(402a, 402b) 모두를 가로지르고, SiO2 또는 하이-k(high-k) 유전체와 같은 게이트 유전체(506)가 반도체 핀(402a, 402b)으로부터 게이트 전극(406)을 분리시킨다. 일부 실시예들에서, 로컬 상호 접속 라인으로도 언급되는 콘택(404, 408)이 핀(402a, 402b) 위로 연장되고, 핀(402a, 402b)을 서로 결합시킨다. 게이트 콘택(508)은 게이트 전극(406)을 금속 1 층(도시되지 않음)에 결합시킨다.
도 5b는 도 4d에서 단면 라인(B-B)으로 표시된 바와 같이, 핀(412a)을 따라 도 4d 레이아웃의 횡단면도를 도시한다. 도 5b에 도시된 바와 같이, p 형 단결정 실리콘으로 구성된 핀(412a)은 반도체 기판(502) 위로 연장되고, 격리 영역(504) 내의 개구를 통해 기판(502)으로부터 위로 연장된다. 게이트 유전체(506)가 핀(412a)으로부터 게이트 전극(416, 448)을 분리시키고, N 형 에피택셜 성장된 소스/드레인 영역(520, 522)이 핀(412a)의 리세스에 형성된다. 도 5b에서 게이트 전극(416)의 도시된 부분은 트랜지스터(PD-1)에 대응하기 때문에, 핀(412a)은 게이트(416) 아래로 완전히 연장된다. 그러나, 도 5b에서 게이트 전극(448)의 도시된 부분은 더미 트랜지스터(DN-2)에 대응하기 때문에, 핀(412a)은 게이트 전극(448)의 양쪽 에지를 넘어 연장되지 않고, 게이트 전극(448)에 아래에서 종료된다. 특히, 더미 게이트의 존재, 예를 들어, 더미 트랜지스터(DN-2)의 게이트 전극(448)은, 에피택셜 성장되는 소스/드레인 영역(522)의 형상을 개선시킨다. 이에 비교하여, 예를 들어, 게이트 전극(448)이 존재하지 않으면, 소스/드레인 영역(522)의 외부 에지는, 예를 들어, 라인(524)으로 도시된 바와 같이 "슬럼핑(slump)"될 수 있고, 이는 제조 문제를 일으킬 수 있다. 따라서, 더미 트랜지스터(DN-2)의 게이트 전극(448)은 소스/드레인 영역(522)을 강화하는 것을 돕고, 제조를 개선시킨다. 다른 더미 트랜지스터들(DN-1, DP-1, DP-2)도 또한 소스/드레인 영역의 외부 에지가 슬럼핑(예컨대, 라인(524)으로 도시됨)되는 것을 방지함으로써, 제조에서 유사한 개선을 제공할 수 있고, 이에 의해, 전체 SRAM 디바이스에 대한 소스/드레인 영역의 균일성을 개선시킬 수 있다.
도 6a 내지 도 6d는 일부 실시예들에 따라, SRAM DP 셀(600)의 다른 실시예를 도시한다. 도 4a의 실시예와 비교하면, n 형 더미 트랜지스터(DN-1, DN-2)의 게이트 전극은 도 4a 내지 도 4d에서 제 1 및 제 2 워드 라인(WLA, WLB)에 결합되었지만, 도 6a 내지 도 6d의 SRAM DP 셀(600)은, n 형 더미 트랜지스터(DN-1, DN-2)가 도 6a 내지 도 6d에서 플로팅이 되는 게이트 전극(각각, 602, 604)을 갖는다는 점에서 상이하다. 도 6a는 SRAM DP 셀(600)의 개략도를 도시하고, 도 6b 내지 도 6d는 SRAM DP 셀(600)의 레이아웃 도면을 도시한다. 도 6b는 레이아웃(600)의 하위 층(예컨대, 핀, 게이트 전극, 게이트 콘택 및 콘택)을 도시하고, 도 6c는 레이아웃(600)의 상위 층(예컨대, 콘택, 게이트 콘택, 금속 1, 금속 2, 비아 1 층)을 도시하며, 도 6d는 도 6b 내지 도 6c의 중첩을 도시한다.
도 6a에서, 핀(예컨대, 402a, 402b)이 제 1 방향(예컨대, y 방향)으로 기판 위로 연장된다. 게이트 전극(예컨대, 406, 416, 602, 428)이 제 2 방향(예컨대, x 방향으로서, 제 1 방향에 수직임)으로 핀 위를 횡단하고, 예를 들어, 도핑된 폴리 실리콘 또는 금속으로 제조될 수 있다. 게이트 전극은 각각의 핀 전계 효과 트랜지스터(FinFET)를 확립하기 위해 적어도 하나의 반도체 핀 위에 놓인다. 트랜지스터(PU-1, PU-2, DP-1, 및 DP-2)는 p 형 핀에 대응하고, 이들의 게이트 전극의 양측에 n 형 소스/드레인 영역을 갖고; 트랜지스터(AT-1, PD-2, DN-1, AT-2, AT-3, DN-1, PD-2, 및 AT-4)는 n 형 핀에 대응하며, 이들의 게이트의 양측에 p 형 소스/드레인 영역을 갖는다. 일부 실시예들에서, 소스/드레인 영역은 핀의 도핑 영역일 수 있지만, 종종 다이아몬드 형상의 횡단면 프로파일을 나타내는 에피택셜 성장된 소스/드레인 영역일 수 있다.
BLA이 콘택(404)을 통해 트랜지스터(AT-1)의 소스 영역 역할을 하는 핀(402a, 402b)에 결합된다. 트랜지스터(AT-1)의 핀(402a, 402b)은 AT-1의 게이트 전극(406) 아래로 연장된다. AT-1의 드레인 영역은 제 1 데이터 저장 노드(SN) 콘택(408)에 결합되고, 핀(402a, 402b)을 통해 트랜지스터(AT-3)의 드레인 영역에 결합된다. BLB가 콘택(410)을 통해 트랜지스터(AT-3)의 소스 영역에 결합된다. 제 1 데이터 저장 노드(SN) 콘택(408)이 트랜지스터(PD-1)의 드레인에서, 그리고 트랜지스터(DN-2)의 소스에서 핀(412a 내지 412d)에 결합된다. 트랜지스터(PD-1)의 소스가 콘택(414)을 통해 Vss에 결합되는 동안, 트랜지스터(DN-2)의 드레인은 플로팅이 된다. 게이트 전극(416)이 또한 트랜지스터(PU-1 및 DP-2)를 확립하기 위해 핀(418) 및 핀(420) 위로 연장된다. 트랜지스터(PU-1)의 소스가 VDD에 결합되고, PU-1의 드레인이 제 1 데이터 저장 노드(SN) 및 버티드 콘택(422)에 결합된다. 레이아웃(400)의 다른 측에서, BLA'이 콘택(426)을 통해 트랜지스터(AT-2)의 소스 영역 역할을 하는 핀(424a, 424b)에 결합된다. 트랜지스터(AT-2)의 핀(424a, 424b)은 AT-2의 게이트(428) 아래로 연장된다. AT-2의 드레인 영역은 제 2 데이터 저장 노드(SN') 콘택(430)에 결합되고, 핀(424a, 424b)을 통해 트랜지스터(AT-4)의 드레인 영역에 결합된다. BLB'가 콘택(432)을 통해 트랜지스터(AT-4)의 소스 영역에 결합된다. 제 2 데이터 저장 노드(SN') 콘택(430)이 트랜지스터(PD-2)의 드레인 및 트랜지스터(DN-1)의 소스에 결합된다. 트랜지스터(PD-2)의 소스가 Vss에 결합되는 동안, 트랜지스터(DN-1)의 드레인은 플로팅이 된다. PD-2의 게이트 전극(434)이 또한 트랜지스터(PU-2, DP-1)를 각각 확립하기 위해 핀(420, 418) 위로 연장된다. 트랜지스터(PU-2)의 소스가 VDD에 결합되고, PU-2의 드레인이 DP-2의 소스에 결합된다.
도 6c 및 도 6d는 금속 1, 금속 2, 비아 1 층이 SRAM 셀 레이아웃(600)의 트랜지스터들을 전기적으로 결합시키기 위해 도 6b에 도시된 레이아웃 위에 적층되는 방법을 도시한다. 제 1 워드 라인(WLA) 및 제 2 워드 라인(WLB)에 각각 대응하는 금속 1 라인(440, 444)은 제 2 방향으로 SRAM 셀 레이아웃 위로 연장된다. 금속 1 라인(440, 444)은 게이트 전극 위에 적층된다. 비트 라인(BLA, BLB, BLA', 및 BLB') 및 전원 라인(VSS, VDD)에 대응하고 금속 1 라인 위에 배치되는 금속 2 라인(442)이 제 1 방향으로 연장된다. 게이트 콘택이 게이트 전극과 전기적 접속을 만들기 위해 금속 1 라인 및/또는 금속 2 라인으로부터 아래쪽으로 연장된다. 비아 1은 금속 1 라인과 전기적 접속을 만들기 위해 금속 2 라인으로부터 아래쪽으로 연장된다.
도 7a 내지 도 7d는 일부 실시예들에 따라, SRAM DP 셀 레이아웃(700)의 다른 실시예를 도시한다. 도 6a 내지 도 6d의 레이아웃과 비교하면, 도 7a 내지 도 7d의 레이아웃(700)은, n 형 더미 트랜지스터(DN-1, DN-2)가 도 7a 내지 도 7d에서 VSS(접지)에 묶여있는 게이트 전극(각각, 602, 604)을 갖는다는 점에서 상이하다. 예를 들어, 도 7b 내지 도 7d에서, 콘택(702, 704)은 각각 게이트 전극(602, 604)을 VSS에 각각 결합시킨다. 그에 반해서, 도 4a에서, DN-1, DN-2의 게이트 전극은 제 1 및 제 2 워드 라인(WLA, WLB)에 결합되었었고, 도 6a에서, DN-1, DN-2의 게이트 전극은 플로팅으로 남아 있었다. DN-1, DN-2의 게이트 전극을 접지에 결합시키는 것은, 이러한 트랜지스터들이 "off"되는 것을 보장하여, 이에 의해, 의도하지 않은 누설을 방지하는 것을 도울 수 있다.
도 7b에서, 핀(예컨대, 402a, 402b)이 제 1 방향(예컨대, y 방향)으로 기판 위로 연장된다. 게이트 전극(예컨대, 404)이 제 2 방향(예컨대, x 방향으로서, 제 1 방향에 수직임)으로 핀 위를 횡단하고, 예를 들어, 도핑된 폴리 실리콘 또는 금속으로 제조될 수 있다. 게이트 전극은 각각의 핀 전계 효과 트랜지스터(FinFET)를 확립하기 위해 적어도 하나의 반도체 핀 위에 놓인다. 트랜지스터(PU-1, PU-2, DP-1, 및 DP-2)는 p 형 핀에 대응하고, 이들의 게이트 전극의 양측에 n 형 소스/드레인 영역을 갖고; 트랜지스터(AT-1, PD-2, DN-1, AT-2, AT-3, DN-1, PD-2, 및 AT-4)는 n 형 핀에 대응하며, 이들의 게이트의 양측에 p 형 소스/드레인 영역을 갖는다. 일부 실시예들에서, 소스/드레인 영역은 핀의 도핑 영역일 수 있지만, 종종 다이아몬드 형상의 횡단면 프로파일을 나타내는 에피택셜 성장된 소스/드레인 영역일 수 있다.
BLA이 콘택(404)을 통해 트랜지스터(AT-1)의 소스 영역 역할을 하는 핀(402a, 402b)에 결합된다. 트랜지스터(AT-1)의 핀(402a, 402b)은 AT-1의 게이트 전극(406) 아래로 연장된다. AT-1의 드레인 영역은 제 1 데이터 저장 노드(SN) 콘택(408)에 결합되고, 핀(402a, 402b)을 통해 트랜지스터(AT-3)의 드레인 영역에 결합된다. BLB가 콘택(410)을 통해 트랜지스터(AT-3)의 소스 영역에 결합된다. 제 1 데이터 저장 노드(SN) 콘택(408)이 트랜지스터(PD-1)의 드레인에서, 그리고 트랜지스터(DN-2)의 소스에서 핀(412a 내지 412d)에 결합된다. 트랜지스터(PD-1)의 소스가 콘택(414)을 통해 Vss에 결합되는 동안, 트랜지스터(DN-2)의 드레인은 플로팅이 된다. 게이트 전극(416)이 또한 트랜지스터(PU-1 및 DP-2)를 확립하기 위해 핀(418) 및 핀(420) 위로 연장된다. 트랜지스터(PU-1)의 소스가 VDD에 결합되고, PU-1의 드레인이 제 1 데이터 저장 노드(SN) 및 버티드 콘택(422)에 결합된다. 레이아웃(400)의 다른 측에서, BLA'이 콘택(426)을 통해 트랜지스터(AT-2)의 소스 영역 역할을 하는 핀(424a, 424b)에 결합된다. 트랜지스터(AT-2)의 핀(424a, 424b)은 AT-2의 게이트(428) 아래로 연장된다. AT-2의 드레인 영역이 제 2 데이터 저장 노드(SN') 콘택(430)에 결합되고, 핀(424a, 424b)을 통해 트랜지스터(AT-4)의 드레인 영역에 결합된다. BLB'가 콘택(432)을 통해 트랜지스터(AT-4)의 소스 영역에 결합된다. 제 2 데이터 저장 노드(SN') 콘택(430)이 트랜지스터(PD-2)의 드레인 및 트랜지스터(DN-1)의 소스에 결합된다. 트랜지스터(PD-2)의 소스가 Vss에 결합되는 동안, 트랜지스터(DN-1)의 드레인은 플로팅이 된다. PD-2의 게이트 전극이 또한 트랜지스터(PU-2, DP-1)를 각각 확립하기 위해 핀(420, 418) 위로 연장된다. 트랜지스터(PU-2)의 소스가 VDD에 결합되고, PU-2의 드레인이 DP-2의 소스에 결합된다.
도 7c 및 도 7d는 금속 1, 금속 2, 비아 1 층이 SRAM 셀 레이아웃(700)의 트랜지스터들을 전기적으로 결합하기 위해 도 7b에 도시된 레이아웃 위에 적층되는 방법을 도시한다. 제 1 워드 라인(WLA) 및 제 2 워드 라인(WLB)에 대응하는 금속 1 라인(440)은 제 2 방향으로 SRAM 셀 레이아웃 위로 연장된다. 금속 1 라인은 게이트 전극 위에 적층된다. 비트 라인(BLA, BLB, BLA', 및 BLB') 및 전원 라인(VSS, VDD)에 대응하고 금속 1 라인 위에 배치되는 금속 2 라인(442)이 제 1 방향으로 연장된다. 게이트 콘택이 게이트 전극과 전기적 접속을 만들기 위해 금속 1 라인 및/또는 금속 2 라인으로부터 아래쪽으로 연장된다. 비아 1은 금속 1 라인과 전기적 접속을 만들기 위해 금속 2 라인으로부터 아래쪽으로 연장된다.
도 8a 내지 도 8d는 일부 실시예들에 따라, SRAM DP 셀 레이아웃(800)의 다른 실시예를 도시한다. 도 7b 내지 도 7d의 레이아웃과 비교하면, 도 8a 내지 도 8d의 레이아웃(800)은, 도 8a 내지 도 8d가 도 7b 내지 도 7d의 더미 트랜지스터(DN-1, DN-2) 대신에 격리 트랜지스터(IT-1, IT-2)를 포함한다는 점에서 상이하다. 격리 트랜지스터(IT-1, IT-2)는 그 개개의 게이트 전극(각각, 602, 604)의 양측을 넘어 바깥으로 연장되는 핀을 갖는 반면, 도 7b 내지 도 7d의 더미 트랜지스터(DN-1, DN-2)는 그 개개의 게이트 전극의 양측을 넘어 바깥으로 연장되지 않고, 그 자신의 게이트 전극 아래에서 종료된다. 격리 트랜지스터(IT-1, IT-2)는 이러한 트랜지스터들이 "off"되는 것을 보장하기 위해 Vss에 묶여 있는 게이트 전극을 갖고, 이에 의해, 의도하지 않은 누설을 방지하는 것을 도울 수 있다.
도 8b에서, 핀(예컨대, 402a, 402b)이 제 1 방향(예컨대, y 방향)으로 기판 위로 연장된다. 게이트 전극(예컨대, 404)이 제 2 방향(예컨대, x 방향으로서, 제 1 방향에 수직임)으로 핀 위를 횡단하고, 예를 들어, 도핑된 폴리 실리콘 또는 금속으로 제조될 수 있다. 게이트 전극은 각각의 핀 전계 효과 트랜지스터(FinFET)를 확립하기 위해 적어도 하나의 반도체 핀 위에 놓인다. 트랜지스터(PU-1, PU-2, DP-1, 및 DP-2)는 p 형 핀에 대응하고, 이들의 게이트 전극의 양측에 n 형 소스/드레인 영역을 갖고; 트랜지스터(AT-1, PD-2, IT-1, AT-2, AT-3, IT-2, PD-2, 및 AT-4)는 n 형 핀에 대응하며, 이들의 게이트의 양측에 p 형 소스/드레인 영역을 갖는다. 일부 실시예들에서, 소스/드레인 영역은 핀의 도핑 영역일 수 있지만, 종종 다이아몬드 형상의 횡단면 프로파일을 나타내는 에피택셜 성장된 소스/드레인 영역일 수 있다.
BLA이 콘택(404)을 통해 트랜지스터(AT-1)의 소스 영역 역할을 하는 핀(402a, 402b)에 결합된다. 트랜지스터(AT-1)의 핀(402a, 402b)은 AT-1의 게이트 전극(406) 아래로 연장된다. AT-1의 드레인 영역은 제 1 데이터 저장 노드(SN) 콘택(408)에 결합되고, 핀(402a, 402b)을 통해 트랜지스터(AT-3)의 드레인 영역에 결합된다. BLB가 콘택(410)을 통해 트랜지스터(AT-3)의 소스 영역에 결합된다. 제 1 데이터 저장 노드(SN) 콘택(408)이 트랜지스터(PD-1)의 드레인에서, 그리고 트랜지스터(IT-2)의 소스에서 핀(412a 내지 412d)에 결합된다. 트랜지스터(PD-1)의 소스가 콘택(414)을 통해 Vss에 결합되는 동안, 트랜지스터(IT-2)의 드레인은 플로팅이 된다. 게이트 전극(416)이 또한 트랜지스터(PU-1 및 DP-2)를 확립하기 위해 핀(418) 및 핀(420) 위로 연장된다. 트랜지스터(PU-1)의 소스가 VDD에 결합되고, PU-1의 드레인이 제 1 데이터 저장 노드(SN) 및 버티드 콘택(422)에 결합된다. 레이아웃(400)의 다른 측에서, BLA'이 콘택(426)을 통해 트랜지스터(AT-2)의 소스 영역 역할을 하는 핀(424a, 424b)에 결합된다. 트랜지스터(AT-2)의 핀(424a, 424b)은 AT-2의 게이트(428) 아래로 연장된다. AT-2의 드레인 영역이 제 2 데이터 저장 노드(SN') 콘택(430)에 결합되고, 핀(424a, 424b)을 통해 트랜지스터(AT-4)의 드레인 영역에 결합된다. BLB'가 콘택(432)을 통해 트랜지스터(AT-4)의 소스 영역에 결합된다. 제 2 데이터 저장 노드(SN') 콘택(430)이 트랜지스터(PD-2)의 드레인 및 트랜지스터(IT-1)의 소스에 결합된다. 트랜지스터(PD-2)의 소스가 Vss에 결합되는 동안, 트랜지스터(IT-1)의 드레인은 플로팅이 된다. PD-2의 게이트 전극(434)이 또한 트랜지스터(PU-2, DP-1)를 각각 확립하기 위해 핀(420, 418) 위로 연장된다. 트랜지스터(PU-2)의 소스가 VDD에 결합되고, PU-2의 드레인이 DP-2의 소스에 결합된다.
도 7c 및 도 7d는 금속 1, 금속 2, 비아 1 층이 SRAM 셀 레이아웃(700)의 트랜지스터를 전기적으로 결합시키기 위해 도 7b에 도시된 레이아웃 위에 적층되는 방법을 도시한다. 제 1 워드 라인(WLA) 및 제 2 워드 라인(WLB)에 대응하는 금속 1 라인(440)은 제 2 방향으로 SRAM 셀 레이아웃 위로 연장된다. 금속 1 라인은 게이트 전극 위에 적층된다. 비트 라인(BLA, BLB, BLA', 및 BLB') 및 전원 라인(VSS, VDD)에 대응하고 금속 1 라인 위에 배치되는 금속 2 라인(442)이 제 1 방향으로 연장된다. 게이트 콘택이 게이트 전극과 전기적 접속을 만들기 위해 금속 1 라인 및/또는 금속 2 라인으로부터 아래쪽으로 연장된다. 비아 1은 금속 1 라인과 전기적 접속을 만들기 위해 금속 2 라인으로부터 아래쪽으로 연장된다.
본 개시는 DP SRAM 디바이스의 맥락으로 앞서 도시되고 설명되었지만, 본 개시는 또한 단일 포트 SRAM 디바이스 또는 두 개 이상의 포트를 갖는 SRAM 디바이스와 같은 다른 타입의 SRAM 메모리 디바이스에도 적용 가능하다는 것이 이해될 것이다. 또한, SRAM 디바이스는 교차 결합된 인버터에 데이터를 저장하는 반면, 본 개시의 일부 실시예들은 무엇보다도 데이터가 자기 저항 메모리 소자(예컨대, MRAM 디바이스), 용량성 메모리 소자(예컨대, DRAM 디바이스), 상변화 메모리 소자(예컨대, PCRAM 디바이스), 강유전체 메모리 소자(예컨대, FeRAM 디바이스), 및 가변 저항 메모리 소자(예컨대, RRAM 디바이스)와 같은 다른 타입의 데이터 저장 소자에 저장되는 경우 다른 타입의 메모리에도 적용 가능하다. 또한, 본 개시의 일부 양태가 FinFET 디바이스에 대해 도시되었지만, 본 개시는, 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)와 같은 평판 전계 효과 트랜지스터 디바이스에도 적용 가능하다.
게다가, 본 개시가 여덟 개의 트랜지스터로 각각 구성되는 SRAM 셀- 소위 "8T" SRAM 셀 -의 맥락으로 앞서 도시되고 설명되었지만, 본 개시는 또한 여섯 개의 트랜지스터로 구성되는 단일 포트 SRAM 셀 - 소위 "6T" SRAM 셀 - 에도 적용 가능하다. 통상적인 6T SRAM 셀은 도 2의 인버터(204, 206)와 같은 두 개의 교차 결합된 인버터를 포함하고, 또한 도 2에 도시된 네 개의 액세스 트랜지스터 대신에 오직 두 개의 액세스 트랜지스터만을 포함한다. 도 2의 AT-1(208)과 유사할 수 있는 이러한 두 개의 액세스 트랜지스터들 중 하나는, 저장 노드(SN)에 결합된 제 1 소스/드레인, BL에 결합된 제 2 소스/드레인, 및 워드 라인에 결합된 게이트를 갖고, 도 2의 AT-2(210)와 유사할 수 있는 이러한 두 개의 액세스 트랜지스터들 중 다른 하나는, 상보선 저장 노드(SN')에 결합된 제 1 소스/드레인, 상보성 BL'에 결합된 제 2 소스/드레인, 및 워드 라인에 결합된 게이트를 갖는다. 6T 및 8T SRAM 셀은 SRAM 주변 설계 및 전력망 설계를 단순화하기 위해 모두 동일한 금속 라우팅 방식을 사용할 수 있다. 예를 들어, 일부 실시예들에서, 6T 및 8T SRAM 셀은 금속 1 라인에 라우팅된 워드 라인(예컨대, 도 4c의 WLA, WLB 참조)을 갖고, 금속 2 라인에 라우팅된 비트 라인, 상보성 비트 라인, VSS 및 VDD 라인(예컨대, 도 4c의 BLA, BLB, VSS, VDD 참조)을 가질 수 있다. 6T 및 8T SRAM 셀은 y 방향으로 셀 높이를 가질 수 있고, 일부 실시예들에서, 이 높이는 게이트 전극 피치의 2 배일 수 있다. 예를 들어, 도 4d는 y 방향에서 셀 높이(h)(여기서, h는 SRAM 셀의 최상위 에지와 최하위 에지 사이에서 측정됨), 및 게이트 전극 피치(p)(여기서, 게이트 전극 피치는 이웃하는 게이트 전극의 중심선 사이에서 측정됨)를 갖는 SRAM 셀을 도시하고, 여기서, 셀 높이(h)는 게이트 피치(p)의 두 배와 같다(예컨대, h=2p).
따라서, 본 개시의 일부 실시예들은 복수의 스태틱 랜덤 액세스 메모리(static random access memory; SRAM) 셀을 포함하는 SRAM 디바이스에 관한 것이다. SRAM 셀은, 상보성인 제 1 및 제 2 데이터 저장 노드를 확립하기 위해 서로 교차 결합되는 제 1 및 제 2 인버터를 포함한다. 제 1 액세스 트랜지스터가, 제 1 데이터 저장 노드에 결합된 제 1 소스/드레인 영역, 제 1 비트 라인에 결합된 제 1 드레인/소스 영역, 및 제 1 워드 라인에 결합된 제 1 게이트 영역을 포함한다. 제 2 액세스 트랜지스터가, 제 2 상보성 데이터 저장 노드에 결합된 제 2 소스/드레인 영역, 제 2 비트 라인에 결합된 제 2 드레인/소스 영역, 및 제 1 워드 라인에 결합된 제 2 게이트 영역을 포함한다. 제 1 더미 트랜지스터가, 제 1 액세스 트랜지스터의 제 1 소스/드레인 영역에 결합된 제 1 더미 소스/드레인 영역을 갖는다. 제 2 더미 트랜지스터가 제 2 액세스 트랜지스터의 제 2 소스/드레인 영역에 결합된 제 2 더미 소스/드레인 영역을 갖는다.
다른 실시예들에서, 메모리 디바이스는 데이터 저장 소자를 확립하기 위해 교차 결합된 제 1 인버터 및 제 2 인버터를 포함한다. 메모리 디바이스는 반도체 기판 위에 제 1 방향으로 서로 평행하게 연장된 복수의 반도체 핀을 포함한다. 상기 복수의 반도체 핀 중 제 1 핀은 제 1 인버터의 제 1 풀업 트랜지스터에 대응하고, 상기 복수의 반도체 핀 중 제 2 핀은 제 1 인버터의 제 1 풀다운 트랜지스터에 대응한다. 제 1 게이트 전극이 제 1 풀업 트랜지스터의 채널 영역에서 상기 제 1 핀을 가로지르도록 상기 제 1 방향에 수직인 제 2 방향으로 연장된다. 상기 제 1 게이트 전극은 제 1 풀다운 트랜지스터의 채녈 영역에서 상기 제 2 핀을 가로지르도록 제 2 방향으로 선형으로 연속한다. 제 2 게이트 전극이 제 1 핀에 대해 제 1 더미 트랜지스터 구조물을 확립하기 위해 제 1 방향으로 제 1 게이트 전극으로부터 이격되지만 제 2 방향으로 제 1 게이트 전극과 평행하게 연장된다. 제 1 핀의 종단면이 제 2 게이트 전극 아래에 있고 제 2 게이트 전극의 바깥 측벽 내에 있도록 제 1 방향에서의 제 1 핀의 연장은 종료된다.
또 다른 실시예들에서, 본 개시는 복수의 메모리 셀을 포함하는 메모리 디바이스에 관한 것이다. 메모리 셀은, 제 1 및 제 2 상보성 데이터 저장 노드를 갖는 데이터 저장 소자를 포함한다. 제 1 액세스 트랜지스터가 제 1 워드 라인에 결합된 게이트, 제 1 데이터 저장 노드에 결합된 제 1 소스/드레인 영역, 및 제 1 비트 라인에 결합된 제 1 드레인/소스 영역을 갖는다. 제 2 액세스 트랜지스터가 제 2 워드 라인에 결합된 게이트, 제 2 데이터 저장 노드에 결합된 제 2 소스/드레인 영역, 및 제 2 비트 라인에 결합된 제 2 드레인/소스 영역을 갖는다. 제 1 더미 트랜지스터가 제 1 데이터 저장 노드에 결합된 게이트 및 제 1 더미 소스/드레인 영역을 갖는다. 제 2 더미 트랜지스터가 제 2 데이터 저장 노드에 결합된 제 2 더미 소스/드레인 영역을 갖는다. 제 2 더미 트랜지스터는 VSS에 결합되거나 제 2 워드 라인에 결합되는, 플로팅이 되는 게이트를 갖는다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
Claims (10)
- 복수의 스태틱 랜덤 액세스 메모리(static random access memory; SRAM) 셀을 포함하는 SRAM 디바이스에 있어서, 상기 SRAM 셀은,
상기 SRAM 셀에 대해, 서로 상보성인 제 1 및 제 2 데이터 저장 노드를 확립하기 위해 서로 교차 결합되는 제 1 및 제 2 인버터;
상기 제 1 데이터 저장 노드에 결합된 제 1 소스/드레인 영역, 제 1 비트 라인에 결합된 제 1 드레인/소스 영역, 및 제 1 워드 라인에 결합된 제 1 게이트 영역을 포함하는, 제 1 액세스 트랜지스터;
상기 제 2 데이터 저장 노드에 결합된 제 2 소스/드레인 영역, 제 2 비트 라인에 결합된 제 2 드레인/소스 영역, 및 상기 제 1 워드 라인에 결합된 제 2 게이트 영역을 포함하는, 제 2 액세스 트랜지스터;
상기 제 1 액세스 트랜지스터의 상기 제 1 소스/드레인 영역에 결합된 제 1 더미 소스/드레인 영역을 갖는 제 1 더미 트랜지스터; 및
상기 제 2 액세스 트랜지스터의 상기 제 2 소스/드레인 영역에 결합된 제 2 더미 소스/드레인 영역을 갖는 제 2 더미 트랜지스터
를 포함하는 것인, SRAM 디바이스. - 제 1 항에 있어서, 상기 제 1 및 제 2 더미 트랜지스터들 중 적어도 하나는 상기 제 1 데이터 저장 노드에 결합되는 게이트를 갖는 것인, SRAM 디바이스.
- 제 1 항에 있어서, 상기 제 1 및 제 2 더미 트랜지스터들 중 적어도 하나는 상기 제 1 워드 라인에 결합된 게이트를 갖는 것인, SRAM 디바이스.
- 제 1 항에 있어서, 상기 제 1 및 제 2 더미 트랜지스터들 중 적어도 하나는 접지에 결합된 게이트를 갖는 것인, SRAM 디바이스.
- 제 1 항에 있어서, 상기 제 1 및 제 2 더미 트랜지스터들 중 적어도 하나는 플로팅이 되는 게이트를 갖는 것인, SRAM 디바이스.
- 제 1 항에 있어서,
상기 제 1 액세스 트랜지스터의 상기 제 1 소스/드레인 영역에 결합된 제 3 더미 소스/드레인 영역을 갖는 제 3 더미 트랜지스터; 및
상기 제 2 액세스 트랜지스터의 상기 제 2 소스/드레인 영역에 결합된 제 4 더미 소스/드레인 영역을 갖는 제 4 더미 트랜지스터
를 더 포함하는 SRAM 디바이스. - 제 1 항에 있어서, 상기 제 1 인버터는 제 1 풀다운 트랜지스터 및 제 1 풀업 트랜지스터를 포함하고, 상기 제 1 풀다운 트랜지스터 및 상기 제 1 또는 제 2 더미 트랜지스터는 반도체 기판으로부터 수직 상향으로 연장되고 서로 공동 선형인 하나 이상의 핀에 배치되는 것인, SRAM 디바이스.
- 제 1 항에 있어서,
제 2 워드 라인에 결합된 게이트, 상기 제 1 데이터 저장 노드에 결합된 제 3 소스/드레인 영역, 및 제 3 비트 라인에 결합된 제 3 드레인/소스 영역을 갖는 제 3 액세스 트랜지스터; 및
상기 제 2 워드 라인에 결합된 게이트, 상기 제 2 데이터 저장 노드에 결합된 제 4 소스/드레인 영역, 및 제 4 비트 라인 - 상기 제 4 비트 라인은 상기 제 3 비트 라인에 상보성임 - 에 결합된 제 4 드레인/소스 영역을 갖는 제 4 액세스 트랜지스터
를 더 포함하는 SRAM 디바이스. - 데이터 저장 소자를 확립하기 위해 교차 결합된 제 1 인버터 및 제 2 인버터를 포함하는 메모리 디바이스에 있어서,
반도체 기판 위에 제 1 방향으로 서로 평행하게 연장된 복수의 반도체 핀 - 상기 복수의 반도체 핀 중 제 1 핀은 상기 제 1 인버터의 제 1 풀업 트랜지스터에 대응하고, 상기 복수의 반도체 핀 중 제 2 핀은 상기 제 1 인버터의 제 1 풀다운 트랜지스터에 대응함 - ;
상기 제 1 풀업 트랜지스터의 채널 영역에 상기 제 1 핀을 가로지르도록 상기 제 1 방향에 수직인 제 2 방향으로 연장되고, 상기 제 1 풀다운 트랜지스터의 채녈 영역에서 상기 제 2 핀을 가로지르도록 상기 제 2 방향으로 선형으로 연속하는 제 1 게이트 전극; 및
상기 제 1 핀에 대해 제 1 더미 트랜지스터 구조물을 확립하기 위해 상기 제 1 방향으로 상기 제 1 게이트 전극으로부터 이격되지만 상기 제 2 방향으로 상기 제 1 게이트 전극과 평행하게 연장되는 제 2 게이트 전극
을 포함하고, 상기 제 1 핀의 종단면이 상기 제 2 게이트 전극 아래에 있고 상기 제 2 게이트 전극의 바깥 측벽 내에 있도록 상기 제 1 방향에서의 상기 제 1 핀의 연장은 종료되는 것인, 메모리 디바이스. - 복수의 메모리 셀을 포함하는 메모리 디바이스에 있어서, 메모리 셀은,
제 1 및 제 2 데이터 저장 노드 - 상기 제 1 및 제 2 데이터 저장 노드는 상보성임 - 를 갖는 데이터 저장 소자;
제 1 워드 라인에 결합된 게이트, 상기 제 1 데이터 저장 노드에 결합된 제 1 소스/드레인 영역, 및 제 1 비트 라인에 결합된 제 1 드레인/소스 영역을 갖는 제 1 액세스 트랜지스터;
제 2 워드 라인에 결합된 게이트, 상기 제 2 데이터 저장 노드에 결합된 제 2 소스/드레인 영역, 및 제 2 비트 라인에 결합된 제 2 드레인/소스 영역을 갖는 제 2 액세스 트랜지스터;
상기 제 1 데이터 저장 노드에 결합된 게이트 및 제 1 더미 소스/드레인 영역을 갖는 제 1 더미 트랜지스터; 및
상기 제 2 데이터 저장 노드에 결합된 제 2 더미 소스/드레인 영역을 갖고, VSS에 결합되거나 상기 제 2 워드 라인에 결합되는, 플로팅이 되는 게이트를 갖는 제 2 더미 트랜지스터
를 포함하는 메모리 디바이스.
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- 2021-06-07 US US17/340,403 patent/US11545212B2/en active Active
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