KR20170030766A - 퓨즈 테스트 모드 검출 장치 - Google Patents

퓨즈 테스트 모드 검출 장치 Download PDF

Info

Publication number
KR20170030766A
KR20170030766A KR1020150128083A KR20150128083A KR20170030766A KR 20170030766 A KR20170030766 A KR 20170030766A KR 1020150128083 A KR1020150128083 A KR 1020150128083A KR 20150128083 A KR20150128083 A KR 20150128083A KR 20170030766 A KR20170030766 A KR 20170030766A
Authority
KR
South Korea
Prior art keywords
fuse
test mode
output
signal
counter
Prior art date
Application number
KR1020150128083A
Other languages
English (en)
Inventor
문홍기
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150128083A priority Critical patent/KR20170030766A/ko
Priority to US14/959,101 priority patent/US9570194B1/en
Publication of KR20170030766A publication Critical patent/KR20170030766A/ko

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26Testing of individual semiconductor devices
    • G01R31/2601Apparatus or methods therefor
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26Testing of individual semiconductor devices
    • G01R31/2607Circuits therefor
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/31703Comparison aspects, e.g. signature analysis, comparators
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46Test trigger logic
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 퓨즈 테스트 모드 검출 장치에 관한 것으로, 퓨즈의 테스트 모드 검출 효율을 개선할 수 있도록 하는 기술이다. 이러한 본 발명은 부트업 동작시 복수의 퓨즈를 스캔하여 퓨즈 데이터를 출력하는 퓨즈부, 클록에 대응하여 퓨즈 데이터를 카운팅하는 카운터, 카운터의 출력에 대응하여 퓨즈 테스트 모드를 제어하기 위한 디코딩신호를 출력하는 디코딩부, 디코딩부의 출력을 인코딩하여 코드신호를 출력하는 인코더 및 퓨즈 데이터와 코드신호를 비교하여 비교신호를 출력하는 비교기를 포함한다.

Description

퓨즈 테스트 모드 검출 장치{Device for detecting defect of fuse test mode}
본 발명은 퓨즈 테스트 모드 검출 장치에 관한 것으로, 퓨즈의 테스트 모드 검출 효율을 개선할 수 있도록 하는 기술이다.
디램(DRAM: Dynamic Random Access Memory)은 매트릭스 형태로 배열되는 복수개의 메모리 셀(memory cell) 들로 구성된다.
그런데, 많은 메모리 셀 들 중 하나의 메모리 셀에서라도 결함이 발생하면, 반도체 메모리 장치는 제대로 동작을 수행하지 못하므로 불량 처리된다. 더욱이 반도체 메모리 장치의 고집적화 및 고속화에 따라 결함 셀이 발생 될 확률도 높아진다.
그러므로, 디램의 제조비용을 결정하는 전체 칩 수에 대한 양품 칩 수의 비로 나타내는 수율이 낮아지고 있다.
따라서, 반도체 메모리 장치의 고집적화 및 고속화 방안과 더불어 수율을 향상시키기 위해 결함 셀을 효율적으로 리페어(repair) 하기 위한 방안에 대한 연구가 이루어진다.
결함 셀을 리페어하기 위한 하나의 방법으로 결함 셀을 여분의 다른 셀(redundancy cell)로 대체하는 리페어 회로(repair circuit)를 내장하는 기술이 사용되고 있다.
일반적으로 리페어 회로는 여분의 메모리 셀 들로 이루어지는 컬럼(column)과, 로오(row)로 배열되는 리던던시(redundancy) 컬럼/로오를 구비한다. 그리고, 결함이 발생 된 컬럼/로오를 대신하여 리던던시 컬럼/로오를 선택한다.
즉, 결함 셀을 지정하는 로우 및/또는 컬럼 어드레스 신호가 입력되면 노멀(normal) 메모리 셀 뱅크(block)의 결함 컬럼/로오를 대신하여 리던던시 컬럼/로우가 선택된다.
결함 셀을 지정하는 어드레스(address)를 알아내기 위해 일반적으로 절단 가능한 다수개의 퓨즈(fuse)들이 구비되고, 이들이 선택적으로 절단됨으로써 결함 셀의 어드레스가 프로그램(program) 된다.
본 발명은 퓨즈부의 테스트 모드 정보를 외부로 출력하여 외부에서 모니터링할 수 있도록 함으로써 퓨즈의 테스트 효율을 향상시킬 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 퓨즈 테스트 모드 검출 장치는, 부트업 동작시 복수의 퓨즈를 스캔하여 퓨즈 데이터를 출력하는 퓨즈부; 클록에 대응하여 퓨즈 데이터를 카운팅하는 카운터; 카운터의 출력에 대응하여 퓨즈 테스트 모드를 제어하기 위한 디코딩신호를 출력하는 디코딩부; 디코딩부의 출력을 인코딩하여 코드신호를 출력하는 인코더; 및 퓨즈 데이터와 코드신호를 비교하여 비교신호를 출력하는 비교기를 포함하는 것을 특징으로 한다.
본 발명은 퓨즈부의 테스트 모드 정보를 외부로 출력하여 외부에서 모니터링할 수 있도록 함으로써 퓨즈의 테스트 효율을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 퓨즈 테스트 모드 제어 장치의 구성도.
도 2는 본 발명의 실시예에 따른 퓨즈 테스트 모드 검출 장치의 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 퓨즈 테스트 모드 제어 장치의 구성도이다.
퓨즈 테스트 모드 제어 장치는 퓨즈 어드레스 카운터(100), 퓨즈부(110), 출력패드(120), 카운터(130) 및 디코딩부(140)를 포함한다.
여기서, 퓨즈 어드레스 카운터(100)는 클록 CLK에 따라 메모리 리페어 데이터 MRD를 카운팅하여 퓨즈 어드레스 FADD를 출력한다.
그리고, 퓨즈부(110)는 복수의 퓨즈 FUSE를 포함한다. 퓨즈부(110)는 부트업 동작시 퓨즈 어드레스 FADD에 대응하여 복수의 퓨즈 FUSE를 순차적으로 스캔하고 퓨즈 데이터 FD를 출력한다. 이러한 퓨즈부(110)는 어레이 이-퓨즈(ARE; Array E-fuse)를 포함할 수 있다.
반도체 장치는 내부에 포함된 메모리 셀 들 중 적어도 하나에 불량이 있으면 불량품으로 처리된다. 불량품으로 처리되는 반도체장치의 수는 반도체장치가 고용량화될 수록 증가한다.
따라서, 반도체장치는 내부에 리던던시 셀 들을 구비하여 불량이 발생 된 메모리 셀 들을 리던던시 셀 들로 교체하는 리페어 동작을 수행한다. 리페어 동작을 수행하기 위해서는 반도체장치에 불량이 발생 된 메모리 셀 들의 정보를 내부에 저장해야 한다.
반도체장치는 불량 메모리 셀 들의 정보 등 다양한 내부제어동작에 필요한 정보를 저장하기 위해 퓨즈를 사용한다. 일반적인 퓨즈는 레이저에 의해 퓨즈가 컷팅되었느냐 아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장 된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다.
이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(E-fuse)이다. 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스 간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
즉, 이-퓨즈는 과전류로 퓨즈를 녹이는 방식으로 정보를 프로그래밍하는 전기 퓨즈이다. 이러한 이-퓨즈가 로오 및 컬럼 방향으로 어레이 형태로 배열된 것이 어레이 이-퓨즈(ARE; Array E-fuse)이다.
퓨즈부(110)로부터 출력패드(120)에 전달된 퓨즈 데이터 FD는 외부에 출력된다. 그리고, 카운터(130)는 클록 CLK에 따라 퓨즈부(110)로부터 인가되는 퓨즈 데이터 FD를 카운팅하여 디코딩부(140)에 출력한다. 여기서, 카운터(130)는 퓨즈 테스트 모드(FTM; Fuse Tset Mode)에서 퓨즈 데이터 FD를 카운팅 할 수 있다.
또한, 디코딩부(140)는 카운터(130)의 출력을 입력받아 디코딩 신호를 출력하는 복수의 FTM 디코더(141~146)를 포함한다. 이러한 디코딩부(140)는 카운터(130)로부터 인가되는 카운팅신호에 대응하여 순차적으로 인에이블 될 수 있다. 반도체 메모리 장치는 디코딩부(140)의 출력신호에 대응하여 동작 상태가 변경되어 테스트 동작이 이루어진다. .
이러한 퓨즈 테스트 모드 제어 장치는 퓨즈부(110)로 제어되는 퓨즈 테스트 모드(FTM; Fuse Tset Mode)를 통하여 메모리 장치의 동작 상태를 변경할 수 있다. 이때, 사용자가 의도한 퓨즈 테스트 모드(FTM; Fuse Tset Mode)가 제대로 동작하는지에 대한 확인이 필요하다.
반도체 메모리 장치는 퓨즈부(110)의 커팅 동작을 통해 셀 리페어 정보 및 테스트 모드 정보를 프로그램하는 것이 가능하다. 퓨즈부(110)의 정보를 리드하는 롤 콜(Roll call) 기능을 통하여 메모리의 셀의 리페어 정보를 나타내는 퓨즈 데이터 FD는 출력패드(120)를 통해 외부로 출력될 수 있다. 하지만, 퓨즈부(110)의 퓨즈 데이터 FD에 대응하는 퓨즈 테스트 모드(FTM; Fuse Tset Mode) 정보는 외부로 출력되지 않는다.
메모리 리페어 데이터 MRD를 검출하여 퓨즈 정보를 확인함으로써 퓨즈 테스트 모드(FTM; Fuse Tset Mode)의 인에이블 여부를 확인할 수는 있다. 하지만, 한 번에 하나의 FTM 정보를 확인할 수밖에 없어 테스트 시간이 오래 걸리고, 퓨즈 이외의 문제로 인해 오작동하는 FTM 정보는 확인할 방법이 없다.
또한, 반도체 메모리 장치의 출력 값이나 소모되는 전류의 변화를 관찰하여 간접적으로 FTM의 오작동 정보를 확인하였다. 하지만, 이러한 방식은 테스트 시간이 오래 걸릴 뿐만 아니라 오작동 정보를 확인하여도 이를 개별적으로 수정하는 것이 어렵다.
도 2는 본 발명의 실시예에 따른 퓨즈 테스트 모드 검출 장치의 구성도이다.
본 발명의 실시예에 따른 퓨즈 테스트 모드 검출 장치는, 퓨즈 어드레스 카운터(200), 퓨즈부(210), 비교기(220), 출력패드(230), 카운터(240), 디코딩부(250) 및 인코더(260)를 포함한다.
여기서, 퓨즈 어드레스 카운터(200)는 클록 CLK에 따라 메모리 리페어 데이터 MRD를 카운팅하여 퓨즈 어드레스 FADD를 출력한다. 메모리 리페어 데이터 MRD는 결함이 발생된 메모리 셀의 어드레스를 전달하는 메모리 리페어 데이터(MRD; Memory Repair Data)를 의미한다.
그리고, 퓨즈부(210)는 복수의 퓨즈 FUSE를 포함한다. 퓨즈부(210)는 부트업 동작시 퓨즈 어드레스 FADD에 대응하여 복수의 퓨즈 FUSE를 순차적으로 스캔하고 퓨즈 데이터 FD를 출력한다.
퓨즈 데이터 FD는 복수의 퓨즈 FUSE에 프로그램된 퓨즈의 커팅 정보를 포함하게 된다. 이러한 퓨즈부(210)는 어레이 이-퓨즈(ARE; Array E-fuse, 이하, ARE라 함)를 포함할 수 있다.
반도체 집적 회로 장치를 구성하는 각 소자의 사이즈가 미세화되고, 한 개의 반도체 칩 내에 포함되는 소자의 수가 거대화됨에 따라, 결함 밀도의 수준도 증대되고 있다.
이러한 결함 밀도의 증대는 반도체 장치의 수율을 저하시키는 직접적인 원인이 된다. 결함 밀도가 심하게 증가할 경우 반도체 소자가 형성되는 웨이퍼를 폐기처분하여야 한다.
이러한 결함 밀도를 낮추기 위해, 결함 셀을 여분의 셀로 교체하는 리던던시(redundancy) 회로가 제안되었다. 리던던시 회로(혹은 퓨즈 회로)는 반도체 메모리 장치의 경우, 로오(row)계 배선(예컨대, 워드 라인) 및 컬럼(column)계 배선(예컨대, 비트 라인) 각각에 대해 설치될 수 있다.
이러한 리던던시 회로는 결함 셀의 어드레스 정보를 저장하는 ARE를 포함한다. ARE는 복수의 퓨즈 배선들을 포함하는 복수의 퓨즈셋들로 구성된다. ARE는 모든 패일 어드레스의 각 비트에 대한 정보를 저장하고 있는 메모리이다.
ARE는 퓨즈 선택정보인 어드레스에 따라 해당하는 로오 라인을 선택하게 된다. 그리고, 각각의 퓨즈셋은 과전류로 퓨즈를 녹이는 방식으로 정보를 프로그래밍한다.
반도체 장치에 사용되는 ARE는 동작하기 전에 퓨즈(Fuse) 정보를 읽어야 하는 부트-업 동작이 필요하다. 즉, 반도체 장치는 파워-업 이후 특정 시간 동안 부트-업 동작이 이루어져야 한다. 여기서, 퓨즈정보는 메모리 셀의 리페어 동작시 사용되는 어드레스 정보나 각종 테스트 동작을 통해 정의된 정보를 포함한다.
디코딩부(250)의 각 디코더(251~256)를 인에이블 시키기 위해 퓨즈부(210)에 저장된 설정 데이터를 이용하기 위해서는, 메모리 장치의 초기화 시에 퓨즈부(210)의 데이터를 리드하여 스캔해야 하며, 이러한 과정을 부트업(boot-up)이라고 한다.
그리고, 비교기(220)는 퓨즈부(210)로부터 인가되는 퓨즈 데이터 FD와 인코더(260)로부터 인가되는 코드신호 CODE를 비교하여 비교신호 COM를 출력패드(230)에 출력한다.
여기서, 비교신호 COM는 퓨즈부(210)로부터 인가되는 퓨즈 데이터 FD와 인코더(260)로부터 인가되는 코드신호 CODE에 대한 정보가 매칭된 신호이다. 또한, 출력패드(230)에 전달된 비교신호 COM는 외부에 출력된다.
예를 들어, 비교기(220)는 퓨즈 데이터 FD와 코드신호 CODE를 비교하여 같은 경우 비교신호 COM를 하이 레벨로 출력한다. 이에 따라, 출력패드(230)를 통해 비교신호 COM가 하이 레벨로 출력되는 경우 FTM가 정상적으로 동작한다고 판단한다.
반면에, 비교기(220)는 퓨즈 데이터 FD와 코드신호 CODE를 비교하여 다른 경우 비교신호 COM를 로우 레벨로 출력한다. 이에 따라, 출력패드(230)를 통해 비교신호 COM가 로우 레벨로 출력되는 경우 FTM가 오동작 된다고 판단한다.
그리고, 카운터(240)는 클록 CLK, 메모리 리페어 데이터 MRD에 따라 퓨즈부(210)로부터 인가되는 퓨즈 데이터 FD를 카운팅하여 디코딩부(250)에 출력한다. 카운터(240)는 클록 CLK이 토글 될 때마다 그 출력 카운팅 값이 변경된다. 여기서, 카운터(240)는 퓨즈 테스트 모드(FTM; Fuse Tset Mode)에서 퓨즈 데이터 FD를 카운팅 할 수 있다.
또한, 디코딩부(250)는 카운터(240)의 출력을 입력받아 디코딩 신호를 출력하는 복수의 FTM 디코더(251~256)를 포함한다. 이러한 디코딩부(250)는 카운터(240)로부터 인가되는 카운팅신호에 대응하여 목표로 하는 디코더(251~256)가 순차적으로 인에이블 될 수 있다.
복수의 FTM 디코더(251~256)를 선택적으로 인에이블시키기 위한 어드레스 및 데이터는 퓨즈부(210)의 각 퓨즈 FUSE에 설정되어 있다.
그리고, 디코딩부(250)는 디코더(251~256)의 인에이블 정보를 나타내는 인에이블 신호 EN를 인코더(260)에 출력한다. 즉, 디코딩부(250)는 특정 테스트 모드의 진입시(예를 들면, 롤 콜 테스트 모드시) 테스트신호 TEST가 활성화되면 복수의 디코더(251~256) 중 인에이블 된 디코더에 대한 상태 정보가 순차적으로 인코더(260)에 전달될 수 있다.
예를 들어, 상술한 퓨즈부(210)를 구비하는 반도체 장치의 리페어 공정은 전기 퓨즈 FUSE를 커팅하여 프로그램하는 방식을 사용하여 진행한다. 즉, 불량 메모리 셀과 연결된 퓨즈 FUSE를 선택적으로 컷팅하여 불량 메모리 셀에 연결된 신호전달경로를 차단하고, 그에 대응하는 리던던시 메모리 셀로 신호전달경로를 연결하는 방법으로 리페어 공정을 수행한다.
리페어 공정을 수행할 때 발생하는 불량 예컨대, 퓨즈 FUSE가 정상적으로 커팅되지 않거나, 또는 커팅되지 않아야할 퓨즈 FUSE가 컷팅되는 경우가 발생할 수 있다. 이에 따라, 리페어 공정 후 퓨즈 커팅이 정상적으로 이루어졌는지를 확인하기 위한 롤 콜 테스트(roll call test)를 수행한다.
여기서, 롤 콜 테스트는 실제 리페어된 어드레스 정보와 기존의 리페어 해야할 어드레스의 정보를 비교하여 양자 간의 일치 여부에 따라 리페어 퓨즈 불량을 검출하는 테스트이다. 만약, 양자가 일치하지 않는 경우 롤 콜 미스매치(mismatch) 불량이라고 한다.
반도체 메모리 장치는 디코딩부(250)의 출력신호에 대응하여 동작 상태가 변경되어 테스트 동작이 이루어진다. 반도체 메모리 장치는 퓨즈부(210)로 제어되는 퓨즈 테스트 모드(FTM; Fuse Tset Mode)를 통하여 메모리 장치의 동작 상태를 변경할 수 있다. 이때, 사용자가 의도한 퓨즈 테스트 모드(FTM; Fuse Tset Mode)가 제대로 동작하는지에 대한 확인이 필요하다.
각 디코더(251~256)의 출력은 퓨즈 테스트 모드를 지원하기 위한 메모리 장치 내부의 물리적 회로에 출력되어 해당하는 테스트 동작이 수행된다. 즉, 각 디코더(251~256)에서 출력되는 디코딩신호는 메모리 장치의 내부의 다수의 설정회로 중 어느 설정회로를 인에이블시켜 테스트할 것인지를 결정하기 위한 신호이다.
퓨즈부(210)의 각각의 퓨즈 FUSE에는 각각의 설정회로에 대응하는 테스트 데이터가 저장될 수 있다. 즉, 각각의 퓨즈 FUSE의 커팅 정보(Cut/No cut)에 대응하여 각각의 설정회로를 선택적으로 인에이블 시켜 목표로 하는 설정회로들을 테스트할 수 있도록 한다.
각각의 설정회로들은 각 디코더(251~256)의 인에이블 상태에 따라 각각 다른 테스트 동작을 수행할 수 있다.
예를 들어, 복수의 디코더(251~256) 중 디코더(251)이 인에이블 되는 경우 스피드 특성을 테스트하기 위한 동작이 수행될 수 있다. 그리고, 디코더(252)가 인에이블 되는 경우 전류량을 변경하기 위한 테스트 동작이 수행될 수 있다.
또한, 디코더(253)이 인에이블 되는 경우 내부의 동작(예를 들어, 리드 또는 라이트 동작) 타이밍 마진을 변경하기 위한 테스트 동작이 수행될 수 있다. 또한, 디코더(254)가 인에이블 되는 경우 메모리장치 내부적으로 사용하는 코어전압(VCORE)의 레벨을 테스트하기 위한 동작이 수행될 수 있다. 또한, 디코더(255)가 인에이블 되는 경우 레이턴시 값을 변경하기 위한 테스트 동작이 수행될 수 있다.
또한, 디코더(256)가 인에이블 되는 경우 테스트 모드를 통해 메모리 용량을 줄이도록 할 수 있다. 즉, 상당수의 셀이 패일되어 리던던시 셀로 모두 대체할 수 없는 경우 해당 셀을 사용하지 않고 테스트 모드를 통해 셀 용량을 줄여 제품의 출시가 가능하도록 한다. 예를 들어, 8G(Giga) 비트 크기를 갖는 디램에서 다수의 셀이 패일된 경우 디코더(256)를 통해 테스트 모드를 인에이블시켜 패스 된 영역인 4G(Giga) 비트 크기를 갖는 디바이스로 동작하게 된다.
이와 같이, FTM를 통해 여러 테스트 동작을 순차적으로 수행할 수 있다. 메모리 장치의 제조 과정 중 이러한 테스트 모드를 이용해 최적의 설정 값을 찾고, 최적의 설정 값이 찾아지면 그 값을 퓨즈회로에 저장시켜 설정 값을 고정시킬 수도 있다.
인코더(260)는 디코딩부(250)로부터 각 디코더(251~256)의 인에이블 정보를 나타내는 인에이블 신호 EN를 입력받는다. 그리고, 인코더(260)는 인에이블 신호 EN를 인코딩하여 코드신호 CODE로 변환한다.
즉, 코드신호 CODE는 복수의 디코더(251~256)에 의해 설정되는 여러 가지 퓨즈 테스트 모드 중 어느 퓨즈 테스트 모드가 인에이블 되었는지를 나타내는 코드신호이다.
또한, 인코더(260)는 인에이블 된 FTM를 나타내는 코드신호 CODE를 비교기(220)와 출력패드(230)에 출력한다. 즉, 인코더(260)에서 출력되는 코드신호 CODE는 비교기(220)에 전달되어 퓨즈 데이터 FD와 비교되거나, 출력패드(230)를 통해 바로 외부로 출력될 수 있다.
본 발명의 실시예에서는 인코더(260)에서 출력되는 코드신호 CODE를 비교기(220)에서 비교하는 방식과, 출력패드(230)를 통해 바로 외부로 출력하는 방식으로 구분될 수 있다.
먼저, 코드신호 CODE가 출력패드(230)를 통해 바로 외부로 출력되는 경우를 설명하면 다음과 같다.
부트업 동작시 인에이블 된 FTM의 코드신호 CODE가 출력패드(230)를 통해 순차적으로 출력될 수 있다. 외부의 모니터링부에서는 출력패드(230)를 통해 출력되는 코드신호 CODE를 확인하여 FTM 오동작이 발생한 경우 카운터(240)에 입력되는 메모리 리페어 데이터 MRD를 제어하게 된다.
즉, 테스트를 위한 퓨즈 어드레스에 해당하는 정보를 직접 카운터(240)에 입력하여 디코딩부(250) 중 해당하는 디코더(251~256)가 인에이블 또는 디스에이블 되도록 한다.
다음에, 비교기(220)에서 퓨즈 데이터 FD와 코드신호 CODE를 비교하는 경우를 설명하면 다음과 같다.
비교기(220)에서 퓨즈 데이터 FD와 코드신호 CODE를 비교하는 경우는 특정한 하나의 FTM가 정상인지의 여부를 확인할 때 사용할 수 있는 모드이다. 특정 테스트 모드의 진입시 테스트신호 TEST가 활성화되면 메모리 리페어 데이터 MRD를 통해 카운터(240)의 동작을 제어한다.
이러한 경우 디코딩부(250)로부터 인가되는 디코딩 신호 중 확인하고 싶은 특정 FTM 디코더가 인에이블 되어 선택된 해당 코드신호 CODE가 비교기(220)에 출력된다. 비교기(220)는 퓨즈 데이터 FD와 해당하는 코드신호 CODE 신호가 일치하는 지의 여부를 판단하여 출력패드(230)를 통해 외부로 출력하게 된다.
이에 따라, 본 발명의 실시예는 반도체 메모리 장치의 부트업 동작시 퓨즈 테스트 모드(FTM; Fuse Tset Mode)의 정보를 외부로 출력하여 모니터링 함으로써 오동작 발생시 이를 수정할 수 있게 된다.
예를 들어, FTM에 오동작이 발생한 경우 카운터(240)에 입력되는 메모리 리페어 데이터 MRD를 제어하여 디코딩부(250)의 해당 디코더를 선택적으로 인에이블 또는 디스에이블 되도록 제어할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 부트업 동작시 복수의 퓨즈를 스캔하여 퓨즈 데이터를 출력하는 퓨즈부;
    클록에 대응하여 상기 퓨즈 데이터를 카운팅하는 카운터;
    상기 카운터의 출력에 대응하여 퓨즈 테스트 모드를 제어하기 위한 디코딩신호를 출력하는 디코딩부;
    상기 디코딩부의 출력을 인코딩하여 코드신호를 출력하는 인코더; 및
    상기 퓨즈 데이터와 상기 코드신호를 비교하여 비교신호를 출력하는 비교기를 포함하는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  2. 제 1항에 있어서,
    상기 클록과 메모리 리페어 데이터에 대응하여 퓨즈 어드레스를 상기 퓨즈부에 출력하는 퓨즈 어드레스 카운터를 더 포함하는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  3. 제 1항에 있어서, 상기 퓨즈부는
    어레이 이-퓨즈(ARE; Array E-fuse)를 포함하는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  4. 제 1항에 있어서, 상기 퓨즈부는
    상기 복수의 퓨즈를 순차적으로 스캔하는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  5. 제 1항에 있어서, 상기 카운터는
    테스트 모드시 메모리 리페어 데이터에 대응하여 카운팅 동작을 수행하는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  6. 제 5항에 있어서, 상기 디코딩부는
    상기 테스트 모드시 상기 카운터의 출력에 대응하여 내부의 디코더가 선택적으로 인에이블되는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  7. 제 1항에 있어서, 상기 디코딩부는
    메모리 리페어 데이터의 인가시 상기 카운터의 출력에 대응하여 선택적으로 인에이블되는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  8. 제 1항에 있어서, 상기 디코딩부는
    상기 퓨즈 테스트 모드를 제어하기 위한 복수의 디코더를 포함하는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  9. 제 8항에 있어서, 상기 복수의 디코더는
    순차적으로 인에이블 되는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  10. 제 8항에 있어서,
    상기 복수의 디코더 중 제 1디코더가 인에이블 되는 경우 스피드 특성을 테스트하기 위한 동작이 수행되는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  11. 제 8항에 있어서,
    상기 복수의 디코더 중 제 2디코더가 인에이블 되는 경우 전류량을 변경하기 위한 테스트 동작이 수행되는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  12. 제 8항에 있어서,
    상기 복수의 디코더 중 제 3디코더가 인에이블 되는 경우 타이밍 마진을 변경하기 위한 테스트 동작이 수행되는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  13. 제 1항에 있어서, 상기 인코더는
    상기 디코딩부의 출력에 대응하여 인에이블 된 퓨즈 테스트 모드 정보를 인코딩하여 상기 코드신호로 출력하는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  14. 제 1항에 있어서, 상기 인코더는
    테스트신호에 대응하여 상기 디코딩부의 퓨즈 테스트 모드 인에이블 정보가 입력되는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  15. 제 1항에 있어서, 상기 인코더는
    테스트신호에 대응하여 상기 코드신호를 상기 비교기에 출력하거나 출력패드로 출력하는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  16. 제 15항에 있어서, 상기 코드신호는
    상기 부트업 동작시 상기 출력패드로 순차적으로 출력되는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  17. 제 1항에 있어서, 상기 인코더는
    하나의 특정 퓨즈 테스트 모드를 테스트하는 경우 상기 코드신호를 상기 비교기에 출력하는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  18. 제 1항에 있어서,
    상기 비교기로부터 인가되는 상기 비교신호를 외부로 출력하는 출력패드를 더 포함하는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  19. 제 1항에 있어서, 상기 코드신호는
    상기 부트업 동작시 출력패드를 통해 순차적으로 출력되는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
  20. 제 1항에 있어서, 상기 인코더는
    특정 테스트신호의 활성화시 상기 코드신호를 상기 비교기에 출력하는 것을 특징으로 하는 퓨즈 테스트 모드 검출 장치.
KR1020150128083A 2015-09-10 2015-09-10 퓨즈 테스트 모드 검출 장치 KR20170030766A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150128083A KR20170030766A (ko) 2015-09-10 2015-09-10 퓨즈 테스트 모드 검출 장치
US14/959,101 US9570194B1 (en) 2015-09-10 2015-12-04 Device for detecting fuse test mode using a fuse and method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150128083A KR20170030766A (ko) 2015-09-10 2015-09-10 퓨즈 테스트 모드 검출 장치

Publications (1)

Publication Number Publication Date
KR20170030766A true KR20170030766A (ko) 2017-03-20

Family

ID=57964977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150128083A KR20170030766A (ko) 2015-09-10 2015-09-10 퓨즈 테스트 모드 검출 장치

Country Status (2)

Country Link
US (1) US9570194B1 (ko)
KR (1) KR20170030766A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10553300B2 (en) * 2017-06-09 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of detecting address decoding error and address decoder error detection system
CN109931966B (zh) * 2019-01-30 2021-03-23 王国荣 一种控制柜测试平台编码器测试方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5901105A (en) * 1995-04-05 1999-05-04 Ong; Adrian E Dynamic random access memory having decoding circuitry for partial memory blocks
US5659551A (en) * 1995-05-31 1997-08-19 International Business Machines Corporation Programmable computer system element with built-in self test method and apparatus for repair during power-on
KR100265765B1 (ko) * 1998-02-06 2000-10-02 윤종용 빌트인 셀프 테스트 회로를 구비한 결함구제회로 및 이를 사용한 결함구제방법
KR101991900B1 (ko) 2013-03-13 2019-06-24 삼성전자주식회사 메모리 장치의 동작 방법, 이를 이용한 메모리 장치 및 이를 포함하는 메모리 시스템
KR102103415B1 (ko) 2013-10-07 2020-04-23 에스케이하이닉스 주식회사 반도체 장치, 메모리 장치 및 이를 포함하는 시스템

Also Published As

Publication number Publication date
US9570194B1 (en) 2017-02-14

Similar Documents

Publication Publication Date Title
KR102117633B1 (ko) 셀프 리페어 장치
US9805828B1 (en) Memory apparatus with post package repair
US7937631B2 (en) Method for self-test and self-repair in a multi-chip package environment
US6826098B2 (en) Semiconductor memory having multiple redundant columns with offset segmentation boundaries
US7366946B2 (en) ROM redundancy in ROM embedded DRAM
KR100745403B1 (ko) 반도체 메모리 장치 및 그 셀프 테스트 방법
KR20070096731A (ko) 반도체 기억 장치
JPH11219598A (ja) 半導体記憶装置
KR20160138617A (ko) 스마트 셀프 리페어 장치 및 방법
US20060197178A1 (en) Electrical fuses with redundancy
US7035158B2 (en) Semiconductor memory with self fuse programming
KR20160074211A (ko) 포스트 패키지 리페어 장치
US20020145921A1 (en) Shared redundancy for memory having column addressing
US8867288B2 (en) Memory device and test method thereof
KR20120115854A (ko) 리페어 방법과 이를 이용한 집적회로
KR20150002004A (ko) 비휘발성 메모리 및 이를 포함하는 반도체 장치
US6634003B1 (en) Decoding circuit for memories with redundancy
KR20170088600A (ko) 스마트 셀프 리페어 장치
US8867255B2 (en) Semiconductor device and method of operation
JP3844917B2 (ja) 半導体記憶装置
KR20170030766A (ko) 퓨즈 테스트 모드 검출 장치
KR102547107B1 (ko) 메모리 장치 및 이를 포함하는 시스템
KR20150072043A (ko) 반도체 장치
US20020154559A1 (en) Semiconductor device, system, and method of controlling accessing to memory
JP2011134386A (ja) 半導体装置