JP2011134386A - 半導体装置 - Google Patents

Abstract

【課題】カラム選択線の不良を検出可能な半導体装置を提供する。
【解決手段】データ配線ＤＬ１０〜ＤＬ１３を介して同時に読み出される複数のリードデータＢ１０〜Ｂ１３と期待値Ａ０〜Ａ３とを比較することにより比較結果Ｃ１０〜Ｃ１３を生成する比較回路１１１と、比較結果Ｃ１０〜Ｃ１３の少なくとも１つが不一致を示したことに応答して判定信号Ｓ１を活性化させる論理積ゲート１２０と、比較結果Ｃ１０〜Ｃ１３の全てが不一致を示したことに応答して判定信号Ｓ２を活性化させる論理和ゲート１３０とを備える。これにより、ウェハ状態で行われる不良アドレスの検出試験を行う際に、カラム選択線の不良を検出することが可能となる。
【選択図】図１

Description

本発明は半導体装置に関し、特にカラム選択線の不良を検出可能な半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリに対しては、製造段階において各種の動作試験が行われる。これら動作試験のうち最も重要な試験の一つとして、ウェハ状態で行われる不良アドレスの検出試験が挙げられる。不良アドレスの大部分はワード線又はビット線の不良に起因するものであることから、これらを予備のワード線又は予備のビット線に置換することによって、検出された不良アドレスが救済される。

ところが、不良アドレスの中には稀ではあるがカラム選択線の不良に起因するものが存在する。カラム選択線に不良が存在すると、当該カラム選択線によって選択され得る全てのビット線が不良となることから、このような不良が存在するチップは基本的に廃棄せざるを得ない。

特開２０００−１３２９９８号公報

しかしながら、不良アドレスの検出試験においては、テスト時間を短縮すべくチップ内で比較結果の圧縮が行われる（特許文献１参照）。比較結果の圧縮とは、複数のリードデータと期待値とを比較することによって得られる複数の比較結果を１ビットに圧縮された判定信号にまとめることをいい、判定信号が不良を示している場合には、対応する複数のリードデータの少なくとも１ビットが期待値と不一致であったことが分かる。このことは、判定信号が不良を示している場合であっても、何ビットのリードデータが期待値と不一致であったのか、この段階では知ることができないことを意味する。したがって、カラム選択線に不良が存在している場合のように、リードデータの複数ビットがまとめて不良である場合、典型的には、当該カラム選択線によって読み出されるリードデータの全ビットが不良である場合であっても、通常のビット線不良と区別が付かないという問題があった。

カラム選択線に不良のあるチップは、ビット線の置換などを行っても正しくアドレス救済がされないことから、パッケージング後の選別試験において排除される。このため、誤って良品として出荷されることはないが、パッケージングコストが無駄になってしまう。

このような問題は、ＤＲＡＭなどの半導体メモリに限らず、メモリ領域を有する全ての半導体装置において生じ得る問題である。

本発明の一側面による半導体装置は、複数のデータ配線を介して同時に読み出される複数のリードデータと期待値とを比較することにより、前記複数のリードデータに対応する複数の比較結果をそれぞれ生成する比較回路と、前記複数の比較結果の少なくとも１つが不一致を示したことに応答して第１の判定信号を活性化させる第１の判定回路と、前記複数の比較結果の全てが不一致を示したことに応答して第２の判定信号を活性化させる第２の判定回路と、を備えることを特徴とする。

また、本発明の他の側面による半導体装置は、少なくとも１本のワード線と、前記ワード線によって選択される複数のメモリセルと、前記複数のメモリセルにそれぞれ接続された複数のビット線と、複数のデータ配線と、前記複数のビット線と前記複数のデータ配線とをそれぞれ接続する複数のカラムスイッチと、前記複数のカラムスイッチにカラム選択信号を共通に供給するカラム選択線と、前記ワード線及び前記カラム選択信号を活性化させることによって前記複数のメモリセルから読み出された複数のリードデータを評価することにより、前記カラム選択線の不良を判定する判定回路と、を備えることを特徴とする。

本発明によれば、ウェハ状態で行われる不良アドレスの検出試験を行う際に、カラム選択線の不良を検出することが可能となる。これにより、救済不可能な不良を有するチップをパッケージング前に廃棄できることから、無駄なコストを削減することが可能となる。

本発明の好ましい第１の実施形態による半導体装置１００の主要部を示す回路図である。 メモリセルアレイ１０１内におけるビット線とデータ配線との関係を示す回路図である。 比較回路１１１の回路図である。 本発明の好ましい第２の実施形態による半導体装置２００の主要部を示す回路図である。 比較回路２１１の回路図である。 本発明の好ましい第３の実施形態による半導体装置３００の主要部を示す回路図である。 比較回路３１１の回路図である。 メモリセルアレイ１０１内におけるワード線、ビット線及びデータ配線との関係を示す回路図である。 ワード線ＷＬ０〜ＷＬ３を次々に選択した場合における比較結果Ｃ１０〜Ｃ１３の変化パターンの例を示す図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体装置の主要部を示す回路図である。

図１に示すように、本実施形態による半導体装置１００は、４つのメモリセルアレイ１０１〜１０４と、データ配線ＤＬを介して対応するメモリセルアレイ１０１〜１０４から読み出されたリードデータＢ１０〜Ｂ１３，Ｂ２０〜Ｂ２３，Ｂ３０〜Ｂ３３，Ｂ４０〜Ｂ４３と期待値Ａ０〜Ａ３とをそれぞれ比較する比較回路１１１〜１１４と、比較回路１１１〜１１４から出力される比較結果Ｃ１０〜Ｃ１３，Ｃ２０〜Ｃ２３，Ｃ３０〜Ｃ３３，Ｃ４０〜Ｃ４３に基づいて判定信号Ｓ１，Ｓ２をそれぞれ生成する判定回路１２０，１３０を備える。

メモリセルアレイ１０１〜１０４は、それぞれ複数のワード線、複数のビット線及びこれらの交点にそれぞれ配置された複数のメモリセルを有している。メモリセルの種類については特に限定されず、例えばＤＲＡＭセルを用いることができる。また、メモリセルアレイの数についても４つに限定されるものではない。各メモリセルアレイ１０１〜１０４から同時に読み出されるリードデータはいずれも４ビットである。つまり、１回のリード動作によって各メモリセルアレイ１０１〜１０４から４ビットのリードデータが同時に読み出されることになる。もちろん、１回のリード動作によって各メモリセルアレイ１０１〜１０４から読み出されるリードデータのビット数がこれに限定されるものではなく、２ビット以上であれば何ビットであっても構わない。

図２は、メモリセルアレイ１０１内におけるビット線とデータ配線との関係を示す回路図である。

図２に示すように、メモリセルアレイ１０１にはビット線ＢＬ０〜ＢＬ３が含まれており、ビット線ＢＬ０〜ＢＬ３はワード線ＷＬと交差している。ビット線ＢＬ０〜ＢＬ３とワード線ＷＬとの交点にはそれぞれメモリセルＭＣが配置されている。ビット線ＢＬ０〜ＢＬ３は、カラムスイッチＹＳＷ０〜ＹＳＷ３を介してそれぞれデータ配線ＤＬ１０〜ＤＬ１３に接続されている。データ配線ＤＬ１０〜ＤＬ１３とは、図１に示したデータ配線ＤＬに相当する配線群である。本実施形態ではカラムスイッチＹＳＷ０〜ＹＳＷ３がＭＯＳトランジスタからなり、そのゲート電極には、カラム選択線ＹＳを介してカラム選択信号ＹＳＥＬが共通に供給されている。したがって、ワード線ＷＬが活性化した後、カラム選択信号ＹＳＥＬを活性化させると、ビット線ＢＬ０〜ＢＬ３がそれぞれデータ配線ＤＬ１０〜ＤＬ１３に同時に接続されることになる。つまり、１回のリード動作によってメモリセルアレイ１０１から読み出される４ビットのリードデータＢ１０〜Ｂ１３は、同じカラム選択信号ＹＳＥＬが供給されるカラムスイッチＹＳＷ０〜ＹＳＷ３を介して出力されることになる。

このため、カラム選択線ＹＳ自体に不良がある場合、例えば、カラム選択線ＹＳが途中で断線している場合には、一度に読み出される４ビットのリードデータＢ１０〜Ｂ１３が全て不良となる。これに対し、ビット線ＢＬ０〜ＢＬ３のいずれかに不良がある場合には、不良のあるビット線に対応するリードデータのみが不良となる。本発明は、これらリードデータＢ１０〜Ｂ１３に含まれる不良がカラム選択線ＹＳの不良に起因するものであるのか、ビット線ＢＬの不良に起因するものであるのか、判定可能な半導体装置を提供するものである。

他のメモリセルアレイ１０２〜１０４についても同様の回路構成を有しており、これら４つのメモリセルアレイ１０１〜１０４は同時に動作する。

図１に戻って、データ配線ＤＬを介して読み出されたリードデータＢ１０〜Ｂ１３，Ｂ２０〜Ｂ２３，Ｂ３０〜Ｂ３３，Ｂ４０〜Ｂ４３は、それぞれ比較回路１１１〜１１４に供給される。比較回路１１１〜１１４は、それぞれリードデータＢ１０〜Ｂ１３，Ｂ２０〜Ｂ２３，Ｂ３０〜Ｂ３３，Ｂ４０〜Ｂ４３と期待値Ａ０〜Ａ３とを比較する回路である。期待値Ａ０〜Ａ３はレジスタ１４０より供給される信号であり、読み出されたリードデータＢ１０〜Ｂ１３，Ｂ２０〜Ｂ２３，Ｂ３０〜Ｂ３３，Ｂ４０〜Ｂ４３の正しい値（つまりライトデータ）に相当する。

図３は、比較回路１１１の回路図である。他の比較回路１１２〜１１４についても、比較回路１１１と同じ構成を有している。

図３に示すように、比較回路１１１は４つの排他的論理和ゲートＸＯＲ０〜ＸＯＲ３によって構成されている。排他的論理和ゲートＸＯＲ０〜ＸＯＲ３の一方の入力端にはそれぞれ期待値Ａ０〜Ａ３が供給され、他方の入力端にはそれぞれリードデータＢ１０〜Ｂ１３が供給されている。このため、リードデータと期待値とが同じ論理レベルである場合には、対応する比較結果Ｃ１０〜Ｃ１３はローレベルとなる。これに対し、対応するリードデータと期待値とが異なる論理レベルである場合には、対応する比較結果Ｃ１０〜Ｃ１３はハイレベルとなる。

比較結果Ｃ１０〜Ｃ１３は、図１に示すように、それぞれ対応するＭＯＳトランジスタＴ１０〜Ｔ１３のゲート電極に供給される。これらトランジスタＴ１０〜Ｔ１３のソースはいずれもグランドレベルに接続されており、ドレインは判定回路１２０を構成する論理積ゲート及び判定回路１３０を構成する論理和ゲートに供給される。図１に示すように、トランジスタＴ１０，Ｔ２０，Ｔ３０，Ｔ４０のドレインはワイヤードオア接続されており、その出力は判定信号Ｄ０として用いられる。同様に、トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１のドレインはワイヤードオア接続されてその出力が判定信号Ｄ１として用いられ、トランジスタＴ１２，Ｔ２２，Ｔ３２，Ｔ４２のドレインはワイヤードオア接続されてその出力が判定信号Ｄ２として用いられ、トランジスタＴ１３，Ｔ２３，Ｔ３３，Ｔ４３のドレインはワイヤードオア接続されてその出力が判定信号Ｄ３として用いられる。これにより、いずれかの比較結果Ｃ１０〜Ｃ１３，Ｃ２０〜Ｃ２３，Ｃ３０〜Ｃ３３，Ｃ４０〜Ｃ４３がハイレベルに活性化すると、対応する判定信号Ｄ１０〜Ｄ１３はローレベルに活性化することになる。判定信号Ｄ１０〜Ｄ１３は、プルアップ抵抗Ｒ０〜Ｒ３によって通常はハイレベルに非活性化されている。

図１に示すように、判定回路１２０は判定信号Ｄ０〜Ｄ３を受ける論理積ゲートからなる。したがって、判定回路１２０の出力である判定信号Ｓ１は、判定信号Ｄ０〜Ｄ３が全てハイレベルである場合のみハイレベル（非活性レベル）となり、判定信号Ｄ０〜Ｄ３の少なくとも一つがローレベルである場合はローレベル（活性レベル）となる。このため、図１に示す１６個のトランジスタＴ１０〜Ｔ４３のいずれか一つでもオンすれば、判定信号Ｓ１がローレベルに活性化する。これは、比較回路１１１〜１１４による１６ビット分の比較結果Ｃ１０〜Ｃ１３，Ｃ２０〜Ｃ２３，Ｃ３０〜Ｃ３３，Ｃ４０〜Ｃ４３が１ビットの判定信号Ｓ１に圧縮されることを意味する。判定信号Ｓ１は、いずれかのビット線に不良があるか否かを示す信号として用いられ、不良が発見された場合には、図示しない回路を用いて不良のあるビット線が特定され、これが予備のビット線に置換される。

一方、判定回路１３０は判定信号Ｄ０〜Ｄ３を受ける論理和ゲートからなる。したがって、判定回路１３０の出力である判定信号Ｓ２は、判定信号Ｄ０〜Ｄ３が全てローレベルである場合のみローレベル（活性レベル）となり、判定信号Ｄ０〜Ｄ３の少なくとも一つがハイレベルである場合はハイレベル（非活性レベル）となる。このため、例えばメモリセルアレイ１０１に対応するトランジスタＴ１０〜Ｔ１３が全てオンした場合には、判定信号Ｓ２がローレベルに活性化する。これは、いずれかのメモリセルアレイ１０１〜１０４において活性化したカラム選択信号ＹＳＥＬに関連する全てのリードデータが不良であることを意味することから、ビット線の不良ではなく、カラム選択線ＹＳの不良であることが分かる。つまり、判定信号Ｓ２は、カラム選択線ＹＳに不良があるか否かを示す信号として用いられる。尚、判定信号Ｓ２が活性化した場合、不良のあるカラム選択線ＹＳがいずれのメモリセルアレイ１０１〜１０４に属しているのかこの段階では不明であるが、これを検査することは必ずしも必要ではない。これは、カラム選択線ＹＳに不良のあるチップは廃棄されるからである。

このように、本実施形態によれば、いずれかのビット線ＢＬに不良がある場合には判定信号Ｓ１が活性化し、カラム選択線ＹＳに不良がある場合には判定信号Ｓ２が活性化する。つまり、ウェハ状態で行われる動作試験において、複数のリードデータを評価することによりカラム選択線ＹＳの不良を検出できることから、このような不良を含むチップをパッケージング前に廃棄することが可能となる。

但し、非常に稀なケースではあるが、ビット線の不良により、例えばメモリセルアレイ１０１に対応する比較結果Ｃ１０がハイレベル（不一致を示す）、メモリセルアレイ１０２に対応する比較結果Ｃ２１〜Ｃ２３がハイレベル（不一致を示す）となった場合、トランジスタＴ１０，Ｔ２１〜Ｔ２３がオンすることから、判定信号Ｓ２がローレベルに活性化してしまう。つまり、ビット線不良が原因であっても、不良のある複数のビット線の組み合わせによっては、カラム選択線ＹＳの不良であると判定される可能性も残っている。このような稀なケースを排除可能な例が、次に説明する第２の実施形態である。

図４は、本発明の好ましい第２の実施形態による半導体装置の主要部を示す回路図である。図１に示した半導体装置１００と同一の構成要素には同一の符号を付し、重複する説明は省略する。

図４に示すように、本実施形態による半導体装置２００は、４つのメモリセルアレイ１０１〜１０４に対してそれぞれ比較回路２１１〜２１４が割り当てられている。比較回路２１１〜２１４の出力である判定信号Ｅ１〜Ｅ４は、それぞれ対応するトランジスタＴ１４，Ｔ２４，Ｔ３４，Ｔ４４のゲート電極に供給されている。トランジスタＴ１４，Ｔ２４，Ｔ３４，Ｔ４４のソースはいずれもグランドレベルに接続されており、ドレインはプルアップ抵抗Ｒ１０に共通接続されている。つまり、トランジスタＴ１４，Ｔ２４，Ｔ３４，Ｔ４４はワイヤードオア回路を構成しており、その出力は判定信号Ｓ１又はＳ２として用いられる。

図５は、比較回路２１１の回路図である。他の比較回路２１２〜２１４についても比較回路２１１と同じ構成を有している。

図５に示すように、比較回路２１１は４つの排他的論理和ゲートＸＯＲ０〜ＸＯＲ３と、その出力である比較結果Ｃ１０〜Ｃ１３を受ける論理和ゲート２２０及び論理積ゲート２３０と、論理和ゲート２２０及び論理積ゲート２３０の出力を選択するセレクタ２４０によって構成されている。セレクタ２４０による選択は、選択信号ＳＥＬによって行われる。

本実施形態においては、いずれかのビット線に不良があるか否かを判定する判定回路が論理和ゲート２２０によって構成され、カラム選択線ＹＳに不良があるか否かを判定する判定回路が論理積ゲート２３０によって構成される。つまり、ビット線に不良がある場合には、比較結果Ｃ１０〜Ｃ１３の少なくとも一つがハイレベルに活性化するため、論理和ゲート２２０の出力はハイレベルに活性化する。このため、選択信号ＳＥＬによって論理和ゲート２２０側の入力ノード０を選択すれば、判定信号Ｅ１によってトランジスタＴ１４がオンするため、判定信号Ｓ１はローレベルに活性化する。一方、カラム選択線ＹＳに不良がある場合には、比較結果Ｃ１０〜Ｃ１３の全てがハイレベルに活性化し得るため、論理積ゲート２３０の出力はハイレベルに活性化し得る。この場合に選択信号ＳＥＬによって論理積ゲート２３０側の入力ノード１を選択すれば、判定信号Ｅ１によってトランジスタＴ１４がオンするため判定信号Ｓ２はローレベルに活性化する。

このように、本実施形態においては、メモリセルアレイ１０１〜１０４ごとにビット線不良であるかカラム選択線不良であるかの判定がされることから、ビット線不良を誤ってカラム選択線不良であると判定する可能性が低くなる。

但し、カラム選択線ＹＳに不良がある場合、例えばカラム選択線ＹＳが断線している場合には、カラムスイッチＹＳＷ０〜ＹＳＷ３のゲート電極がフローティング状態となることから、この場合にはカラムスイッチＹＳＷ０〜ＹＳＷ３の導通状態は不定となる。したがって、当該メモリセルアレイにおいて必ずしも全ての比較結果Ｃ１０〜Ｃ１３が同時にハイレベル（不一致）となるとは限らない。このため、比較結果Ｃ１０〜Ｃ１３の全てが同時にハイレベルとなることを条件とすると、カラム選択線ＹＳの不良を見逃すおそれがある。このような稀なケースを排除可能な例が、次に説明する第３の実施形態である。

図６は、本発明の好ましい第３の実施形態による半導体装置の主要部を示す回路図である。図１及び図４に示した半導体装置１００，２００と同一の構成要素には同一の符号を付し、重複する説明は省略する。

図６に示すように、本実施形態による半導体装置３００は、４つのメモリセルアレイ１０１〜１０４に対してそれぞれ比較回路３１１〜３１４が割り当てられている。比較回路３１１〜３１４は、図１に示した比較回路１１１〜１１４と同様、比較結果Ｃ１０〜Ｃ１３，Ｃ２０〜Ｃ２３，Ｃ３０〜Ｃ３３，Ｃ４０〜Ｃ４３をそれぞれ出力するとともに、これに加えて判定信号Ｆ１〜Ｆ４をそれぞれ出力する。比較結果Ｃ１０〜Ｃ１３，Ｃ２０〜Ｃ２３，Ｃ３０〜Ｃ３３，Ｃ４０〜Ｃ４３は、それぞれ対応するトランジスタＴ１０〜Ｔ１３，Ｔ２０〜Ｔ２３，Ｔ３０〜Ｔ３３，Ｔ４０〜Ｔ４３のゲート電極に供給されており、判定信号Ｆ１〜Ｆ４は、それぞれ対応するトランジスタＴ１４，Ｔ２４，Ｔ３４，Ｔ４４のゲート電極に供給されている。トランジスタＴ１０〜Ｔ１３，Ｔ２０〜Ｔ２３，Ｔ３０〜Ｔ３３，Ｔ４０〜Ｔ４３のソースはいずれもグランドレベルに接続されており、ドレインはプルアップ抵抗Ｒ２１に共通接続されている。つまり、トランジスタＴ１０〜Ｔ１３，Ｔ２０〜Ｔ２３，Ｔ３０〜Ｔ３３，Ｔ４０〜Ｔ４３はワイヤードオア回路を構成しており、その出力は判定信号Ｓ１として用いられる。また、トランジスタＴ１４，Ｔ２４，Ｔ３４，Ｔ４４のソースもグランドレベルに接続されており、ドレインはプルアップ抵抗Ｒ２２に共通接続されている。つまり、トランジスタＴ１４，Ｔ２４，Ｔ３４，Ｔ４４はワイヤードオア回路を構成しており、その出力は判定信号Ｓ２として用いられる。

図７は、比較回路３１１の回路図である。他の比較回路３１２〜３１４についても比較回路３１１と同じ構成を有している。

図７に示すように、比較回路３１１は４つの排他的論理和ゲートＸＯＲ０〜ＸＯＲ３と、その出力である比較結果Ｃ１０〜Ｃ１３によってセットされるＳＲラッチ回路Ｌ０〜Ｌ３と、ＳＲラッチ回路Ｌ０〜Ｌ３の出力を受ける論理積ゲート３３０によって構成されている。論理積ゲート３３０の出力は判定信号Ｆ１として用いられる。ＳＲラッチ回路Ｌ０〜Ｌ３は、カラム選択信号ＹＳＥＬを切り替える度に活性化されるリセット信号ＲＳＴによってリセットされる。

かかる構成により、比較結果Ｃ１０〜Ｃ１３の全てが同時にハイレベルにならなくても、リセット信号ＲＳＴが活性化された後、次にリセット信号ＲＳＴが活性化される前に、比較結果Ｃ１０〜Ｃ１３の全てが最低１回でもハイレベルになれば、判定信号Ｆ１はハイレベルに活性化する。これにより、カラム選択線ＹＳが断線している場合のように、カラムスイッチＹＳＷ０〜ＹＳＷ３の導通状態が不定となるケースであっても、これを検出することが可能となる。

つまり、図８に示すように、ビット線ＢＬ０〜ＢＬ３と交差するワード線ＷＬ０〜ＷＬ３を次々に選択することによって動作試験を行うケースを想定すると、例えば図９（ａ）に示す結果が得られた場合、ワード線ＷＬ２を選択した段階でＳＲラッチ回路Ｌ０〜Ｌ３が全てセット状態となる。これにより判定信号Ｆ１がハイレベルとなるため、判定信号Ｓ２がローレベルに活性化する。図９（ａ）に示す例では、ワード線ＷＬ０〜ＷＬ３を次々に選択しても、比較結果Ｃ１０〜Ｃ１３の全てが同時にハイレベルとなることはないが、このような不良パターンはカラムスイッチＹＳＷ０〜ＹＳＷ３が不定状態である場合にしばしば現れるパターンであることから、カラム選択線ＹＳの不良であると判断することができる。このように、本実施形態では、比較結果Ｃ１０〜Ｃ１３が同時にハイレベルとはならないようなケースであっても、カラム選択線ＹＳの不良を検出することが可能となる。

もちろん、図９（ｂ）に示す例のように、ワード線ＷＬ０を選択した場合に比較結果Ｃ１０〜Ｃ１３が全てハイレベルとなった場合においても、ＳＲラッチ回路Ｌ０〜Ｌ３が全てセット状態となることから、判定信号Ｓ２はローレベルに活性化する。

これに対し、図９（ｃ），（ｄ）に示す例のように、ワード線ＷＬ０〜ＷＬ３を次々に選択してもハイレベルとならない比較結果が存在するケースにおいては、判定信号Ｆ１はローレベルを維持する。図９（ｃ），（ｄ）に示す例のように、不一致が数多く検出された場合であっても、いずれかのデータ配線ＤＬ１０〜ＤＬ１３からのリードデータに不一致が検出されない場合、カラム選択線ＹＳの不良ではなく、ビット線の不良であると判断できる。本実施形態では、このようなビット線の不良を過ってカラム選択線ＹＳの不良であると判断することはない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１００，２００，３００ 半導体装置
１０１〜１０４ メモリセルアレイ
１１１〜１１４，２１１〜２１４，３１１〜３１４ 比較回路
１２０，１３０ 判定回路
１４０ レジスタ
２２０ 論理和ゲート
２３０ 論理積ゲート
２４０ セレクタ
３３０ 論理積ゲート
ＤＬ，ＤＬ１０〜ＤＬ１３ データ配線
Ｌ０〜Ｌ３ ラッチ回路
ＸＯＲ０〜ＸＯＲ３ 排他的論理和ゲート
ＹＳ カラム選択線
ＹＳＷ０〜ＹＳＷ３ カラムスイッチ

Claims (9)

1. 複数のデータ配線を介して同時に読み出される複数のリードデータと期待値とを比較することにより、前記複数のリードデータに対応する複数の比較結果をそれぞれ生成する比較回路と、
   前記複数の比較結果の少なくとも１つが不一致を示したことに応答して第１の判定信号を活性化させる第１の判定回路と、
   前記複数の比較結果の全てが不一致を示したことに応答して第２の判定信号を活性化させる第２の判定回路と、を備えることを特徴とする半導体装置。
2. 前記第２の判定回路は、前記複数の比較結果の全てが同時に不一致を示したことに応答して第２の判定信号を活性化させることを特徴とする請求項１に記載の半導体装置。
3. 前記第２の判定回路は、前記比較回路による比較動作を前記複数のデータ配線に対して複数回行った場合に、各データ配線に対応する比較結果が少なくとも１回不一致を示したことに応答して、第２の判定信号を活性化させることを特徴とする請求項１に記載の半導体装置。
4. 前記複数のリードデータをそれぞれ対応する前記複数のデータ配線供給する複数のスイッチ回路をさらに備え、
   前記複数のスイッチ回路は、同じ制御信号によって制御されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 少なくとも１本のワード線と、
   前記ワード線によって選択される複数のメモリセルと、
   前記複数のメモリセルにそれぞれ接続された複数のビット線と、
   複数のデータ配線と、
   前記複数のビット線と前記複数のデータ配線とをそれぞれ接続する複数のカラムスイッチと、
   前記複数のカラムスイッチにカラム選択信号を共通に供給するカラム選択線と、
   前記ワード線及び前記カラム選択信号を活性化させることによって前記複数のメモリセルから読み出された複数のリードデータを評価することにより、前記カラム選択線の不良を判定する判定回路と、を備えることを特徴とする半導体装置。
6. 前記複数のリードデータと複数の期待値とをそれぞれ比較することにより、前記複数のリードデータに対応する複数の比較結果をそれぞれ生成する比較回路をさらに備え、
   前記判定回路は、前記複数の比較結果に基づいて前記カラム選択線の不良を判定することを特徴とする請求項５に記載の半導体装置。
7. 前記判定回路は、前記複数の比較結果が全て不一致を示したことに応答して、前記カラム選択線を不良と判定することを特徴とする請求項６に記載の半導体装置。
8. 前記判定回路は、前記ワード線の一つを活性化させることによって前記複数のメモリセルから同時に読み出された複数のリードデータに対応する前記複数の比較結果が全て不一致を示したことに応答して、前記カラム選択線を不良と判定することを特徴とする請求項７に記載の半導体装置。
9. 前記ワード線を複数備え、
   前記判定回路は、前記複数のワード線を順次活性化させることによって前記複数のデータ配線に対応する比較結果を順次判定し、各データ配線に対応する比較結果が少なくとも１回不一致を示したことに応答して、前記カラム選択線を不良と判定することを特徴とする請求項７に記載の半導体装置。

Images