JP2011134386A - 半導体装置 - Google Patents
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Abstract
【課題】カラム選択線の不良を検出可能な半導体装置を提供する。
【解決手段】データ配線DL10〜DL13を介して同時に読み出される複数のリードデータB10〜B13と期待値A0〜A3とを比較することにより比較結果C10〜C13を生成する比較回路111と、比較結果C10〜C13の少なくとも1つが不一致を示したことに応答して判定信号S1を活性化させる論理積ゲート120と、比較結果C10〜C13の全てが不一致を示したことに応答して判定信号S2を活性化させる論理和ゲート130とを備える。これにより、ウェハ状態で行われる不良アドレスの検出試験を行う際に、カラム選択線の不良を検出することが可能となる。
【選択図】図1
【解決手段】データ配線DL10〜DL13を介して同時に読み出される複数のリードデータB10〜B13と期待値A0〜A3とを比較することにより比較結果C10〜C13を生成する比較回路111と、比較結果C10〜C13の少なくとも1つが不一致を示したことに応答して判定信号S1を活性化させる論理積ゲート120と、比較結果C10〜C13の全てが不一致を示したことに応答して判定信号S2を活性化させる論理和ゲート130とを備える。これにより、ウェハ状態で行われる不良アドレスの検出試験を行う際に、カラム選択線の不良を検出することが可能となる。
【選択図】図1
Description
本発明は半導体装置に関し、特にカラム選択線の不良を検出可能な半導体装置に関する。
DRAM(Dynamic Random Access Memory)に代表される半導体メモリに対しては、製造段階において各種の動作試験が行われる。これら動作試験のうち最も重要な試験の一つとして、ウェハ状態で行われる不良アドレスの検出試験が挙げられる。不良アドレスの大部分はワード線又はビット線の不良に起因するものであることから、これらを予備のワード線又は予備のビット線に置換することによって、検出された不良アドレスが救済される。
ところが、不良アドレスの中には稀ではあるがカラム選択線の不良に起因するものが存在する。カラム選択線に不良が存在すると、当該カラム選択線によって選択され得る全てのビット線が不良となることから、このような不良が存在するチップは基本的に廃棄せざるを得ない。
しかしながら、不良アドレスの検出試験においては、テスト時間を短縮すべくチップ内で比較結果の圧縮が行われる(特許文献1参照)。比較結果の圧縮とは、複数のリードデータと期待値とを比較することによって得られる複数の比較結果を1ビットに圧縮された判定信号にまとめることをいい、判定信号が不良を示している場合には、対応する複数のリードデータの少なくとも1ビットが期待値と不一致であったことが分かる。このことは、判定信号が不良を示している場合であっても、何ビットのリードデータが期待値と不一致であったのか、この段階では知ることができないことを意味する。したがって、カラム選択線に不良が存在している場合のように、リードデータの複数ビットがまとめて不良である場合、典型的には、当該カラム選択線によって読み出されるリードデータの全ビットが不良である場合であっても、通常のビット線不良と区別が付かないという問題があった。
カラム選択線に不良のあるチップは、ビット線の置換などを行っても正しくアドレス救済がされないことから、パッケージング後の選別試験において排除される。このため、誤って良品として出荷されることはないが、パッケージングコストが無駄になってしまう。
このような問題は、DRAMなどの半導体メモリに限らず、メモリ領域を有する全ての半導体装置において生じ得る問題である。
本発明の一側面による半導体装置は、複数のデータ配線を介して同時に読み出される複数のリードデータと期待値とを比較することにより、前記複数のリードデータに対応する複数の比較結果をそれぞれ生成する比較回路と、前記複数の比較結果の少なくとも1つが不一致を示したことに応答して第1の判定信号を活性化させる第1の判定回路と、前記複数の比較結果の全てが不一致を示したことに応答して第2の判定信号を活性化させる第2の判定回路と、を備えることを特徴とする。
また、本発明の他の側面による半導体装置は、少なくとも1本のワード線と、前記ワード線によって選択される複数のメモリセルと、前記複数のメモリセルにそれぞれ接続された複数のビット線と、複数のデータ配線と、前記複数のビット線と前記複数のデータ配線とをそれぞれ接続する複数のカラムスイッチと、前記複数のカラムスイッチにカラム選択信号を共通に供給するカラム選択線と、前記ワード線及び前記カラム選択信号を活性化させることによって前記複数のメモリセルから読み出された複数のリードデータを評価することにより、前記カラム選択線の不良を判定する判定回路と、を備えることを特徴とする。
本発明によれば、ウェハ状態で行われる不良アドレスの検出試験を行う際に、カラム選択線の不良を検出することが可能となる。これにより、救済不可能な不良を有するチップをパッケージング前に廃棄できることから、無駄なコストを削減することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図1は、本発明の好ましい第1の実施形態による半導体装置の主要部を示す回路図である。
図1に示すように、本実施形態による半導体装置100は、4つのメモリセルアレイ101〜104と、データ配線DLを介して対応するメモリセルアレイ101〜104から読み出されたリードデータB10〜B13,B20〜B23,B30〜B33,B40〜B43と期待値A0〜A3とをそれぞれ比較する比較回路111〜114と、比較回路111〜114から出力される比較結果C10〜C13,C20〜C23,C30〜C33,C40〜C43に基づいて判定信号S1,S2をそれぞれ生成する判定回路120,130を備える。
メモリセルアレイ101〜104は、それぞれ複数のワード線、複数のビット線及びこれらの交点にそれぞれ配置された複数のメモリセルを有している。メモリセルの種類については特に限定されず、例えばDRAMセルを用いることができる。また、メモリセルアレイの数についても4つに限定されるものではない。各メモリセルアレイ101〜104から同時に読み出されるリードデータはいずれも4ビットである。つまり、1回のリード動作によって各メモリセルアレイ101〜104から4ビットのリードデータが同時に読み出されることになる。もちろん、1回のリード動作によって各メモリセルアレイ101〜104から読み出されるリードデータのビット数がこれに限定されるものではなく、2ビット以上であれば何ビットであっても構わない。
図2は、メモリセルアレイ101内におけるビット線とデータ配線との関係を示す回路図である。
図2に示すように、メモリセルアレイ101にはビット線BL0〜BL3が含まれており、ビット線BL0〜BL3はワード線WLと交差している。ビット線BL0〜BL3とワード線WLとの交点にはそれぞれメモリセルMCが配置されている。ビット線BL0〜BL3は、カラムスイッチYSW0〜YSW3を介してそれぞれデータ配線DL10〜DL13に接続されている。データ配線DL10〜DL13とは、図1に示したデータ配線DLに相当する配線群である。本実施形態ではカラムスイッチYSW0〜YSW3がMOSトランジスタからなり、そのゲート電極には、カラム選択線YSを介してカラム選択信号YSELが共通に供給されている。したがって、ワード線WLが活性化した後、カラム選択信号YSELを活性化させると、ビット線BL0〜BL3がそれぞれデータ配線DL10〜DL13に同時に接続されることになる。つまり、1回のリード動作によってメモリセルアレイ101から読み出される4ビットのリードデータB10〜B13は、同じカラム選択信号YSELが供給されるカラムスイッチYSW0〜YSW3を介して出力されることになる。
このため、カラム選択線YS自体に不良がある場合、例えば、カラム選択線YSが途中で断線している場合には、一度に読み出される4ビットのリードデータB10〜B13が全て不良となる。これに対し、ビット線BL0〜BL3のいずれかに不良がある場合には、不良のあるビット線に対応するリードデータのみが不良となる。本発明は、これらリードデータB10〜B13に含まれる不良がカラム選択線YSの不良に起因するものであるのか、ビット線BLの不良に起因するものであるのか、判定可能な半導体装置を提供するものである。
他のメモリセルアレイ102〜104についても同様の回路構成を有しており、これら4つのメモリセルアレイ101〜104は同時に動作する。
図1に戻って、データ配線DLを介して読み出されたリードデータB10〜B13,B20〜B23,B30〜B33,B40〜B43は、それぞれ比較回路111〜114に供給される。比較回路111〜114は、それぞれリードデータB10〜B13,B20〜B23,B30〜B33,B40〜B43と期待値A0〜A3とを比較する回路である。期待値A0〜A3はレジスタ140より供給される信号であり、読み出されたリードデータB10〜B13,B20〜B23,B30〜B33,B40〜B43の正しい値(つまりライトデータ)に相当する。
図3は、比較回路111の回路図である。他の比較回路112〜114についても、比較回路111と同じ構成を有している。
図3に示すように、比較回路111は4つの排他的論理和ゲートXOR0〜XOR3によって構成されている。排他的論理和ゲートXOR0〜XOR3の一方の入力端にはそれぞれ期待値A0〜A3が供給され、他方の入力端にはそれぞれリードデータB10〜B13が供給されている。このため、リードデータと期待値とが同じ論理レベルである場合には、対応する比較結果C10〜C13はローレベルとなる。これに対し、対応するリードデータと期待値とが異なる論理レベルである場合には、対応する比較結果C10〜C13はハイレベルとなる。
比較結果C10〜C13は、図1に示すように、それぞれ対応するMOSトランジスタT10〜T13のゲート電極に供給される。これらトランジスタT10〜T13のソースはいずれもグランドレベルに接続されており、ドレインは判定回路120を構成する論理積ゲート及び判定回路130を構成する論理和ゲートに供給される。図1に示すように、トランジスタT10,T20,T30,T40のドレインはワイヤードオア接続されており、その出力は判定信号D0として用いられる。同様に、トランジスタT11,T21,T31,T41のドレインはワイヤードオア接続されてその出力が判定信号D1として用いられ、トランジスタT12,T22,T32,T42のドレインはワイヤードオア接続されてその出力が判定信号D2として用いられ、トランジスタT13,T23,T33,T43のドレインはワイヤードオア接続されてその出力が判定信号D3として用いられる。これにより、いずれかの比較結果C10〜C13,C20〜C23,C30〜C33,C40〜C43がハイレベルに活性化すると、対応する判定信号D10〜D13はローレベルに活性化することになる。判定信号D10〜D13は、プルアップ抵抗R0〜R3によって通常はハイレベルに非活性化されている。
図1に示すように、判定回路120は判定信号D0〜D3を受ける論理積ゲートからなる。したがって、判定回路120の出力である判定信号S1は、判定信号D0〜D3が全てハイレベルである場合のみハイレベル(非活性レベル)となり、判定信号D0〜D3の少なくとも一つがローレベルである場合はローレベル(活性レベル)となる。このため、図1に示す16個のトランジスタT10〜T43のいずれか一つでもオンすれば、判定信号S1がローレベルに活性化する。これは、比較回路111〜114による16ビット分の比較結果C10〜C13,C20〜C23,C30〜C33,C40〜C43が1ビットの判定信号S1に圧縮されることを意味する。判定信号S1は、いずれかのビット線に不良があるか否かを示す信号として用いられ、不良が発見された場合には、図示しない回路を用いて不良のあるビット線が特定され、これが予備のビット線に置換される。
一方、判定回路130は判定信号D0〜D3を受ける論理和ゲートからなる。したがって、判定回路130の出力である判定信号S2は、判定信号D0〜D3が全てローレベルである場合のみローレベル(活性レベル)となり、判定信号D0〜D3の少なくとも一つがハイレベルである場合はハイレベル(非活性レベル)となる。このため、例えばメモリセルアレイ101に対応するトランジスタT10〜T13が全てオンした場合には、判定信号S2がローレベルに活性化する。これは、いずれかのメモリセルアレイ101〜104において活性化したカラム選択信号YSELに関連する全てのリードデータが不良であることを意味することから、ビット線の不良ではなく、カラム選択線YSの不良であることが分かる。つまり、判定信号S2は、カラム選択線YSに不良があるか否かを示す信号として用いられる。尚、判定信号S2が活性化した場合、不良のあるカラム選択線YSがいずれのメモリセルアレイ101〜104に属しているのかこの段階では不明であるが、これを検査することは必ずしも必要ではない。これは、カラム選択線YSに不良のあるチップは廃棄されるからである。
このように、本実施形態によれば、いずれかのビット線BLに不良がある場合には判定信号S1が活性化し、カラム選択線YSに不良がある場合には判定信号S2が活性化する。つまり、ウェハ状態で行われる動作試験において、複数のリードデータを評価することによりカラム選択線YSの不良を検出できることから、このような不良を含むチップをパッケージング前に廃棄することが可能となる。
但し、非常に稀なケースではあるが、ビット線の不良により、例えばメモリセルアレイ101に対応する比較結果C10がハイレベル(不一致を示す)、メモリセルアレイ102に対応する比較結果C21〜C23がハイレベル(不一致を示す)となった場合、トランジスタT10,T21〜T23がオンすることから、判定信号S2がローレベルに活性化してしまう。つまり、ビット線不良が原因であっても、不良のある複数のビット線の組み合わせによっては、カラム選択線YSの不良であると判定される可能性も残っている。このような稀なケースを排除可能な例が、次に説明する第2の実施形態である。
図4は、本発明の好ましい第2の実施形態による半導体装置の主要部を示す回路図である。図1に示した半導体装置100と同一の構成要素には同一の符号を付し、重複する説明は省略する。
図4に示すように、本実施形態による半導体装置200は、4つのメモリセルアレイ101〜104に対してそれぞれ比較回路211〜214が割り当てられている。比較回路211〜214の出力である判定信号E1〜E4は、それぞれ対応するトランジスタT14,T24,T34,T44のゲート電極に供給されている。トランジスタT14,T24,T34,T44のソースはいずれもグランドレベルに接続されており、ドレインはプルアップ抵抗R10に共通接続されている。つまり、トランジスタT14,T24,T34,T44はワイヤードオア回路を構成しており、その出力は判定信号S1又はS2として用いられる。
図5は、比較回路211の回路図である。他の比較回路212〜214についても比較回路211と同じ構成を有している。
図5に示すように、比較回路211は4つの排他的論理和ゲートXOR0〜XOR3と、その出力である比較結果C10〜C13を受ける論理和ゲート220及び論理積ゲート230と、論理和ゲート220及び論理積ゲート230の出力を選択するセレクタ240によって構成されている。セレクタ240による選択は、選択信号SELによって行われる。
本実施形態においては、いずれかのビット線に不良があるか否かを判定する判定回路が論理和ゲート220によって構成され、カラム選択線YSに不良があるか否かを判定する判定回路が論理積ゲート230によって構成される。つまり、ビット線に不良がある場合には、比較結果C10〜C13の少なくとも一つがハイレベルに活性化するため、論理和ゲート220の出力はハイレベルに活性化する。このため、選択信号SELによって論理和ゲート220側の入力ノード0を選択すれば、判定信号E1によってトランジスタT14がオンするため、判定信号S1はローレベルに活性化する。一方、カラム選択線YSに不良がある場合には、比較結果C10〜C13の全てがハイレベルに活性化し得るため、論理積ゲート230の出力はハイレベルに活性化し得る。この場合に選択信号SELによって論理積ゲート230側の入力ノード1を選択すれば、判定信号E1によってトランジスタT14がオンするため判定信号S2はローレベルに活性化する。
このように、本実施形態においては、メモリセルアレイ101〜104ごとにビット線不良であるかカラム選択線不良であるかの判定がされることから、ビット線不良を誤ってカラム選択線不良であると判定する可能性が低くなる。
但し、カラム選択線YSに不良がある場合、例えばカラム選択線YSが断線している場合には、カラムスイッチYSW0〜YSW3のゲート電極がフローティング状態となることから、この場合にはカラムスイッチYSW0〜YSW3の導通状態は不定となる。したがって、当該メモリセルアレイにおいて必ずしも全ての比較結果C10〜C13が同時にハイレベル(不一致)となるとは限らない。このため、比較結果C10〜C13の全てが同時にハイレベルとなることを条件とすると、カラム選択線YSの不良を見逃すおそれがある。このような稀なケースを排除可能な例が、次に説明する第3の実施形態である。
図6は、本発明の好ましい第3の実施形態による半導体装置の主要部を示す回路図である。図1及び図4に示した半導体装置100,200と同一の構成要素には同一の符号を付し、重複する説明は省略する。
図6に示すように、本実施形態による半導体装置300は、4つのメモリセルアレイ101〜104に対してそれぞれ比較回路311〜314が割り当てられている。比較回路311〜314は、図1に示した比較回路111〜114と同様、比較結果C10〜C13,C20〜C23,C30〜C33,C40〜C43をそれぞれ出力するとともに、これに加えて判定信号F1〜F4をそれぞれ出力する。比較結果C10〜C13,C20〜C23,C30〜C33,C40〜C43は、それぞれ対応するトランジスタT10〜T13,T20〜T23,T30〜T33,T40〜T43のゲート電極に供給されており、判定信号F1〜F4は、それぞれ対応するトランジスタT14,T24,T34,T44のゲート電極に供給されている。トランジスタT10〜T13,T20〜T23,T30〜T33,T40〜T43のソースはいずれもグランドレベルに接続されており、ドレインはプルアップ抵抗R21に共通接続されている。つまり、トランジスタT10〜T13,T20〜T23,T30〜T33,T40〜T43はワイヤードオア回路を構成しており、その出力は判定信号S1として用いられる。また、トランジスタT14,T24,T34,T44のソースもグランドレベルに接続されており、ドレインはプルアップ抵抗R22に共通接続されている。つまり、トランジスタT14,T24,T34,T44はワイヤードオア回路を構成しており、その出力は判定信号S2として用いられる。
図7は、比較回路311の回路図である。他の比較回路312〜314についても比較回路311と同じ構成を有している。
図7に示すように、比較回路311は4つの排他的論理和ゲートXOR0〜XOR3と、その出力である比較結果C10〜C13によってセットされるSRラッチ回路L0〜L3と、SRラッチ回路L0〜L3の出力を受ける論理積ゲート330によって構成されている。論理積ゲート330の出力は判定信号F1として用いられる。SRラッチ回路L0〜L3は、カラム選択信号YSELを切り替える度に活性化されるリセット信号RSTによってリセットされる。
かかる構成により、比較結果C10〜C13の全てが同時にハイレベルにならなくても、リセット信号RSTが活性化された後、次にリセット信号RSTが活性化される前に、比較結果C10〜C13の全てが最低1回でもハイレベルになれば、判定信号F1はハイレベルに活性化する。これにより、カラム選択線YSが断線している場合のように、カラムスイッチYSW0〜YSW3の導通状態が不定となるケースであっても、これを検出することが可能となる。
つまり、図8に示すように、ビット線BL0〜BL3と交差するワード線WL0〜WL3を次々に選択することによって動作試験を行うケースを想定すると、例えば図9(a)に示す結果が得られた場合、ワード線WL2を選択した段階でSRラッチ回路L0〜L3が全てセット状態となる。これにより判定信号F1がハイレベルとなるため、判定信号S2がローレベルに活性化する。図9(a)に示す例では、ワード線WL0〜WL3を次々に選択しても、比較結果C10〜C13の全てが同時にハイレベルとなることはないが、このような不良パターンはカラムスイッチYSW0〜YSW3が不定状態である場合にしばしば現れるパターンであることから、カラム選択線YSの不良であると判断することができる。このように、本実施形態では、比較結果C10〜C13が同時にハイレベルとはならないようなケースであっても、カラム選択線YSの不良を検出することが可能となる。
もちろん、図9(b)に示す例のように、ワード線WL0を選択した場合に比較結果C10〜C13が全てハイレベルとなった場合においても、SRラッチ回路L0〜L3が全てセット状態となることから、判定信号S2はローレベルに活性化する。
これに対し、図9(c),(d)に示す例のように、ワード線WL0〜WL3を次々に選択してもハイレベルとならない比較結果が存在するケースにおいては、判定信号F1はローレベルを維持する。図9(c),(d)に示す例のように、不一致が数多く検出された場合であっても、いずれかのデータ配線DL10〜DL13からのリードデータに不一致が検出されない場合、カラム選択線YSの不良ではなく、ビット線の不良であると判断できる。本実施形態では、このようなビット線の不良を過ってカラム選択線YSの不良であると判断することはない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
100,200,300 半導体装置
101〜104 メモリセルアレイ
111〜114,211〜214,311〜314 比較回路
120,130 判定回路
140 レジスタ
220 論理和ゲート
230 論理積ゲート
240 セレクタ
330 論理積ゲート
DL,DL10〜DL13 データ配線
L0〜L3 ラッチ回路
XOR0〜XOR3 排他的論理和ゲート
YS カラム選択線
YSW0〜YSW3 カラムスイッチ
101〜104 メモリセルアレイ
111〜114,211〜214,311〜314 比較回路
120,130 判定回路
140 レジスタ
220 論理和ゲート
230 論理積ゲート
240 セレクタ
330 論理積ゲート
DL,DL10〜DL13 データ配線
L0〜L3 ラッチ回路
XOR0〜XOR3 排他的論理和ゲート
YS カラム選択線
YSW0〜YSW3 カラムスイッチ
Claims (9)
- 複数のデータ配線を介して同時に読み出される複数のリードデータと期待値とを比較することにより、前記複数のリードデータに対応する複数の比較結果をそれぞれ生成する比較回路と、
前記複数の比較結果の少なくとも1つが不一致を示したことに応答して第1の判定信号を活性化させる第1の判定回路と、
前記複数の比較結果の全てが不一致を示したことに応答して第2の判定信号を活性化させる第2の判定回路と、を備えることを特徴とする半導体装置。 - 前記第2の判定回路は、前記複数の比較結果の全てが同時に不一致を示したことに応答して第2の判定信号を活性化させることを特徴とする請求項1に記載の半導体装置。
- 前記第2の判定回路は、前記比較回路による比較動作を前記複数のデータ配線に対して複数回行った場合に、各データ配線に対応する比較結果が少なくとも1回不一致を示したことに応答して、第2の判定信号を活性化させることを特徴とする請求項1に記載の半導体装置。
- 前記複数のリードデータをそれぞれ対応する前記複数のデータ配線供給する複数のスイッチ回路をさらに備え、
前記複数のスイッチ回路は、同じ制御信号によって制御されることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。 - 少なくとも1本のワード線と、
前記ワード線によって選択される複数のメモリセルと、
前記複数のメモリセルにそれぞれ接続された複数のビット線と、
複数のデータ配線と、
前記複数のビット線と前記複数のデータ配線とをそれぞれ接続する複数のカラムスイッチと、
前記複数のカラムスイッチにカラム選択信号を共通に供給するカラム選択線と、
前記ワード線及び前記カラム選択信号を活性化させることによって前記複数のメモリセルから読み出された複数のリードデータを評価することにより、前記カラム選択線の不良を判定する判定回路と、を備えることを特徴とする半導体装置。 - 前記複数のリードデータと複数の期待値とをそれぞれ比較することにより、前記複数のリードデータに対応する複数の比較結果をそれぞれ生成する比較回路をさらに備え、
前記判定回路は、前記複数の比較結果に基づいて前記カラム選択線の不良を判定することを特徴とする請求項5に記載の半導体装置。 - 前記判定回路は、前記複数の比較結果が全て不一致を示したことに応答して、前記カラム選択線を不良と判定することを特徴とする請求項6に記載の半導体装置。
- 前記判定回路は、前記ワード線の一つを活性化させることによって前記複数のメモリセルから同時に読み出された複数のリードデータに対応する前記複数の比較結果が全て不一致を示したことに応答して、前記カラム選択線を不良と判定することを特徴とする請求項7に記載の半導体装置。
- 前記ワード線を複数備え、
前記判定回路は、前記複数のワード線を順次活性化させることによって前記複数のデータ配線に対応する比較結果を順次判定し、各データ配線に対応する比較結果が少なくとも1回不一致を示したことに応答して、前記カラム選択線を不良と判定することを特徴とする請求項7に記載の半導体装置。
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