JP3844917B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、不良救済のための冗長回路方式を採用した半導体記憶装置に関する。
【0002】
【従来の技術】
DRAM等の半導体メモリにおいて、メモリセルアレイの不良ロウや不良カラムを冗長ロウや冗長カラムに置換することにより救済することは一般に行われている。この目的のためにチップ内には、冗長ロウや冗長カラムを含むセルアレイと共に、アドレス比較回路が設けられる。アドレス比較回路は、ウェハ状態で行うテスト(ダイソートテスト)結果に基づいて、不良アドレスがプログラムされる。アドレス比較回路は、入力されたアドレスとプログラムされた不良アドレスとが一致した場合に置換信号を出力して、不良ロウ或いは不良カラムに代わって冗長ロウ或いは冗長カラムを選択する機能を持つ。
【0003】
アドレス比較回路の不良アドレス記憶回路には通常、レーザによるプログラミングが行われるフューズ回路が用いられる。アドレス比較回路のプログラミング後、良品メモリチップはウェハから切り出されてパッケージにアセンブリされる。その後、ストレス試験を経て、最終的にメモリが正常動作するか否かのメモリテストが行われ、このメモリテストに合格した良品のみが出荷され、残りは廃棄される。
【0004】
【発明が解決しようとする課題】
アセンブリ後のテストでの不良に対しては、レーザで溶断するヒューズ素子を利用する場合、従来救済手段はなかった。従って、メモリの歩留まり向上のためには、ウェハプロセスを精度よく行い、ダイソート試験の収率を高めること、出荷試験により破棄されるチップを少なくすることが重要であった。しかし、出荷試験後に破棄されるチップを少なくするためには、アセンブリ後新たに発生した不良に対する救済手段を持たせることが望まれる。
【0005】
この発明は、上記事情を考慮してなされたもので、アセンブリ後の不良救済をも可能とした半導体記憶装置を提供することを目的としている。
【0006】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリセルアレイと、このメモリセルアレイの不良メモリセルを救済するための複数の冗長セルアレイと、アドレスをデコードして前記メモリセルアレイのメモリセルを選択するデコード回路と、検出された不良アドレスに対して前記複数の冗長セルアレイの一つを選択する置換信号を出力するための、プログラミングが可能な第1のアドレス比較回路と、検出された不良アドレスに対して前記複数の冗長セルアレイの他の一つを選択する置換信号を出力するための、プログラミングが可能な第2のアドレス比較回路とを備え、前記メモリセルアレイは、複数のセルアレイブロックに分割され、前記複数の冗長セルアレイは、各セルアレイプロック内をそれぞれ救済するように各セルアレイブロック毎に配置された複数セットの冗長セルアレイからなり、且つ前記第1のアドレス比較回路は、前記複数のセルアレイブロックで共有されて各セルアレイブロックの複数の冗長セルアレイに対して特定の番地のものから順に対応付けられ、前記第2のアドレス比較回路は、前記複数のセルアレイブロックで共有されて各セルアレイブロックの複数の冗長セルアレイに対して前記第1のアドレス比較回路とは逆の順に対応付けられることを特徴とする。
この発明において、具体的に例えば、第1のアドレス比較回路は、レーザによりプログラミングされるフューズ回路を用いて構成され、第2のアドレス比較回路は、電気的にプログラミングされるフューズ回路を用いて構成される。
【0007】
この発明によると、ウェハ状態でプログラミングを行う第1のアドレス比較回路に加えて、アセンブリ後にプログラミング可能な第2のアドレス比較回路を備えることより、アセンブリ後のテストで発生する不良をも救済することができ、メモリの救済効率を高いものとすることができる。
【0009】
またこの発明において、好ましくは、複数の冗長セルアレイの欠陥を検出するテスト回路を有するものとする。このテスト回路は例えば、第1のアドレス比較回路に対応づけられていない冗長セルアレイを選択してその欠陥を検出する機能を有するものとする。この様なテスト回路を設ければ、第2のアドレス比較回路のプログラミング時に欠陥冗長セルアレイを避けることができる。この発明の他の局面は、メモリセルアレイと、前記メモリセルアレイの不良メモリセルを救済するための複数の冗長素子と、入力アドレスをデコードして前記メモリセルアレイのメモリセルを選択するデコード回路と、検出された不良アドレスに対して前記複数の冗長素子の一つを選択する置換信号を出力するための、レーザによりプログラミングが可能な第1のアドレス比較回路と、検出された不良アドレスに対して前記複数の冗長素子の他の一つを選択する置換信号を出力するための、電気的にプログラミングが可能な第2のアドレス比較回路とを備え、前記メモリセルアレイは、複数のセルアレイブロックに分けられており、冗長素子の複数のセットを含み、各セルアレイブロックに設けられた複数の冗長セルアレイを備え、前記第1及び第2のアドレス比較回路は、前記複数のセルアレイブロックのそれぞれの前記複数の冗長素子にフレキシブルに対応可能とされ、前記第1のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対応付けて前記複数のセルアレイブロックで共有されており、前記第2のアドレス比較回路は、前記第1のアドレス比較回路による置換と重ならないように、各セルアレイブロックの複数の冗長素子に対応付けて前記複数のセルアレイブロックで共有され、前記第1のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対して特定のアドレスのものから順に対応付けられ、前記第2のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対して、前記第1のアドレス比較回路とは逆の順から対応付けられることを特徴とする。また、更に他の局面は、複数のセルアレイブロックに分けられているメモリセルアレイと、複数の冗長素子からそれぞれ構成される第1及び第2の群と、を備え、前記複数のセルアレイブロックのうち対応するセルアレイブロックにある不良メモリセルを救済するために、前記第1及び第2の群は、それぞれセルアレイブロック毎に設けられており、入力アドレスをデコードして前記メモリセルアレイのメモリセルを選択するデコード回路と、検出された不良アドレスに対して前記複数の冗長素子の一つを選択する置換信号を出力するための、プログラミングが可能な第1のアドレス比較回路と、検出された不良アドレスに対して前記複数の冗長素子の他の一つを選択する置換信号を出力するための、電気的にプログラミングが可能な第2のアドレス比較回路と、を備え、前記第1のアドレス比較回路は、各セルアレイブロックの前記第1の群とフレキシブルに対応できるように、前記複数のセルアレイブロックで共有されており、前記第2のアドレス比較回路は、各セルアレイブロックの前記第2の群とフレキシブルに対応できるように、前記複数のセルアレイブロックで共有され、前記メモリセルアレイは、複数のセルアレイブロックに分けられており、冗長素子の複数のセットを含み、各セルアレイブロックに設けられた複数の冗長セルアレイを備え、前記第1及び第2のアドレス比較回路は、前記複数のセルアレイブロックのそれぞれの前記複数の冗長素子にフレキシブルに対応可能とされ、前記第1のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対応付けて前記複数のセルアレイブロックで共有されており、前記第2のアドレス比較回路は、前記第1のアドレス比較回路による置換と重ならないように、各セルアレイブロックの複数の冗長素子に対応付けて前記複数のセルアレイブロックで共有され、前記第1のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対して特定のアドレスのものから順に対応付けられ、前記第2のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対して、前記第1のアドレス比較回路とは逆の順から対応付けられることを特徴とする。また更に他の局面は、メモリセルアレイと、前記メモリセルアレイの不良メモリセルを救済するための複数の冗長素子と、入力アドレスをデコードして前記メモリセルアレイのメモリセルを選択するデコード回路と、検出された第1の不良アドレスを記憶するために、プログラミングのレーザによりプログラムが可能なフューズの第1のセットを有する第1のアドレス比較回路と、検出された第2の不良アドレスを記憶するために、電気的にプログ ラミングが可能なフューズの第2のセットを有する第2のアドレス比較回路と、を備え、前記第1のアドレス比較回路は、前記第1の不良アドレスに対して前記複数の冗長素子の一つを選択する置換信号を出力し、前記第2のアドレス比較回路は、前記第2の不良アドレスに対して前記複数の冗長素子の他の一つを選択する置換信号を出力し、前記メモリセルアレイは、複数のセルアレイブロックに分けられており、冗長素子の複数のセットを含み、各セルアレイブロックに設けられた複数の冗長セルアレイを備え、前記第1及び第2のアドレス比較回路は、前記複数のセルアレイブロックのそれぞれの前記複数の冗長素子にフレキシブルに対応可能とされ、前記第1のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対応付けて前記複数のセルアレイブロックで共有されており、前記第2のアドレス比較回路は、前記第1のアドレス比較回路による置換と重ならないように、各セルアレイブロックの複数の冗長素子に対応付けて前記複数のセルアレイブロックで共有され、前記第1のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対して特定のアドレスのものから順に対応付けられ、前記第2のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対して、前記第1のアドレス比較回路とは逆の順から対応付けられることを特徴とする。
【0010】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図1は、この発明の実施の形態によるDRAMの構成を示す。メモリセルアレイ1は、図2に示すように、複数本ずつの互いに交差するビット線BL,bBLとワード線WLの各交差部にダイナミック型メモリセルMCを配置して構成される。ビット線BL,bBLの端部にはビット線センスアンプSAが設けられている。ビット線BL,bBLは、カラム選択線CSLにより駆動されるカラムゲートにより選択されてデータ線DQ,bDQに接続される。
【0011】
メモリセルアレイ1の不良救済のための冗長回路として、冗長ロウセルアレイ2と冗長カラムセルアレイ3が設けられている。冗長ロウセルアレイ2は、複数本の不良ワード線を置換するための複数本のスペアワード線により構成される。冗長カラムセルアレイ3は、複数本のビット線(具体的には、カラム選択線)を置換するための複数本のスペアカラム選択線により構成される。より具体的に、冗長ロウセルアレイ2は、1本のワード線又は複数本のワード線の束を置換の単位(1セット)として、複数セット設けられる。同様に、冗長カラムセルアレイ3についても、1本のカラム選択線又は複数本のカラム選択線の束を置換の単位(1セット)として、複数セット設けられる。
【0012】
アドレスバッファ8により取り込まれるロウアドレス、カラムアドレスはそれぞれ、ロウデコーダ5、カラムデコーダ4によりデコードされる。ロウデコーダ5のデコード出力によりメモリセルアレイ1のワード線WLが選択駆動され、カラムデコーダ4のデコード出力によりメモリセルアレイ1のビット線BL,bBLの選択がなされる。これらのロウデコーダ5及びカラムデコーダ4と並んで、それぞれ冗長ロウセルアレイ2及び冗長カラムセルアレイ3を選択するための冗長ロウデコーダ7及び冗長カラムデコーダ6が設けられている。
【0013】
冗長ロウセルアレイ2により不良ロウを置き換えるために不良ロウアドレスを記憶し、不良ロウアドレスが入力されたときにそれとの一致検出を行って置換信号を出力するためのロウアドレス比較回路として、第1のロウアドレス比較回路10aと第2のロウアドレス比較回路10bを有する。同様に、冗長カラムセルアレイ3により不良カラムを置き換えるために不良カラムアドレスを記憶し、不良カラムアドレスが入力されたときにそれとの一致検出を行って置換信号を出力するためのカラムアドレス比較回路として、第1のカラムアドレス比較回路11aと第2のカラムアドレス比較回路11bを有する。
【0014】
第1のロウアドレス比較回路10a及び第1のカラムアドレス比較回路11aは、ウェハ状態でのテスト結果により検出された不良アドレスをウェハ状態でプログラミングするためのものであり、レーザにより溶断されるフューズを用いたフューズ回路である。第2のロウアドレス比較回路10b及び第2のカラムアドレス比較回路11bは、チップをアセンブリした後のテスト結果により検出された不良アドレスをアセンブリ後にプログラミングするためのものであり、電気的に高電圧を印加することにより、切断又は接続されるフューズを用いたフューズ回路を用いて構成される。
【0015】
第2のロウアドレス比較回路10b及び第2のカラムアドレス比較回路11bは上述のように、アセンブリ後、即ちDRAMチップをパッケージに収納した後に電気的にプログラミング可能とするものである。そのために図1に示すように、これらの第2のロウアドレス比較回路10b及び第2のカラムアドレス比較回路11bに不良アドレスを書き込むためのプログラム回路12が用意されている。このプログラム回路12は例えば、アセンブリ後の出荷テストに用いられるテスト回路13のテスト結果に基づいて、第2のロウアドレス比較回路10b及び第2のカラムアドレス比較回路11bの電気的プログラミングを行う。
【0016】
図3は、この実施の形態のDRAMのウェハプロセスから出荷までの処理の流れを示している。ウェハプロセス(S1)が終了すると、ウェハ状態でダイソート試験が行われる(S2)。このダイソート試験で検出された不良に対して、従来と同様に、レーザによる冗長回路プログラム、即ち図1における第1のアドレス比較回路10a,11aのプログラムが行われる(S3)。その後、DRAMチップは分割されて各チップ毎にアセンブリされ(S4)、バーンイン処理が行われる(S5)。そして出荷試験が行われ(S6)、合格であれば出荷される。出荷試験で不合格となった場合は、新たに検出された不良アドレスについて、電気的な冗長回路プログラム、即ち図1における第2のアドレス比較回路10b,11bのプログラムが行われる(S7)。プログラム終了後、再度出荷試験(或いは破線で示すようにバーンイン試験)に戻され、最終的に良品となったものが出荷される。
【0017】
従来より、アセンブリ後の出荷試験で新たに不良となるDRAMチップの多くは、不良ビット数は少ない。従って、電気的プログラミングを行う第2のアドレス比較回路10b,11bは、少ないビット数でも有効であり、従来破棄されていたチップを救済することが可能になる。
【0018】
ここまでの説明は、2種のアドレス比較回路による不良救済の基本的な構成と作用であるが、次に具体的なアドレス比較回路と冗長回路の対応関係について説明する。実際のDRAMでは、メモリセルアレイは複数のセルアレイブロックに分けられ、各セルアレイブロック内の不良を救済するように、各セルアレイブロック毎にそれぞれ冗長セルアレイが設けられる。これに対応して、アドレス比較回路も複数個設けられる。
【0019】
この場合、アドレス比較回路と冗長セルアレイの対応関係には、2種類ある。但し、以下の説明は全てロウ側のみに着目して行うが、カラム側についても同様である。その一つは、図4に示すように、Nセットのアドレス比較回路と、Nセットの冗長ロウセルアレイ(通常、それぞれが複数本のスペアワード線の束からなる)とを1:1に対応させる方法である。もう一つは、図5に示すように、Mセットのアドレス比較回路をNセットの冗長ロウセルアレイに対してフレキシブルに対応させる方法である。
【0020】
通常チップ内の欠陥は、個々のチップで見れば偏在していることが多く、従って冗長セルアレイが全て使用されることはない。図4の方式を用いた場合、平均して使用される冗長セルアレイが半分であれば、使用されるアドレス比較回路の数も半分になる。この様に実際に使用されないアドレス比較回路があることは、チップの面積縮小の妨げとなる。
これに対して、図5に示すように、アドレス比較回路を冗長セルアレイに対してフレキシブルに対応させる方式では、アドレス比較回路の数Mは、実際に使用される冗長セルアレイの数だけあればよく、M<Nとすることができる。実際に必要な冗長セルアレイの数は、使用するプロセス技術に依存する欠陥分布や欠陥モードの推定により事前に決定することができ、これにより図5の方式の場合のアドレス比較回路の数Mを決定することができる。従って、図5の方式を採用することにより、チップ面積の縮小が可能になる。
【0021】
図5の方式は、通常のレーザによるプログラミングを行うアドレス比較回路のみの場合は、一般に用いられている。しかしこの発明では、上述のように2種のアドレス比較回路を用いるから、これらを冗長セルアレイに対してフレキシブルに対応させるのは、単純ではない。冗長セルアレイと2種のアドレス比較回路の対応関係が何らかの条件で特定されないと、2種のアドレス比較回路による置換が同じ冗長セルアレイにより行われるという事態、具体的には異なるアドレスにより同じ冗長セルが選択されるという事態が生じる可能性があるためである。
【0022】
図6は、2種のアドレス比較回路により同じ冗長セルアレイの置換が行われることがないようにした一つの実施の形態である。メモリセルアレイ1は、複数のセルアレイブロックMR0〜MRnに分割され、それぞれに冗長ロウセルアレイ2が設けられる。この実施の形態の場合、各セルアレイブロック毎に冗長ロウセルアレイ2は、A,Bの2群に分けられており、それぞれ複数本ずつのスペアワード線SWLを含む。
【0023】
レーザによりプログラミングを行うアドレス比較回路10aは、各セルアレイブロックのA群の冗長セルアレイを選択する冗長ロウデコーダSRDaに対してフレキシブルに対応できるようにしている。同様に、アセンブリ後に電気的にプログラミングを行うアドレス比較回路10bは、各セルアレイブロックのB群の冗長セルアレイを選択する冗長ロウデコーダSRDbに対してフレキシブルに対応できるようにしている。
【0024】
この実施の形態によると、冗長セルアレイ2は、ダイソート時に使用するA群とアセンブリ後に使用するB群として異なる番地をもって分けられているので、同一スペアワード線が二つのアドレス比較回路10a,10bにより選択されることはない。なお具体的に、二つのアドレス比較回路10a,10bをそれぞれA,B群の冗長セルアレイのみに対応させるには、不良アドレスをプログラムするソフトウェア上で、或いは回路的に制約を加えればよい。
【0025】
上述した図6の実施の形態では、A,B群に属するスペアワード線は一定であり、ダイソート時に使用できるスペアワード線は、これにより制限される。従って、ダイソート時にA群のスペアワード線数を超える不良があった場合には、救済不可能となる。従って、実際の適用に際しては、冗長回路にA,B群という区別がなく、ダイソート時には、全てのスペアワード線を使用可能とし、アセンブリ後のプログラミングでは残りのスペアワード線を使用するという使い方ができることが好ましい。
【0026】
図7は、その様な使用法を可能とする実施の形態を示している。即ち先の図6の実施の形態と異なりこの実施の形態では、二つのアドレス比較回路10a,10bを、各セルアレイブロックの全ての冗長ロウデコーダSRDに対してフレキシブルに対応可能としている。言い換えれば、冗長ロウデコーダSRDは、二つのアドレス比較回路10a,10bとの対応関係が特定されていない。
従って、アドレス比較回路10a,10bは、共に複数のセルアレイブロックで共有されるが、実際の使用に際しては、アドレス比較回路10aは、各セルアレイブロックの複数の冗長セルアレイ2に対して特定の番地のものから順に対応付けられる。またアドレス比較回路10bは、各セルアレイブロックの複数の冗長セルアレイ2に対してアドレス比較回路10aとは逆の順に対応付けられるようにする。
【0027】
より具体的な例を説明すれば、ダイソート時のアドレス比較回路10aは、各セルアレイブロックの複数の冗長ロウセルアレイを番地の小さい順に使用する。スペアワード線に欠陥がある場合には、その番地を飛ばして次にスペアワード線を用いる。そして、アセンブリ後のアドレス比較回路10bは、逆に各セルアレイブロックの複数の冗長ロウセルアレイを番地の大きい順に使用する。
【0028】
この様な手法を用いれば、ダイソート時に検出される不良が多い場合には、各セルアレイブロックに付属する冗長ロウセルアレイを全て使うことも可能になる。出荷試験時の救済では、どのスペアワード線が未使用であるかを調べることなく、番地の大きい方から使用する。従って、出荷試験時に、既にダイソート時に使用されたスペアワード線を重ねて使用する可能性はあるが、その確率は小さい。何故なら、欠陥は個々のチップ毎に偏在しており、ダイソート時に全ての冗長セルアレイを使い切ることは殆どなく、また出荷試験での不良ビット数は少ないからである。
なお、小さい確率ながら、上記のような重複使用が発生した場合には、最終的に出荷試験でスクリーニングすればよい。
【0029】
ところで、スペアワード線に欠陥がある場合には、その欠陥のスペアワード線により不良ワード線を置換しても良品とはならない。従って不良救済効率を高めるためには、スペアワード線の欠陥をテストできるようにすることが好ましい。
図8は、その様なスペアワード線の欠陥をテストすることを可能としたDRAMのテスト回路の構成である。各種制御信号の組み合わせにより、様々なテストを行うことが可能となっている。内部ロウアドレス信号xa0,/xa0,…,xd0,/xd0は、ワード線WLを選択するロウデコーダ5のデコードゲートG1に接続され、このデコードゲートG1にはワード線活性化信号NTactが入力される。スペアワード線SWLを選択するデコードゲートG2には、スペアワード線用アドレス信号xaR,/xaR,xbR,/xbRと、ゲートG3の出力が入力される。
【0030】
スペアワード線用アドレス信号は、スペアワード線アドレス選択回路20により、スペアワード線用アドレス切り換え信号SRtestに応じて、通常のロウアドレスxa,/xa,xb,/xb、或いはロウアドレスがアドレス比較回路に予めプログラムされた不良アドレスに一致した場合にスペアワード線アドレス発生回路21で発生されるアドレス信号xap,/xap,xbp,/xbpのどちらかが選択的に供給される。ゲートG3には、スペアワード線活性化信号/SRactと、スペアロウデコーダ制御回路22の出力信号SWLoffが入力される。スペアロウデコーダ制御回路22は、ロウアドレスと、アドレス比較回路10a或いは10bに予めプログラムされた不良アドレスが一致しているかどうか、及び二種のテスト信号/MRtest1,/MRtest2に応じて出力信号SWLoffを出す。
【0031】
図9は、スペアロウデコーダ制御回路22の具体的な回路構成である。この回路は、テスト信号/MRtest1,/MRtest2が共に“H”の場合、NANDゲート30の出力が“L”、従って、CMOSトランスファゲート36がオンとなり、ヒット信号RDhit1,RDhit1のいずれかが“H”のときに、出力信号SWLoff=“L”を出す。テスト信号/MRtest1,/MRtest2のどちらかが“L”のときは、トランスファゲート37がオンとなる。
【0032】
図10は、各種動作モードに対応した制御信号の組み合わせを示している。ユーザーが普通にメモりアクセスする通常動作の場合は、SRtestを除いて他の制御信号は“L”である。従ってスペアワード線は、ロウアドレスがアドレス比較回路10a,10bに予めプログラムされた不良アドレスに一致した場合(即ち、ヒット信号RDhit1,RDhit1のいずれかが“H”)のみ活性化され、スペアワード線アドレス発生回路21から出力されたアドレスに応じてスペアワード線SWLが立ち上がり、不良ワード線は立ち上がらない。
【0033】
ダイソート時に冗長セルアレイのテストを行う場合は、制御信号NRactを“L”にして、ワード線WLが立たないようにし、/SRactを“L”、SRtestを“H”として、ロウデコーダに供給される下位アドレスに応じてスペアワード線SWLを立てるようにする。この方法により、冗長ロウセルアレイ部分に含まれる不良スペアワード線を知ることができる。そしてこれにより、レーザによりアドレス比較回路10aをプログラムする際に、不良スペアワード線を使用しないようにすることができる。
【0034】
アセンブリ後の試験で不良が出た場合、アドレス比較回路10bを用いて不良救済を行うが、このときスペアワード線の使用状態を調べることなく番地の大きい方から順に使用することは、先に説明した。この場合、アドレス比較回路10a,10bで同じスペアワード線を重複使用する確率は小さいものの、救済前に重複使用となるか否かを簡単にチェックできれば好ましい。更には、未使用のスペアワード線のみテストできれば、不良スペアワード線を避けて不良ワード線救済を行うことができる。
【0035】
この様なテストを行う場合は、NRact,/MStest1を“L”、他の制御信号を“H”にする。ここで、/MStest1は、ロウアドレスと、アドレス比較回路10aにプログラムされた不良アドレスが一致した場合はスペアワード線を立てないようにする信号である。SRtestが“H”であるので、入力アドレスと不良アドレスの一致不一致に拘わらず、デコードゲートG2には常にロウアドレスが供給される。またこの場合、/SRactが“H”であるから、SWLoffが“H”であれば、スペアワード線SWLは立たない。複数あるアドレス比較回路10aの中で、入力アドレスとプログラムされた不良アドレスとが一致すれば、ヒット信号RDhit1は“H”となり、/MStest1が“L”の場合はスペアロウデコーダ制御回路22は、出力信号SWoff=“H”を出すから、スペアワード線SWLは立たなくなる。アドレス比較回路にプログラムされていなくても、欠陥セルを含むスペアワード線を不良する。従って、アドレス比較回路10bに不良アドレスをプログラムする際には、既に使用されているスペアワード線と、使用されていないが欠陥を含むスペアワード線とを避けることができる。
【0036】
実際の適用においては、先に述べたように、試験コストとの関係でスペアワード線の使用状態を調べることなく、置換後のテストのみを行う場合もある。図8の回路構成は、スペアワード線の重複使用をチェックする試験を行うことができる。その場合は、通常動作時から/MRtest1を“L”にして、アドレス比較回路10aでプログラムしたスペアワード線を立てない試験1と、通常動作時から/MRtest2を“L”にして、アドレス比較回路10bでプログラムしたスペアワード線を立てない試験2とを別々に行う。これらの試験では、救済前の不良ワード線のアドレスに不良が生じるので、試験1の不良アドレスと試験2の不良アドレスの比較を行い、一致するものがあれば同一スペアワード線を使用しているものと判断することができる。これにより、スペアワード線を重複使用しているものをスクリーニングすることが可能になる。
【0037】
【発明の効果】
以上述べたようにこの発明によれば、ウェハ状態でプログラミングを行う第1のアドレス比較回路に加えて、アセンブリ後にプログラミング可能な第2のアドレス比較回路を備えることより、アセンブリ後のテストで発生する不良をも救済することができ、メモリの救済効率を高いものとすることができる。
【図面の簡単な説明】
【図1】この発明の実施の形態によるDRAMの構成を示す図である。
【図2】同実施の形態によるDRAMのメモリセルアレイの構成を示す図である。
【図3】同実施の形態のDRAMの製造プロセスを示す図である。
【図4】同実施の形態のアドレス比較回路と冗長セルアレイの対応関係の一例を示す図である。
【図5】同実施の形態のアドレス比較回路と冗長セルアレイの対応関係の他の例を示す図である。
【図6】図5の対応関係を適用した具体的な実施の形態を示す図である。
【図7】図5の対応関係を適用した具体的な他の実施の形態を示す図である。
【図8】冗長セルアレイのテスト回路の構成を示す図である。
【図9】図8のスペアロウデコーダ制御回路の構成を示す図である。
【図10】各種動作時の制御信号の組み合わせを示す図である。
【符号の説明】
1…メモリセルアレイ、2…冗長ロウセルアレイ、3…冗長カラムセルアレイ、4…カラムデコーダ、5…ロウデコーダ、6…冗長カラムデコーダ、7…冗長ロウデコーダ、8…アドレスバッファ、9…データバッファ、10a,11a…第1のアドレス比較回路、10b,11b…第2のアドレス比較回路、13…テスト回路、12…プログラム回路、20…スペアワード線アドレス選択回路、21…スペアワード線アドレス発生回路、22…スペアロウデコーダ制御回路。
Claims (15)
- メモリセルアレイと、
このメモリセルアレイの不良メモリセルを救済するための複数の冗長セルアレイと、
アドレスをデコードして前記メモリセルアレイのメモリセルを選択するデコード回路と、
検出された不良アドレスに対して前記複数の冗長セルアレイの一つを選択する置換信号を出力するための、プログラミングが可能な第1のアドレス比較回路と、
検出された不良アドレスに対して前記複数の冗長セルアレイの他の一つを選択する置換信号を出力するための、プログラミングが可能な第2のアドレス比較回路とを備え、
前記メモリセルアレイは、複数のセルアレイブロックに分割され、
前記複数の冗長セルアレイは、各セルアレイプロック内をそれぞれ救済するように各セルアレイブロック毎に配置された複数セットの冗長セルアレイからなり、且つ前記第1のアドレス比較回路は、前記複数のセルアレイブロックで共有されて各セルアレイブロックの複数の冗長セルアレイに対して特定の番地のものから順に対応付けられ、
前記第2のアドレス比較回路は、前記複数のセルアレイブロックで共有されて各セルアレイブロックの複数の冗長セルアレイに対して前記第1のアドレス比較回路とは逆の順に対応付けられることを特徴とする半導体記憶装置。 - 前記第1のアドレス比較回路は、レーザによりプログラミングされるフューズ回路を用いて構成され、
前記第2のアドレス比較回路は、電気的にプログラミングされるフューズ回路を用いて構成されることを特徴とする請求項1記載の半導体記憶装置。 - 前記複数の冗長セルアレイの欠陥を検出するテスト回路を有することを特徴とする請求項1記載の半導体記憶装置。
- 前記テスト回路は、前記第1のアドレス比較回路に対応づけられていない冗長セルアレイを選択してその欠陥を検出する機能を有することを特徴とする請求項3記載の半導体記憶装置。
- メモリセルアレイと、
前記メモリセルアレイの不良メモリセルを救済するための複数の冗長素子と、
入力アドレスをデコードして前記メモリセルアレイのメモリセルを選択するデコード回路と、
検出された不良アドレスに対して前記複数の冗長素子の一つを選択する置換信号を出力するための、レーザによりプログラミングが可能な第1のアドレス比較回路と、
検出された不良アドレスに対して前記複数の冗長素子の他の一つを選択する置換信号を出力するための、電気的にプログラミングが可能な第2のアドレス比較回路とを備え、
前記メモリセルアレイは、複数のセルアレイブロックに分けられており、
冗長素子の複数のセットを含み、各セルアレイブロックに設けられた複数の冗長セルアレイを備え、
前記第1及び第2のアドレス比較回路は、前記複数のセルアレイブロックのそれぞれの前記複数の冗長素子にフレキシブルに対応可能とされ、
前記第1のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対応付けて前記複数のセルアレイブロックで共有されており、
前記第2のアドレス比較回路は、前記第1のアドレス比較回路による置換と重ならないように、各セルアレイブロックの複数の冗長素子に対応付けて前記複数のセルアレイブロックで共有され、
前記第1のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対して特定のアドレスのものから順に対応付けられ、
前記第2のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対して、前記第1のアドレス比較回路とは逆の順から対応付けられることを特徴とする半導体記憶装置。 - 複数のセルアレイブロックに分けられているメモリセルアレイと、
複数の冗長素子からそれぞれ構成される第1及び第2の群と、
を備え、
前記複数のセルアレイブロックのうち対応するセルアレイブロックにある不良メモリセルを救済するために、前記第1及び第2の群は、それぞれセルアレイブロック毎に設けられており、
入力アドレスをデコードして前記メモリセルアレイのメモリセルを選択するデコード回路と、
検出された不良アドレスに対して前記複数の冗長素子の一つを選択する置換信号を出力するための、プログラミングが可能な第1のアドレス比較回路と、
検出された不良アドレスに対して前記複数の冗長素子の他の一つを選択する置換信号を出力するための、電気的にプログラミングが可能な第2のアドレス比較回路と、
を備え、
前記第1のアドレス比較回路は、各セルアレイブロックの前記第1の群とフレキシブルに対応できるように、前記複数のセルアレイブロックで共有されており、
前記第2のアドレス比較回路は、各セルアレイブロックの前記第2の群とフレキシブルに対応できるように、前記複数のセルアレイブロックで共有され、
前記メモリセルアレイは、複数のセルアレイブロックに分けられており、
冗長素子の複数のセットを含み、各セルアレイブロックに設けられた複数の冗長セルアレイを備え、
前記第1及び第2のアドレス比較回路は、前記複数のセルアレイブロックのそれぞれの前記複数の冗長素子にフレキシブルに対応可能とされ、
前記第1のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対応付けて前記複数のセルアレイブロックで共有されており、
前記第2のアドレス比較回路は、前記第1のアドレス比較回路による置換と重ならないように、各セルアレイブロックの複数の冗長素子に対応付けて前記複数のセルアレイブロックで共有され、
前記第1のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対して特定のアドレスのものから順に対応付けられ、
前記第2のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対して、前記第1のアドレス比較回路とは逆の順から対応付けられることを特徴とする半導体記憶装置。 - メモリセルアレイと、
前記メモリセルアレイの不良メモリセルを救済するための複数の冗長素子と、
入力アドレスをデコードして前記メモリセルアレイのメモリセルを選択するデコード回路と、
検出された第1の不良アドレスを記憶するために、プログラミングのレーザによりプログラムが可能なフューズの第1のセットを有する第1のアドレス比較回路と、
検出された第2の不良アドレスを記憶するために、電気的にプログラミングが可能なフューズの第2のセットを有する第2のアドレス比較回路と、
を備え、
前記第1のアドレス比較回路は、前記第1の不良アドレスに対して前記複数の冗長素子の一つを選択する置換信号を出力し、
前記第2のアドレス比較回路は、前記第2の不良アドレスに対して前記複数の冗長素子の他の一つを選択する置換信号を出力し、
前記メモリセルアレイは、複数のセルアレイブロックに分けられており、
冗長素子の複数のセットを含み、各セルアレイブロックに設けられた複数の冗長セルアレイを備え、
前記第1及び第2のアドレス比較回路は、前記複数のセルアレイブロックのそれぞれの前記複数の冗長素子にフレキシブルに対応可能とされ、
前記第1のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対応付けて 前記複数のセルアレイブロックで共有されており、
前記第2のアドレス比較回路は、前記第1のアドレス比較回路による置換と重ならないように、各セルアレイブロックの複数の冗長素子に対応付けて前記複数のセルアレイブロックで共有され、
前記第1のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対して特定のアドレスのものから順に対応付けられ、
前記第2のアドレス比較回路は、各セルアレイブロックの複数の冗長素子に対して、前記第1のアドレス比較回路とは逆の順から対応付けられることを特徴とする半導体記憶装置。 - 前記特定のアドレスは、論理アドレスであることを特徴とする請求項5〜7のうちいずれか1項記載の半導体記憶装置。
- 前記特定のアドレスは、物理アドレスであることを特徴とする請求項5〜7のうちいずれか1項記載の半導体記憶装置。
- 前記第1の群と前記第2の群と比はソフトウェアにより割り当てられることを特徴とする請求項6記載の半導体記憶装置。
- 前記第1のアドレス比較回路は、レーザによりプログラミングされるフューズ回路を用いて構成され、
前記第2のアドレス比較回路は、電気的にプログラミングされるフューズ回路を用いて構成されることを特徴とする請求項6記載の半導体記憶装置。 - 前記複数の冗長素子の欠陥を検出するテスト回路を備えることを特徴とする請求項5〜7のうちいずれか1項記載の半導体記憶装置。
- 前記テスト回路は、前記第1のアドレス比較回路に対応づけられていない冗長素子を選択してその欠陥を検出する機能を有することを特徴とする請求項12記載の半導体記憶装置。
- 前記テスト回路は、前記第1及び第2のアドレス比較回路の両方に対応づけられている冗長素子を検出する機能を有することを特徴とする請求項12記載の半導体記憶装置。
- 前記第1のアドレス比較回路は、ウェハ状態でプログラミングが可能であり、
前記第2のアドレス比較回路は、アセンブリ後にプログラミングが可能である
ことを特徴とする請求項1、5、6、7のうちいずれか1項記載の半導体記憶装置。
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