KR20170017963A - 텅스텐 막의 성막 방법 - Google Patents

텅스텐 막의 성막 방법 Download PDF

Info

Publication number
KR20170017963A
KR20170017963A KR1020170014437A KR20170014437A KR20170017963A KR 20170017963 A KR20170017963 A KR 20170017963A KR 1020170014437 A KR1020170014437 A KR 1020170014437A KR 20170014437 A KR20170014437 A KR 20170014437A KR 20170017963 A KR20170017963 A KR 20170017963A
Authority
KR
South Korea
Prior art keywords
gas
film
wcl
tungsten
tungsten film
Prior art date
Application number
KR1020170014437A
Other languages
English (en)
Other versions
KR102133625B1 (ko
Inventor
다카노부 호타
야스시 아이바
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20170017963A publication Critical patent/KR20170017963A/ko
Application granted granted Critical
Publication of KR102133625B1 publication Critical patent/KR102133625B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material
    • H01L21/205
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562Selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

공정이 번잡하게 되는 일이 없고, 또한 미세화에 의해서도 베이스에 악영향을 미치는 일이 없으며, 또한 고 스루풋으로 매립 부분의 보이드나 시임을 해소한 텅스텐 막을 성막한다.
챔버 내에 홀을 갖는 웨이퍼를 배치하고, WCl6 가스 및 H2 가스를 동시에 또는 교대로 공급하며, 웨이퍼를 가열하면서 이들 가스를 반응시켜서, 홀 내에 텅스텐의 매립부를 형성하고(스텝 1), 이어서 챔버 내에 WCl6 가스를 공급해서 매립부의 상부를 에칭하여 개구를 형성하며(스텝 2), 이어서 챔버 내에 WCl6 가스 및 환원 가스를 동시에 또는 교대로 공급하고, 웨이퍼를 가열하면서 WCl6 가스 및 환원 가스를 반응시켜서, 개구가 형성된 매립부를 갖는 웨이퍼에 대하여 텅스텐 막을 성막한다(스텝 3).

Description

텅스텐 막의 성막 방법{TUNGSTEN FILM FORMING METHOD}
본 발명은 기판에 형성된 홀에 텅스텐 막을 매립하는 텅스텐 막의 성막 방법에 관한 것이다.
반도체 디바이스의 제조 공정에 있어서는, 피처리체인 반도체 웨이퍼(이하, 간단히 웨이퍼라고 함)에 형성되는 배선간의 오목부(비어홀)나 기판 콘택트용 오목부(콘택트 홀)를 매립하기 위해서 텅스텐 막이 이용되고 있다.
텅스텐 막의 성막 방법으로서는 과거에는 물리적 증착(PVD)법이 이용되고 있었지만, 텅스텐 W는 고융점 금속이라는 점 및 PVD에서는 최근의 디바이스의 미세화에 의한 고 커버리지에 대응하기 어렵다는 점 등의 이유로, PVD법 대신에, 고 커버리지에 대응하는 것이 가능하고 또한 디바이스의 미세화에 충분히 대응 가능한 화학적 증착(CVD)법이 주류로 되어 있다. CVD법에 의한 텅스텐 막의 성막 방법으로서는 종래, 원료 가스로서 6불화 텅스텐(WF6) 및 환원 가스로서 H2 가스를 이용해서, 웨이퍼 상에서 WF6+3H2→W+6HF로 반응시키는 방법이 알려져 있고, 이것에 의해 미세한 홀이여도 거의 100%의 스텝 커버리지로 성막할 수 있다.
그러나, 최근의 홀의 고 어스펙트비화에 수반해서, 보잉(bowing)에 의해 홀의 중앙부가 부풀어 오르는 경우가 있고, 이 경우에는 스텝 커버리지가 100%이더라도, 매립된 텅스텐 막의 중앙부에 불가피하게 보이드나 시임(seam)이 생겨 버린다. 이와 같은 보이드나 시임이 생긴 경우에는 성막 후의 CMP에 의해 보이드나 시임이 노출되어서, 반도체 성능에 악영향을 미친다.
이와 같은 문제를 해소 가능한 기술로서는, 텅스텐 막을 매립한 후 NF3 가스를 플라즈마화해서 막의 상부를 에칭하고, 그 후에 막 내의 시임을 메우는 성막을 행하는 것이 알려져 있다(특허문헌 1).
또한, 성막 가스로서 WF6와 H2 가스를 이용해서 텅스텐(W)을 매립한 후, WF6의 유량을 변화시켜서 에칭 가스로서 이용하여, 매립된 텅스텐의 일부를 에칭해서 관통구를 형성하고, 그 후 다시 텅스텐 막을 성막하여 공극을 메우는 기술도 알려져 있다(특허문헌 2).
나아가, 홀 중으로의 텅스텐(W)의 성막과, ClF3 가스에 의한 에칭을 교대로 행하여 오버행을 발생시키지 않고 텅스텐(W)을 홀에 매립하는 기술도 알려져 있다(특허문헌 3).
나아가, WF6 가스와 H2 가스를 이용한 CVD법에 의해 텅스텐 막을 성막해서 홀 내에 텅스텐의 매립부를 형성한 후, 동일 처리 용기 내에서 에칭 가스로서 ClF3 가스 또는 F2 가스를 공급해서 매립부의 상부를 에칭하여 개구를 형성하고, 그 후 동일 처리 용기 내에서 다시 CVD법에 의해 텅스텐 막을 성막해서 보이드나 시임에 텅스텐을 매립하는 기술도 알려져 있다(특허문헌 4).
일본 특허 공개 제 2010-153852 호 공보 일본 특허 공개 제 2010-225697 호 공보 일본 특허 공개 제 2002-9017 호 공보 일본 특허 공개 제 2013-32575 호 공보
그러나, 상기 특허문헌 1의 기술은 에칭에 플라즈마를 사용하고 있고, 성막 챔버와 에칭 챔버를 별개로 마련할 필요가 있어, 처리가 번잡해지고 스루풋이 저하되어 버린다.
또한, 상기 특허문헌 2의 기술은 성막 가스로서 이용하는 WF6를 에칭 가스로서도 이용하고, 유량을 변화시켜서 성막과 에칭을 전환하지만, WF6 가스의 에칭성이 반드시 충분한 것은 아니여서, 확실하게 에칭을 행하기 어렵다. 또한, 반도체 디바이스의 미세화에 수반해서 배리어 메탈이 박막화되면, WF6에 포함되어 있는 불소가 베이스막에 손상을 주기 때문에 미세화에 대응하기 어렵다.
나아가, 상기 특허문헌 3의 기술은 성막 도중에 오버행이 발생한 단계에서 에칭해서 막을 평탄화하는 조작을 반복함으로써, 오버행 부분이 연결되어 보이드가 형성되는 것을 막는 것으로, 제어가 어렵고 공정이 번잡하게 된다. 또한, 에칭의 조건 등도 충분히 개시되어 있지 않다.
상기 특허문헌 4의 기술은 상기 특허문헌 1~3의 과제를 해결할 수 있는 기술이기는 하지만, 텅스텐 성막시의 적정 온도와 에칭시의 적정 온도가 달라서, 동일 처리 용기 내에서 처리하면 스루풋이 저하되어 버린다.
본 발명은 이러한 사정을 감안해서 이루어진 것으로, 공정이 번잡하게 되는 일이 없고, 또한 미세화에 의해서도 베이스에 악영향을 미치는 일이 없으며, 또한 고 스루풋으로, 매립 부분의 보이드나 시임을 해소한 텅스텐 막을 성막할 수 있는 텅스텐 막의 성막 방법을 제공하는 것을 과제로 한다.
본 발명자 등은 상기 과제를 해결하도록 검토를 거듭한 결과, 텅스텐 원료로서 종래의 WF6 가스 대신에 WCl6 가스를 이용함으로써 텅스텐 막이 성막 가능하고, 나아가 WCl6 가스에는 에칭 작용이 있다는 점에서, 미세한 오목부에의 텅스텐의 매립과, 에칭에 의한 매립부에 대한 개구의 형성과 보이드나 시임의 매립을, 동일 처리 용기 내에서 모두 WCl6 가스를 이용해서 행할 수 있다는 것을 발견해서, 본 발명을 완성하기에 이르렀다.
즉, 본 발명의 제 1 관점은, 처리 용기 내에 오목부를 갖는 피처리 기판을 배치하고, 감압 분위기 하에서 텅스텐 원료로서의 WCl6 가스 및 환원 가스를 동시에 또는 교대로 공급하며, 상기 피처리 기판을 가열하면서 WCl6 가스 및 환원 가스를 반응시켜서, 상기 피처리 기판에 텅스텐 막을 성막하고 상기 오목부 내에 텅스텐의 매립부를 형성하는 제 1 공정과, 상기 처리 용기 내에 WCl6 가스를 공급하고, 상기 매립부의 상부를 에칭해서 개구를 형성하는 제 2 공정과, 상기 처리 용기 내에 WCl6 가스 및 환원 가스를 동시에 또는 교대로 공급하고, 상기 피처리 기판을 가열하면서 WCl6 가스 및 환원 가스를 반응시켜서, 상기 개구가 형성된 매립부를 갖는 상기 피처리 기판에 대해 텅스텐 막을 성막하는 제 3 공정을 갖는 것을 특징으로 하는 텅스텐 막의 성막 방법을 제공한다.
상기 본 발명의 제 1 관점에서, 상기 제 2 공정은 상기 처리 용기 내에 WCl6 가스와 함께 환원 가스를 공급함으로써 행할 수 있다. 또한, 상기 환원 가스로서 H2 가스를 적합하게 이용할 수 있다.
상기 제 1 공정부터 상기 제 3 공정은 400℃ 이상의 기판의 온도로 행하는 것이 바람직하다. 또한, 상기 제 1 공정 및 상기 제 3 공정은 상기 처리 용기 내의 압력을 10Torr 이상으로 해서 행하는 것이 바람직하다.
본 발명의 제 2 관점은, 처리 용기 내에 오목부를 갖는 피처리 기판을 배치하고, 감압 분위기 하에서 텅스텐 원료로서의 WCl6 가스 및 환원 가스를 동시에 또는 교대로 공급하며, 피처리 기판을 가열하면서 WCl6 가스 및 환원 가스를 반응시킴과 아울러, WCl6 가스의 에칭 작용에 의해 상기 오목부의 상부에 개구를 갖는 공극이 생기도록 피처리 기판에 텅스텐 막을 성막하고 상기 오목부 내에 텅스텐의 매립부를 형성하는 공정과, 상기 처리 용기 내에 WCl6 가스 및 환원 가스를 동시에 또는 교대로 공급하고, 피처리 기판을 가열하면서 WCl6 가스 및 환원 가스를 반응시켜서 상기 매립부를 갖는 기판에 대해 상기 공극에 텅스텐 막이 매립되도록 텅스텐 막을 성막하는 공정을 갖는 것을 특징으로 하는 텅스텐 막의 성막 방법을 제공한다.
상기 본 발명의 제 2 관점에서, 상기 환원 가스는 H2 가스인 것이 바람직하다. 또한, 상기 모든 공정은 400℃ 이상의 기판의 온도로 행하는 것이 바람직하다.
본 발명의 제 3 관점은 컴퓨터 상에서 동작하며, 성막 장치를 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은 실행시에, 상기 어느 한 텅스텐 막의 성막 방법이 행해지도록 컴퓨터로 하여금 상기 성막 장치를 제어하게 하는 것을 특징으로 하는 기억 매체를 제공한다.
본 발명에 의하면, 텅스텐 막 성막에 의한 오목부에 대한 매립부를 형성하는 공정, 오목부에 개구를 형성하기 위한 에칭 공정, 개구를 형성한 매립부에 다시 텅스텐 막을 형성하는 공정을, 동일 챔버에서 또한 WCl6 가스를 이용해서 행하기 때문에, 이들을 간이하고 또한 대략 동일 온도로 행할 수 있다. 이 때문에, 공정이 번잡하게 되는 일이 없고 또한 고 스루풋으로, 매립부의 보이드나 시임을 해소한 텅스텐 막의 성막을 행할 수 있다. 또한, 텅스텐 원료로서 불소를 함유하지 않는 WCl6를 이용하기 때문에, 미세화에 의해 배리어막이 박막화되어도 베이스에 거의 손상이 발생하지 않는다.
도 1은 본 발명의 실시 형태에 따른 텅스텐 막의 성막 방법을 실시하기 위한 성막 장치의 일례를 나타내는 단면도,
도 2는 본 발명의 제 1 실시 형태에 따른 성막 방법의 흐름도,
도 3은 본 발명의 제 1 실시 형태에 따른 성막 방법을 설명하기 위한 공정 단면도,
도 4는 CVD법에 의한 성막시의 처리 레시피를 나타내는 도면,
도 5는 ALD법에 의한 성막시의 처리 레시피를 나타내는 도면,
도 6은 본 발명의 제 2 실시 형태에 따른 성막 방법의 흐름도,
도 7은 본 발명의 제 2 실시 형태에 따른 성막 방법을 설명하기 위한 공정 단면도이다.
이하, 첨부 도면을 참조해서 본 발명의 실시 형태에 대해서 구체적으로 설명한다.
<성막 장치>
도 1은 본 발명의 실시 형태에 따른 텅스텐 막의 성막 방법을 실시하기 위한 성막 장치의 일례를 나타내는 단면도이다.
도 1에 나타낸 바와 같이, 성막 장치(100)는 기밀하게 구성된 대략 원통 형상의 챔버(1)를 갖고 있고, 그 안에는 피처리 기판인 웨이퍼(W)를 수평으로 지지하기 위한 서셉터(2)가 후술하는 배기실의 바닥부로부터 그 중앙 하부에 이르는 원통 형상의 지지 부재(3)에 의해 지지된 상태로 배치되어 있다. 이 서셉터(2)는 예컨대, AlN 등의 세라믹으로 이루어져 있다. 또한, 서셉터(2)에는 히터(5)가 매립되어 있고, 이 히터(5)에는 히터 전원(6)이 접속되어 있다. 한편, 서셉터(2)의 상면 근방에는 열전쌍(7)이 마련되어 있으며, 열전쌍(7)의 신호는 히터 컨트롤러(8)에 전송되게 되어 있다. 그리고, 히터 컨트롤러(8)는 열전쌍(7)의 신호에 따라 히터 전원(6)에 지령을 송신하고, 히터(5)의 가열을 제어해서 웨이퍼(W)를 소정의 온도로 제어하게 되어 있다. 한편, 서셉터(2)에는 3개의 웨이퍼 승강 핀(도시 생략)이 서셉터(2)의 표면에 대해 돌출 및 함몰 가능하게 마련되어 있고, 웨이퍼(W)를 반송할 때 서셉터(2)의 표면으로부터 돌출한 상태로 된다. 또한, 서셉터(2)는 승강 기구(도시 생략)에 의해 승강 가능하게 되어 있다.
챔버(1)의 천장벽(1a)에는 원형의 구멍(1b)이 형성되어 있고, 이로부터 챔버(1) 내로 돌출하도록 샤워 헤드(10)가 끼워져 있다. 샤워 헤드(10)는 후술하는 가스 공급 기구(30)로부터 공급된 성막 원료 가스인 WCl6 가스를 챔버(1) 내로 토출하기 위한 것으로, 그 상부에는 WCl6 가스 및 퍼지 가스로서 N2 가스를 도입하는 제 1 도입로(11)와, 환원 가스로서의 H2 가스 및 퍼지 가스로서 N2 가스를 도입하는 제 2 도입로(12)를 갖고 있다.
샤워 헤드(10)의 내부에는 상하 2단으로 공간(13, 14)이 마련되어 있다. 상측의 공간(13)에는 제 1 도입로(11)가 연결되어 있고, 이 공간(13)으로부터 제 1 가스 주입로(15)가 샤워 헤드(10)의 바닥면까지 연장되어 있다. 하측의 공간(14)에는 제 2 도입로(12)가 연결되어 있고, 이 공간(14)으로부터 제 2 가스 주입로(16)가 샤워 헤드(10)의 바닥면까지 연장되어 있다. 즉, 샤워 헤드(10)는 성막 원료 가스로서의 WCl6 가스와 환원 가스인 H2 가스가 각각 독립적으로 주입로(15, 16)로부터 토출되게 되어 있다.
챔버(1)의 바닥벽에는 아래쪽을 향해서 돌출되는 배기실(21)이 마련되어 있다. 배기실(21)의 측면에는 배기관(22)이 접속되어 있고, 이 배기관(22)에는 진공 펌프나 압력 제어 밸브 등을 갖는 배기 장치(23)가 접속되어 있다. 그리고, 이 배기 장치(23)를 작동시킴으로써 챔버(1) 내를 소정의 감압 상태로 하는 것이 가능하게 되어 있다.
챔버(1)의 측벽에는 웨이퍼(W)를 반입반출하기 위한 반입반출구(24)와, 이 반입반출구(24)를 개폐하는 게이트 밸브(25)가 마련되어 있다. 또한, 챔버(1)의 벽부에는 히터(26)가 마련되어 있고, 성막 처리시에 챔버(1)의 내벽의 온도를 제어 가능하게 되어 있다.
가스 공급 기구(30)는 성막 원료인 WCl6를 수용하는 성막 원료 탱크(31)를 갖고 있다. WCl6는 상온에서는 고체로, 성막 원료 탱크(31) 내에는 WCl6이 고체로서 수용되어 있다. 성막 원료 탱크(31)의 주위에는 히터(31a)가 마련되어 있어서, 탱크(31) 내의 성막 원료를 적절한 온도로 가열하여, WCl6를 승화시키게 되어 있다.
성막 원료 탱크(31)에는 상방으로부터 캐리어 가스인 N2 가스를 공급하기 위한 캐리어 가스 배관(32)이 삽입되어 있다. 캐리어 가스 배관(32)에는 N2 가스 공급원(33)이 접속되어 있다. 또한, 캐리어 가스 배관(32)에는 유량 제어기로서의 매스 플로우 컨트롤러(34) 및 그 전후의 밸브(35)가 장착되어 있다. 또한, 성막 원료 탱크(31) 내에는 원료 가스 송출 배관(36)이 상방으로부터 삽입되어 있고, 이 원료 가스 송출 배관(36)의 타단은 샤워 헤드(10)의 제 1 도입로(11)에 접속되어 있다. 원료 가스 송출 배관(36)에는 밸브(37)가 장착되어 있다. 원료 가스 송출 배관(36)에는 성막 원료 가스인 WCl6 가스의 응축 방지를 위한 히터(38)가 마련되어 있다. 그리고, 성막 원료 탱크(31) 내에서 승화한 WCl6 가스가 캐리어 가스인 N2 가스에 의해 반송되고, 원료 가스 송출 배관(36) 및 제 1 도입로(11)를 통해서 샤워 헤드(10) 내로 공급된다. 또한, 원료 가스 송출 배관(36)에는 바이패스 배관(74)을 통해서 N2 가스 공급원(71)이 접속되어 있다. 바이패스 배관(74)에는 유량 제어기로서의 매스 플로우 컨트롤러(72) 및 그 전후의 밸브(73)가 장착되어 있다. N2 가스 공급원(71)으로부터의 N2 가스는 제 1 도입로(11)를 통해서 공급되는 퍼지 가스로서 이용된다.
한편, 캐리어 가스 배관(32)과 원료 가스 송출 배관(36) 사이는 바이패스 배관(48)에 의해 접속되어 있고, 이 바이패스 배관(48)에는 밸브(49)가 장착되어 있다. 캐리어 가스 배관(32) 및 원료 가스 송출 배관(36)에 있어서의 바이패스 배관(48) 접속 부분의 하류측에는 각각 밸브(35a, 37a)가 장착되어 있다. 그리고, 밸브(35a, 37a)를 닫고 밸브(49)를 여는 것에 의해서, N2 가스 공급원(33)으로부터의 N2 가스가 캐리어 가스 배관(32), 바이패스 배관(48)을 거쳐서 공급되어 원료 가스 송출 배관(36)을 퍼지하는 것이 가능하게 되어 있다. 한편, 캐리어 가스 및 퍼지 가스로서는 N2 가스로 한정되지 않고, Ar 가스 등의 다른 불활성 가스여도 된다.
샤워 헤드(10)의 제 2 도입로(12)에는 H2 가스 라인이 되는 배관(40)이 접속되어 있고, 배관(40)에는 환원 가스인 H2 가스를 공급하는 H2 가스 공급원(42)과, 바이패스 배관(64)을 통해서 N2 가스 공급원(61)이 접속되어 있다. 또한, 배관(40)에는 유량 제어기로서의 매스 플로우 컨트롤러(44) 및 그 전후의 밸브(45)가 장착되고, 바이패스 배관(64)에는 유량 제어기로서의 매스 플로우 컨트롤러(62) 및 그 전후의 밸브(63)가 장착되어 있다. N2 가스 공급원(61)으로부터의 N2 가스는 제 2 도입로(12)를 통해서 공급되는 퍼지 가스로서 이용된다. 환원 가스로서는 H2 가스로 한정되지 않고, SiH4 가스, B2H6 가스를 이용할 수 있다. H2 가스, SiH4 가스, B2H6 가스 중 2개 이상을 공급할 수 있도록 해도 된다. 또한, 이들 이외의 다른 환원 가스를 이용해도 된다.
이 성막 장치(100)는 각 구성부, 구체적으로는 밸브, 전원, 히터, 펌프 등을 제어하는 제어부(50)를 갖고 있다. 이 제어부(50)는 마이크로프로세서(컴퓨터)를 구비한 프로세스 컨트롤러(51)와, 유저 인터페이스(52)와, 기억부(53)를 갖고 있다. 프로세스 컨트롤러(51)에는 성막 장치(100)의 각 구성부가 전기적으로 접속되어 제어되는 구성으로 되어 있다. 유저 인터페이스(52)는 프로세스 컨트롤러(51)에 접속되어 있고, 오퍼레이터가 성막 장치(100)의 각 구성부를 관리하기 위해서 커맨드의 입력 조작 등을 행하는 키보드나, 성막 장치의 각 구성부의 가동 상황을 가시화해서 표시하는 디스플레이 등으로 이루어져 있다. 기억부(53)도 프로세스 컨트롤러(51)에 접속되어 있고, 이 기억부(53)에는 성막 장치(100)에서 실행되는 각종 처리를 프로세스 컨트롤러(51)의 제어로써 실현하기 위한 제어 프로그램이나, 처리 조건에 따라 성막 장치(100)의 각 구성부에 소정의 처리를 실행시키기 위한 제어 프로그램, 즉 처리 레시피나, 각종 데이터베이스 등이 저장되어 있다. 처리 레시피는 기억부(53) 내의 기억 매체(도시 생략)에 기억되어 있다. 기억 매체는 하드디스크 등의 고정적으로 마련되어 있는 것이어도 되고, CDROM, DVD, 플래시 메모리 등의 운반 가능한 것이어도 된다. 또한, 다른 장치로부터, 예컨대 전용 회선을 통해서 레시피를 적절하게 전송시키도록 해도 된다.
그리고, 필요에 따라서, 유저 인터페이스(52)로부터의 지시 등으로 소정의 처리 레시피를 기억부(53)로부터 호출하여 프로세스 컨트롤러(51)에 실행시킴으로써 프로세스 컨트롤러(51)의 제어하에서, 성막 장치(100)에서의 소망의 처리가 행해진다.
<성막 방법의 제 1 실시 형태>
다음으로 이상과 같이 구성된 성막 장치(100)를 이용해서 행해지는 성막 방법의 제 1 실시 형태에 대해서 설명한다. 도 2는 본 발명의 제 1 실시 형태에 따른 성막 방법의 흐름도, 도 3은 이 때의 공정 단면도이다.
우선 먼저, 반도체 기판 또는 하층의 도전층인 베이스(201) 위에 층간 절연층(202)이 형성되고, 층간 절연층(202)에 오목부로서 홀(콘택트 홀 또는 비어홀)(203)이 형성된 웨이퍼(W)를 챔버(1) 내의 서셉터(2)에 탑재하고, 웨이퍼(W)에 대해 텅스텐 원료 가스인 WCl6 가스와 환원 가스인 H2 가스를 이용해서 CVD법 또는 원자층 퇴적법(ALD법)에 의해 텅스텐 막을 성막하며, 홀(203)을 매립하는 텅스텐 매립부(204)를 형성한다(스텝 1, 도 3(a) 참조). 한편, 환원 가스로서는 H2 가스 이외에, SiH4 가스, B2H6 가스 등을 이용할 수 있고, 이들을 이용한 경우에도 마찬가지의 조건으로 성막할 수 있다. 막 중의 불순물을 보다 저감해서 저 저항값을 얻는다는 관점에서는, H2 가스를 이용하는 것이 바람직하다. 또한, 홀(203) 내에는 메탈 배리어막, 예컨대 TiN 막이 형성되어 있는 것이 바람직하다.
종래, 텅스텐 원료로서는 WF6 가스를 이용했지만, 본 발명자 등의 검토 결과에 의하면, WCl6를 이용해도 텅스텐 막을 성막 가능하다는 것이 판명되었다. WCl6 가스는 에칭 작용을 갖는 가스로, WF6 가스로 성막 가능한 조건으로는 성막할 수 없는 경우가 있어서, 종래에는 성막에 이용하기 어렵다고 생각되고 있었다. 그러나, 적절하게 조건을 설정함으로써 에칭이 생기지 않고 텅스텐 막을 성막할 수 있다는 것이 판명되었다. 기본적인 성막 조건으로서는 성막 온도 : 400℃ 이상, 압력 : 10Torr(1333Pa) 이상인 것이 바람직하다. 이것은 웨이퍼 온도가 400℃보다 낮은 온도라면 성막 반응이 발생하기 어렵고, 또한 압력이 10Torr보다 낮으면 400℃ 이상에서 에칭 반응이 발생하기 쉽게 되기 때문이다. 이와 같은 점에서는 온도에 상한은 존재하지 않지만, 장치의 제약이나 반응성의 관점에서, 사실상의 상한은 800℃ 정도이다. 보다 바람직하게는 400~700℃, 더 바람직하게는 400~650℃이다. 또한, 압력에 관하여도 상기 관점에서는 상한은 존재하지 않지만, 마찬가지로 장치의 제약이나 반응성의 관점에서, 사실상의 상한은 100Torr(13333Pa)이다. 보다 바람직하게는 10~30Torr(1333~4000Pa)이다. 다른 조건에 관해서는 후술한다.
스텝 1의 텅스텐 막의 성막이 종료된 시점에서는 홀(203)의 보잉 등이 생기는 것에 의해서, 매립부(204)의 내부에 보이드(시임)(205)가 형성된 상태에서 상부가 막혀 버린다(도 3(a) 참조). 이 때문에, 본 실시 형태에서는 스텝 1의 성막 후, 동일 챔버 내에서 WCl6 가스의 에칭 작용을 이용해서 에칭을 행하고, 매립부(204)의 상부에 개구(206)를 형성한다(스텝 2, 도 3(b)). 이 때의 바람직한 온도의 범위는 스텝 1과 마찬가지이다.
상술한 바와 같이, WCl6 가스에는 에칭 작용이 있기 때문에, 이를 이용해서 에칭을 행한다. 이 때의 에칭은 다음 텅스텐 막의 성막으로 보이드(시임)(205)를 메울 수 있는 정도로 개구(206)가 형성되면 되고, 에칭량은 예컨대 불과 1~20nm여도 된다.
에칭시에, WCl6 가스와 환원 가스인 H2 가스를 병용해도 된다. 성막시의 환원 가스로서 다른 가스를 이용한 경우는 그 가스를 이용하면 된다. 환원 가스를 이용함으로써 에칭 작용을 제어할 수 있다. 이 때, 압력이나 가스 유량을 성막보다 에칭이 우위가 되도록 제어한다.
이 에칭 공정은 WCl6 가스의 공급을 한 번에 행해도 되지만, 에칭을 보다 제어성 좋게 행한다는 관점에서, 승압→WCl6 플로우→감압 퍼지를 복수 사이클 반복해도 된다.
이렇게 해서 개구(206)를 형성한 후, 스텝 1, 2와 동일 챔버 내에서 챔버(1) 내의 퍼지를 거쳐서 텅스텐 막의 성막을 행한다(스텝 3, 도 3(c)). 이로써, 매립부(204)에 형성된 보이드(시임)(205) 내에 텅스텐을 매립할 수 있어, 번잡한 공정을 거치는 일없이 매립부(204)의 보이드나 시임을 해소할 수 있다.
이 스텝 3 때의 성막 조건은 스텝 1과 마찬가지의 범위로 할 수 있다.
스텝 1~3의 공정은, 동일 챔버에서, 모두 WCl6 가스를 이용하여 행하기 때문에, 모든 공정을 대략 동일 온도로 행할 수 있어, 공정이 번잡하게 되는 일없이, 고 스루풋으로 매립 부분의 보이드나 시임을 해소한 텅스텐 막의 성막을 행할 수 있다.
이상의 방법에 있어서, 스텝 1의 매립부(204)의 형성은 텅스텐 막의 성막을 한번만 행하는 것이어도 되지만, 한번의 텅스텐 막의 성막만으로는 매립부(204)의 형상이 좋지 않은 경우도 있다. 매립부(204)의 형상이 좋지 않으면, 그 후 스텝 2의 에칭 및 스텝 3의 성막을 행해도 보이드(시임)(205)를 완전하게 매립하지 못할 우려가 있다. 이 경우에는 스텝 1의 매립부(204)의 형성을, 에칭을 사이에 두고 2회 이상 텅스텐 막을 성막함으로써 행하는 것이 바람직하다. 예컨대, 스텝 1의 매립부(204)의 형성을, 텅스텐 막의 성막→에칭→텅스텐 막의 성막(성막 2회), 또는 텅스텐 막의 성막→에칭→텅스텐 막의 성막→에칭→텅스텐 막의 성막(성막 3회)에 의해 행하고, 그 후 스텝 2 및 스텝 3을 행하는 것이 바람직하다. 이로써, 텅스텐 막의 표면이 평활화됨과 아울러, 매립부(204)가 가지런한 형상이 되어, 그 후의 스텝 2 및 스텝 3에 의해, 보이드나 시임을 보다 확실하게 해소할 수 있다. 이 때의 에칭은 스텝 2의 에칭과 마찬가지의 조건으로 행할 수 있다.
다음으로, 상기 스텝 1, 3의 텅스텐 막의 성막의 구체적 순서에 대해서 이하에 설명한다.
(CVD법에 의한 성막)
우선, CVD법에 의한 성막에 대해서 설명한다.
도 4는 CVD법에 의한 성막시의 처리 레시피를 나타내는 도면이다. 먼저, 밸브(37, 37a, 45)를 닫은 상태에서, 밸브(63, 73)를 열고, N2 가스 공급원(61, 71)으로부터의 N2 가스를 챔버(1) 내에 공급해서 압력을 상승시키고, 서셉터(2) 상의 웨이퍼(W)의 온도를 안정시킨다.
챔버(1) 내가 소정 압력에 도달한 후, N2 가스 공급원(61, 71)으로부터의 N2 가스를 흘린 채로, 밸브(37, 37a)를 여는 것에 의해, 캐리어 가스인 N2 가스를 성막 원료 탱크(31) 내에 공급하여 성막 원료 탱크(31) 내에서 승화한 WCl6 가스를 챔버(1) 내에 공급함과 아울러, 밸브(45)를 열어서 H2 가스 공급원(42)으로부터 H2 가스를 챔버(1) 내로 공급한다. 이로써, 텅스텐 원료 가스인 WCl6 가스와, 환원 가스인 H2 가스의 반응이 생겨서, 텅스텐 막이 성막된다.
텅스텐 막의 막 두께가 소정의 값이 될 때까지 성막을 계속한 후, 밸브(45)를 닫아서 H2 가스의 공급을 정지하고, 나아가 밸브(37, 37a)를 닫아서 WCl6 가스를 정지함과 아울러 N2 가스를 퍼지 가스로서 챔버(1) 내에 공급하여, 챔버(1) 내의 퍼지를 행한다. 이상으로 CVD법에 의한 성막이 종료된다. 이 때의 텅스텐 막의 막 두께는 성막 시간에 의해 제어할 수 있다.
(ALD법에 의한 성막)
다음으로 ALD법에 의한 성막에 대해서 설명한다.
도 5는 ALD법에 의한 성막시의 처리 레시피를 나타내는 도면이다. 먼저 CVD법 때와 마찬가지로 밸브(37, 37a, 45)를 닫은 상태로 하고, 밸브(63, 73)를 열어서, N2 가스 공급원(61, 71)으로부터의 N2 가스(원료 가스 라인측의 퍼지 가스 및 H2 가스 라인측의 퍼지 가스)를 챔버(1) 내에 공급하여 압력을 상승시키고, 서셉터(2) 상의 웨이퍼(W)의 온도를 안정시킨다.
챔버(1) 내가 소정 압력에 도달한 후, N2 가스 공급원(61, 71)으로부터의 N2 가스를 흘린 채로, 밸브(37, 37a)를 여는 것에 의해 캐리어 가스인 N2 가스를 성막 원료 탱크(31) 내에 공급하고 성막 원료 탱크(31) 내에서 승화한 WCl6 가스를 단시간 챔버(1) 내로 공급하며 웨이퍼(W) 표면에 WCl6를 흡착시키고(WCl6 가스 공급 스텝), 이어서 밸브(37, 37a)를 닫아서 WCl6 가스를 정지해서, 퍼지 가스인 N2 가스만이 챔버(1) 내에 공급되어 있는 상태로 해서, 챔버(1) 내의 잉여의 WCl6 가스를 퍼지한다(퍼지 스텝).
이어서, N2 가스 공급원(61, 71)으로부터의 N2 가스를 흘린 채로, 밸브(45)를 열어서 H2 가스 공급원(42)으로부터 H2 가스를 단시간 챔버(1) 내에 공급하여 웨이퍼(W) 상에 흡착한 WCl6와 반응시키고(H2 가스 공급 스텝), 이어서 밸브(45)를 닫아서 H2 가스의 공급을 정지하며, 퍼지 가스인 N2 가스만이 챔버(1) 내에 공급되고 있는 상태로 해서, 챔버(1) 내의 잉여의 H2 가스를 퍼지한다(퍼지 스텝).
이상의 WCl6 가스 공급 스텝, 퍼지 스텝, H2 가스 공급 스텝, 퍼지 스텝의 1 사이클에 의해 얇은 텅스텐 단위 막이 형성된다. 그리고, 이들 스텝을 복수 사이클 반복함으로써 소망의 막 두께의 텅스텐 막을 성막한다. 이 때의 텅스텐 막의 막 두께는 상기 사이클의 반복 수에 의해 제어할 수 있다.
스텝 1, 3에 있어서의 온도 및 압력 이외의 바람직한 조건은 이하와 같다.
·CVD법
캐리어 N2 가스 유량 : 20~500sccm(mL/min)
(WCl6 가스 공급량으로서, 0.25~15sccm(mL/min))
H2 가스 유량 : 500~5000sccm(mL/min)
성막 원료 탱크의 가온 온도 : 130~170℃
·ALD법
캐리어 N2 가스 유량 : 20~500sccm(mL/min)
(WCl6 가스 공급량으로서, 0.25~15sccm(mL/min))
WCl6 가스 공급 시간(1회당) : 0.5~10sec
H2 가스 유량 : 500~5000sccm(mL/min)
H2 가스 공급 시간(1회당) : 0.5~10sec
성막 원료 탱크의 가온 온도 : 130~170℃
스텝 2의 에칭을 행하는 경우에도, 기본적으로 스텝 1, 3의 텅스텐 막의 성막시와 마찬가지로, 먼저 밸브(37, 37a, 45)를 닫은 상태에서, 밸브(63, 73)를 열어서 N2 가스 공급원(61, 71)으로부터의 N2 가스를 챔버(1) 내에 공급하여 압력을 상승시키고, 서셉터(2) 상의 웨이퍼(W)의 온도를 안정시킨다.
챔버(1) 내가 소정 압력에 도달한 후, N2 가스 공급원(61, 71)으로부터의 N2 가스를 흘린 채로, 밸브(37, 37a)를 여는 것에 의해, 캐리어 가스인 N2 가스를 성막 원료 탱크(31) 내에 공급하고 성막 원료 탱크(31) 내에서 승화한 WCl6 가스를 소정유량으로 챔버(1) 내에 공급하여, 에칭을 행한다. 이 때, 밸브(45)를 열고 H2 가스 공급원(42)으로부터 H2 가스를 소정 유량으로 챔버(1) 내에 공급해도 된다.
스텝 2에서의 바람직한 조건은 이하와 같다.
챔버 내의 압력 : 1~30Torr(133~4000Pa)
캐리어 N2 가스 유량 : 50~500sccm(mL/min)
(WCl6 가스 공급량으로서 1~10sccm(mL/min))
H2 가스 유량 : 0sccm(mL/min)
성막 원료 탱크의 가온 온도 : 130~170℃
본 실시 형태의 방법에서는, 오목부인 홀에 WCl6 가스를 이용해서 CVD법 또는 ALD법을 이용하여 텅스텐 막을 매립하여 매립부를 형성한 후, 매립부의 상부를 성막에 이용한 WCl6 가스의 에칭 작용을 이용해서 에칭하여 개구를 형성한 후, 다시 WCl6 가스를 이용해서 CVD법 또는 ALD법에 의해 텅스텐 막을 형성하여, 매립부의 내부에 텅스텐 막을 성막한다. 이로써, 이들 3개의 공정을 동일 챔버로 또한 WCl6 가스를 이용해서 행하기 때문에, 간이하게 또한 대략 동일 온도로 행할 수 있다. 이 때문에, 공정이 번잡하게 되는 일 없이, 또한 고 스루풋으로, 초고 어스펙트비의 홀에 보이드나 시임이 생기는 일 없이, 텅스텐의 매립을 행할 수 있다. 또한, 텅스텐 원료로서, 불소를 함유하지 않는 WCl6를 이용하기 때문에, 미세화에 의해 배리어 막이 박막화되어도 베이스에 거의 손상을 일으키지 않는다. 나아가, 이와 같이, 에칭시에 이용하는 가스가 성막시에 이용하는 가스와 동일하기 때문에, 가스 송출 배관의 가스의 전환이 불필요하다.
<성막 방법의 제 2 실시 형태>
다음으로 이상과 같이 구성된 성막 장치(100)를 이용해서 행해지는 성막 방법의 제 2 실시 형태에 대해서 설명한다. 도 6은 본 발명의 일 실시 형태에 따른 성막 방법의 흐름도, 도 7은 그 때의 공정 단면도이다.
제 1 실시 형태에서는 스텝 1~3의 3 스텝으로 텅스텐 막의 성막을 행했지만, 본 실시 형태에서는 2 스텝으로 텅스텐 막의 성막을 행한다.
구체적으로는, 먼저 텅스텐 원료로서 WCl6 가스를 이용해서, 그 에칭 작용에 의해, 홀(203)의 상부에 개구를 갖는 공극(207)이 생기도록 성막 조건을 조정하고, 텅스텐 막을 성막하여 홀(203)에 매립부(204a)를 형성한다(스텝 11, 도 7(a)).
이렇게 해서 매립부(204a)를 형성한 후, 스텝(11)과 동일 챔버 내 및 동일 온도로, 챔버(1) 내의 퍼지를 거쳐서, 공극(207)에 텅스텐이 매립되도록 텅스텐 막의 성막을 행한다(스텝 12, 도 7(b)).
스텝(11)은 제 1 실시 형태의 스텝 1과 마찬가지로, WCl6 가스와 환원 가스인 H2 가스를 이용하지만, 스텝 1보다 에칭 작용이 강한 조건으로 성막을 행한다. 구체적으로는 예컨대, WCl6 가스를 공급하기 위한 캐리어 N2 가스 유량을 300~500sccm(mL/min)로 해서 WCl6 가스 유량을 높게 설정하거나, 환원 가스인 H2 가스 유량을 500~1500sccm(mL/min)로 낮게 설정함으로써, 홀(203)의 상부에 오버행이 생기는 일 없이 공극(207)이 형성되는 매립을 행할 수 있다.
이 상태에서, 스텝(12)에 의해 양호한 매립성을 갖는 조건으로 텅스텐 막을 성막하여 공극(207)을 매립한다. 이 때의 조건은 제 1 실시 형태의 스텝 1, 3과 마찬가지로 할 수 있다.
제 2 실시 형태에 의해, 제 1 실시 형태보다도 더 간략하고, 또한 보다 높은 스루풋으로, 매립부에 보이드나 시임을 발생시키지 않고 텅스텐 막을 성막할 수 있다.
<다른 적용>
이상, 본 발명의 실시 형태에 대해서 설명했지만, 본 발명은 상기 실시 형태로 한정되는 일없이 여러가지 변형이 가능하다. 예컨대, 상기 실시 형태에서는 텅스텐 막을 형성해서 홀에 텅스텐을 매립하는 경우에 대해서 나타내었지만, 홀로 한정되지 않고, 트렌치 등의 다른 오목부에 대해 텅스텐 막을 매립하는 경우에도 적용할 수 있다.
또한, 상기 실시 형태에서는 피처리 기판으로서 반도체 웨이퍼를 예로 들어서 설명했지만, 반도체 웨이퍼는 실리콘이어도, GaAs, SiC, GaN 등의 화합물 반도체여도 되고, 또한 반도체 웨이퍼로 한정되지 않고, 액정 표시 장치 등의 FPD(flat-panel display)에 이용하는 유리 기판이나, 세라믹 기판 등에도 본 발명을 적용할 수 있다.
1 : 챔버 2 : 서셉터
5 : 히터 10 : 샤워 헤드
30 : 가스 공급 기구 31 : 성막 원료 탱크
42 : H2 가스 공급원 50 : 제어부
51 : 프로세스 컨트롤러 53 : 기억부
61, 71 : N2 가스 공급원 100 : 성막 장치
201 : 베이스 202 : 층간 절연막
203 : 홀 204, 204a : 매립부
205 : 보이드(시임) 206 : 개구
207 : 공극 W : 반도체 웨이퍼(피처리 기판)

Claims (5)

  1. 처리 용기 내에 오목부를 갖는 피처리 기판을 배치하고, 감압 분위기 하에서 텅스텐 원료로서의 WCl6 가스 및 환원 가스를 동시에 또는 교대로 공급하며, 피처리 기판을 가열하면서 WCl6 가스 및 환원 가스를 반응시킴과 아울러, WCl6 가스의 에칭 작용에 의해 상기 오목부의 상부에 개구를 갖는 공극이 생기도록 피처리 기판에 제 1 텅스텐 막을 성막하여 상기 오목부 내에 텅스텐의 매립부를 형성하는 제 1 공정과,
    상기 처리 용기 내에 WCl6 가스 및 환원 가스를 동시에 또는 교대로 공급하고, 피처리 기판을 가열하면서 WCl6 가스 및 환원 가스를 반응시켜서 상기 매립부를 갖는 기판에 대해 상기 공극에 제 2 텅스텐 막이 매립되도록 텅스텐 막을 성막하는 제 2 공정을 갖고,
    상기 제 1 공정과 상기 제 2 공정은 동일 처리 용기 내 및 동일 온도에서 텅스텐 막의 성막을 행하는
    것을 특징으로 하는 텅스텐 막의 성막 방법.
  2. 제 1 항에 있어서,
    상기 환원 가스는 H2 가스인 것을 특징으로 하는 텅스텐 막의 성막 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 공정 및 상기 제 2 공정은 400℃ 이상의 기판의 온도로 행하는 것을 특징으로 하는 텅스텐 막의 성막 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 공정은 상기 제 2 공정보다, 에칭 작용이 강한 조건으로서, WCl6 가스의 공급량을 높이기 위해, 캐리어 가스의 공급량을 많게 하고, 상기 환원 가스의 유량은 적게 하는 것을 특징으로 하는 텅스텐 막의 성막 방법.
  5. 컴퓨터 상에서 동작하며, 성막 장치를 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은 실행시에, 청구항 1 또는 청구항 2에 기재된 텅스텐 막의 성막 방법이 행해지도록 컴퓨터로 하여금 상기 성막 장치를 제어하게 하는 것을 특징으로 하는 기억 매체.
KR1020170014437A 2014-03-28 2017-02-01 텅스텐 막의 성막 방법 KR102133625B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2014-069008 2014-03-28
JP2014069008A JP6297884B2 (ja) 2014-03-28 2014-03-28 タングステン膜の成膜方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020150042116A Division KR20150112863A (ko) 2014-03-28 2015-03-26 텅스텐 막의 성막 방법

Publications (2)

Publication Number Publication Date
KR20170017963A true KR20170017963A (ko) 2017-02-15
KR102133625B1 KR102133625B1 (ko) 2020-07-13

Family

ID=54162117

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020150042116A KR20150112863A (ko) 2014-03-28 2015-03-26 텅스텐 막의 성막 방법
KR1020170014437A KR102133625B1 (ko) 2014-03-28 2017-02-01 텅스텐 막의 성막 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020150042116A KR20150112863A (ko) 2014-03-28 2015-03-26 텅스텐 막의 성막 방법

Country Status (5)

Country Link
US (1) US9472454B2 (ko)
JP (1) JP6297884B2 (ko)
KR (2) KR20150112863A (ko)
CN (1) CN104947065B (ko)
TW (1) TWI642140B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200034611A (ko) * 2018-09-21 2020-03-31 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150348840A1 (en) * 2014-05-31 2015-12-03 Lam Research Corporation Methods of filling high aspect ratio features with fluorine free tungsten
US20170309490A1 (en) * 2014-09-24 2017-10-26 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device
US9953984B2 (en) 2015-02-11 2018-04-24 Lam Research Corporation Tungsten for wordline applications
US9978605B2 (en) 2015-05-27 2018-05-22 Lam Research Corporation Method of forming low resistivity fluorine free tungsten film without nucleation
JP6710089B2 (ja) * 2016-04-04 2020-06-17 東京エレクトロン株式会社 タングステン膜の成膜方法
TWI729457B (zh) 2016-06-14 2021-06-01 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
TW201833991A (zh) * 2016-11-08 2018-09-16 美商應用材料股份有限公司 自對準圖案化之方法
TWI687978B (zh) * 2016-11-08 2020-03-11 美商應用材料股份有限公司 用於圖案化應用之由下而上的柱體之幾何控制
TW201839897A (zh) 2017-02-22 2018-11-01 美商應用材料股份有限公司 自對準接觸圖案化之臨界尺寸控制
US10424507B2 (en) 2017-04-04 2019-09-24 Mirocmaterials LLC Fully self-aligned via
CN108695235B (zh) * 2017-04-05 2019-08-13 联华电子股份有限公司 改善钨金属层蚀刻微负载的方法
US10636659B2 (en) 2017-04-25 2020-04-28 Applied Materials, Inc. Selective deposition for simplified process flow of pillar formation
CN116978862A (zh) * 2017-05-02 2023-10-31 应用材料公司 形成钨支柱的方法
US10840186B2 (en) 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
SG11201911413UA (en) * 2017-06-23 2020-01-30 Merck Patent Gmbh Methods of atomic layer deposition for selective film growth
TW201906035A (zh) 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法
CN109256358B (zh) * 2017-07-14 2021-03-30 长鑫存储技术有限公司 一种导电栓塞的制备方法及具有导电栓塞的半导体器件
US10510602B2 (en) 2017-08-31 2019-12-17 Mirocmaterials LLC Methods of producing self-aligned vias
US10573555B2 (en) 2017-08-31 2020-02-25 Micromaterials Llc Methods of producing self-aligned grown via
US10600688B2 (en) 2017-09-06 2020-03-24 Micromaterials Llc Methods of producing self-aligned vias
JP2019106538A (ja) 2017-12-07 2019-06-27 マイクロマテリアルズ エルエルシー 制御可能な金属およびバリアライナー凹部のための方法
EP3499557A1 (en) 2017-12-15 2019-06-19 Micromaterials LLC Selectively etched self-aligned via processes
KR20190104902A (ko) 2018-03-02 2019-09-11 마이크로머티어리얼즈 엘엘씨 금속 산화물들을 제거하기 위한 방법들
TW202002219A (zh) 2018-05-08 2020-01-01 美商微材料有限責任公司 用來產生高的深寬比的完全自對準的通孔的選擇性移除過程
TW202011547A (zh) 2018-05-16 2020-03-16 美商微材料有限責任公司 用於產生完全自對準的通孔的方法
US10699953B2 (en) 2018-06-08 2020-06-30 Micromaterials Llc Method for creating a fully self-aligned via
CN112740364B (zh) * 2018-09-14 2024-02-27 株式会社国际电气 半导体装置的制造方法、基板处理装置和记录介质
US11387112B2 (en) 2018-10-04 2022-07-12 Tokyo Electron Limited Surface processing method and processing system
JP7336884B2 (ja) * 2018-10-04 2023-09-01 東京エレクトロン株式会社 表面処理方法及び処理システム
JP7195106B2 (ja) 2018-10-12 2022-12-23 東京エレクトロン株式会社 成膜方法及び基板処理システム
WO2020131614A1 (en) * 2018-12-19 2020-06-25 Entegris, Inc. Methods for depositing a tungsten or molybdenum layer in the presence of a reducing co-reactant
KR20210110886A (ko) 2019-01-28 2021-09-09 램 리써치 코포레이션 금속 막들의 증착
JP7362258B2 (ja) 2019-02-08 2023-10-17 東京エレクトロン株式会社 基板処理方法及び成膜システム
US11189633B2 (en) 2019-03-21 2021-11-30 Samsung Electronics Co., Ltd. Semiconductor device and apparatus of manufacturing the same
US11164938B2 (en) 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
JP7270722B2 (ja) * 2019-03-28 2023-05-10 東京エレクトロン株式会社 半導体装置の製造方法
US11437274B2 (en) 2019-09-25 2022-09-06 Micromaterials Llc Fully self-aligned via
JP7096279B2 (ja) * 2020-03-25 2022-07-05 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置、プログラム、および基板処理方法
KR20220131654A (ko) 2021-03-22 2022-09-29 삼성전자주식회사 관통 비아 구조물, 상기 관통 비아 구조물을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템
US11939668B2 (en) * 2022-04-26 2024-03-26 Applied Materials, Inc. Gas delivery for tungsten-containing layer

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61224313A (ja) * 1985-03-29 1986-10-06 Hitachi Ltd 気相薄膜成長方法
JP2002009017A (ja) 2000-06-22 2002-01-11 Mitsubishi Electric Corp 半導体装置の製造方法
US20070009658A1 (en) * 2001-07-13 2007-01-11 Yoo Jong H Pulse nucleation enhanced nucleation technique for improved step coverage and better gap fill for WCVD process
WO2010064470A1 (ja) * 2008-12-02 2010-06-10 トヨタ自動車株式会社 成膜装置、及び、成膜方法
JP2010153852A (ja) 2008-12-10 2010-07-08 Novellus Systems Inc 空隙を充填するべく低抵抗率のタングステン膜を堆積させる方法
US20100240212A1 (en) * 2009-03-19 2010-09-23 Oki Semiconductor Co., Ltd. Method of manufacturing a semiconductor device
JP2013032575A (ja) 2011-07-06 2013-02-14 Tokyo Electron Ltd タングステン膜の成膜方法
US20150050807A1 (en) * 2013-08-16 2015-02-19 Applied Materials, Inc. Tungsten deposition with tungsten hexafluoride (wf6) etchback

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2737764B2 (ja) * 1995-03-03 1998-04-08 日本電気株式会社 半導体装置及びその製造方法
KR0165356B1 (ko) 1995-12-14 1998-12-15 김광호 선택적 텅스텐 질화박막 형성방법 및 이를 이용한 캐패시터 제조방법
KR100272523B1 (ko) * 1998-01-26 2000-12-01 김영환 반도체소자의배선형성방법
US8124531B2 (en) * 2009-08-04 2012-02-28 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US20130307032A1 (en) * 2012-05-16 2013-11-21 Globalfoundries Inc. Methods of forming conductive contacts for a semiconductor device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61224313A (ja) * 1985-03-29 1986-10-06 Hitachi Ltd 気相薄膜成長方法
JP2002009017A (ja) 2000-06-22 2002-01-11 Mitsubishi Electric Corp 半導体装置の製造方法
US20070009658A1 (en) * 2001-07-13 2007-01-11 Yoo Jong H Pulse nucleation enhanced nucleation technique for improved step coverage and better gap fill for WCVD process
WO2010064470A1 (ja) * 2008-12-02 2010-06-10 トヨタ自動車株式会社 成膜装置、及び、成膜方法
JP2010153852A (ja) 2008-12-10 2010-07-08 Novellus Systems Inc 空隙を充填するべく低抵抗率のタングステン膜を堆積させる方法
US20100240212A1 (en) * 2009-03-19 2010-09-23 Oki Semiconductor Co., Ltd. Method of manufacturing a semiconductor device
JP2010225697A (ja) 2009-03-19 2010-10-07 Oki Semiconductor Co Ltd 半導体装置の製造方法
JP2013032575A (ja) 2011-07-06 2013-02-14 Tokyo Electron Ltd タングステン膜の成膜方法
US20150050807A1 (en) * 2013-08-16 2015-02-19 Applied Materials, Inc. Tungsten deposition with tungsten hexafluoride (wf6) etchback

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200034611A (ko) * 2018-09-21 2020-03-31 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치
US10872814B2 (en) 2018-09-21 2020-12-22 Tokyo Electron Limited Film forming method and film forming apparatus

Also Published As

Publication number Publication date
TW201603189A (zh) 2016-01-16
CN104947065B (zh) 2018-04-10
US9472454B2 (en) 2016-10-18
TWI642140B (zh) 2018-11-21
US20150279736A1 (en) 2015-10-01
CN104947065A (zh) 2015-09-30
KR102133625B1 (ko) 2020-07-13
JP2015190020A (ja) 2015-11-02
KR20150112863A (ko) 2015-10-07
JP6297884B2 (ja) 2018-03-20

Similar Documents

Publication Publication Date Title
KR102133625B1 (ko) 텅스텐 막의 성막 방법
JP6700459B2 (ja) タングステン膜の成膜方法および成膜装置
JP6437324B2 (ja) タングステン膜の成膜方法および半導体装置の製造方法
KR101850201B1 (ko) 텅스텐막의 성막 방법
JP6478813B2 (ja) 金属膜の成膜方法
KR101912995B1 (ko) 금속막의 스트레스 저감 방법 및 금속막의 성막 방법
KR101870501B1 (ko) 텅스텐 막의 성막 방법
JP2016098406A (ja) モリブデン膜の成膜方法
JP5829926B2 (ja) タングステン膜の成膜方法
JP6710089B2 (ja) タングステン膜の成膜方法
US9536745B2 (en) Tungsten film forming method
JP6391355B2 (ja) タングステン膜の成膜方法
JP2018135562A (ja) 成膜方法
JP6608026B2 (ja) タングステン膜の成膜方法および成膜装置
KR102361907B1 (ko) 성막 방법 및 기판 처리 시스템

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant