KR20170014905A - Frequency dividng circuit - Google Patents

Abstract

The present invention relates to a frequency division circuit capable of generating a pair of output signals with a duty ratio of 50% and an in (I)-phase/quadrature (Q)-phase relation. According to one embodiment of the present invention, the frequency division circuit comprises: a first divider dividing a frequency of an input signal with a duty ratio of 50% into halves to generate a first division signal with a duty ratio of 50% and a second division signal having a differential relation with the first division signal and a duty ratio of 50%; a second divider dividing a frequency of the first division signal into halves to generate an I-phase third division signal with a duty ratio of 50% and dividing a frequency of the second division signal into halves to generate a Q-phase fourth division signal with a duty ratio of 50%; a first corrector applying a first reset signal to the first divider when the first and the second division signal do not satisfy the differential relation; and a second corrector applying a second reset signal to the second divider when a phase of the third division signal is not advanced to a phase of the fourth division signal by 90 angular degrees.

Description

주파수 분주 회로{FREQUENCY DIVIDNG CIRCUIT}{FREQUENCY DIVIDNG CIRCUIT}

본 발명은 주파수 분주 회로에 관한 것으로서, 보다 상세하게는 입력 신호를 듀티비 50% 및 I/Q(In-phase/Quadrature) 위상 관계를 가지는 신호 쌍으로 분주하여 출력하는 주파수 분주 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency dividing circuit, and more particularly to a frequency dividing circuit for dividing an input signal into signal pairs having a duty ratio of 50% and an I / Q (In-phase / Quadrature)

주파수 분주 회로란, VCO(Voltage Controlled Oscillator) 등으로부터 제공되는 입력 신호(예, RF 신호)의 주파수를 분주하여 출력 신호를 생성하는 회로를 말한다.The frequency dividing circuit is a circuit that generates an output signal by dividing the frequency of an input signal (for example, an RF signal) provided from a VCO (Voltage Controlled Oscillator) or the like.

예컨대, 주파수 분주 회로는 단일 입력 신호 또는 차동(differential) 관계를 가지는 입력 신호 쌍을 1/4, 1/12, 1/6 등과 같이 분주할 수 있다. 또한, 분주된 결과인 두 출력 신호들은 듀티비 50%를 가지고, I/Q(In-phase/Quadrature) 위상 관계를 가지는 쌍일 수 있다. 여기서, I/Q(In-phase/Quadrature) 위상 관계란, 어느 하나의 출력 신호의 위상이 다른 하나의 출력 신호의 위상에 대하여 90도만큼 선행하는 관계 즉, 어느 하나의 출력 신호와 다른 하나의 출력 신호 간의 직교성이 확보되는 관계를 의미한다.For example, the frequency dividing circuit can divide a single input signal or a pair of input signals having a differential relation such as 1/4, 1/12, 1/6, and the like. Also, the divided output signals may have a duty ratio of 50%, and may be a pair having an I / Q (In-phase / Quadrature) phase relationship. Here, the I / Q (In-phase / Quadrature) phase relation is a relationship in which the phase of one output signal precedes the phase of the other output signal by 90 degrees, that is, And the orthogonality between the output signals is ensured.

한편, 이러한 주파수 분주 회로는 플립플롭 등과 같은 하위 콤포넌트들을 포함할 수 있는데, 다양한 원인(예, 복수의 플립플롭들 중 적어도 어느 하나의 초기 상태)에 의해 오동작할 수 있으며, 이러한 오동작에 따라 주파수 분주 회로에 의해 생성된 출력 신호 쌍이 I/Q(In-phase/Quadrature) 위상 관계를 만족하지 못하게 될 수 있다.The frequency dividing circuit may include subcomponents such as a flip-flop. The frequency dividing circuit may malfunction due to various causes (e.g., an initial state of at least one of the plurality of flip-flops) The output signal pair generated by the circuit may not satisfy the I / Q (In-phase / Quadrature) phase relationship.

주파수 분주 회로에 의해 생성되는 출력 신호 쌍이 I/Q(In-phase/Quadrature) 위상 관계를 만족하지 않는 경우, VCO(Voltage Controlled Oscillator) 등으로부터 제공되는 입력 신호(예, RF 신호)를 최종적으로 기저대역(baseband) 신호로 변환할 수 없다.When an output signal pair generated by the frequency dividing circuit does not satisfy an I / Q (In-phase / Quadrature) phase relationship, an input signal (e.g., an RF signal) provided from a VCO (Voltage Controlled Oscillator) It can not be converted into a baseband signal.

이에 따라, 주파수 분주 회로에서 생성 및 처리되는 신호들의 상태를 모니터링하고, 출력 쌍의 I/Q(In-phase/Quadrature) 위상 관계를 어긋나게 하는 오동작이 발생하는 경우, 이를 적절히 교정할 수 있는 기술이 요구된다.Accordingly, when a malfunction occurs in monitoring the states of signals generated and processed in the frequency dividing circuit and shifting the phase relationship between the I / Q (In-phase / Quadrature) of the output pair, a technique Is required.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 일 실시예에 듀비티 50%인 단일 입력 신호 또는 차동 입력 신호 쌍을 인가받아 이를 1/4, 1/6, 1/12 등으로 분주하여, 듀티비 50%이고 I/Q(In-phase/Quadrature-phase) 위상 관계를 가지는 출력 신호 쌍을 생성하는 주파수 분주 회로를 제공하는 것으로 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the conventional art, and it is an object of the present invention to provide a dual input / / 12, and generates an output signal pair having an I / Q (In-phase / Quadrature-phase) phase relationship with a duty ratio of 50%.

또한, 임의의 입력 신호에 대한 분주 과정에서 생성 및 처리되는 신호들의 상태를 모니터링하고, 출력 쌍의 I/Q(In-phase/Quadrature-phase) 위상 관계를 어긋나게 하는 오동작이 발생하는 경우, 이를 교정하는 주파수 분주 회로를 제공하는 것으로 목적으로 한다.In addition, when a malfunction occurs in monitoring the state of signals generated and processed in a dividing process for an arbitrary input signal and shifting an I / Q (In-phase / Quadrature-phase) phase relationship of the output pair, A frequency dividing circuit for dividing the frequency of the input signal;

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.

상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 듀티비 50%인 입력 신호의 주파수를 1/2 분주하여, 듀티비 50%인 제1 분주 신호 및 상기 제1 분주 신호와 차동 관계를 가지고 듀티비 50%인 제2 분주 신호를 생성하는 제1 분주기; 상기 제1 분주 신호의 주파수를 1/2 분주하여 듀티비 50%인 I상(In-phase)의 제3 분주 신호를 생성하고, 상기 제2 분주 신호의 주파수를 1/2 분주하여 듀티비 50%인 Q상(Quadrature-phase)의 제4 분주 신호를 생성하는 제2 분주기; 상기 제1 분주 신호 및 제2 분주 신호가 차동 관계를 만족하지 않는 경우, 제1 리셋 신호를 상기 제1 분주기에 인가하는 제1 교정기; 및 상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행하지 않는 경우, 제2 리셋 신호를 상기 제2 분주기에 인가하는 제2 교정기;를 포함하는 주파수 분주 회로가 제공된다.According to an aspect of the present invention, there is provided an apparatus for dividing a frequency of an input signal having a duty ratio of 50% into a first divided signal having a duty ratio of 50% and a differential signal having a duty ratio of 50% To generate a second divided signal having a duty ratio of 50%; The frequency of the first divided signal is divided by 1/2 to generate an I-phase third divided signal having a duty ratio of 50%. The frequency of the second divided signal is divided by 1/2 to obtain a duty ratio 50 A second frequency divider for generating a quadrature-phase fourth divided signal in a Q-phase; A first calibrator for applying a first reset signal to the first frequency divider when the first divided signal and the second divided signal do not satisfy a differential relation; And a second calibrator for applying a second reset signal to the second frequency divider when the phase of the third frequency divider signal is not 90 degrees earlier than the phase of the fourth frequency divider signal .

또한, 기 제1 분주기는, 상기 입력 신호를 입력받는 제1 클록 단자, 제1 데이터 단자, 상기 제1 분주 신호를 생성하는 제1 비반전 출력 단자 및 상기 제1 데이터 단자로 피드백되는 제1 반전 출력 단자를 포함하는 제1 D-플립플롭; 및 상기 입력 신호를 입력받는 제2 클록 단자, 제2 데이터 단자, 상기 제2 분주 신호를 생성하는 제2 출력 단자, 상기 제2 데이터 단자로 피드백되는 제2 반전 출력 단자 및 상기 제1 리셋 신호를 입력받는 제1 리셋 단자를 포함하는 제2 D-플립플롭;을 포함할 수 있다.The first divider has a first clock terminal for receiving the input signal, a first data terminal, a first non-inverting output terminal for generating the first divided signal, and a second non- A first D-flip flop including an inverted output terminal; And a second inverting output terminal that is fed back to the second data terminal and a second inverting output terminal that receives the first reset signal and the second inverted output terminal, And a second D flip-flop including a first reset terminal receiving the input signal.

또한, 상기 제1 교정기는, 상기 제1 분주 신호 및 상기 제2 분주 신호가 차동 관계를 만족하지 않는 경우, 상기 제1 리셋 신호를 생성하는 제1 리셋 신호 생성기; 및 상기 제1 분주 신호 및 상기 제2 분주 신호가 차동 관계를 만족할 때까지, 상기 제1 리셋 신호를 소정 시간만큼씩 순차적으로 지연시킨 후 상기 제1 분주기에 인가하는 제1 지연 선택기;를 포함할 수 있다.The first calibrator may further include: a first reset signal generator for generating the first reset signal when the first divided signal and the second divided signal do not satisfy the differential relationship; And a first delay selector for sequentially delaying the first reset signal by a predetermined time until the first divided signal and the second divided signal satisfy a differential relationship and then applying the delayed signal to the first divided frequency can do.

또한, 상기 제2 분주기는, 상기 제1 분주 신호를 입력받는 제3 클록 단자, 제3 데이터 단자, 상기 제3 분주 신호를 생성하는 제3 비반전 출력 단자 및 상기 제3 데이터 단자로 피드백되는 제3 반전 출력 단자를 포함하는 제3 D-플립플롭; 및 상기 제2 분주 신호를 입력받는 제4 클록 단자, 제4 데이터 단자, 상기 제4 분주 신호를 생성하는 제4 비반전 출력 단자, 상기 제4 데이터 단자로 피드백되는 제4 반전 출력 단자 및 상기 제2 리셋 신호를 입력받는 제2 리셋 단자를 포함하는 제4 D-플립플롭;을 포함할 수 있다.The second frequency divider may include a third clock terminal receiving the first divided signal, a third data terminal, a third non-inverted output terminal for generating the third divided signal, and a third non- A third D flip-flop including a third inverted output terminal; And a fourth non-inverting output terminal for generating the fourth divided signal, a fourth inverted output terminal fed back to the fourth data terminal, and a fourth inverting output terminal for receiving the second divided signal, And a fourth D flip-flop including a second reset terminal receiving a second reset signal.

또한, 상기 제2 교정기는, 상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행하지 않는 경우, 상기 제2 리셋 신호를 생성하는 제2 리셋 신호 생성기; 및 상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행할 때까지, 상기 제2 리셋 신호를 소정 시간만큼씩 순차적으로 지연시킨 후 상기 제2 분주기에 인가하는 제2 지연 선택기;를 포함할 수 있다.The second calibrator may further include: a second reset signal generator for generating the second reset signal when the phase of the third divided signal is not 90 degrees ahead of the phase of the fourth divided signal; And a second delay for sequentially delaying the second reset signal by a predetermined time until the phase of the third divided signal precedes the phase of the fourth divided signal by 90 degrees and then applying the second reset signal to the second divided period And a selector.

본 발명의 실시 예들 중 적어도 하나에 의하면, 본 발명의 일 실시예에 따른 주파수 분주 회로는 입력 신호에 대한 분주 과정에서 생성 및 처리되는 신호들의 상태를 모니터링하고, 출력 쌍의 I/Q(In-phase/Quadrature) 위상 관계를 어긋나게 하는 오동작이 발생하는 경우, 이를 적절히 교정할 수 있다는 장점이 있다.According to at least one of the embodiments of the present invention, the frequency dividing circuit according to an embodiment of the present invention monitors the states of signals generated and processed in the dividing process for an input signal, phase / quadrature) phase relationship is generated, it is possible to calibrate it properly.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned can be clearly understood by those skilled in the art from the description of the claims.

도 1a는 본 발명의 실시예들에 따른 다양한 주파수 분주 회로들을 개략적으로 보여주고,
도 1b는 도 1a에 도시된 주파수 분주 회로가 정상적으로 동작하는 경우의 입력 신호와 출력 신호 간의 관계를 보여준다.
도 2는 도 1a의 (a)에 도시된 주파수 분주 회로의 구조에 대한 일 예를 보여준다.
도 3은 도 2에 도시된 분주기의 구조 및 동작에 대한 일 예를 보여준다.
도 4은 도 3의 (a)에 도시된 두 D-플립플롭의 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.
도 5는 도 4의 (c)에 도시된 비정상 동작 중, 리셋 신호의 인가에 따른 교정 결과를 설명하기 위해 참조되는 도면이다.
도 6은 도 2에 도시된 교정기의 구조에 대한 일 예를 보여준다.
도 7은 도 6에 도시된 리셋 신호 생성기의 입출력 동작에 따른 타이밍 다이어그램을 보여준다.
도 8은 도 6에 도시된 지연 선택기의 동작을 설명하기 위한 개념도이다.
도 9는 리셋 신호가 분주기에 인가되기 전후에 대한 타이밍 다이어그램을 보여준다.
도 10은 도 2에 도시된 분주기의 구조에 대한 일 예를 보여준다.
도 11은 도 10의 (a)에 도시된 두 D-플립플롭의 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.
도 12는 도 2에 도시된 교정기의 구조에 대한 일 예를 보여준다.
도 13은 리셋 신호가 분주기에 인가되기 전후에 대한 타이밍 다이어그램을 보여준다.
도 14는 도 1a의 (a)에 도시된 주파수 분주 회로의 구조에 대한 일 예를 보여준다.
도 15의 (a)는 도 14에 도시된 분주기의 구조의 일 예를 보여주고, 도 15의 (b)는 분주기의 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.
도 16은 도 1a의 (a)에 도시된 주파수 분주 회로의 구조에 대한 일 예를 보여준다.
도 17은 도 16에 도시된 분주기의 구조의 일 예를 보여준다.
도 18a는 도 17에 도시된 분주기의 정상적인 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.
도 18b는 도 17에 도시된 분주기의 비정상적인 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.
도 18c는 도 17에 도시된 분주기의 비정상적인 입출력 동작에 따른 타이밍 다이어그램의 다른 예를 보여준다.
도 19는 도 16에 도시된 교정기의 구조에 대한 일 예를 보여준다.
도 20은 도 19에 도시된 교정기에 의해 생성된 리셋 신호가 분주기에 인가되기 전후에 대한 타이밍 다이어그램을 보여준다.FIG. 1A schematically shows various frequency dividing circuits according to embodiments of the present invention,
FIG. 1B shows a relationship between an input signal and an output signal when the frequency dividing circuit shown in FIG. 1A operates normally.
Fig. 2 shows an example of the structure of the frequency divider circuit shown in Fig. 1A (a).
FIG. 3 shows an example of the structure and operation of the frequency divider shown in FIG.
FIG. 4 shows an example of a timing diagram according to input / output operations of the two D flip-flops shown in FIG. 3 (a).
5 is a diagram referred to explain the calibration result according to the application of the reset signal during the abnormal operation shown in FIG. 4 (c).
6 shows an example of the structure of the calibrator shown in Fig.
FIG. 7 shows a timing diagram according to the input / output operation of the reset signal generator shown in FIG.
8 is a conceptual diagram for explaining the operation of the delay selector shown in FIG.
9 shows a timing diagram for before and after the reset signal is applied to the divider.
FIG. 10 shows an example of the structure of the frequency divider shown in FIG.
FIG. 11 shows an example of a timing diagram according to input / output operations of the two D flip-flops shown in FIG. 10 (a).
Fig. 12 shows an example of the structure of the calibrator shown in Fig.
13 shows a timing diagram for before and after the reset signal is applied to the frequency divider.
FIG. 14 shows an example of the structure of the frequency dividing circuit shown in FIG. 1A.
FIG. 15A shows an example of the structure of the frequency divider shown in FIG. 14, and FIG. 15B shows an example of a timing diagram according to the input / output operation of the divider.
FIG. 16 shows an example of the structure of the frequency dividing circuit shown in FIG. 1A.
FIG. 17 shows an example of the structure of the frequency divider shown in FIG.
FIG. 18A shows an example of a timing diagram according to the normal input / output operation of the frequency divider shown in FIG.
FIG. 18B shows an example of a timing diagram according to the abnormal input / output operation of the frequency divider shown in FIG.
FIG. 18C shows another example of a timing diagram according to the abnormal input / output operation of the frequency divider shown in FIG.
FIG. 19 shows an example of the structure of the calibrator shown in FIG.
FIG. 20 shows a timing diagram of the reset signal generated by the calibrator shown in FIG. 19 before and after the reset signal is applied to the frequency divider.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, wherein like reference numerals are used to designate identical or similar elements, and redundant description thereof will be omitted.

또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. In the following description of the embodiments of the present invention, a detailed description of related arts will be omitted when it is determined that the gist of the embodiments disclosed herein may be blurred.

또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed. , ≪ / RTI > equivalents, and alternatives.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including ordinals, such as first, second, etc., may be used to describe various elements, but the elements are not limited to these terms. The terms are used only for the purpose of distinguishing one component from another.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The singular expressions include plural expressions unless the context clearly dictates otherwise.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In the present application, the terms "comprises", "having", and the like are used to specify that a feature, a number, a step, an operation, an element, a component, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

도 1a는 본 발명의 실시예들에 따른 다양한 주파수 분주 회로들을 개략적으로 보여주고, 도 1b는 도 1a에 도시된 주파수 분주 회로가 정상적으로 동작하는 경우의 입력 신호와 출력 신호 간의 관계를 보여준다.FIG. 1A schematically shows various frequency dividing circuits according to embodiments of the present invention, and FIG. 1B shows a relationship between an input signal and an output signal when the frequency dividing circuit shown in FIG. 1A operates normally.

도 1a를 참조하면, 전압 제어 발진기(이하, "VCO"라고 칭함)(2)는 LDO레귤레이터(Low Drop Output regulator, 이하 "레귤레이터"라고 칭함)(1) 등으로부터 제공되는 전압을 통해 소정의 발진 주파수를 가지는 입력 신호(S_{VCO +}, S_{VCO -})를 생성할 수 있다. 이때, 두 입력 신호(S_{VCO +}, S_{VCO -})는 듀비티 50% 및 차동 관계를 가질 수 있다.Referring to FIG. 1A, a voltage controlled oscillator (hereinafter referred to as "VCO") 2 is connected to a predetermined oscillation frequency through a voltage provided from an LDO regulator (hereinafter referred to as "regulator" (S _{VCO +} , S _{VCO -} ) having a _frequency can be generated. At this time, the two input signals (S _{VCO +} , S _{VCO -} ) may have a duty ratio of 50% and a differential relationship.

VCO(2)에 의해 생성된 입력 신호(S_{VCO +}, S_{VCO -}) 중 적어도 어느 하나는 스위치(3)를 통해 다양한 주파수 분주 회로들(10a, 10b, 10c) 중 적어도 어느 하나로 인가될 수 있다.The input signal _{(S VCO +, S VCO -} ) generated by the VCO (2) at least one of may be of applying at least either one of the variable frequency division circuit via a switch (3) (10a, 10b, 10c) .

예컨대, 입력 신호(S_{VCO -})는 스위치(3)를 통해 주파수 분주 회로(10a)에 인가될 수 있다. 주파수 분주 회로(10a)는 VCO(2)에서 출력되는 입력 신호(S_{VCO -})의 주파수를 1/4로 분주하여, 듀비티 50% 및 I/Q(In-phase/Quadrature-phase) 위상 관계를 가지는 출력 신호 쌍(S_DIV4I, S_DIV4Q)을 생성할 수 있다. For example, the input signal (S _{VCO -)} may be applied to the frequency dividing circuit (10a) via a switch (3). Frequency dividing circuit (10a) is an input signal output from the _{VCO (2) (S VCO -} ) by dividing the frequency into 1/4, dew Bt 50% and I / Q (In-phase / Quadrature-phase) phase relationship (S _DIV4I , S _DIV4Q ) having an output signal having the same _polarity as that of the output signal.

다른 예로, 입력 신호(S_{VCO +})는 스위치(3)를 통해 주파수 분주 회로(10b)에 인가될 수 있다. 주파수 분주 회로(10b)는 VCO(2)에서 출력되는 입력 신호(S_{VCO +})의 주파수를 1/12로 분주하여, 듀비티 50% 및 I/Q(In-phase/Quadrature-phase) 위상 관계를 가지는 출력 신호 쌍(S_DIV12I, S_DIV12Q)을 생성할 수 있다.As another example, the input signal S _{VCO +} may be applied to the frequency divider circuit 10b via the switch 3. [ The frequency dividing circuit 10b divides the frequency of the input signal S _{VCO +} output from the VCO 2 by 1/12 to obtain a duty ratio of 50% and an In-phase / Quadrature-phase (I / Q) (S _DIV12I , S _DIV12Q ) having the first and second output signals.

다른 예로, 차동 관계의 입력 신호 쌍(S_{VCO +}, S_{VCO -})은 스위치(3)를 통해 주파수 분주 회로(10c)에 인가될 수 있다. 주파수 분주 회로(10c)는 VCO(2)에서 출력되는 입력 신호 쌍(S_{VCO +}, S_{VCO -})의 주파수를 1/6로 분주하여, 듀비티 50% 및 I/Q(In-phase/Quadrature-phase) 위상 관계를 가지는 출력 신호 쌍(S_DIV6I, S_DIV6Q)을 생성할 수 있다. As another example, the differential input signal pair (S _{VCO +} , S _{VCO -} ) may be applied to the frequency divider circuit 10c via the switch 3. The frequency dividing circuit 10c divides the frequency of the input signal pair (S _{VCO +} , S _{VCO -} ) output from the VCO 2 by 1/6 to obtain a duty ratio of 50% and I / Q (In-phase / Quadrature -phase) phase relationship (S _DIV6I , S _DIV6Q ).

도 1b를 참조하면, 도 1a에 도시된 주파수 분주 회로(10a)는, 예컨대 주파수가 7400MHz인 입력 신호(S_{VCO -})의 주파수를 1/4로 분주하여, 1850MHz의 주파수를 가지는 출력 신호 쌍(S_DIV4I, S_DIV4Q)을 생성할 수 있다. 이때, 출력 신호(S_DIV4I)는 출력 신호(S_DIV4Q)보다 위상이 π/2(=90도)만큼 앞설 수 있다.Referring to FIG. 1B, the frequency divider circuit 10a shown in FIG. 1A divides the frequency of the input signal S _{VCO -} having a frequency of 7400 MHz by a factor of 1/4 to generate an output signal pair having a frequency of 1850 MHz S _DIV4I , S _DIV4Q ). At this time, the output signal S _DIV4I may be ahead of the output signal S _DIV4Q by π / 2 (= 90 degrees).

또한, 주파수 분주 회로(10b)는 주파수가 8400MHz인 입력 신호(S_{VCO +})의 주파수를 1/12로 분주하여, 700MHz의 주파수를 가지는 출력 신호 쌍(S_DIV12I, S_DIV12Q)을 생성할 수 있다. 이때, 출력 신호(S_DIV12I)는 출력 신호(S_DIV12Q)보다 위상이 π/2(=90도)만큼 앞설 수 있다.The frequency dividing circuit 10b can generate the output signal pair (S _DIV12I , S _DIV12Q ) having the frequency of 700 MHz by dividing the frequency of the input signal S _{VCO +} having the frequency of ₈₄₀₀ MHz by 1/12 . At this time, the output signal S _DIV12I may be ahead of the output signal S _DIV12Q by π / 2 (= 90 degrees).

또한, 주파수 분주 회로(10c)는, 예컨대 주파수가 8520MHz인 입력 신호 쌍(S_VCO+, S_{VCO -})의 주파수를 1/6로 분주하여, 1420MHz의 주파수를 가지는 출력 신호 쌍(S_DIV6I, S_DIV6Q)을 생성할 수 있다. 이때, 출력 신호(S_DIV6I)는 출력 신호(S_DIV6Q)보다 위상이 π/2(=90도)만큼 앞설 수 있다.In addition, the frequency dividing circuit (10c), for example, the input signal pair frequency is _{8520MHz (S VCO +, S VCO} -) by dividing the frequency into 1/6, pairs of output signals having a frequency of 1420MHz of (S _DIV6I, S _DIV6Q Can be generated. At this time, the output signal S _DIV6I may be ahead of the output signal S _DIV6Q by π / 2 (= 90 degrees).

한편, 도 1a 및 도 1b에서는 입력 신호의 주파수를 각각 1/4, 1/12, 1/6으로 분주하는 3가지의 주파수 분주 회로(10a, 10b, 10c)만을 예시하였으나, 이에 한정되는 것은 아니며, 주파수 분주 회로의 목적에 따라 그 밖에 다양한 값으로 분주될 수 있는 것으로 이해되어야 할 것이다.In FIGS. 1A and 1B, only three frequency dividing circuits 10a, 10b, and 10c for dividing the frequency of the input signal by 1/4, 1/12, and 1/6 are illustrated. However, the present invention is not limited thereto , And may be divided into various other values depending on the purpose of the frequency divider circuit.

도 2는 도 1a의 (a)에 도시된 주파수 분주 회로(10a)의 구조에 대한 일 예를 보여준다.FIG. 2 shows an example of the structure of the frequency divider circuit 10a shown in FIG. 1A.

도 2를 참조하면, 분주인자 1/4인 주파수 분주 회로(10a)는 분주기(21, 22) 및 교정기(31, 32)를 포함할 수 있다.Referring to FIG. 2, frequency dividing circuit 10a having frequency dividing factor of 1/4 may include frequency dividers 21 and 22 and calibrators 31 and 32.

분주기(21)는 입력 신호(S_{VCO -})의 주파수를 1/2로 분주하여, 분주 신호 쌍(S_DIV2+, S_{DIV2 -})을 생성한다. 분주기(21)가 정상 동작하는 경우, 두 분주 신호(S_DIV2+, S_{DIV2 -})는 차동 관계를 이루게 된다. 본 발명에서 어떤 두 신호가 차동 관계를 이루다는 것은, 어느 한 신호와 다른 한 신호 간의 위상차가 π(=180도)인 관계를 가짐을 의미한다. 예컨대, 분주기(21)가 생성한 어느 한 분주 신호(S_{DIV2 +})는 다른 한 분주 신호(S_DIV2-)보다 위상이 180도 선행할 수 있다.The frequency divider 21 is input _signal by dividing the frequency of a 1/2 frequency division signal pairs (S _{VCO), -} to produce the (S _{+ DIV2,} S _DIV2). When the divider 21 operates normally, the two dividing signals S _{DIV2 +} and S _{DIV2 -} are in a differential relationship. In the present invention, the fact that two signals have a differential relation means that the phase difference between one signal and another signal has a relation of? (= 180 degrees). For example, one dividing signal S _{DIV2 +} generated by the divider 21 can be 180 degrees ahead of the other dividing signal S _DIV2- .

교정기(31)는 입력 신호(S_{VCO -}) 및 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})를 기초로, 리셋 신호(RS_DIV2)를 생성한다. 이러한 리셋 신호(RS_DIV2)는 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})가 차동 관계를 이루지 않는 경우에 생성되어 교정기(31)로부터 분주기(21)로 제공된다. 즉, 교정기(31)는 분주기(21)에 대하여 피드백 회로로 구성될 수 있다.Calibrator 31 is the input signal (S _{VCO -)} and two division signal (S _{+ DIV2,} S _{DIV2 -)} on the basis of, it generates a reset signal (RS _DIV2). The reset signal RS _DIV2 is generated when the two dividing signals S _{DIV2 +} and S _{DIV2 -} are not in a differential relationship and is supplied from the calibrator 31 to the divider 21. That is, the calibrator 31 may be configured as a feedback circuit for the frequency divider 21.

분주기(22)는 분주기(21)에 의해 생성된 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})의 주파수를 1/2로 분주하여 출력 신호 쌍(S_DIV4I, S_DIV4Q)을 생성한다. 출력 신호 쌍(S_DIV4I, S_DIV4Q)은 입력 신호(S_{VCO -})의 주파수가 1/2씩 두 번 분주된 것인바, 입력 신호(S_{VCO -})의 주파수의 1/4에 해당하는 주파수를 가지게 된다.The divider 22 divides the frequencies of the two dividing signals S _{DIV2 +} and S _{DIV2 -} generated by the divider 21 by 1/2 to generate output signal pairs S _DIV4I and S _DIV4Q . The output signal pair (S _DIV4I , S _DIV4Q ) is obtained by dividing the frequency of the input signal (S _{VCO -} ) by ½ and by _multiplying the frequency corresponding to ¼ of the frequency of the input signal (S _{VCO -} I have.

분주기(22)가 정상 동작하는 경우, 분주 신호 쌍(S_DIV4I, S_DIV4Q)은 분주 신호(S_DIV4I)의 위상이 분주 신호(S_DIV4Q)의 위상보다 90도 앞서는 I/Q 위상 관계를 이루게 된다. The frequency divider 22 is led to the normal operation, the division signal pairs (S _DIV4I, S _DIV4Q) is 90 degrees ahead of I / Q phase relationships than the phase of the divided signal the frequency division signal (S _DIV4Q) phase (S _DIV4I) if do.

교정기(32)는 분주 신호 쌍(S_DIV4I, S_DIV4Q)을 기초로, 리셋 신호(RS_IQ)를 생성한다. 이러한 리셋 신호(RS_IQ)는 분주 신호 쌍(S_DIV4I, S_DIV4Q)이 I/Q 위상 관계를 만족하지 않는 경우에 생성되어 교정기(32)로부터 분주기(22)로 제공된다. 즉, 교정기(32)는 분주기(22)에 대하여 피드백 회로로 구성될 수 있다.The calibrator 32 generates a reset signal RS _IQ based on the _divided signal pair ( _SDIV4I , _SDIV4Q ). This reset signal RS _IQ is generated when the _divided signal pair S _DIV4I , S _DIV4Q does not satisfy the I / Q phase relationship and is provided from the calibrator 32 to the divider 22. That is, the calibrator 32 may be configured as a feedback circuit for the frequency divider 22.

도 3은 도 2에 도시된 분주기(21)의 구조 및 동작에 대한 일 예를 보여준다.FIG. 3 shows an example of the structure and operation of the frequency divider 21 shown in FIG.

도 3의 (a)를 참조하면, 분주기(21)는 두 D-플립플롭(101, 102)을 포함할 수 있고, 두 D-플립플롭(101, 102) 각각은 도 3의 (b)에 도시된 로직 테이블에 따라 동작한다. 본 발명에서 D-플립플롭이란, 지연(delay)형 플립플롭을 의미하며, 임의의 입력 신호를 클록 펄스의 시간 간격만큼 지연시켜 출력한다. 3 (a), the frequency divider 21 may include two D flip-flops 101 and 102, and each of the two D flip-flops 101 and 102 may include two D- In accordance with the logic table shown in FIG. In the present invention, the D-flip-flop means a delay-type flip-flop and delays an arbitrary input signal by a time interval of a clock pulse.

D-플립플롭은 클록 단자(C), 데이터 단자(D) 및 비반전 출력 단자(Q)를 포함하고, 실시예에 따라 반전 출력 단자(Q_b)나 리셋 단자(R)를 더 포함할 수 있다.The D flip-flop includes a clock terminal C, a data terminal D and a non-inverted output terminal Q and may further include an inverted output terminal Q _b or a reset terminal R according to the embodiment have.

클록 단자(C)는 다른 구성 요소(예, 전압 제어 발진기)로부터 클록 신호를 수신한다. 예컨대, 플립플롭(101) 또는 플립플롭(102)에 대한 클록 신호로서 입력 신호(S_VCO-)가 이용될 수 있다. The clock terminal C receives a clock signal from another component (e.g., a voltage controlled oscillator). For example, the input signal S _VCO- may be used as the clock signal for the flip-flop 101 or the flip-flop 102.

비반전 출력 단자(Q)는 클록 단자(C)에 인가되는 클록 신호의 펄스에 따라, 데이터 단자(D)의 값과 동일한 값을 출력한다. 예를 들어, 데이터 단자(D)가 "0" 상태일 때 클록 단자(C)에 클록 펄스 "1"이 인가되면, 비반전 출력 단자(Q)는 "0"을 출력하고, 데이터 단자(D)에 "1" 상태일 때 클록 단자(C)에 클록 펄스 "1"이 인가되면, 비반전 출력 단자(Q)는 "1"을 출력한다.Inverted output terminal Q outputs the same value as the value of the data terminal D in accordance with the pulse of the clock signal applied to the clock terminal C. [ For example, when the clock pulse "1" is applied to the clock terminal C when the data terminal D is in the "0" state, the non-inverted output terminal Q outputs "0 & 1 " is applied to the clock terminal C in the "1" state of the non-inverted output terminal Q, the non-inverted output terminal Q outputs "1 ".

또한, 반전 출력 단자(Q_b)는 비반전 출력 단자(Q)의 출력 값의 반전 값을 출력한다. 예를 들어, 비반전 출력 단자(Q)가 "1"을 출력하면 반전 출력 단자(Q_b)는 "0"을 출력하고, 비반전 출력 단자(Q)가 "0"을 출력하면 반전 출력 단자(Q_b)는 "1"을 출력한다.Further, the inverted output terminal (Q _b) and outputs the inverted value of the output value of the non-inverting output terminal (Q). For example, if the non-inverting output terminal (Q), the output "1" to the inverted output terminal (Q _b) when the output "0", and the non-inverting output terminal (Q) outputs a "0", the inverted output terminal (Q _b) and outputs a "1".

한편, 반전 출력 단자(Q_b)는 데이터 단자(D)로 피드백되도록 연결되는 바, 클록 단자(C)에 "1"이 인가될 때마다, 비반전 출력 단자(Q)의 출력 값은 반전된다. 이에 따라, 클록 단자(C)에 인가되는 클록 신호의 듀티비가 50%인 경우, 클록 신호의 주파수의 1/2에 해당하는 주파수를 가지고 듀티비 50%인 출력 신호가 반전 출력 단자(Q_b)로부터 출력될 수 있다.On the other hand, the inverted output terminal (Q _b) is each time a "1" to the bar, a clock terminal (C) connected to the feedback to the data terminal (D) is applied, the output value of the non-inverting output terminal (Q) is reversed . Accordingly, when the duty ratio of the clock signal applied to the clock terminal C is 50%, an output signal having a duty ratio of 50% and having a frequency corresponding to 1/2 of the frequency of the clock signal is output to the inverting output terminal _Qb . As shown in FIG.

또한, 리셋 단자(R)에 리셋 펄스가 인가되지 않으면(즉, 리셋 신호가 "0"이면), 클록 단자(C)에 인가되는 신호 및 데이터 단자(D)에 인가되는 신호가 변화하지 않는 한, 비반전 출력 단자(Q)의 출력 값과 반전 출력 단자(Q_b)의 출력 값은 각각 일정하게 유지될 수 있다. 예를 들어, 클록 단자(C)에 인가되는 신호 및 데이터 단자(D)에 인가되는 신호에 따라 비반전 출력 단자(Q)가 n번째 출력 값(Q_n)을 출력한 후, 클록 단자(C)에 인가되는 신호 및 데이터 단자(D)에 인가되는 신호가 그대로 유지되면, 비반전 출력 단자(Q)는 n+1번째 출력 값(Q_{n + 1})으로서 n번째 출력 값(Q_n)과 동일한 값을 출력하게 된다. 또한, 반전 출력 단자(Q_b)가 n번째 출력 값(Q_bn)을 출력한 후, 클록 단자(C)에 인가되는 신호 및 데이터 단자(D)에 인가되는 신호가 그대로 그대로 유지되면, 반전 출력 단자(Q_b)는 n+1번째 출력 값(Q_{bn + 1})으로서 n번째 출력 값(Q_bn)과 동일한 값을 출력하게 된다. 위 예시에서, n은 자연수일 수 있다.If a reset pulse is not applied to the reset terminal R (that is, the reset signal is "0"), unless the signal applied to the clock terminal C and the signal applied to the data terminal D change , The output value of the non-inverting output terminal Q and the output value of the inverting output terminal Q _b can be kept constant, respectively. For example, after the non-inverting output terminal Q outputs the n-th output value Q _n according to the signal applied to the clock terminal C and the signal applied to the data terminal D, the clock terminal C And the signal applied to the data terminal D are maintained, the non-inverting output terminal Q outputs the ( _{n + 1} ) -th output value Q _{n + 1} as the n-th output value Q _n and The same value is output. Furthermore, when the inverted output terminal (Q _b) the n-th output value after the output of (Q _bn), the signal is still maintained to be applied to the clock terminal (C) signal and a data terminal (D) to be applied to the inverting output terminal (Q _b) is, and outputs the same value as the n-th output value (Q _bn) a (n + 1) th output value (Q _{bn + 1).} In the above example, n may be a natural number.

또한, 리셋 단자(R)에 리셋 펄스가 인가되면(즉, 리셋 신호가 "1"이면), 클록 단자(C)에 인가되는 신호 및 데이터 단자(D)에 인가되는 신호와는 무관하게, 비반전 출력 단자(Q)는 "1"을 출력할 수 있다.When a reset pulse is applied to the reset terminal R (that is, when the reset signal is "1"), irrespective of the signal applied to the clock terminal C and the signal applied to the data terminal D, The inverted output terminal Q can output "1 ".

도 3의 (a)에 도시된 바와 같이, 입력 신호(S_{VCO -})는 클록 신호로서 D-플립플롭(101) 및 D-플립플롭(102) 각각의 클록 단자(C)에 동시에 인가될 수 있으며, 도 3의 (b)에 도시된 로직 테이블에 따라, D-플립플롭(101)은 입력 신호(S_{VCO -})의 주파수가 1/2 분주된 분주 신호(S_{DIV2 +})를 생성하고, D-플립플롭(102)은 입력 신호(S_{VCO -})의 주파수가 1/2 분주된 분주 신호(S_{DIV2 -})를 생성한다. 이때, 입력 신호(S_{VCO -})의 듀티비가 50%인 경우, 분주 신호(S_{DIV2 +})와 분주 신호(S_{DIV2 -}) 각각의 듀티비 역시 50%일 수 있다.As shown in (a) of FIG. 3, the input signal (S _{VCO -)} may be simultaneously applied to the D- flip-flop 101 and a D- flip-flop 102 each clock terminal (C) as the clock signal According to the logic table shown in FIG. 3 (b), the D-flip flop 101 generates the _divided signal S _{DIV2 + in} which the frequency of the input signal S _{VCO -} is _divided by 1/2, The D-flip-flop 102 generates the _divided signal S _{DIV2 -} with the frequency of the input signal S _{VCO - divided} by 1/2. At this time, when the duty ratio of the input signal S _{VCO -} is 50%, the duty ratio of the _divided signal S _{DIV2 +} and the divided signal S _{DIV2 -} may be 50%.

한편, D-플립플롭(101) 및 D-플립플롭(102) 각각의 반전 출력 단자(Q_b)의 초기 상태에 따라, 분주 신호(S_{DIV2 +})와 분주 신호(S_{DIV2 -})는 차동 관계를 이루거나 이루지 못할 수 있다.On the other hand, division signal (S _{+ DIV2)} and frequency division signal according to the initial state of the D- flip-flop 101 and a D- flip-flop 102, respectively of the inverting output terminal (Q _b) (S _{DIV2 -)} is the differential between Or not.

도 4은 도 3의 (a)에 도시된 두 D-플립플롭(101, 102)의 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.FIG. 4 shows an example of a timing diagram according to input / output operations of the two D flip-flops 101 and 102 shown in FIG. 3 (a).

도 4의 (a)는 두 D-플립플롭(101, 102) 각각의 반전 출력 단자(Q_b)의 초기 상태가 서로 다른 경우의 타이밍 다이어 그램을 예시하고, 도 4의 (b)는 두 D-플립플롭(101, 102) 각각의 반전 출력 단자(Q_b)의 초기 상태가 서로 같은 경우의 타이밍 다이어 그램을 예시한다. 4A illustrates a timing diagram when the initial states of the inverted output terminals Q _b of the two D flip-flops 101 and 102 are different from each other. FIG. - Timing diagrams when the initial states of the inverted output terminals (Q _b ) of the flip-flops (101, 102) are equal to each other are exemplified.

도 4의 (a)는, D-플립플롭(101)의 반전 출력 단자(Q_b)의 초기 값이 "0"이고, D-플립플롭(102)의 반전 출력 단자(Q_b)의 초기 값이 "1"인 상태에서, 두 D-플립플롭(101, 102) 각각의 클록 단자(C)에 듀티비 50%의 입력 신호(S_{VCO -})가 동시에 인가되는 경우의 타이밍 다이어그램이다. Of Figure 4 (a), the initial value of the D- flip-flop 101, the inverted output terminal (Q _b) The initial value is "0", and the inverted output of the D- flip-flop 102 terminal (Q _b) of the And the input signal S _{VCO -} having a duty ratio of 50% is simultaneously applied to the clock terminal C of each of the two D flip-flops 101 and 102 in the state of "1".

D-플립플롭(101)의 비반전 출력 단자(Q)의 출력 신호(S_{DIV2 +})와 D-플립플롭(102)의 비반전 출력 단자(Q)의 출력 신호(S_{DIV2 -})는 클록 신호(S_{VCO -})의 상승 에지마다 반전되는바, 도시된 바와 같이, 출력 신호(S_{DIV2 +}) 및 출력 신호(S_{DIV2 -})는 클록 신호(S_VCO-)의 주파수가 1/2 분주된 주파수를 가진다. 또한, 두 D-플립플롭(101, 102) 각각의 반전 출력 단자(Q_b)의 초기 값이 서로 다르므로, D-플립플롭(101)의 비반전 출력 단자(Q)의 출력 신호(S_{DIV2 +})와 D-플립플롭(102)의 비반전 출력 단자(Q)의 출력 신호(S_DIV2-)는 듀티비 50%를 가지고 상호 차동 관계를 이루게 된다.The output signal S _{DIV2 +} of the non-inverted output terminal Q of the D-flip flop 101 and the output signal S _{DIV2 -} of the non-inverted output terminal Q of the D- (S _{VCO -),} the output signal (S _{+ DIV2)} as a raised bar that is inverted for each edge, and showing the output signal (S _{DIV2 -)} is the frequency of the clock signal (S _VCO-) 1/2 divided frequency . In addition, two D- flip-flops 101 and 102, each of the inverted output terminal (Q _b) Since the initial values are different with each other, D- flip-flop 101, the non-inverting output terminal (Q) output signal (S _DIV2 of the ₊ ) And the output signal (S _DIV2- ) of the non-inverting output terminal Q of the D-flip flop 102 have a duty ratio of 50%.

한편, 도 4의 (b)는, D-플립플롭(101)의 반전 출력 단자(Q_b)의 초기 값이 "0"이고, D-플립플롭(102)의 반전 출력 단자(Q_b)의 초기 값도 "0"인 상태에서, 두 D-플립플롭(101, 102) 각각의 클록 단자(C)에 듀티비 50%의 클록 신호(S_{VCO -})가 동시에 인가되는 경우의 타이밍 다이어그램이다. On the other hand, in FIG. 4 (b), of the D- flip-flop 101, the inverted output terminal (Q _b) and an initial value is "0", D- flip-flop 102, the inverted output terminal (Q _b) of the The clock signal S _{VCO -} having a duty ratio of 50% is simultaneously applied to the clock terminal C of each of the two D flip-flops 101 and 102 while the initial value is also "0 ".

D-플립플롭(101)의 비반전 출력 단자(Q)의 출력 신호(S_{DIV2 +})와 D-플립플롭(102)의 비반전 출력 단자(Q)의 출력 신호(S_{DIV2 -})는 클록 신호(S_{VCO -})의 상승 에지마다 반전되는바, 도시된 바와 같이, 출력 신호(S_{DIV2 +}) 및 출력 신호(S_{DIV2 -})는 클록 신호(S_VCO-)의 주파수가 1/2 분주된 주파수 및 듀티비 50%를 가진다는 점에서 도 4의 (a)와 동일하다. 하지만, 두 D-플립플롭(101, 102) 각각의 반전 출력 단자(Q_b)의 초기 값이 서로 동일하므로, D-플립플롭(101)의 비반전 출력 단자(Q)의 출력 신호(S_DIV2+)와 D-플립플롭(102)의 비반전 출력 단자(Q)의 출력 신호(S_{DIV2 -})는 서로 차동 관계를 만족하지 못하게 된다.The output signal S _{DIV2 +} of the non-inverted output terminal Q of the D-flip flop 101 and the output signal S _{DIV2 -} of the non-inverted output terminal Q of the D- (S _{VCO -),} the output signal (S _{+ DIV2)} as a raised bar that is inverted for each edge, and showing the output signal (S _{DIV2 -)} is the frequency of the clock signal (S _VCO-) 1/2 divided frequency And a duty ratio of 50%. However, two D- flip-flops 101 and 102, because the initial value of each of the inverted output terminal (Q _b) is equal to each other, the output signal of the non-inverting output of the D- flip-flop 101, the terminal (Q) (S _{+ DIV2} And the output signal S _{DIV2 -} of the non-inverting output terminal Q of the D flip-flop 102 do not satisfy the differential relationship with each other.

도 4의 (c)는 리셋 신호(RS_DIV2)를 이용하여, 도 4의 (b)와 같은 분주기(21)의 오작동을 교정하는 동작을 설명하기 위한 타이밍 다이어그램이다.4 (c) is a timing diagram for explaining the operation of correcting the malfunction of the divider 21 as shown in FIG. 4 (b) by using the reset signal RS _DIV2 .

도 4의 (c)와 같이 D-플립플롭(101)의 출력 신호(S_{DIV2 +})와 D-플립플롭(102)의 출력 신호(S_{DIV2 -})가 모두 "1"인 상태일 때, 클록 신호(S_{VCO -})의 다음 상승 에지(positive edge)가 오기 전, D-플립플롭(102)의 리셋 단자(R)에 리셋 신호(RS_DIV2)를 인가할 수 있다.When the output signal S _{DIV2 +} of the D-flip flop 101 and the output signal S _{DIV2 -} of the D-flip flop 102 are both "1" as shown in FIG. 4C, _signal, it is possible to apply the next rising edge (positive edge) to come before the reset signal (RS _DIV2) to a reset terminal (R) of the D- flip-flop 102 of the (S _VCO).

도 3의 (b)을 참조하여 전술한 바와 같이 D-플롭플롭은 리셋 단자(R)에 리셋 펄스 "1"이 인가될 때마다, 비반전 출력 단자(Q)는 항상 "0"을 출력하는 특성을 가지므로, D-플립플롭(102)의 리셋 단자(R)에 리셋 신호(RS_DIV2)가 인가되면, 도시된 바와 같이 출력 신호(S_{DIV2 -})는 "1"에서 "0"으로 반전되어, D-플립플롭(101)의 출력 신호(S_DIV2+)와 서로 다른 값을 가지게 된다. 즉, 리셋 신호(RS_DIV2)의 상승 에지 직전에는 두 출력 신호(S_{DIV2 +}, S_{DIV2 -})가 차동 관계를 만족하지 않으나, 리셋 신호(RS_DIV2)의 상승 에지 후에는 두 출력 신호(S_{DIV2 +}, S_{DIV2 -})가 차동 관계를 정상적으로 만족하게 된다.As described above with reference to Fig. 3 (b), the D-flip flop always outputs "0" to the non-inverted output terminal Q every time the reset pulse "1" is applied to the reset terminal R because of the characteristics, if the reset signal (RS _DIV2) to a reset terminal (R) of the D- flip-flop 102 is applied, the output signal as shown _(DIV2 S _-) is inverted from "1" to "0" And has a different value from the output signal (S _{DIV2 +} ) of the D-flip flop 101. That is, immediately before the rising edge of the reset signal (RS _DIV2) two output signals (S _{DIV2 +,} S _{DIV2 -)} is, but not satisfy the differential relationship, after the rising edge of the reset signal (RS _DIV2) the two output signals (S _{DIV2 +} , S _{DIV2 -} ) satisfies the differential relationship normally.

한편, 두 출력 신호(S_{DIV2 +}, S_{DIV2 -})가 차동 관계를 만족시키는 교정 동작을 위해서는, 두 출력 신호(S_{DIV2 +}, S_{DIV2 -})가 모두 "1"인 시점에 D-플립플롭(102)의 리셋 단자(R)로 리셋 신호(RS_DIV2)가 인가되어야 한다. 즉, 두 출력 신호(S_{DIV2 +}, S_{DIV2 -}) 중 적어도 하나가 "0"인 시점에 리셋 신호(RS_DIV2)가 인가되면, 교정 동작이 정상적으로 이루어지지 않을 수 있다.On the other hand, two output signals (S _{+ DIV2, DIV2} S _-) in order that a calibration operation, the two output signals (S _{+ DIV2,} S _{DIV2 -)} satisfying the differential between both the D- flip to "1" point-flop ( The reset signal RS _DIV2 must be applied to the reset terminal R of the switch 102. That is, if the reset signal RS _DIV2 is applied when at least one of the two output signals S _{DIV2 +} and S _{DIV2 -} is "0", the calibration operation may not be normally performed.

이러한 리셋 신호(RS_DIV2)는 도 2에 도시된 교정기(31)로부터 인가되는 것일 수 있는바, 이하 도 5 및 도 6을 참조하여 보다 상세히 살펴보기로 한다.This reset signal RS _DIV2 may be applied from the calibrator 31 shown in FIG. 2, and will be described in more detail with reference to FIGS. 5 and 6. FIG.

도 5는 도 4의 (c)에 도시된 비정상 동작 중, 리셋 신호(RS_DIV2)의 인가에 따른 교정 결과를 설명하기 위해 참조되는 도면이다.FIG. 5 is a diagram referred to explain the calibration result according to the application of the reset signal RS _DIV2 during the abnormal operation shown in FIG. 4C.

도 5를 참조하면, 듀티비 50%인 클록 신호(S_{VCO -})의 어느 한 상승 에지(positive edge)(P_k)에서 바로 다음 상승 에지(P_{k + 1})까지는 시간 폭(T_CLK)이 존재한다.5, a time width T _CLK is _calculated from a positive edge P _k of a clock signal S _{VCO -} having a duty ratio of 50% to a next rising edge P _{k + 1} exist.

또한, 리셋 신호(RS_DIV2)는 펄스폭(T_PW)을 가진다. 또한, 리셋 신호(RS_DIV2)는 클록 신호(S_{VCO -})를 적어도 한 번 이상 분주한 후에야 생성할 수 있는 것이므로, 리셋 신호(RS_DIV2)의 상승 에지는 클록 신호(S_{VCO -})의 상승 에지로부터 어느 정도의 시간(T_c2q)만큼 딜레이된다. 딜레이되는 시간(T_c2q)은 주파수 분주 회로(10a)의 물리적 특성(즉, 어떤 입력으로부터 출력을 얻는 데에 발생하는 딜레이)에 기인한 값으로서, 여러 요인에 따라 증감할 수 있다. 이에 따라, 도시된 바와 같이, 리셋 신호(RS_DIV2)의 하강 에지는 클록 신호(S_{VCO -})의 어느 한 상승 에지)(P_k)로부터 적어도 T_c2q+T_PW 만큼 지연된 시점에 위치할 수 있다. The reset signal RS _DIV2 has a pulse width T _PW . Further, the reset signal (RS _DIV2) is the clock signal rising edge of the (S _{VCO - -)} a, because that can be generated only after dispensing at least once, the rising edge clock signal of the reset signal (RS _DIV2) (S _VCO) And is delayed by a certain time (T _c2q ). The delay time T _c2q is a value due to the physical characteristics of the frequency divider circuit 10a (i.e., a delay that occurs when an output is obtained from an input) and can be increased or decreased depending on various factors. Thus, as shown, the falling edge of the reset signal RS _DIV2 may be located at a time delayed by at least T _c2q + T _PW from any rising edge (P _k ) of the clock signal S _{VCO -} .

또한, 리셋 신호(RS_DIV2)의 하강 에지(falling edge)는 클록 신호(S_{VCO -})의 다음 상승 에지(P_{k + 1})로부터 적어도 셋업 시간(T_setup) 이전의 어느 한 시점(예, ①번 시점)에 위치하여야 한다. 즉, 정상적인 교정이 이루어지기 위해서는 T_margin=T_CLK- (T_c2q+T_PW+ T_setup) > 0 이어야 한다.In addition, the falling edge (falling edge) is the clock signal of the reset signal _{(RS DIV2) (S VCO -} ) following a rising edge (P _{k + 1)} at least a set up time (T _setup) a previous one of the start point (for example, from the ① Time point). In other words, T _margin = T _CLK - (T _c2q + T _PW + T _setup )> 0 for normal calibration to be performed.

하지만, 예를 들어 입력 신호(S_{VCO -})의 주파수가 11GHz와 같이 고속 동작을 하게 될 경우, T_CLK은 매우 짧아지게 되고, 프로세스 변화(process variation)에 의해 회로의 동작 특성이 악화되는 경우 T_c2q와 T_PW는 길어져, T_margin 은 0보다 작아질 수 있다.However, for example, when the frequency of the input signal (S _{VCO -} ) becomes high at 11 GHz, T _CLK becomes very short, and when the operation characteristic of the circuit deteriorates due to process variation, T _c2q and T _PW are long, and T _margin can be less than zero.

만약, 리셋 신호(RS_DIV2)의 하강 에지가 클록 신호(S_{VCO -})의 다음 상승 에지)(P_k+1)로부터 셋업 시간(T_setup) 이전을 넘어선 시점(예, ②번 시점)에 위치하게 되면(즉, T_margin < 0에 해당하는 시점), 클록 신호(S_{VCO -})의 다음 상승 에지가 D-플립플롭(102)에 인가되더라도, D-플립플롭(102)의 출력 신호(S_{DIV2 -})는 계속 "0"로 유지되어, 정상적인 교정이 이루어지지 않을 수 있다.If the falling edge of the reset signal (RS _DIV2) a clock _signal, positioned at set-up time (T _setup) time beyond the previous (e.g., ② time point) from the next rising edge) (P _{k + 1)} of the (S _VCO), If it (that is, T _margin <time corresponding to 0), the clock _signal, the output signal (S a, even if the next rising edge is applied to the D- flip-flop 102, D- flip-flop 102 of the (S _{VCO), DIV2 -} ) is kept at "0 &quot;, so that normal calibration may not be performed.

따라서, 본 발명은 입력 신호(S_{VCO -})의 주파수, T_c2q, T_PW 등에 관계없이, 분주기(21)의 입출력 상태를 모니터링하고, 오동작이 검출된 경우 이를 교정할 수 있는 교정기(31)를 포함하는 회로를 제안하고자 하는바, 도 6을 참조하여 상세히 설명하기로 한다.Therefore, the present invention is based on the frequency of the input signal (S _{VCO -} ), T _c2q , T _PW And a calibrator 31 capable of monitoring the input / output state of the frequency divider 21 and correcting a malfunction if it is detected, will be described in detail with reference to FIG. 6 .

도 6은 도 2에 도시된 교정기(31)의 구조에 대한 일 예를 보여준다.FIG. 6 shows an example of the structure of the calibrator 31 shown in FIG.

도 6을 참조하면, 교정기(31)는 리셋 신호 생성기(111) 및 지연 선택기(112)를 포함할 수 있다.Referring to FIG. 6, the calibrator 31 may include a reset signal generator 111 and a delay selector 112.

리셋 신호 생성기(111)는 분주기(21)에 의해 생성된 두 분주 신호(S_{DIV2 +}, S_DIV2-)들의 상태를 모니터링하여, 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})들이 서로 차동 관계를 이루지 않는 경우, 초기 리셋 신호(RS1)를 생성한다. The reset signal generator 111 monitors the states of the two _divided signals S _{DIV2 +} and S _DIV2- generated by the divider 21 so that the two _divided signals S _{DIV2 +} and S _{DIV2 -} It generates an initial reset signal RS1.

리셋 신호 생성기(111)는 XNOR 게이트(121), 분주기(122), 딜레이 유닛(123) 및 D-플립플롭(124)을 포함할 수 있다.The reset signal generator 111 may include an XNOR gate 121, a divider 122, a delay unit 123 and a D-flip flop 124.

XNOR 게이트(121)는 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})를 인가받아, 이에 대응하는 신호(S_XORb)를 출력한다. 예컨대, XNOR 게이트(121)는 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})가 같은 상태(예, ("1", "1") 또는 ("0", "0"))인 경우에는, "1"을 생성하고, 두 분주 신호(S_DIV2+, S_{DIV2 -})가 다른 상태(예, ("1", "0") 또는 ("0", "1"))인 경우에는, "0"을 생성한다. 이러한 신호(S_XORb)는 후술할 플립플롭(124)의 데이터 단자(D)에 인가될 수 있다.The XNOR gate 121 receives the two dividing signals S _{DIV2 +} and S _{DIV2 -} and outputs a corresponding signal S _XOR b. For example, when the two dividing signals S _{DIV2 +} and S _{DIV2 -} are in the same state (e.g., (1), (1) or (0) generating a "1", and two division signal (S _{DIV2 +,} S _{DIV2 -)} in the case of the other condition (for example, ( "1", "0") or ( "0", "1")), "0 " This signal S _XOR b may be applied to the data terminal D of the flip-flop 124 to be described later.

분주기(122)는 분주 신호(S_{DIV2 +})의 주파수를 1/2 분주한 신호(CK_SDPC)를 생성한 후 이를 D-플립플롭(124)의 클록 단자(C)에 인가한다. 이 과정에서, 분주 신호(S_DIV2+)와 출력 신호(CK_SDPC) 간에는 소정 시간(T_CK)만큼의 딜레이가 발생할 수 있다.The frequency divider 122 generates a signal CK _{SDPC obtained} by dividing the frequency of the frequency dividing signal S _{DIV2 +} by 1/2 and then _applies the signal CK _SDPC to the clock terminal C of the D-flip flop 124. In this process, a delay of a predetermined time (T _CK ) may occur between the dividing signal (S _{DIV2 +} ) and the output signal (CK _SDPC ).

딜레이 유닛(123)은 분주기(122)로부터 인가되는 신호(CK_SDPC)를 소정 시간(T_PW)만큼 지연시킨 후 D-플립플롭(124)의 리셋 단자(R)에 인가한다.The delay unit 123 delays the signal CK _SDPC applied from the frequency divider 122 by a predetermined time T _PW and then applies the signal CK _SDPC to the reset terminal R of the D flip-

D-플립플롭(124)은 데이터 단자(D), 클록 단자(C) 및 리셋 단자(R) 각각에 인가되는 신호에 따라, 소정의 펄스폭(T_PW)을 가지는 초기 리셋 신호(RS1)를 생성한다.The D-flip flop 124 outputs an initial reset signal RS1 having a predetermined pulse width T _PW according to a signal applied to the data terminal D, the clock terminal C and the reset terminal R .

예컨대, 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})가 서로 같은 상태인 경우, D-플립플롭(124)의 데이터 단자(D)는 XNOR 게이트(121)에 의해 "1" 상태가 된다. 이때, 신호(CK_SDPC)가 D-플립플롭(124)의 클록 단자(C)에 인가되면, D-플립플롭(124)의 데이터 단자(D)의 상태와 동일한 "1"이 비반전 출력 단자(Q)로부터 출력된다. 이때, 딜레이 유닛(123)에 의해 소정 시간(T_PW)만큼 딜레이된 신호(CK_SDPC)가 D-플립플롭(123)의 리셋 단자(R)에 인가됨에 따라, 비반전 출력 단자(Q)로부터 출력되던 "1"은 다시 "0"으로 반전된다. 즉, D-플립플롭(123)의 비반전 출력 단자(Q)로부터 출력되는 초기 리셋 신호(RS1)의 폭(T_PW)은, 신호(CK_SDPC)가 딜레이 유닛(123)에 의해 지연된 시간에 대응하는 폭(T_PW)을 가지게 된다. 즉, 전술한 딜레이 유닛(123)은 초기 리셋 신호(RS1)의 펄스폭(T_PW)을 결정하는 동작을 담당하게 된다. 딜레이 유닛(123)이 어느 정도로 신호(CK_SDPC)를 딜레이시킬지는 미리 정의된 상태일 수 있다.For example, when the two dividing signals S _{DIV2 +} and S _{DIV2 -} are in the same state, the data terminal D of the D-flip flop 124 becomes "1" state by the XNOR gate 121. At this time, if the signal CK _SDPC is applied to the clock terminal C of the D flip-flop 124, "1", which is the same as the state of the data terminal D of the D flip- (Q). At this time, as the signal CK _SDPC delayed by the delay unit 123 for the predetermined time T _PW is applied to the reset terminal R of the D flip-flop 123, the signal CK _SDPC from the non-inverting output terminal Q The output "1" is inverted to "0" again. That is, the width T _PW of the initial reset signal RS 1 output from the non-inverted output terminal Q of the D flip-flop 123 is equal to the width of the signal CK _SDPC at the time delayed by the delay unit 123 And has a corresponding width (T _PW ). That is, the delay unit 123 described above is responsible for determining the pulse width T _PW of the initial reset signal RS 1. The extent to which the delay unit 123 delays the signal CK _SDPC may be a predefined state.

지연 선택기(112)는 리셋 신호 생성기(111)로부터 인가되는 초기 리셋 신호(RS1)의 하강 에지가, 도 5에 도시된 T_margin > 0을 만족하는 시점에 위치하도록, 초기 리셋 신호(RS1)를 지연시킨 신호(RS_DIV2)를, 분주기(21)에 인가한다. 지연 선택기(112)의 동작에 대하여는 이하 도 8을 참조하여 구체적으로 살펴보기로 한다.The delay selector 112 selects the initial reset signal RS1 so that the falling edge of the initial reset signal RS1 applied from the reset signal generator 111 is at a time point when T _margin > 0 shown in FIG. 5 is satisfied And applies the delayed signal RS _DIV2 to the frequency divider 21. The operation of the delay selector 112 will be described in detail with reference to FIG.

도 7은 도 6에 도시된 리셋 신호 생성기(111)의 입출력 동작에 따른 타이밍 다이어그램을 보여준다. 이해를 돕기 위해, 지연 선택기(112)의 동작은 고려하지 않으며, 초기 리셋 신호(RS1)는 분주기(21)로 피드백되지 않는 것으로 가정한다.FIG. 7 shows a timing diagram according to the input / output operation of the reset signal generator 111 shown in FIG. For the sake of understanding, it is assumed that the operation of the delay selector 112 is not taken into consideration, and that the initial reset signal RS1 is not fed back to the divider 21.

도 7을 참조하면, 듀티비 50%를 가지는 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})가 리셋 신호 생성기(111)에 인가된다. Referring to FIG. 7, two divided signals S _{DIV2 +} and S _{DIV2 -} having a duty ratio of 50% are applied to the reset signal generator 111.

이때, 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})는 도시된 바와 같이 서로 같은 상태이므로, XNOR 게이트(121)에서 생성되는 신호(S_XORb)는 계속 "1"을 유지하게 된다. 또한, 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})는 서로 차동 관계를 이루지 않아 교정이 필요한 상태이다. At this time, since the two dividing signals S _{DIV2 +} and S _{DIV2 -} are in the same state as shown in the figure, the signal S _XOR b generated by the XNOR gate 121 keeps "1" continuously. Also, the two dividing signals (S _{DIV2 +} and S _{DIV2 -} ) do not have a differential relation with each other, and therefore, calibration is required.

또한, 두 분주 신호(S_{DIV2 +}, S_{DIV2 -}) 각각은 분주기(21)가 클록 신호(S_{VCO -})를 1/2 분주한 후의 신호들이다. 따라서, 도시된 바와 같이 두 분주 신호(S_{DIV2 +}, S_{DIV2 -}) 각각의 최초 상승 에지는 클록 신호(S_{VCO -})의 최초 상승 에지로부터 어느 정도의 시간(예, T_c2q, 도 5 참조)만큼 딜레이될 수 있다.Also, each of the two frequency dividing signals S _{DIV2 +} and S _{DIV2 -} is a signal obtained by dividing the frequency divider 21 by 1/2 of the clock signal S _{VCO -} . Thus, the first rising edge of each of the two frequency dividing signals S _{DIV2 +} and S _{DIV2 -} as shown in FIG. 5 is a certain time from the first rising edge of the clock signal S _{VCO -} (e.g., T _c2q , see FIG. 5) As shown in FIG.

D-플립플롭(124)은 신호(S_XORb)의 상태가 "1"인 경우에 인가되는 클록 신호(CK_SDPC)에 반응하여 리셋 신호(RS1)를 생성하는데, 클록 신호(CK_SDPC)는 입력 신호(S_VCO-)가 1/2씩 2번 분주된 후의 신호이므로, D-플립플롭(124)은 2²T_VCO마다 펄스를 생성할 수 있다. 여기서, T_VCO는 입력 신호(S_{VCO -})의 한 주기에 해당하는 시간일 수 있다.The D-flip flop 124 generates the reset signal RS1 in response to the clock signal CK _SDPC applied when the state of the signal S _XOR b is "1", and the clock signal CK _SDPC is Since the input signal S _VCO- is the signal after being _divided by 1/2, the D-flip-flop 124 can generate a pulse every 2 ² T _VCO . Here, T _VCO may be a time corresponding to one period of the input signal S _{VCO -} .

한편, 초기 리셋 신호(RS1)를 살펴보면, 신호 처리 시에 필수적으로 동반되는 딜레이 현상에 의해, 클록 신호(S_{VCO -})의 첫번째 상승 에지에 따라 생성되는 초기 리셋 신호(RS1)의 하강 에지는, 클록 신호(S_{VCO -})의 첫번째 상승 에지가 발생한 시점으로부터 소정 시간(T_C2R)만큼 딜레이된 시점에 위치할 수 있다. 구체적으로, 클록 신호(S_VCO-)의 첫번째 상승 에지에 대한 결과로 생성된 리셋 신호(RS1)의 하강 에지는 클록 신호(S_{VCO -})의 두번째 상승 에지를 지난 시점에 위치할 수 있는바, 이는 도 5를 참조하여 전술한 T_margin < 0에 해당하므로, 리셋 신호(RS1)가 생성되었음에도, 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})가 차동 관계를 이루도록 하는 교정 과정이 제대로 이뤄어지지 않을 수 있다. The falling edge of the initial reset signal RS1 generated according to the first rising edge of the clock signal S _{VCO -} due to the delay phenomenon, which is necessarily accompanied by the signal processing, May be located at a time delayed by a predetermined time (T _C2R ) from the time when the first rising edge of the clock signal (S _{VCO -} ) is generated. Specifically, the falling edge of the clock signal of a reset signal (RS1) generated as a result to the first rising edge of the (S _VCO-) is a clock signal (S _{VCO -)} bar which may be located a second rising edge of the last in time, This corresponds to T _margin <0 described above with reference to FIG. 5, so that a correcting process is performed in which the two dividing signals S _{DIV2 +} and S _{DIV2 -} have a differential relationship even though the reset signal RS1 is generated .

즉, 리셋 신호(RS1)의 하강 에지가 위치하는 시점에는 분주 신호(S_{DIV2 -})가 "0"인 상태이므로, 리셋 신호(RS1)가 분주기(21)에 포함된 D-플립플롭(102)의 리셋 단자(R)에 인가되더라도, 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})는 계속하여 차동 쌍을 이루지 않게 된다. 이러한 문제는, 리셋 신호(RS1)의 하강 에지를 i)T_margin > 0이고, ii)분주 신호(S_{DIV2 -})가 "1"인 시점에 위치하도록, 리셋 신호(RS1)를 적어도 T_CORRECT만큼 시간 지연시키는 지연 선택기(112)의 도입으로 해결할 수 있는바, 도 8을 살펴보기로 한다.That is, since the _divided signal S _{DIV2 -} is at "0" at the time when the falling edge of the reset signal RS1 is located, the reset signal RS1 is applied to the D flip-flop 102 The two divided signals S _{DIV2 +} and S _{DIV2 -} do not continue to form a differential pair. This problem can be solved by setting the falling edge of the reset signal RS1 to at least T _CORRECT so that the falling edge of the reset signal RS1 is i) T _margin > 0, and ii) the divided signal S _{DIV2 -} The delay selector 112 for delaying the time can be solved by referring to FIG. 8. FIG.

도 8은 도 6에 도시된 지연 선택기(112)의 동작을 설명하기 위한 개념도이다. FIG. 8 is a conceptual diagram for explaining the operation of the delay selector 112 shown in FIG.

도 8의 (a)를 참조하면, 지연 선택기(112)는 2ⁿ개(n은 자연수)의 딜레이 유닛(delay unit), 카운터(141), 디코더(142) 및 스위치(143)를 포함할 수 있다.8A, the delay selector 112 may include 2 ⁿ (n is a natural number) delay unit, a counter 141, a decoder 142 and a switch 143 have.

2ⁿ개의 딜레이 유닛(delay unit)들은 순차적으로 직렬 연결된다. 각각의 딜레이 유닛(delay unit)은, 입력되는 신호를 소정 시간(τ)만큼 딜레이시킨 후 이와 인접하게 연결된 다른 딜레이 유닛(delay unit)으로 제공한다.2 ⁿ delay units are serially serially connected. Each delay unit delays an input signal by a predetermined time (tau) and provides the delay unit as another delay unit connected to the delay unit.

카운터(141)는 D-플립플롭(124, 도 6 참조)로부터 리셋 신호(RS1)의 상승 에지가 인가될 때마다, 그 횟수를 카운트하여 n비트의 2진코드를 생성한다. 예컨대, n이 2인 경우, 카운터(141)는 카운트 수가 1번이면 (0,1), 2번이면 (1, 0), 3번이면 (1, 1), 4번이면 (0,0)의 2진코드를 생성할 수 있다. 물론, 카운트 수가 5번이면 다시 (0, 1)의 2진코드를 생성할 수 있다.The counter 141 counts the number of times the rising edge of the reset signal RS1 is applied from the D-flip-flop 124 (see Fig. 6) to generate an n-bit binary code. For example, when n is 2, the counter 141 counts (0, 1) if the count is 1, (1, 0) Can be generated. Of course, if the count is 5, binary codes of (0, 1) can be generated again.

디코더(142)는 카운터(141)로부터 제공되는 n비트의 2진코드를 2ⁿ비트의 2진코드로 변환할 수 있다. 예컨대, 디코더(142)는 2비트의 2진코드 (0,0)를 4비트의 2진코드 (0, 0, 0, 1)로 변환하고, 2비트의 2진코드 (0,1)를 4비트의 2진코드 (0, 0, 1, 0)로 변환하며, 2비트의 2진코드 (1,0)를 4비트의 2진코드 (0, 1, 0, 0)로 변환하고, 2비트의 2진코드 (1,1)를 4비트의 2진코드 (1, 0, 0, 0)로 변환할 수 있다.The decoder 142 can convert the ^n- bit binary code provided from the counter 141 into 2 ^n- bit binary codes. For example, the decoder 142 converts the 2-bit binary code (0,0) into the 4-bit binary code (0, 0, 0, 1) (0, 0, 1, 0), converts the binary code (1, 0) of 2 bits into the binary code (0, 1, 0, 0) of 4 bits, It is possible to convert the 2-bit binary code (1,1) into the 4-bit binary code (1, 0, 0, 0).

스위치(143)는 디코더(142)로부터 제공되는 2ⁿ비트의 2진코드에 따라, 2ⁿ개(n은 자연수)의 딜레이 유닛(delay unit) 중 어느 하나의 출력 신호를 선택할 수 있다. 예를 들어, n이 2라고 가정할 때, 스위치(143)가 4개의 딜레이 유닛(delay unit)들 중, 1번째 딜레이 유닛(delay unit)을 선택할 경우, 초기 리셋 신호(RS1)가 τ만큼 딜레이된 리셋 신호(RS_DIV2)가 출력되고, 2번째 딜레이 유닛(delay unit)을 선택할 경우, 초기 리셋 신호(RS1)가 2τ만큼 딜레이된 리셋 신호(RS_DIV2)가 출력된다.Switch 143 may select any one of the output signals of the delay units (delay unit) of, 2 ⁿ (n is a natural number) in accordance with the binary codes of 2 ⁿ bits supplied from the decoder 142. For example, assuming that n is 2, when the switch 143 selects the first delay unit among the four delay units, the initial reset signal RS1 is delayed by & The reset signal RS _DIV2 is outputted and when the second delay unit is selected, the reset signal RS _DIV2 having the initial reset signal RS1 delayed by 2?

도 9는 리셋 신호(RS_DIV2)가 분주기(21)에 인가되기 전후에 대한 타이밍 다이어그램을 보여준다.FIG. 9 shows a timing diagram before and after the reset signal RS _DIV2 is applied to the divider 21.

도 9를 참조하면, 초기 리셋 신호(RS1)를 Nτ만큼 딜레이시킨 신호인 리셋 신호(RS_DIV2)의 인가 시점 전까지는 분주 신호(S_{DIV2 +})와 분주 신호(S_{DIV2 -})는 서로 동일한 상태를 가지며, 이에 따라 XNOR 게이트(121)의 출력 신호(S_XORb) 역시 "1" 상태를 유지한다.9, the dividing signal S _{DIV2 +} and the dividing signal S _{DIV2 -} are in the same state until the application of the reset signal RS _DIV2 , which is a signal delayed by the initial reset signal RS1 by N? So that the output signal S _XOR b of the XNOR gate 121 also maintains a "1" state.

한편, 도 8을 참조하여 전술한 지연 선택기(112)의 동작에 따라, 도 7에 도시된 바와 달리, 리셋 신호(RS_DIV2)의 하강 에지는 분주 신호(S_{DIV2 +})가 "1"인 시점에 위치하게 된다.According to the operation of the delay selector 112 described above with reference to FIG. 8, the falling edge of the reset signal RS _DIV2 is different from the falling edge of the divided signal S _{DIV2 +} .

이에 따라, 분주기(21)의 D-플립플롭(102)의 리셋 단자(R)에 리셋 신호(RS_DIV2)가 인가되어, 분주 신호(S_{DIV2 -})가 "1" 상태가 되지 않고 "0" 상태로 유지되며, 결과적으로 분주 신호(S_DIV2+)와 차동 관계를 이루게 된다.Thus, the reset signal RS _DIV2 is applied to the reset terminal R of the D flip-flop 102 of the divider 21 so that the _divided signal S _{DIV2 -} does not become the " 1 "Quot; state, resulting in a differential relation with the dividing signal S _{DIV2 +} .

보다 상세히 도 9를 살펴보면, 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})가 차동 관계를 이루는 경우에는, XNOR 게이트(121)의 출력 신호(S_XORb)는 "1" 으로부터 "0"으로 반전되며, 이에 따라, D-플립플롭(124)의 데이터 단자(D)에는 "0"이 인가되므로, 더 이상 "1" 상태의 초기 리셋 신호(RS1)가 생성되지 않아, 리셋 신호(RS_DIV2)는 계속해서 "0"인 상태를 유지하게 된다. 9, when the two divided signals S _{DIV2 +} and S _{DIV2 -} are in a differential relationship, the output signal S _XOR b of the XNOR gate 121 is inverted from "1" to "0" The initial reset signal RS1 of the "1" state is no longer generated and the reset signal RS _DIV2 is set to "0" because the data terminal D of the D flip- Quot; 0 "state continuously.

즉, 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})들이 차동 관계를 이루는 한, 지연 선택기(112)의 출력은 계속하여 "0"을 유지하게 된다.That is, as long as the two dividing signals S _{DIV2 +} and S _{DIV2 -} are in a differential relationship, the output of the delay selector 112 continues to be "0".

도 10은 도 2에 도시된 분주기(22)의 구조에 대한 일 예를 보여준다.FIG. 10 shows an example of the structure of the frequency divider 22 shown in FIG.

도 10을 참조하면, 분주기(22)는 두 D-플립플롭(151, 152)을 포함할 수 있고, 두 D-플립플롭(151, 152) 각각은 도 3의 (b)에 도시된 로직 테이블에 따라 동작한다.10, the divider 22 may include two D-flip-flops 151 and 152, and each of the two D-flip-flops 151 and 152 may include logic &lt; RTI ID = 0.0 &gt; It works according to the table.

구체적으로, D-플립플롭(151)의 클록 단자(C)에 인가되는 클록 신호(S_{DIV2 +})는 도 3에 도시된 D-플립플롭(101)의 비반전 출력 단자(Q)로부터 출력되는 신호(S_{DIV2 +})일 수 있다. 또한, D-플립플롭(151)의 반전 출력 단자(Q_b)는 데이터 단자(D)로 피드백된다. 이에 따라, D-플립플롭(151)은 클록 신호(S_{DIV2 +})의 주파수가 1/2 분주된 분주 신호(S_DIV4I)를 생성할 수 있다.Specifically, the clock signal S _{DIV2 +} applied to the clock terminal C of the D-flip flop 151 is output from the non-inverted output terminal Q of the D-flip flop 101 shown in FIG. 3 Signal (S _{DIV2 +} ). Further, the inverted output terminal (Q _b) of the D- flip-flop 151 is fed back to the data terminal (D). Accordingly, the D-flip-flop 151 can generate the _divided signal S _{DIV4I in} which the frequency of the clock signal S _{DIV2 +} is halved.

또한, D-플립플롭(152)의 클록 단자(C)에 인가되는 클록 신호(S_{DIV2 -})는 도 3에 도시된 D-플립플롭(102)의 비반전 출력 단자(Q)로부터 출력되는 신호(S_{DIV2 -})일 수 있다. 이때, 신호(S_{DIV2 -})는 신호(S_{DIV2 +})와 차동 관계를 가진다는 것은 전술한 바와 같다. 또한, D-플립플롭(152)의 반전 출력 단자(Q_b)는 데이터 단자(D)로 피드백된다. 이에 따라, D-플립플롭(152)은 클록 신호(S_{DIV2 -})의 주파수가 1/2 분주된 분주 신호(S_DIV4Q)를 생성할 수 있다.The clock signal S _{DIV2 -} applied to the clock terminal C of the D flip-flop 152 is input to the non-inverted output terminal Q of the D flip- (S _{DIV2 -} ). At this time, the signal (S _{DIV2 -} ) has a differential relation with the signal (S _{DIV2 +} ) as described above. Further, the inverted output terminal (Q _b) of the D- flip-flop 152 is fed back to the data terminal (D). Thus, the D-flip-flop 152 can generate the frequency division signal S _{DIV4Q in} which the frequency of the clock signal S _{DIV2 -} is _divided by 1/2.

분주기(22)가 정상 동작하는 경우, D-플립플롭(151)의 비반전 출력 단자(Q)로부터 출력되는 신호(S_DIV4I)는 D-플립플롭(152)의 비반전 출력 단자(Q)로부터 출력되는 신호(S_DIV4Q)와 I/Q 위상 관계를 가진다. 즉, 신호(S_DIV4I)의 위상은 신호(S_DIV4Q)의 위상보다 90도 앞서게 된다.The signal S _DIV4I output from the non-inverted output terminal Q of the D-flip flop 151 is input to the non-inverted output terminal Q of the D- Q phase relationship with the signal S _DIV4Q output from the _D / A _converter . That is, the phase of the signal (S _DIV4I) is 90 degrees ahead than the phase of the signal (S _DIV4Q).

도 11은 도 10의 (a)에 도시된 두 D-플립플롭(151, 152)의 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.11 shows an example of a timing diagram according to input / output operations of the two D flip-flops 151 and 152 shown in FIG. 10 (a).

우선 도 11의 (a)는 두 분주 신호(S_{DIV2 +}, S_{DIV2 -})가 클록 신호로서 두 D-플립플롭(151, 152)에 인가되는 시점에서, 두 D-플립플롭(151, 152)의 반전 출력 단자(Q_b)의 초기 상태가 서로 다른 경우의 타이밍 다이어그램을 예시한다.11A shows a state in which two D flip-flops 151 and 152 are turned on at the time when the two divided signals S _{DIV2 +} and S _{DIV2 -} are applied to the two D flip-flops 151 and 152 as clock signals, the initial state of the inverted output terminal (Q _b) illustrates a timing diagram of the case different.

예를 들어, 도시된 바와 같이, 차동 관계의 클록 신호(S_{DIV2 +}, S_{DIV2 -})가 인가되기 시작할 때, D-플립플롭(151)의 반전 출력 단자(Q_b)의 상태가 "1"이고, D-플립플롭(152)의 반전 출력 단자(Q_b)의 상태는 "0"일 수 있다. 이 경우, 신호(S_DIV4I)가 신호(S_DIV4Q)보다 90도만큼 위상이 앞서게 되어, 두 신호(S_DIV4I, S_DIV4Q)가 I/Q 위상 관계를 만족하는 상태이며, 별도의 교정 동작이 요구되지 않는다.For example, as illustrated, the clock signal (S _{+ DIV2, DIV2} S _-) of a differential between the start to the application, the state of the inverted output terminal (Q _b) of the D- flip-flop 151 is "1" and, the state of the inverted output terminal (Q _b) of the D- flip-flop 152 may be a "0". In this case, the signal (S _DIV4I) The signal is a 90-phase by Fig than (S _DIV4Q) ahead, the two signals is a state which satisfies the I / Q phase relationship (S _DIV4I, S _DIV4Q), another correction operation is required It does not.

한편, 도 11의 (b)는 차동 관계의 클록 신호(S_{DIV2 +}, S_{DIV2 -})가 인가되는 시점에서, 두 D-플립플롭(151, 152)의 반전 출력 단자(Q_b)의 초기 상태가 서로 같은 경우의 타이밍 다이어그램을 예시한다.On the other hand, (b) of Figure 11 is the clock signal of the differential between _initial state of the inverted output terminal (Q _b) of the in which application time points, two D- flip-flops _{(151, 152) (S DIV2} +, S DIV2) Are the same as each other.

예를 들어, 도시된 바와 같이, 차동 관계의 클록 신호(S_{DIV2 +}, S_{DIV2 -})가 인가되기 시작할 때, D-플립플롭(151)의 반전 출력 단자(Q_b)의 상태가 "1"이고, D-플립플롭(152)의 반전 출력 단자(Q_b)의 상태도 "1"일 수 있다. 이 경우, 이는 도 11의 (a)와는 반대로, 신호(S_DIV4Q)가 신호(S_DIV4I)보다 90도만큼 위상이 앞서게 되는 비정상 동작에 해당하므로, 교정 동작이 요구되며, 이러한 교정 동작은 도 2에 도시된 교정기(32)에 의해 수행될 수 있다.For example, as illustrated, the clock signal (S _{+ DIV2, DIV2} S _-) of a differential between the start to the application, the state of the inverted output terminal (Q _b) of the D- flip-flop 151 is "1" and, the state of the inverted output terminal (Q _b) of the D- flip-flop 152 may be also "1". In this case, this corresponds to an abnormal operation in which the signal S _DIV4Q is out of phase by 90 degrees with _respect to the signal S _DIV4I , as opposed to FIG. 11A, so that a correcting operation is required, As shown in FIG.

도 12는 도 2에 도시된 교정기(32)의 구조에 대한 일 예를 보여준다.Fig. 12 shows an example of the structure of the calibrator 32 shown in Fig.

도 12를 참조하면, 교정기(32)는 리셋 신호 생성기(161) 및 지연 선택기(162)를 포함할 수 있다.Referring to FIG. 12, the calibrator 32 may include a reset signal generator 161 and a delay selector 162.

리셋 신호 생성기(161)는 분주기(22)로부터 제공되는 입력 신호 쌍(S_DIV4I, S_DIV4Q)의 상태를 모니터링하여, 두 분주 신호들(S_DIV4I, S_DIV4Q)이 서로 I/Q 위상 관계를 이루지 않는 경우, 초기 리셋 신호(RS2)를 생성한다. The reset signal generator 161 monitors the state of the input signal pair S _DIV4I and S _DIV4Q provided from the divider 22 so that the two _divided signals S _DIV4I and S _DIV4Q have an I / If not, an initial reset signal RS2 is generated.

리셋 신호 생성기(161)는 두개의 D-플립플롭(171, 174), 분주기(172) 및 딜레이 유닛(173)을 포함할 수 있다.The reset signal generator 161 may include two D flip-flops 171 and 174, a divider 172, and a delay unit 173.

이때, D-플립플롭(171)의 데이터 단자(D)에 인가되는 입력 신호는 분주기(22)에 의해 생성된 신호(S_DIV4Q)이고, D-플립플롭(171) 및 분주기(172)의 클록 단자(C)에 인가되는 클록 신호는 분주기(22)에 의해 생성된 신호(S_DIV4I)일 수 있다.The input signal applied to the data terminal D of the D flip-flop 171 is a signal S _DIV4Q generated by the divider 22 and is input to the D flip-flop 171 and the divider 172, The clock signal applied to the clock terminal C of the divider 22 may be the signal S _DIV4I generated by the divider 22.

D-플립플롭(171)은 클록 신호(S_DIV4I)의 상승 에지마다, 두 분주 신호(S_DIV4I, S_DIV4Q)들의 상태에 대응하는 신호를 생성한다. 도 11의 (b)와 같이 신호(S_DIV4Q)가 신호(S_DIV4I)보다 90도만큼 위상이 앞선다고 가정할 때, 신호(S_DIV4I)의 상승 에지에서 신호(S_DIV4Q)는 항상 "1"이므로, D-플립플롭(171)의 비반전 출력 단자(Q)에서 출력되는 신호(S_WRONG)는 계속 "1"인 상태를 유지한다.The D-flip-flop 171 generates a signal corresponding to the state of the two frequency- _divided signals S _DIV4I and S _{DIV4Q for} each rising edge of the clock signal S _DIV4I . The signal _SDIV4Q is always "1" at the rising edge of the signal _SDIV4I , assuming that the signal _SDIV4Q is out of phase by 90 degrees with _respect to the signal _SDIV4I as shown in Fig. 11 (b) The signal S _WRONG output from the non-inverted output terminal Q of the D-flip flop 171 remains in the state of "1 &quot;.

또한, 분주기(172)는 신호(S_DIV4I)의 주파수를 분주하여 얻은 분주 신호(CK_IQ)를 D-플립플롭(173) 및 딜레이 유닛(174)에 제공한다. 예컨대, 분주기(172)는 신호(S_DIV4I)의 주파수를 1/8 분주할 수 있다.The frequency divider 172 also provides the D-flip flop 173 and the delay unit 174 with the _divided signal CK _IQ obtained by dividing the frequency of the signal _SDIV4I . For example, the frequency divider 172 can frequency-divide the frequency of the signal _SDIV4I by 1/8.

D-플립플롭(174)은 신호(S_WRONG), 신호(CK_IQ) 및 딜레이 유닛(174)으로부터 제공되는 신호를 이용하여, 소정의 펄스폭을 가지는 초기 리셋 신호(RS2)를 생성한다. 초기 리셋 신호(RS2)의 펄스폭은 신호(S_WRONG)가 딜레이 유닛(173)에 의해 지연된 시간 폭을 가지게 된다. 구체적으로, D-플립플롭(174)의 비반전 출력 단자(Q)는 신호(S_WRONG)와 신호(CK_IQ)가 모두 "1"인 경우 "1"을 출력하다가, 리셋 단자(R)를 통해 딜레이 유닛(173)로부터 "1"이 인가되면, "0"으로 반전된다. The D-flip-flop 174 generates an initial reset signal RS2 having a predetermined pulse width using signals provided from the signal S _WRONG , the signal CK _IQ and the delay unit 174. The pulse width of the initial reset signal RS2 has a time width in which the signal S _WRONG is delayed by the delay unit 173. [ Specifically, the non-inverted output terminal Q of the D-flip flop 174 outputs "1" when the signal S _WRONG and the signal CK _IQ are both "1", and outputs the reset terminal R 1 "from the delay unit 173 is inverted to" 0 &quot;.

즉, 전술한 딜레이 유닛(173)은 초기 리셋 신호(RS2)의 펄스폭을 결정하는 동작을 담당하게 된다. 딜레이 유닛(173)이 어느 정도로 신호(CK_IQ)를 딜레이시킬지는 미리 정의된 상태일 수 있다.That is, the above-described delay unit 173 is responsible for determining the pulse width of the initial reset signal RS2. The extent to which the delay unit 173 delays the signal CK _IQ may be a predefined state.

D-플립플롭(174)에 의해 생성된 초기 리셋 신호(RS2)는 지연 선택기(162)의 입력 신호로 이용되며, 지연 선택기(162)는 초기 리셋 신호(RS2)의 하강 에지가, 도 5에 도시된 T_margin > 0을 만족하는 시점에 위치할때까지, 초기 리셋 신호(RS2)를 소정 단위 시간만큼씩 순차적으로 지연시킨 신호(RS_IQ)를 출력한다. 지연 선택기(162)의 구성과 동작은 도 8 및 도 9에서 설명한 지연 선택기(112)와 동일할 수 있는바, 구체적인 설명은 생략하기로 한다.The initial reset signal RS2 generated by the D-flip flop 174 is used as an input signal to the delay selector 162 and the delay selector 162 selects the falling edge of the initial reset signal RS2, And outputs a signal RS _{IQ in} which the initial reset signal RS2 is sequentially delayed by a predetermined unit time until it is located at a time point where T _margin > 0 shown in the _figure is satisfied. The configuration and operation of the delay selector 162 may be the same as the delay selector 112 described with reference to FIGS. 8 and 9, and a detailed description thereof will be omitted.

도 13은 리셋 신호(RS_IQ)가 분주기(22)에 인가되기 전후에 대한 타이밍 다이어그램을 보여준다.FIG. 13 shows a timing diagram before and after the reset signal RS _IQ is applied to the divider 22.

도 13을 참조하면, 분주기(22)가 비정상 동작하여 두 신호(S_DIV4I, S_DIV4Q)가 I/Q 위상 관계를 이루지 않는 경우(예, S_DIV4Q의 위상이 S_DIV4I의 위상에 90도 앞서는 경우), D-플립플롭(171)의 비반전 출력 단자(Q)에서 출력되는 신호(S_WRONG)는 계속 "1"인 상태로 유지된다. 13, the frequency divider 22 is in normal operation with the two signals if (S _DIV4I, S _DIV4Q) is I / Q does not fulfill the phase relationship (for example, the phase of S _DIV4Q 90 also precedes the phase of S _DIV4I , The signal S _WRONG output from the non-inverted output terminal Q of the D-flip-flop 171 continues to be "1 &quot;.

이에 따라 신호(S_DIV4Q)가 "1"이고, 신호(S_DIV4I)가 "0"인 상태에서 리셋 신호(RS_IQ)가 D-플립플롭(도 10의 부호 152 참조)의 리셋 단자(R)에 인가된다. 이 경우, 도 3에 도시된 로직 테이블에 따라, 리셋 단자(R)를 통해 리셋 신호(RS_IQ)를 인가받은 D-플립플롭(152)의 비반전 출력 단자(Q)의 상태는 "1"에서 "0"으로 반전된다. 결과적으로, 리셋 신호(RS_IQ)가 인가됨에 따라, 신호(S_DIV4I)가 신호(S_DIV4Q)에 위상이 90도 앞서게 되는 정상 동작 상태를 가지게 된다. Accordingly, when the reset signal RS _IQ is at the reset terminal R of the D-flip flop (see the reference numeral 152 in Fig. 10) in the state that the signal _SDIV4Q is "1" and the signal _SDIV4I is " . In this case, according to the logic table shown in FIG. 3, the state of the non-inverting output terminal Q of the D-flip flop 152 which receives the reset signal RS _IQ through the reset terminal R is "1" To "0 &quot;. As a result, as the reset signal RS _IQ is applied, the signal S _DIV4I has a normal operation state in which the signal S _DIV4Q is 90 degrees out of phase.

두 신호(S_DIV4I, S_DIV4Q)가 I/Q 위상 관계를 이루는 이상, 신호(S_DIV4Q)의 상승 에지에서 신호(S_DIV4I)는 항상 "0"이므로, D-플립플롭(171)의 비반전 출력 단자(Q)에서 출력되는 신호(S_WRONG)는 "0" 상태로 유지되어, D-플립플롭(174) 역시 "1" 상태를 가지는 리셋 신호(RS_IQ)를 더 이상 생성하지 않는다.Non-inversion of the two signals (S _DIV4I, S _DIV4Q) is I / Q forms than the phase relationship, a signal (S _DIV4Q) signal (S _DIV4I) on the rising edge of because it is always "0", D- flip-flop 171 The signal S _WRONG output from the output terminal Q is kept at the "0" state, and the D-flip flop 174 no longer generates the reset signal RS _IQ having the "1" state.

도 14는 도 1a의 (a)에 도시된 주파수 분주 회로(10b)의 구조에 대한 일 예를 보여준다.Fig. 14 shows an example of the structure of the frequency divider circuit 10b shown in Fig. 1A (a).

도 14를 참조하면, 주파수 분주 회로(10b)는 주파수 분주 회로(10a) 및 분주기(41)를 포함할 수 있다.Referring to Fig. 14, the frequency divider circuit 10b may include a frequency divider circuit 10a and a frequency divider 41. Fig.

분주기(41)는 입력 신호(S_{VCO +})의 주파수를 1/3로 분주하여 분주 신호(S_DIV3)를 생성한다. The frequency divider 41 divides the frequency of the input signal S _{VCO +} by 1/3 to generate the _divided signal S _DIV3 .

주파수 분주 회로(10a)는 입력 신호로서 분주기(41)에 의해 생성된 분주 신호(S_DIV3)를 인가받는다. 즉, 분주 신호(S_DIV3)는 주파수 분주 회로(10a)의 분주기(21)와 교정기(31)의 클록 신호(도 2 및 도 6의 ' S_VCO-' 참조)로 이용될 수 있다. The frequency dividing circuit 10a receives the dividing signal S _DIV3 generated by the divider 41 as an input signal. That is, the frequency dividing signal S _DIV3 can be used as the frequency divider 21 of the frequency divider circuit 10a and the clock signal of the calibrator 31 (see 'S _VCO- ' in FIG. 2 and FIG. 6).

구체적으로, 전술한 바와 같이 주파수 분주 회로(10a)는 임의의 입력 신호의 주파수를 1/4 분주하여, 듀티비 50%를 가지고 I/Q 위상 관계를 이루는 출력 신호 쌍을 생성한다. Specifically, as described above, the frequency divider circuit 10a divides the frequency of an arbitrary input signal by 1/4 to generate an output signal pair having an I / Q phase relationship with a duty ratio of 50%.

만약, 도 14에 도시된 입력 신호(S_DIV3)와 도 2에 도시된 입력 신호(S_{VCO -})가 서로 동일한 경우, 도 14에 도시된 4가지 신호인 S_{DIV6 +}, S_{DIV6 -}, S_DIV12I, S_DIV12Q는 순서대로 도 2에 도시된 4가지 신호인 S_{DIV2 +}, S_{DIV2 -}, S_DIV4I, S_DIV4Q와 동일할 수 있다. 주파수 분주 회로(10a)는 도 2 내지 도 9를 참조하여 이미 전술하였으므로, 구체적인 설명은 생략하기로 한다.If the input signal S _DIV3 shown in FIG. 14 is the same as the input signal S _{VCO -} shown in FIG. 2, the four signals S _{DIV6 +} , S _{DIV6 -} , and S _DIV12I , S _DIV12Q is S _{+ DIV2} of the four signals shown in Figure 2 in order, _DIV2 S _-, it may be the same as _DIV4I S, S _DIV4Q. Since the frequency divider circuit 10a has already been described above with reference to Figs. 2 to 9, a detailed description thereof will be omitted.

도 15의 (a)는 도 14에 도시된 분주기(41)의 구조의 일 예를 보여주고, 도 15의 (b)는 분주기(41)의 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.FIG. 15A shows an example of the structure of the frequency divider 41 shown in FIG. 14, and FIG. 15B shows an example of a timing diagram according to the input / output operation of the frequency divider 41 .

도 15의 (a) 및 (b)를 참조하면, 분주기(41)는 도 2 등을 참조하여 전술한 분주기들(21, 31)과 달리, 임의의 입력 신호(S_{VOC +})의 주파수를 1/3로 분주한다는 점에서 차이가 있다.15 (a) and 15 (b), the frequency divider 41 differs from the divider 21 and 31 described above with reference to FIG. 2 and the like in that the frequency of an arbitrary input signal S _{VOC +} Is divided by 1/3.

이러한 분주기(41)는 두 D-플립플롭(181, 182) 및 NOR 게이트(183)를 포함할 수 있다.This divider 41 may include two D flip-flops 181 and 182 and a NOR gate 183.

두 D-플립플롭(181, 182) 각각은 전술한 바와 같이 도 3의 (b)에 도시된 로직 테이블에 따라 동작한다. Each of the two D flip-flops 181 and 182 operates in accordance with the logic table shown in FIG. 3 (b) as described above.

입력 신호(S_{VOC +})는 두 D-플립플롭(181, 182)의 클록 노드(C)에 동시에 인가될 수 있으며, D-플립플롭(181)의 비반전 출력 단자(Q)는 D-플립플롭(182)의 데이터 단자(D)와 연결될 수 있다.The input signal S _{VOC +} may be simultaneously applied to the clock node C of the two D flip-flops 181 and 182 and the non-inverted output terminal Q of the D flip- Flop 182 and the data terminal D of the flip-flop 182.

또한, D-플립플롭(181)의 비반전 출력 단자(Q) 및 D-플립플롭(182)의 비반전 출력 단자(Q)는 NOR 게이트(183)의 두 입력 단자와 연결된다. 이에 따라, NOR 게이트(183)는 D-플립플롭(181)의 비반전 출력 단자(Q) 및 D-플립플롭(182)의 비반전 출력 단자(Q)가 모두 "0"인 경우 "1"을 출력하고, 그 외의 경우에는 "0"을 출력한다.The non-inverted output terminal Q of the D-flip flop 181 and the non-inverted output terminal Q of the D-flip flop 182 are connected to the two input terminals of the NOR gate 183. Accordingly, the NOR gate 183 is set to "1" when both of the non-inverted output terminal Q of the D-flip flop 181 and the non-inverted output terminal Q of the D- Quot; 0 "in the other cases.

결과적으로, 분주기(41)는 입력 신호(S_{VOC +})의 주파수의 1/3에 해당하는 주파수 및 듀티비 33%를 가지는 출력 신호들(A, B, C)을 생성할 수 있다. 이러한 출력 신호들(A, B, C) 중 어느 하나(예, B)가 도 14에 도시된 분주기(21) 및 교정기(31)의 클록 신호로서 이용되는 신호(S_DIV3)일 수 있다.As a result, the divider 41 can generate output signals A, B, C having a frequency and a duty ratio of 33% corresponding to 1/3 of the frequency of the input signal S _{VOC +} . Any one of these output signals A, B and C (e.g., B) may be the signal S _DIV3 used as the clock signal of the frequency divider 21 and the calibrator 31 shown in Fig.

도 16은 도 1a의 (a)에 도시된 주파수 분주 회로(10c)의 구조에 대한 일 예를 보여준다.FIG. 16 shows an example of the structure of the frequency divider circuit 10c shown in FIG. 1A.

도 16을 참조하면, 분주인자 1/6인 주파수 분주 회로(10c)는 두 개의 분주기(51, 22) 및 두 개의 교정기(61, 32)를 포함할 수 있다.Referring to FIG. 16, the frequency dividing circuit 10c having the division factor of 1/6 may include two frequency dividers 51 and 22 and two calibrators 61 and 32.

분주기(51)는 듀티비 50% 및 차동 관계를 가지는 입력 신호 쌍(S_{VCO +}, S_{VCO -})의 주파수를 각각 1/3로 분주하여, 두 분주 신호(S_DIV3+, S_DIV3-)를 생성한다. The frequency divider 51 divides the frequency of the input signal pair (S _{VCO +} , S _{VCO -} ) having the duty ratio of 50% and the differential relationship into 1/3, and outputs the divided signals S _{DIV3 +} and S _DIV3- .

분주기(51)가 정상 동작하는 경우, 두 분주 신호(S_{DIV3 +}, S_{DIV3 -})는 차동 관계를 이루게 되며, 각각 듀티비 50%를 가진다. When the divider 51 operates normally, the two dividing signals S _{DIV3 +} and S _{DIV3 -} are in a differential relationship and each have a duty ratio of 50%.

교정기(61)는 분주기(51)의 동작 상태를 모니터링(후술할 도 17의 신호 'A' 및 'E')하여, 리셋 신호(RS_DIV3)를 생성할 수 있다. 이러한 리셋 신호(RS_DIV3)는 두 분주 신호(S_{DIV3 +}, S_{DIV3 -})가 차동 관계를 만족하지 않거나, 두 분주 신호(S_{DIV3 +}, S_{DIV3 -}) 중 적어도 하나의 듀티비가 50%가 아닌 경우에 생성되어 분주기(51)로 제공된다. 즉, 교정기(61)는 분주기(51)에 대하여 피드백 회로로 구성될 수 있다.The calibrator 61 can monitor the operation state of the frequency divider 51 (signals 'A' and 'E' in FIG. 17 described later) to generate a reset signal RS _DIV3 . This reset signal (RS _DIV3) has two divided _signal-does not satisfy the differential between the two divided signal (S _{DIV3 +,} S _{DIV3 -)} (S _{DIV3 +,} S _DIV3) at least one of the duty ratio is not 50% of the And is provided to the frequency divider 51. [ That is, the calibrator 61 may be configured as a feedback circuit with respect to the frequency divider 51.

분주기(22) 및 교정기(32)의 구성과 동작은 도 2 및 도 10 내지 도 13을 통해 설명한 바와 동일한 바, 구체적인 설명은 생략하기로 한다.The configuration and operation of the frequency divider 22 and the calibrator 32 are the same as those described with reference to FIG. 2 and FIGS. 10 to 13, and a detailed description thereof will be omitted.

도 17은 도 16에 도시된 분주기(51)의 구조의 일 예를 보여준다.FIG. 17 shows an example of the structure of the frequency divider 51 shown in FIG.

도 17을 참조하면, 분주기(51)는 두 분주기(191, 192) 및 두 OR 게이트(193, 194)를 포함할 수 있다. 본 발명에서, OR 게이트란 두 입력 단자와 하나의 출력 단자를 가지는 논리 게이트로서, 두 입력 단자에 인가되는 신호 중 적어도 하나가 "1"이면, 출력 단자를 통해 "1"을 출력한다.17, the divider 51 may include two dividers 191, 192 and two OR gates 193, 194. In the present invention, an OR gate is a logic gate having two input terminals and one output terminal. When at least one of the signals applied to the two input terminals is "1 ", the OR gate outputs" 1 "

분주기(191)는 입력 신호(S_{VCO +})의 주파수를 1/3로 분주하여, 듀티비 33%를 가지는 분주 신호(A, B, C)를 생성한다. 또한, 분주기(192)는 입력 신호(S_{VCO -})의 주파수를 1/3로 분주하여, 듀티비 33%를 가지는 분주 신호(D, E, F)를 생성한다. 분주기(191)와 분주기(192)의 구성과 동작은 도 15에 도시된 분주기(41)와 리셋 단자(R)를 제외하고 동일한바, 구체적인 설명은 생략하기로 한다.The frequency divider 191 divides the frequency of the input signal S _{VCO +} by 1/3 to generate frequency division signals A, B, and C having a duty ratio of 33%. Also, the frequency divider 192 divides the frequency of the input signal S _{VCO -} by 1/3 to generate frequency division signals D, E, F having a duty ratio of 33%. The configuration and operation of the frequency divider 191 and the frequency divider 192 are identical except for the frequency divider 41 and the reset terminal R shown in FIG. 15, and a detailed description thereof will be omitted.

OR 게이트(193)는 분주기(191)에 의해 생성되는 분주 신호(A)와 분주기(192)에 의해 생성되는 분주 신호(E)를 인가받아, 입력 신호(S_{VCO +})의 주파수의 1/3에 해당하는 주파수 및 듀티비 50%를 가지는 신호(S_DIV3+)를 생성한다.OR gate 193 is a minute received is a busy signal (E) generated by the frequency division signal (A) and a frequency divider (192) generated by the period 191, the frequency 1 of the input signal (S _{VCO +)} / 3 and a signal (S _{DIV3 +} ) having a duty ratio of 50%.

또한, OR 게이트(194)는 분주기(191)에 의해 생성되는 분주 신호(B)와 분주기(192)에 의해 생성되는 분주 신호(D)를 인가받아, 입력 신호(S_{VCO -})의 주파수의 1/3에 해당하는 주파수 및 듀티비 50%를 가지는 신호(S_DIV3-)를 생성한다. In addition, OR gate 194 is received is a busy signal (D) generated by the frequency division signal (B) and the frequency divider 192 is generated by the frequency divider 191, the input _signal, the frequency of the (S _VCO), And a signal (S _DIV3- ) having a frequency and a duty ratio of 50% corresponding to 1/3 of the frequency.

분주기(51)가 정상 동작 중인 경우, 두 신호(S_{DIV3 +}, S_{DIV3 -})는 서로 차동 관계를 가지게 된다.When the divider 51 is in normal operation, the two signals S _{DIV3 +} and S _{DIV3 -} have a differential relationship with each other.

분주기(191)에 의해 생성되는 분주 신호(A) 및 분주기(192)에 의해 생성되는 분주 신호(D)는 후술할 교정기(61)의 입력 신호로 이용될 수 있다.The frequency dividing signal A generated by the frequency divider 191 and the frequency dividing signal D generated by the frequency divider 192 can be used as the input signal of the calibrator 61 to be described later.

도 18a는 도 17에 도시된 분주기(51)의 정상적인 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다. 설명의 편의를 위해, 입력 신호(S_{VCO -})의 최초 상승 에지가 입력 신호(S_{VCO +})의 최초 상승 에지보다 앞서고, 두 입력 신호(S_{VCO +}, S_{VCO -})의 인가 전, 6개의 분주 신호들(A, B, C, D, E, F)의 초기 상태는 (0, 0, 1, 1, 0, 0)인 것으로 가정한다.18A shows an example of a timing diagram according to the normal input / output operation of the frequency divider 51 shown in FIG. For ease of illustration, the input signal (S _{VCO -)} first rising edge of the input signal ahead than the first rising edge of the (S _{VCO +),} two input signals (S _{VCO +,} S _{VCO -)} of the applied before the six It is assumed that the initial states of the frequency dividing signals A, B, C, D, E and F are (0, 0, 1, 1, 0, 0).

도 18a를 참조하면, 분주기(191)는 듀티비 50%를 가지는 입력 신호(S_{VCO +})의 주파수의 1/3에 해당하는 주파수를 가지는 3개의 분주 신호들(A, B, C)을 생성한다. 이때, 분주 신호들(A, B, C)의 듀티비는 전술한 바와 같이 33%일 수 있다.Referring to FIG. 18A, the frequency divider 191 divides three frequency-divided signals A, B and C having a frequency corresponding to 1/3 of the frequency of the input signal S _{VCO +} having a duty ratio of 50% . At this time, the duty ratio of the frequency dividing signals A, B, and C may be 33% as described above.

또한, 분주기(192)는 듀티비 50%를 가지는 입력 신호(S_{VCO -})의 주파수의 1/3에 해당하는 주파수를 가지는 3개의 분주 신호들(D, E, F)를 생성한다. 이때, 도시된 바와 같이 분주 신호들(D, E, F)의 듀티비는 전술한 바와 같이 33%일 수 있다. 또한, 입력 신호(S_VCO-)는 입력 신호(S_VCO+)와 차동 관계를 만족하는 상태이다.The frequency divider 192 also generates three frequency dividing signals D, E, and F having frequencies corresponding to 1/3 of the frequency of the input signal S _{VCO -} having a duty ratio of 50%. At this time, as shown in the figure, the duty ratio of the frequency dividing signals D, E, and F may be 33% as described above. Also, the input signal S _VCO- satisfies the differential relationship with the input signal S _{VCO +} .

도시된 바와 같이, 분주기(51)가 정상 동작하는 경우, 분주 신호(E)의 상승 에지는 분주 신호(A)의 상승 에지보다 T_VCO/2만큼 먼저 나타나게 된다. 즉, 분주 신호(A)의 상승 에지에서 분주 신호(E)는 "1"이다.As shown in the figure, when the divider 51 operates normally, the rising edge of the divided signal E appears earlier than the rising edge of the divided signal A by T _VCO / 2. That is, the dividing signal E is "1" at the rising edge of the dividing signal A.

OR 게이트(193)는 분주 신호(A) 및 분주 신호(E)를 인가받아, 신호(S_{DIV3 +})를 생성한다. 또한, OR 게이트(194)는 분주 신호(B) 및 분주 신호(D)를 인가받아, 신호(S_DIV3-)를 생성한다. 도시된 바와 같이, 두 신호(S_{DIV3 +}, S_{DIV3 -})는 위상차 180도인 차동 관계를 만족하는 상태에 있으며, 이는 정상 동작하는 경우에 해당하여, 별도의 교정 과정이 필요치 않아, 교정기(61)는 리셋 신호(RS_DIV3)를 생성하지 않는다.The OR gate 193 receives the frequency division signal A and the frequency division signal E and generates the signal _{SDIV3 +} . Further, the OR gate 194 receives the dividing signal B and the dividing signal D, and generates the signal _SDIV3- . As shown in the figure, the two signals S _{DIV3 +} and S _{DIV3 -} are in a state of satisfying a differential relation of 180 degrees in phase difference, which corresponds to the case of normal operation, Does not generate the reset signal RS _DIV3 .

도 18b는 도 17에 도시된 분주기(51)의 비정상적인 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다. 설명의 편의를 위해, 입력 신호(S_{VCO -})의 최초 상승 에지가 입력 신호(S_{VCO +})의 최초 상승 에지보다 앞서고, 두 입력 신호(S_{VCO +}, S_VCO-)의 인가 전, 6개의 분주 신호들(A, B, C, D, E, F)의 초기 상태는 (0, 0, 1, 0, 0, 1)인 것으로 가정한다.FIG. 18B shows an example of a timing diagram according to the abnormal input / output operation of the frequency divider 51 shown in FIG. For ease of illustration, the input signal (S _{VCO -)} first rising edge of the input signal ahead than the first rising edge of the (S _{+ VCO),} it is applied before the two input signals (S _{VCO +,} S _VCO-) of six It is assumed that the initial states of the dispense signals A, B, C, D, E and F are (0, 0, 1, 0, 0, 1).

도 18b를 참조하면, 도 18a와 동일하게 분주기(191)는 듀티비 50%를 가지는 입력 신호(S_{VCO +})의 주파수의 1/3에 해당하는 주파수를 가지는 3개의 분주 신호들(A, B, C)을 생성한다. 이때, 분주 신호들(A, B, C)의 듀티비는 전술한 바와 같이 33%일 수 있다. 또한, 분주기(192)는 듀티비 50%를 가지는 입력 신호(S_{VCO -})의 주파수의 1/3에 해당하는 주파수를 가지는 3개의 분주 신호들(D, E, F)를 생성한다. 이때, 도시된 바와 같이 분주 신호들(D, E, F)의 듀티비는 전술한 바와 같이 33%일 수 있다. 또한, 입력 신호(S_VCO-)는 입력 신호(S_VCO+)와 차동 관계를 만족하는 상태이다.18B, the frequency divider 191 includes three frequency dividing signals A, B, and C having frequencies corresponding to 1/3 of the frequency of the input signal S _{VCO +} having a duty ratio of 50% B, C). At this time, the duty ratio of the frequency dividing signals A, B, and C may be 33% as described above. The frequency divider 192 also generates three frequency dividing signals D, E, and F having frequencies corresponding to 1/3 of the frequency of the input signal S _{VCO -} having a duty ratio of 50%. At this time, as shown in the figure, the duty ratio of the frequency dividing signals D, E, and F may be 33% as described above. Also, the input signal S _VCO- satisfies the differential relationship with the input signal S _{VCO +} .

OR 게이트(193)는 분주 신호(A) 및 분주 신호(E)를 인가받아, 신호(S_{DIV3 +})를 생성한다. 또한, OR 게이트(194)는 분주 신호(B) 및 분주 신호(D)를 인가받아, 신호(S_DIV3-)를 생성한다. The OR gate 193 receives the frequency division signal A and the frequency division signal E and generates the signal _{SDIV3 +} . Further, the OR gate 194 receives the dividing signal B and the dividing signal D, and generates the signal _SDIV3- .

한편, 도 18a와 같이 분주 신호들(A, B, C, D, E, F)의 초기 상태가 (0, 0, 1, 1, 0, 0)인 경우와는 달리, 두 신호(S_{DIV3 +}, S_{DIV3 -})는 위상차 180도인 차동 관계를 만족하지 않는 상태에 있다. 구체적으로, 신호(S_{DIV3 +})는 입력 신호(S_{VCO +})의 주파수의 1/3에 해당하는 주파수 및 듀티비 50%를 가지나, 신호(S_{DIV3 -})는 입력 신호(S_{VCO -})의 주파수의 1/2에 해당하는 주파수 및 듀티비 67%를 가진다. 이는 비정상 동작하는 경우에 해당하여, 교정기(61)에 의한 교정 과정이 필요한 상태이다. Unlike the case where the initial states of the frequency division signals A, B, C, D, E and F are ( _{0,0,1,1,0,0) as shown in FIG. 18A, +} , S _{DIV3 -} ) are in a state in which they do not satisfy the differential relationship with a phase difference of 180 degrees. In particular, the signal (S _{+ DIV3)} is the input signal gajina the frequency and duty ratio of 50% for the one-third of the frequency of the (S _{+ VCO),} the signal (S _{DIV3 - -)} is the input signal (S _VCO) A frequency corresponding to 1/2 of the frequency and a duty ratio of 67%. This is a state in which the calibration process by the calibrator 61 is necessary in case of abnormal operation.

도 18c는 도 17에 도시된 분주기(51)의 비정상적인 입출력 동작에 따른 타이밍 다이어그램의 다른 예를 보여준다. 설명의 편의를 위해, 입력 신호(S_{VCO +})의 최초 상승 에지가 입력 신호(S_{VCO -})의 최초 상승 에지보다 앞서고, 두 입력 신호(S_{VCO +}, S_VCO-)의 인가 전, 6개의 분주 신호들(A, B, C, D, E, F)의 초기 상태는 (0, 0, 1, 1, 0, 0)인 것으로 가정한다.FIG. 18C shows another example of a timing diagram according to the abnormal input / output operation of the frequency divider 51 shown in FIG. For ease of illustration, the input signal (S _{VCO +)} first rising edge of the input signal (S _{VCO -)} ahead than the first rising edge of the applied before the two input signals (S _{VCO +, VCO-} S), 6 of It is assumed that the initial states of the frequency dividing signals A, B, C, D, E and F are (0, 0, 1, 1, 0, 0).

도 18c를 참조하면, 도 18a와 동일하게 분주기(191)는 듀티비 50%를 가지는 입력 신호(S_{VCO +})의 주파수의 1/3에 해당하는 주파수를 가지는 3개의 분주 신호들(A, B, C)을 생성한다. 이때, 분주 신호들(A, B, C)의 듀티비는 전술한 바와 같이 33%일 수 있다. 또한, 분주기(192)는 듀티비 50%를 가지는 입력 신호(S_{VCO -})의 주파수의 1/3에 해당하는 주파수를 가지는 3개의 분주 신호들(D, E, F)를 생성한다. 이때, 도시된 바와 같이 분주 신호들(D, E, F)의 듀티비는 전술한 바와 같이 33%일 수 있다. 한편, 도 18a와 달리, 분주기(51)가 비정상 동작하는 경우, 분주 신호(A)의 상승 에지에서 분주 신호(E)의 상태는 "1"이다.Referring to FIG. 18C, the frequency divider 191 includes three frequency dividing signals A, B, and C having frequencies corresponding to 1/3 of the frequency of the input signal S _{VCO +} having a duty ratio of 50% B, C). At this time, the duty ratio of the frequency dividing signals A, B, and C may be 33% as described above. The frequency divider 192 also generates three frequency dividing signals D, E, and F having frequencies corresponding to 1/3 of the frequency of the input signal S _{VCO -} having a duty ratio of 50%. At this time, as shown in the figure, the duty ratio of the frequency dividing signals D, E, and F may be 33% as described above. On the other hand, unlike FIG. 18A, when the frequency divider 51 operates abnormally, the state of the frequency division signal E at the rising edge of the frequency division signal A is "1".

OR 게이트(193)는 분주 신호(A) 및 분주 신호(E)를 인가받아, 신호(S_{DIV3 +})를 생성한다. 또한, OR 게이트(194)는 분주 신호(B) 및 분주 신호(D)를 인가받아, 신호(S_DIV3-)를 생성한다. The OR gate 193 receives the frequency division signal A and the frequency division signal E and generates the signal _{SDIV3 +} . Further, the OR gate 194 receives the dividing signal B and the dividing signal D, and generates the signal _SDIV3- .

한편, 도 18a와 같이 입력 신호(S_{VCO -})의 최초 상승 에지가 입력 신호(S_{VCO +})의 최초 상승 에지보다 앞선 경우와는 달리, 두 신호(S_{DIV3 +}, S_{DIV3 -})는 위상차 180도인 차동 관계를 만족하지 않는 상태에 있다. 구체적으로, 신호(S_{DIV3 +})는 입력 신호(S_VCO+)의 주파수의 1/3에 해당하는 주파수 및 듀티비 50%를 가지나, 신호(S_{DIV3 -})는 입력 신호(S_{VCO -})의 주파수의 1/2에 해당하는 주파수 및 듀티비 67%를 가진다. 이 역시 도 18b에 도시된 타이밍 다이어그램처럼 비정상 동작하는 경우에 해당하여, 교정기(61)에 의한 교정 과정이 필요한 상태이다.On the other hand, as shown in FIG. 18a input _signal, unlike the first rising edge ahead of the first rising edge of the input signal (S _{VCO +),} two signals _{(S DIV3 +, S DIV3 -} ) (S VCO) is a phase difference of 180 But does not satisfy the differential relationship. Specifically, the signal S _{DIV3 +} has a frequency and a duty ratio of 50% corresponding to 1/3 of the frequency of the input signal S _{VCO +} , while the signal S _{DIV3 -} has the frequency of the input signal S _{VCO -} And a duty ratio of 67%. This also corresponds to the case of abnormal operation as shown in the timing diagram of FIG. 18B, and a calibration process by the calibrator 61 is necessary.

도 19는 도 16에 도시된 교정기(61)의 구조에 대한 일 예를 보여준다.Fig. 19 shows an example of the structure of the calibrator 61 shown in Fig.

도 19를 참조하면, 교정기(61)는 리셋 신호 생성기(201) 및 지연 선택기(202)를 포함할 수 있다.Referring to FIG. 19, the calibrator 61 may include a reset signal generator 201 and a delay selector 202.

리셋 신호 생성기(201)는 분주기(51)에 의해 생성된 두 분주 신호들(A, E)의 상태를 모니터링하여, 비정상 동작 상태에 해당하는 경우, 초기 리셋 신호(RS3)를 생성한다. The reset signal generator 201 monitors the states of the two frequency division signals A and E generated by the frequency divider 51 and generates an initial reset signal RS3 when it is in an abnormal operation state.

구체적으로, 리셋 신호 생성기(201)는 두 D-플립플롭(211, 215), NOT 게이트(212), 분주기(213) 및 딜레이 유닛(214)을 포함할 수 있다.Specifically, the reset signal generator 201 may include two D flip-flops 211 and 215, a NOT gate 212, a divider 213, and a delay unit 214.

D-플립플롭(211)의 클록 단자(C)는 분기 신호(A)를 인가받고, 데이터 단자(D)는 분기 신호(E)를 인가받는다. 즉, D-플립플롭(211)은 분기 신호(A)를 클록 신호로 이용하여, 분기 신호(E)를 샘플링할 수 있다. 이에 따라, D-플립플롭(211)의 비반전 출력 단자(Q)는 샘플링된 결과 신호(S_EA)를 생성할 수 있다.The clock terminal C of the D-flip flop 211 receives the branch signal A and the data terminal D receives the branch signal E. That is, the D-flip flop 211 can sample the branch signal E using the branch signal A as a clock signal. Accordingly, the non-inverting output terminal Q of the D-flip flop 211 can generate the sampled result signal S _EA .

NOT 게이트(212)는 D-플립플롭(211)로부터 인가되는 신호(S_EA)와 반대되는 값을 가지는 신호(S_EAb)를 생성한다. 도 18a와 같이 분주기(51)가 정상 동작하는 경우, 분주 신호(A)의 상승 에지에서 분주 신호(E)는 항상 "1" 상태이다. 이 경우, NOT 게이트(212)에 의해 생성되는 신호(S_EAb)는 "0" 상태를 가진다. The NOT gate 212 generates a signal S _EA b having a value opposite to the signal S _EA applied from the D-flip flop 211. When the frequency divider 51 operates normally as shown in Fig. 18A, the frequency division signal E is always "1" at the rising edge of the frequency divider signal A. Fig. In this case, the signal S _EA b generated by the NOT gate 212 has a "0" state.

반면, 도 18b 및 도 18c와 같이 분주기(51)가 비정상 동작하는 경우, 분주 신호(A)의 상승 에지에서 분주 신호(E)는 항상 "0" 상태이다. 이 경우, NOT 게이트(212)에 의해 생성되는 신호(S_EAb)는 "1" 상태를 가진다. 후술할 D-플립플롭(215)은 신호(S_EAb)가 "1" 상태인 경우(즉, 분주기(51)가 비정상 동작하는 경우)에 한하여 초기 리셋 신호(RS3)를 생성하게 된다.On the other hand, when the frequency divider 51 operates abnormally as shown in Figs. 18B and 18C, the frequency division signal E is always "0" at the rising edge of the frequency division signal A. In this case, the signal S _EA b generated by the NOT gate 212 has a "1" state. The D-flip-flop 215 to be described later generates the initial reset signal RS3 only when the signal S _EA b is in the "1" state (that is, when the divider 51 operates abnormally).

분주기(213)는 분주 신호(A)의 주파수를 분주하여, 분주 신호(CL_DPC)를 생성한다. 이때, 분주기(213)의 분주 인자는 예컨대, 1/4일 수 있다. The frequency divider 213 divides the frequency of the frequency division signal A to generate the frequency division signal CL _DPC . At this time, the frequency division factor of the frequency divider 213 may be 1/4, for example.

분주 신호(CL_DPC)는 두 갈래로 분기되어 각각 딜레이 유닛(214) 및 D-플립플롭(215)의 클록 단자(C)에 인가된다. The dividing signal CL _DPC is branched into two parts and applied to the clock terminal C of the delay unit 214 and the D-flip flop 215, respectively.

딜레이 유닛(214)은 분주 신호(CL_DPC)를 소정 시간(T_PW)만큼 딜레이시킨 후 D-플립플롭(215)의 리셋 단자(R)에 인가한다. 후술할 분주 신호(CL_DPC)가 딜레이 유닛(214)에 의해 딜레이된 시간 폭(T_PW)과 리셋 신호(RS1)는 펄스폭(T_PW)은 동일할 수 있다. 딜레이 유닛(214)이 어느 정도로 분주 신호(CL_DPC) 딜레이시킬지는 미리 정의된 상태일 수 있다.The delay unit 214 delays the frequency dividing signal CL _DPC by a predetermined time T _PW and then applies it to the reset terminal R of the D-flip flop 215. The time width T _{PW in} which the frequency dividing signal CL _DPC to be described later is delayed by the delay unit 214 and the reset signal RS 1 may have the same pulse width T _PW . The extent to which the delay unit 214 delays the frequency dividing signal CL _DPC may be a predefined state.

분주기(51)가 비정상 동작하는 경우, 분주 신호(A)의 상승 에지에서 분주 신호(E)는 항상 "0" 상태이므로, NOT 게이트(212)에 의해 생성되는 신호(S_EAb)는 "1" 상태로 유지된다. The dividing signal E is always in the "0" state at the rising edge of the dividing signal A when the divider 51 operates abnormally, so that the signal S _EA b generated by the NOT gate 212 is " 1 "state.

D-플립플롭(215)은 NOT 게이트(212)로부터 인가되는 신호(S_EAb)의 상태가 "1"인 경우, 분주 신호(CL_DPC)의 상승 에지에 반응하여, 리셋 신호(RS3)를 생성한다. 분주 신호(CL_DPC)의 상승 에지가 발생한 후, 딜레이 유닛(214)으로부터 소정 시간만큼 딜레이된 분주 신호(CL_DPC)가 입력됨에 따라, D-플립플롭(215)의 비반전 출력 단자(Q)로부터 소정의 펄스 폭(T_PW)을 가지는 초기 리셋 신호(RS3)가 출력될 수 있다.The D-flip-flop 215 receives the reset signal RS3 in response to the rising edge of the dividing signal CL _DPC when the state of the signal S _EA b applied from the NOT gate 212 is "1" . After the rising edge of the frequency division signal (CL _DPC) has occurred, the non-inverting output of, D- flip-flop 215 as a frequency division signal (CL _DPC) by a predetermined time delay from the delay unit 214, an input terminal (Q) An initial reset signal RS3 having a predetermined pulse width T _PW can be output.

지연 선택기(112)는 D-플립플롭(215)로부터 인가되는 초기 리셋 신호(RS3)의 하강 에지가, 도 5에 도시된 T_margin > 0을 만족하는 시점에 위치하도록 초기 리셋 신호(RS3)를 지연시킨 신호인 리셋 신호(RS_DIV3)를 생성한 후, 분주기(51)에 인가한다. 구체적으로, 리셋 신호(RS_DIV3)는 도 17에 도시된 분주기(192)에 포함된 두 D-플립플롭의 리셋 단자(R)에 인가될 수 있다. The delay selector 112 selects the initial reset signal RS3 so that the falling edge of the initial reset signal RS3 applied from the D flip-flop 215 is at a time point when T _margin > 0 shown in FIG. 5 is satisfied And generates a reset signal RS _DIV3 , which is a delayed signal, and then applies it to the frequency divider 51. Specifically, the reset signal RS _DIV3 may be applied to the reset terminal R of the two D flip-flops included in the frequency divider 192 shown in Fig.

도 20은 도 19에 도시된 교정기(61)에 의해 생성된 리셋 신호(RS_DIV3)가 분주기(51)에 인가되기 전후에 대한 타이밍 다이어그램을 보여준다.Fig. 20 shows a timing diagram before and after the reset signal RS _DIV3 generated by the calibrator 61 shown in Fig. 19 is applied to the frequency divider 51. Fig.

도 20을 참조하면, 리셋 신호(RS_DIV3)가 발생하기 전, 교정기(61)는 비정상 동작 중이다. 즉, 분주 신호(A)의 상승 에지에서 분주 신호(E)의 상태는 "1"이 아닌 "0"이다. Referring to FIG. 20, before the reset signal RS _DIV3 is generated, the calibrator 61 is operating abnormally. That is, the state of the frequency division signal E at the rising edge of the frequency division signal A is "0"

분주 신호(E)의 상승 에지가 분주 신호(A)의 상승 에지보다 T_VCO/2만큼 먼저 나타나는 정상 동작 상태를 만들어주기 위해, 교정기(62)는 리셋 신호(RS_DIV3)를 생성하여, 분주기(192)에 인가한다. 리셋 신호(RS_DIV3)가 "1" 상태인 시간동안, 분주 신호(D)는 입력 신호(S_{VCO -})의 상승 에지에 반응하지 않고 "0"인 상태를 유지하다가, 리셋 신호(RS_DIV3)의 하강 에지 이후에 처음 인가되는 입력 신호(S_{VCO -})의 상승 에지에 반응하여 "1" 상태로 반전된다. 이에 따라, 도시된 바와 같이, 분주 신호(E)의 상승 에지는 분주 신호(A)의 상승 에지보다 T_VCO/2만큼 앞서게 된다.The calibrator 62 generates a reset signal RS _DIV3 to make a normal operation state in which the rising edge of the frequency divider signal E appears before the rising edge of the frequency divider signal A by T _VCO / (192). As long as the reset signal (RS _DIV3) "1" state time division signal (D) is the input signal (S _{VCO -)} while not responding to the rising edge remains in the "0" state, the reset signal (RS _DIV3) of Quot; 1 "state in response to the rising edge of the input signal S _{VCO &lt; -} &gt; first applied after the falling edge of the input signal S _VCO- . Thus, as shown in the figure, the rising edge of the dividing signal E precedes the rising edge of the dividing signal A by T _VCO / 2.

즉, 리셋 신호(RS_DIV3)의 인가 전 비정상 동작하던 분주기(51)는 리셋 신호(RS_DIV3)의 인가 후 정상 동작하도록 교정되어, 도시된 바와 같이 출력 신호 쌍(S_DIV3+, S_DIV3-)이 각각 듀티비 50%를 가지고 차동 관계를 이루게 된다.That is, the applied around the frequency divider was not in normal operation of the reset signal (RS _DIV3) (51) a reset signal is corrected to the normal operation after the application of (RS _DIV3), output signal pair (S _{DIV3 +,} S _DIV3-) as shown Have a duty ratio of 50%, respectively.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.The embodiments of the present invention described above are not only implemented by the apparatus and method but may be implemented through a program for realizing the function corresponding to the configuration of the embodiment of the present invention or a recording medium on which the program is recorded, The embodiments can be easily implemented by those skilled in the art from the description of the embodiments described above.

또한, 이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니라, 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수 있다.The present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. Therefore, it is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof. It is to be understood that the invention is not limited to the accompanying drawings, and all or some of the embodiments may be selectively combined so that various modifications may be made.

10a, 10b, 10c: 주파수 분주 회로10a, 10b, 10c: Frequency dividing circuit

Claims (5)

듀티비 50%인 입력 신호의 주파수를 1/2 분주하여, 듀티비 50%인 제1 분주 신호 및 상기 제1 분주 신호와 차동 관계를 가지고 듀티비 50%인 제2 분주 신호를 생성하는 제1 분주기;
상기 제1 분주 신호의 주파수를 1/2 분주하여 듀티비 50%인 I상(In-phase)의 제3 분주 신호를 생성하고, 상기 제2 분주 신호의 주파수를 1/2 분주하여 듀티비 50%인 Q상(Quadrature-phase)의 제4 분주 신호를 생성하는 제2 분주기;
상기 제1 분주 신호 및 제2 분주 신호가 차동 관계를 만족하지 않는 경우, 제1 리셋 신호를 상기 제1 분주기에 인가하는 제1 교정기; 및
상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행하지 않는 경우, 제2 리셋 신호를 상기 제2 분주기에 인가하는 제2 교정기;
를 포함하는, 주파수 분주 회로.A first dividing signal having a duty ratio of 50% and a second dividing signal having a duty ratio of 50% and having a differential relation with the first dividing signal, by dividing a frequency of an input signal having a duty ratio of 50% Frequency divider;
The frequency of the first divided signal is divided by 1/2 to generate an I-phase third divided signal having a duty ratio of 50%. The frequency of the second divided signal is divided by 1/2 to obtain a duty ratio 50 A second frequency divider for generating a quadrature-phase fourth divided signal in a Q-phase;
A first calibrator for applying a first reset signal to the first frequency divider when the first divided signal and the second divided signal do not satisfy a differential relation; And
A second calibrator for applying a second reset signal to the second frequency divider when the phase of the third divided signal is not 90 degrees ahead of the phase of the fourth divided signal;
Frequency divider circuit. 제1항에 있어서,
상기 제1 분주기는,
상기 입력 신호를 입력받는 제1 클록 단자, 제1 데이터 단자, 상기 제1 분주 신호를 생성하는 제1 비반전 출력 단자 및 상기 제1 데이터 단자로 피드백되는 제1 반전 출력 단자를 포함하는 제1 D-플립플롭; 및
상기 입력 신호를 입력받는 제2 클록 단자, 제2 데이터 단자, 상기 제2 분주 신호를 생성하는 제2 출력 단자, 상기 제2 데이터 단자로 피드백되는 제2 반전 출력 단자 및 상기 제1 리셋 신호를 입력받는 제1 리셋 단자를 포함하는 제2 D-플립플롭;
을 포함하는, 주파수 분주 회로.The method according to claim 1,
The first frequency divider,
A first inverting output terminal for receiving the input signal, a first clock terminal for receiving the input signal, a first data terminal, a first non-inverting output terminal for generating the first divided signal, and a first inverting output terminal fed back to the first data terminal, - flip flop; And
A first output terminal for receiving the input signal, a second clock terminal for receiving the input signal, a second data terminal, a second output terminal for generating the second divided signal, a second inverted output terminal fed back to the second data terminal, A second D flip-flop including a first reset terminal receiving;
Frequency divider circuit. 제1항에 있어서,
상기 제1 교정기는,
상기 제1 분주 신호 및 상기 제2 분주 신호가 차동 관계를 만족하지 않는 경우, 상기 제1 리셋 신호를 생성하는 제1 리셋 신호 생성기; 및
상기 제1 분주 신호 및 상기 제2 분주 신호가 차동 관계를 만족할 때까지, 상기 제1 리셋 신호를 소정 시간만큼씩 순차적으로 지연시킨 후 상기 제1 분주기에 인가하는 제1 지연 선택기;
를 포함하는, 주파수 분주 회로.The method according to claim 1,
The first calibrator includes:
A first reset signal generator for generating the first reset signal when the first divided signal and the second divided signal do not satisfy the differential relation; And
A first delay selector for sequentially delaying the first reset signal by a predetermined time until the first divided signal and the second divided signal satisfy a differential relation, and then applying the delayed signal to the first divided frequency;
Frequency divider circuit. 제1항에 있어서,
상기 제2 분주기는,
상기 제1 분주 신호를 입력받는 제3 클록 단자, 제3 데이터 단자, 상기 제3 분주 신호를 생성하는 제3 비반전 출력 단자 및 상기 제3 데이터 단자로 피드백되는 제3 반전 출력 단자를 포함하는 제3 D-플립플롭; 및
상기 제2 분주 신호를 입력받는 제4 클록 단자, 제4 데이터 단자, 상기 제4 분주 신호를 생성하는 제4 비반전 출력 단자, 상기 제4 데이터 단자로 피드백되는 제4 반전 출력 단자 및 상기 제2 리셋 신호를 입력받는 제2 리셋 단자를 포함하는 제4 D-플립플롭;
을 포함하는, 주파수 분주 회로.The method according to claim 1,
The second frequency divider,
A third non-inverting output terminal for generating the third divided signal, and a third inverted output terminal fed back to the third data terminal; and a third inverting output terminal for receiving the first divided signal, 3 D-flip flop; And
A fourth data terminal, a fourth non-inverted output terminal for generating the fourth divided signal, a fourth inverted output terminal fed back to the fourth data terminal, and a fourth inverted output terminal for receiving the second divided signal, A fourth D flip-flop including a second reset terminal receiving a reset signal;
Frequency divider circuit. 제1항에 있어서,
상기 제2 교정기는,
상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행하지 않는 경우, 상기 제2 리셋 신호를 생성하는 제2 리셋 신호 생성기; 및
상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행할 때까지, 상기 제2 리셋 신호를 소정 시간만큼씩 순차적으로 지연시킨 후 상기 제2 분주기에 인가하는 제2 지연 선택기;
를 포함하는, 주파수 분주 회로.The method according to claim 1,
The second calibrator includes:
A second reset signal generator for generating the second reset signal when the phase of the third divided signal is not 90 degrees ahead of the phase of the fourth divided signal; And
And a second delay selector for sequentially delaying the second reset signal by a predetermined time until the phase of the third divided signal is 90 degrees ahead of the phase of the fourth divided signal and then applying the delayed signal to the second divided signal, ;
Frequency divider circuit.

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