JP2009165064A

JP2009165064A - Frequency dividing circuit and frequency dividing method

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Publication number: JP2009165064A
Application number: JP2008003009A
Authority: JP
Inventors: Takashi Shoji; 貴司東海林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2008-01-10
Filing date: 2008-01-10
Publication date: 2009-07-23
Anticipated expiration: 2028-01-10
Also published as: JP5157461B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a frequency dividing circuit and frequency dividing method capable of synchronizing all frequency divided signals and outputting the frequency divided signals synchronized with the same edge of a clock signal in signals frequency-divided by a plurality of stages of 1/2 frequency dividers. <P>SOLUTION: A first synchronizing circuit group includes a second synchronizing circuit group which is provided between a frequency divider group and the first synchronizing circuit group and constituted of N stages of latch circuits inputting thereto frequency-divided signals from the frequency divider groups and connecting outputs thereof to input terminals of latch circuits in the first synchronizing circuit group, inputs clock signals to clock input terminals of latch circuits from the first stage to an M<SP>th</SP>stage, outputs signals synchronized to the clock signals, inputs an output signal of the latch circuit on the M<SP>th</SP>stage to clock input terminals of latch circuits from an (M+1)<SP>th</SP>stage to an N<SP>th</SP>stage, and outputs a signal synchronized to the output of the latch circuit on the M<SP>th</SP>stage. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、分周回路及び分周方法に関し、特に複数段の１／２分周器により分周された各信号において、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能な分周回路及び分周方法に関する。 The present invention relates to a frequency dividing circuit and a frequency dividing method, and in particular, in each signal divided by a plurality of stages of 1/2 frequency dividers, all the frequency-divided signals are synchronized with each other and at the same edge of the clock signal. The present invention relates to a frequency dividing circuit and a frequency dividing method capable of outputting a synchronized frequency divided signal.

クロック信号ｆ₀をもとにして、分周信号ｆ₀／２、ｆ₀／４、ｆ₀／８、ｆ₀／１６等の複数の分周信号を得る回路としては、図１１に示すように複数段接続した構成が一般的である。
図１１は、本発明に関連する分周器のブロック図の一例である。
同図に示す分周器は、１／２分周器１０１、１／２分周器１０２、１／２分周器１０３、１／２分周器１０４で構成されている。１／２分周器１０１は、クロック信号ｆ₀を分周してｆ₀／２を出力する。１／２分周器１０２は、分周信号ｆ₀／２を分周してｆ₀／４を出力する。１／２分周器１０３は、分周信号ｆ₀／４を分周してｆ₀／８を出力する。１／２分周器１０４は、分周信号ｆ₀／８を分周してｆ₀／１６を出力する。 The clock signal f ₀ based on, as the divided signal _{_{f 0/2, f 0/}} 4, f 0/8, circuits to obtain a plurality of divided signals, such as f _0/16, as shown in FIG. 11 A configuration in which a plurality of stages are connected to each other is common.
FIG. 11 is an example of a block diagram of a frequency divider related to the present invention.
The frequency divider shown in the figure includes a 1/2 frequency divider 101, a 1/2 frequency divider 102, a 1/2 frequency divider 103, and a 1/2 frequency divider 104. 1/2 frequency divider 101 outputs the f _0/2 clock signal f ₀ by dividing. 1/2 frequency divider 102, the divided signal f _0/2 by dividing outputs the f _0/4. 1/2 frequency divider 103, the divided signal f _0/4 by dividing outputs the f _0/8. 1/2 frequency divider 104, the divided signal f _0/8 divides and outputs the f _0/16.

しかしながら、これらの各１／２分周器１０１〜１０４は、分周器自身が遅延を有することに加え、駆動する負荷がそれぞれ異なるためクロック信号ｆ₀に対して各々異なる量の遅延が発生する。また、動作周波数や負荷の論理状態によっても遅延量は変化する。これらの遅延量は、クロック信号ｆ₀や分周信号ｆ₀／２〜ｆ₀／１６を用いて論理回路を構成する場合に問題となる。
このような問題を解決するため、遅延型フリップフロップを用いて複数段の１／２分周器により得られた分周信号を、クロック信号に同期させる方法が考えられる。 However, each of the 1/2 frequency dividers 101 to 104 has a delay in addition to the clock signal f ₀ due to different driving loads in addition to the delay itself. . The delay amount also changes depending on the operating frequency and the logical state of the load. These delay problems, if the logic circuit using a clock signal f ₀ and the frequency divided signal f _₀ / 2~f _0/16.
In order to solve such a problem, a method is conceivable in which a frequency-divided signal obtained by a plurality of stages of 1/2 frequency dividers using a delay flip-flop is synchronized with a clock signal.

図１２は、クロック信号に同期した分周信号を得るための一般的な分周器の構成例を示す図である。
図１２に示す分周器は、１／２分周器１０１〜１０４、遅延型フリップフロップ１１１〜１１４、及び遅延回路１１０で構成されている。
図１２に示す構成では、周波数のクロック信号ｆ₀から、４段の１／２分周器１０１〜１０４により得られた分周信号ｆ₀／２、ｆ₀／４、ｆ₀／８、ｆ₀／１６の各々を遅延型フリップフロップ１１１〜１１４の端子Ｄに入力し、クロック信号に同期して出力することで、クロック信号に同期した分周信号を得ている。また、図１２に示す構成では、クロック信号の出力に遅延型フリップフロップ１１１〜１１４のゲート遅延分を調整するための遅延回路１１０が挿入されている。 FIG. 12 is a diagram illustrating a configuration example of a general frequency divider for obtaining a frequency-divided signal synchronized with a clock signal.
The frequency divider shown in FIG. 12 includes ½ frequency dividers 101 to 104, delay flip-flops 111 to 114, and a delay circuit 110.
Figure In the configuration shown in 12, the clock signal f ₀ frequency, divided signal f obtained by the 1/2 frequency divider 101 to 104 of four-stage _{_{0/2, f 0/4}} , f 0/8, f _0/16 respectively of the input to the terminal D of the delay-type flip-flops 111 to 114, by outputting in synchronization with the clock signal, to obtain a divided signal synchronized with the clock signal. In the configuration shown in FIG. 12, a delay circuit 110 for adjusting the gate delay of the delay flip-flops 111 to 114 is inserted into the output of the clock signal.

また、図１３は、クロック信号に同期した分周信号を得るための分周器の他の構成例である。
図１３に示す分周器は、１／２分周器１０１〜１０４、遅延型フリップフロップ１１１〜１１４、及び遅延回路１１０で構成されている。
図１３には、特許文献１に開示された構成が示されている。図１３の構成では、各分周器１０１〜１０４から出力される分周信号は遅延型フリップフロップ１１１〜１１４に入力され、クロック信号に同期して出力される。各遅延型フリップフロップ１１１〜１１４の出力はクロック信号に同期した分周信号として取り出されると同時に、次段の分周器の入力信号となる。また、図１３の構成でも、クロック信号の出力に遅延型フリップフロップのゲート遅延分を調整するための遅延回路１１０が挿入されている。 FIG. 13 shows another configuration example of the frequency divider for obtaining the frequency-divided signal synchronized with the clock signal.
The frequency divider shown in FIG. 13 includes 1/2 frequency dividers 101 to 104, delay flip-flops 111 to 114, and a delay circuit 110.
FIG. 13 shows the configuration disclosed in Patent Document 1. In the configuration of FIG. 13, the frequency-divided signals output from the frequency dividers 101 to 104 are input to the delay flip-flops 111 to 114 and output in synchronization with the clock signal. The outputs of the respective delay flip-flops 111 to 114 are taken out as frequency-divided signals synchronized with the clock signal, and at the same time, become input signals for the next-stage frequency divider. In the configuration of FIG. 13 as well, a delay circuit 110 for adjusting the gate delay of the delay flip-flop is inserted into the output of the clock signal.

特許文献１に関連する発明が特許文献２，３に記載されている。
特許文献２のＰＬＬ装置は、「位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周比Ｎ１で分周する主分周器と、主分周器の出力を分周比Ｎ２で分周する副分周器と、副分周器の出力を複数の帰還信号に分配する分配回路と、各基準信号と各帰還信号を比較し、誤差信号を出力する位相比較器とを備え、主分周器および副分周器を、可変分周器又はカウンタから構成する事を特徴とするＰＬＬ装置。」で構成されており、以下のように動作する。 The inventions related to Patent Document 1 are described in Patent Documents 2 and 3.
The PLL device disclosed in Patent Document 2 is described as follows: “Generating means for generating a plurality of reference signals having different phases, a main frequency divider for dividing the output signal of the voltage controlled oscillator by a frequency division ratio N1, and a main frequency divider A sub-frequency divider that divides the output by a frequency division ratio N2, a distribution circuit that distributes the output of the sub-frequency divider to a plurality of feedback signals, each reference signal and each feedback signal are compared, and an error signal is output. And a phase comparator, wherein the main frequency divider and the sub-frequency divider are constituted by a variable frequency divider or a counter. ”And operates as follows.

位相が異なる複数の基準信号と各帰還信号を比較する事により、基準信号の１周期の間に位相比較を複数回行なうので、ロックアップ時間が早くなる。 By comparing each feedback signal with a plurality of reference signals having different phases, the phase comparison is performed a plurality of times during one period of the reference signal, so that the lockup time is shortened.

特許文献３の同期式半導体メモリ装置に記入されるデータを受信する回路において、外部ストローブ信号に基づいてＳ（ｎ）個の内部ストローブを発生するためのフリップフロップ及び多数個の論理ゲートを具備するストローブ発生回路と、Ｓ（ｎ）番目内部ストローブによってクロックされるラッチを具備する少なくとも一つのセットと前記一つのセットから出力される出力信号を受信するためのラッチを具備する他のセットとを含むｎビットデータを受信する多数個のラッチと、他のセットのラッチの出力信号を受信し、外部クロックのクロッキング制御下で同期式半導体メモリ装置のメモリセルでｎビットデータをドライビングするデータ記入ドライバとを具備し、Ｓ（ｎ）個の内部ストローブの各々は外部ストローブ信号に応答して順次発生するラッチ−トリガリング−遷移を有し、他のセットのラッチは外部クロック信号より長い周期を有する内部クロック信号によってクロックされ、以下のように動作する。
データ入力回路及びデータ入力方法は、ｔＤＱＳＳのタイミングマージンを増加させるのでシステム設計が容易である。
特開２０００−２２４０２６号公報特開２００１−０５３６０２号公報特開２００２−３５２５８３号公報 A circuit for receiving data written in a synchronous semiconductor memory device of Patent Document 3 includes a flip-flop and a large number of logic gates for generating S (n) internal strobes based on an external strobe signal. A strobe generation circuit, and at least one set comprising a latch clocked by the S (n) th internal strobe and another set comprising a latch for receiving an output signal output from said one set. A data entry driver that receives an output signal of a number of latches that receive n-bit data and another set of latches and drives n-bit data in a memory cell of a synchronous semiconductor memory device under clocking control of an external clock Each of the S (n) internal strobes in response to the external strobe signal Triggering - - latches the next generation has a transition, latch another set is clocked by an internal clock signal having a period longer than the external clock signal, it operates as follows.
Since the data input circuit and the data input method increase the timing margin of tDQSS, the system design is easy.
JP 2000-2224026 A JP 2001-053602 A Japanese Patent Laid-Open No. 2002-352583

図１２に示した構成において、比較的高速なクロック信号を用いるような場合、寄生成分による波形なまりや分周器入出力の遅延に起因して図１４に示すように各分周信号に遅延が生じ、分周信号ｆ₀／２、ｆ₀／４、ｆ₀／８、ｆ₀／１６のクロック信号ｆ₀に対する遅延がクロック信号の1周期より大きくなる場合がある。
図１４は、図１２に示した分周回路のタイムチャートの一例である。
このような場合、各遅延型フリップフロップの出力信号のクロックエッジに対する同期位置がずれてしまうため、分周信号同士の位相がそろわず、全ての分周信号同士のエッジを同一のクロックエッジにそろえることができない。このような問題を回避するには各１／２分周器の出力に適宜バッファを挿入するなどして、フリップフロップに分周信号が入力されるまでに、各信号の遅延を調整する方法が考えられるが、遅延量が大きくなるほど挿入されるバッファの数も増え、かつ消費電力が増大してしまうといった課題が挙げられる。さらに、各バッファの遅延量は回路のばらつきの影響を受けやすいため、遅延量を精度よく調整するのが困難となる。 In the configuration shown in FIG. 12, when a relatively high-speed clock signal is used, each frequency-divided signal is delayed as shown in FIG. 14 due to waveform rounding due to parasitic components and delay of divider input / output. occurs, there may be a delay for the divided signal _{_{f 0/2, f 0/}} 4, f 0/8, the clock signal f ₀ of f _0/16 is greater than one period of the clock signal.
FIG. 14 is an example of a time chart of the frequency divider shown in FIG.
In such a case, the synchronization position with respect to the clock edge of the output signal of each delay flip-flop is shifted, so that the phases of the frequency-divided signals are not aligned, and the edges of all the frequency-divided signals are aligned with the same clock edge. I can't. In order to avoid such a problem, there is a method of adjusting the delay of each signal until the frequency-divided signal is input to the flip-flop by inserting a buffer as appropriate at the output of each 1/2 divider. A possible problem is that the larger the delay amount, the larger the number of inserted buffers and the more the power consumption. Furthermore, since the delay amount of each buffer is easily affected by circuit variations, it is difficult to accurately adjust the delay amount.

また図１３に示した構成の場合、図１５に示すように、フリップフロップでクロックに同期された分周信号は順次1クロックずつ位相が遅れていくため、結果として全分周信号同士のエッジを同一のクロックエッジに同期させることができない。 In the case of the configuration shown in FIG. 13, as shown in FIG. 15, the frequency-divided signals synchronized with the clocks by the flip-flops are sequentially delayed in phase by one clock. Cannot be synchronized to the same clock edge.

さらに、特許文献２に記載の発明は、多数の遅延回路を用いているので、前述したばらつきの影響の問題があり、特許文献３に記載の発明は、多数のラッチ回路を用いているものの、遅延を調整することについては考慮されていない。 Further, since the invention described in Patent Document 2 uses a large number of delay circuits, there is a problem of the influence of the above-described variation. The invention described in Patent Document 3 uses a large number of latch circuits, There is no consideration for adjusting the delay.

そこで、本発明の目的は、複数段の１／２分周器により分周された各信号において、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能な分周回路及び分周方法を提供することにある。 Accordingly, an object of the present invention is to provide a divided signal in which all the divided signals are synchronized with each other and are synchronized with the same edge of the clock signal in each signal divided by a plurality of stages of 1/2 dividers. An object of the present invention is to provide a frequency dividing circuit and a frequency dividing method capable of outputting.

第１の回路の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、分周器群と第１の同期回路群との間に設けられ、分周器群からの各分周信号を入力とし、その出力が第１の同期回路群のラッチ回路の各入力端子に接続されたＮ段のラッチ回路からなり、第１段目から第Ｍ段目（Ｍは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期した信号を出力し、第（Ｍ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｍ段目のラッチ回路の出力信号が入力され、Ｍ段目のラッチ回路の出力に同期した信号を出力する第２の同期回路群を有することを特徴とする。 The invention of the first circuit is composed of a 1/2 frequency divider of N stages (N is a natural number of 2 or more), a frequency divider group for frequency-dividing the clock signal, and outputting the clock signal delayed by a predetermined time. The first synchronizing circuit group includes an N-stage latch circuit that outputs a signal synchronized with the clock signal, and the first synchronizing circuit group includes a first divider circuit group and a first divider circuit group. From an N-stage latch circuit that is provided between the synchronous circuit group, inputs each frequency-divided signal from the frequency divider group, and has an output connected to each input terminal of the latch circuit of the first synchronous circuit group. The clock signal is input to the clock input terminal of the latch circuit from the first stage to the M-th stage (M is a natural number greater than or equal to 2 and smaller than N), and a signal synchronized with the clock signal is output. ) The Mth stage clock input terminals of the latch circuits from the stage to the Nth stage The output signal of the latch circuit is input, and having a second synchronizing circuits which output a signal in synchronization with the output of the latch circuit of the M-th stage.

第２の回路の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、分周器群と第１の同期回路群との間に設けられ、第Ｍ段目（Ｍは２以上でＮより小さい自然数）のラッチ回路の出力信号を入力するラッチ回路を、第Ｍ’段目（Ｍ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｍ’＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には、第Ｍ’段目のラッチ回路の出力信号が入力され、第Ｍ’段目のラッチ回路の出力に同期した信号を出力する第２の同期回路群を有することを特徴とする。 The invention of the second circuit comprises an N-stage (N is a natural number of 2 or more) 1/2 divider, a divider group for dividing the clock signal, and the clock signal delayed by a predetermined time and output. The first synchronizing circuit group includes an N-stage latch circuit that outputs a signal synchronized with the clock signal, and the first synchronizing circuit group includes a first divider circuit group and a first divider circuit group. A latch circuit provided between the synchronous circuit group and receiving the output signal of the latch circuit of the M-th stage (M is a natural number smaller than N and greater than 2) is connected to the M′-th stage (M ′ is greater than M). , A natural number smaller than N), and an output signal of the M′-th latch circuit is input to the clock input terminals of the latch circuits from the (M ′ + 1) -th stage to the N-th stage. It has a second synchronizing circuit group that outputs a signal synchronized with the output of the latch circuit at the stage. To.

第３の回路の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、分周器群と第１の同期回路群との間に設けられ、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群を有することを特徴とする。 The invention of the third circuit comprises an N-stage (N is a natural number of 2 or more) 1/2 divider, a divider group for dividing the clock signal, and the clock signal delayed by a predetermined time and output. The first synchronizing circuit group includes an N-stage latch circuit that outputs a signal synchronized with the clock signal, and the first synchronizing circuit group includes a first divider circuit group and a first divider circuit group. The output of the (N−1) th stage latch circuit is provided to the clock input terminal of the Nth stage latch circuit sequentially from the 2nd stage to the (N−1) th stage. A second synchronization circuit group that receives signals and outputs the signals input to the input terminals in synchronization with the output signals of the first to (N-1) th stage latch circuits. And

第４の回路の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、分周器群と第１の同期回路群との間に設けられ、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群と、第２の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のラッチ回路からなり、第３の同期回路群の第１段目から第Ｌ段目（Ｌは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号を出力し、第（Ｌ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｌ段目のラッチ回路の出力信号が入力され、Ｌ段目のラッチ回路の出力に同期して入力端子に入力された信号を出力する第３の同期回路群とを有することを特徴とする。 The invention of the fourth circuit consists of a 1/2 frequency divider of N stages (N is a natural number of 2 or more), a frequency divider group that divides the clock signal, and outputs the clock signal delayed by a predetermined time. The first synchronizing circuit group includes an N-stage latch circuit that outputs a signal synchronized with the clock signal, and the first synchronizing circuit group includes a first divider circuit group and a first divider circuit group. The output of the (N−1) th stage latch circuit is provided to the clock input terminal of the Nth stage latch circuit sequentially from the 2nd stage to the (N−1) th stage. A second synchronization circuit group that receives signals and outputs signals input to the input terminals in synchronization with the output signals of the first to (N-1) th latch circuits; An N-stage latch circuit that receives an output signal from the synchronous circuit group and inputs the output signal to the first synchronous circuit group. Thus, the clock signal is input to the clock input terminal of the latch circuit in the first to L-th stages (L is a natural number less than N and greater than 2) of the third synchronization circuit group, and is synchronized with the clock signal. The signal input to the input terminal is output, and the output signal of the L-th stage latch circuit is input to the clock input terminals of the latch circuits from the (L + 1) -th stage to the N-th stage. And a third synchronizing circuit group for outputting a signal input to the input terminal in synchronization with the output of the latch circuit.

第５の回路の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、分周器群と第１の同期回路群との間に設けられ、第２段目のラッチ回路のクロック入力端子に第１段目のラッチ回路の出力信号が入力され、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号が入力され、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号が入力され、順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群と、第３の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のラッチ回路からなり、第Ｋ段（Ｋは３以上Ｎ以下の自然数）目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力は第１の同期回路群に入力され、第Ｋの同期回路群の第１段目から第Ｊ_K段目（Ｊ_KはＪ_K-1より大きくＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号出力し、第Ｊ_K+1段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｊ_K段目のラッチ回路の出力信号が入力され、第Ｊ_K段目のラッチ回路の出力に同期して入力端子に入力された信号を出力する第３から第Ｋの同期回路群とを有することを特徴とする。 The invention of the fifth circuit comprises an N-stage (N is a natural number of 2 or more) 1/2 divider, a divider group for dividing the clock signal, and the clock signal delayed by a predetermined time and output. The first synchronizing circuit group includes an N-stage latch circuit that outputs a signal synchronized with the clock signal, and the first synchronizing circuit group includes a first divider circuit group and a first divider circuit group. The output signal of the first-stage latch circuit is input to the clock input terminal of the second-stage latch circuit, and the second-stage latch circuit is connected to the clock input terminal of the second-stage latch circuit. The output signal of the second stage latch circuit is input, the output signal of the second stage latch circuit is input to the clock input terminal of the third stage latch circuit, and the clock input terminal of the Nth stage latch circuit in turn. To the output signal of the (N-1) th stage latch circuit, A second synchronization circuit group that outputs a signal input to the input terminal in synchronization with an output signal of the latch circuit from the first stage to the (N-1) th stage, and an output signal from the third synchronization circuit group , And an output signal is input to the first synchronization circuit group. The Kth synchronization circuit group (K−1 is a natural number of 3 or more and N or less) is the (K−1) th synchronization circuit group. ) receives the output of the stage of the synchronizing circuit group, the output of which is input to the first synchronization circuit group, the J _K-th stage from the first stage of the synchronizing circuit group of the K (J _K is J _K- clock signal to the clock input terminal of the latch circuit of large natural number smaller than N) than ₁ is input in synchronization with a clock signal to the signal output to the input terminal, the N stages from the J _{K + 1-stage} the clock input terminal of the latch circuit to the eye is input the output signal of the J _K th stage of the latch circuit comprises first J _K th stage La Characterized in that the third to output the signal input to the synchronization with the input terminal to the output of the latch circuit and a synchronizing circuit group of the K.

第１の方法の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２の同期回路群は、第１段目から第Ｍ段目（Ｍは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子にクロック信号を入力し、クロック信号に同期した信号を第１の同期回路群に出力し、第（Ｍ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｍ段目のラッチ回路の出力信号を入力し、Ｍ段目のラッチ回路の出力に同期した信号を第１の同期回路群に出力することを特徴とする。 The invention of the first method divides the clock signal by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and clocks are generated by the first synchronization circuit group and the delay circuit. A frequency dividing method in which a signal is delayed by a predetermined time and output, and a second synchronization circuit group provided between the frequency divider group and the first synchronization circuit group is arranged from the first stage to the Mth stage. A clock signal is input to the clock input terminal of the latch circuit of the stage (M is a natural number less than N and greater than 2), and a signal synchronized with the clock signal is output to the first synchronization circuit group. To the Nth stage of the latch circuit, the output signal of the Mth stage latch circuit is input to the clock input terminals of the latch circuit, and the signal synchronized with the output of the Mth stage latch circuit is output to the first synchronization circuit group. It is characterized by doing.

第２の方法の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２の同期回路群は、第Ｍ段目（Ｍは２以上でＮより小さい自然数）のラッチ回路の出力信号を入力するラッチ回路を、第Ｍ’段目（Ｍ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｍ’＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には、第Ｍ’段目のラッチ回路の出力信号を入力し、第Ｍ’段目のラッチ回路の出力に同期した信号を第１の同期回路群に出力することを特徴とする。 The invention of the second method divides the clock signal by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and clocks are generated by the first synchronization circuit group and the delay circuit. A frequency dividing method in which a signal is delayed by a predetermined time and output, and a second synchronizing circuit group provided between the divider group and the first synchronizing circuit group has an M-th stage (M is The latch circuit for inputting the output signal of the latch circuit of 2 or more and a natural number smaller than N) is set to the M′th stage (M ′ is a natural number larger than M and smaller than N), and the (M ′ + 1) th stage. To the clock input terminals of the latch circuits from the Nth stage to the Nth stage, the output signal of the M′th stage latch circuit is input, and the signal synchronized with the output of the M′th stage latch circuit is the first synchronization. It outputs to a circuit group.

第２の方法の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２の同期回路群は、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。 The invention of the second method divides the clock signal by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and clocks are generated by the first synchronization circuit group and the delay circuit. A frequency dividing method in which a signal is delayed by a predetermined time and output, and a second synchronizing circuit group provided between the divider group and the first synchronizing circuit group has a second ( The output signal of the (N-1) -th stage latch circuit is inputted to the clock input terminal of the N-th stage latch circuit sequentially until the (N-1) -th stage, and the (N-1) -th stage from the first stage respectively. A signal input to the input terminal in synchronization with the output signal of the latch circuit in the stage is output to the first synchronization circuit group.

第３の方法の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２、第３の同期回路群のうち第２の同期回路群は、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を第３の同期回路群に出力し、第３の同期回路群は、第２の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のラッチ回路からなり、第３の同期回路群の第１段目から第Ｌ段目（Ｌは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を第１の同期回路群に出力し、第（Ｌ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｌ段目のラッチ回路の出力信号を入力し、Ｌ段目のラッチ回路の出力に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。 The invention of the third method divides the clock signal by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and clocks are generated by the first synchronization circuit group and the delay circuit. A frequency dividing method for delaying a signal by a predetermined time and outputting the second synchronizing signal among a second synchronizing group and a third synchronizing circuit group provided between the divider group and the first synchronizing circuit group. The circuit group sequentially inputs the output signal of the (N−1) th stage latch circuit to the clock input terminal of the Nth stage latch circuit from the second stage to the (N−1) th stage, A signal input to the input terminal is output to the third synchronization circuit group in synchronization with the output signal of the latch circuit from the first stage to the (N−1) th stage, and the third synchronization circuit group The output signal from the two synchronization circuit groups is an input, and the output signal is input to the first synchronization circuit group. A clock signal is inputted to the clock input terminal of the latch circuit of the first stage to the L-th stage (L is a natural number smaller than 2 and smaller than N) in the path group, and inputted to the input terminal in synchronization with the clock signal. The signal is output to the first synchronous circuit group, and the output signal of the L-th latch circuit is input to the clock input terminals of the latch circuits from the (L + 1) -th stage to the N-th stage. The signal input to the input terminal in synchronization with the output of the latch circuit is output to the first synchronization circuit group.

第４の方法の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２、第３、…、第Ｋ（Ｋは４以上Ｎ以下の自然数）の同期回路群のうち第２の同期回路群は、第２段目のラッチ回路のクロック入力端子に第１段目のラッチ回路の出力信号を入力し、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号を入力し、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号を入力し、順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を第３の同期回路群に出力し、第４から第Ｋの同期回路群は、第３の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のラッチ回路からなり、第Ｋ段目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力を第１の同期回路群に入力し、第Ｋの同期回路群の第１段目から第Ｊ_K段目（Ｊ_KはＪ_K-1より大きくＮより小さい自然数）のラッチ回路のクロック入力端子にクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を出力し、第Ｊ_K+1段目から第Ｎ段目までのラッチ回路のクロック入力端子に第Ｊ_K段目のラッチ回路の出力信号を入力し、第Ｊ_K段目のラッチ回路の出力に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。 According to the fourth method of the present invention, the clock signal is divided by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and the first synchronous circuit group and the delay circuit clock. A frequency dividing method for delaying a signal by a predetermined time and outputting the second, third,..., Kth (K is 4 or more) provided between the frequency divider group and the first synchronization circuit group. The second synchronizing circuit group among the synchronizing circuit group (natural number equal to or less than N) inputs the output signal of the first stage latch circuit to the clock input terminal of the second stage latch circuit, and the third stage The output signal of the second stage latch circuit is input to the clock input terminal of the latch circuit, the output signal of the second stage latch circuit is input to the clock input terminal of the third stage latch circuit, and the Nth The output signal of the (N−1) th stage latch circuit is input to the clock input terminal of the stage latch circuit, and each of the first stage latch circuits has a first input signal. A signal input to the input terminal is output to the third synchronizing circuit group in synchronization with the output signal of the latch circuit of the (N-1) th stage from the first to the fourth synchronizing circuit group. 3 is an N-stage latch circuit that receives an output signal from the three synchronous circuit groups and inputs the output signal to the first synchronous circuit group, and the K-th synchronous circuit group is the (K-1) th. The output of the synchronous circuit group at the stage is input, the output is input to the first synchronous circuit group, and the first through J _K stages (J _K is J _{K-1) of} the Kth synchronous circuit group. The clock signal is input to the clock input terminal of the latch circuit having a larger natural number than N), and the signal input to the input terminal is output in synchronization with the clock signal. From the (JK _{+ 1) th} stage to the Nth stage up to the output signal of the first J _K th stage of the latch circuit to the clock input terminal of the latch circuit, the output of the second J _K th stage of the latch circuit And outputting a synchronization with signals received at the input terminal to the first synchronization circuit group.

第５の方法の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第Ｋ（Ｋは３以上Ｎ以下の自然数）の同期回路群のうち第２の同期回路群は、第２段目のラッチ回路のクロック入力端子に第１段目のラッチ回路の出力信号を入力し、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号を入力し、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号を入力し、順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を第３の同期回路群に出力し、第４から第Ｋの同期回路群は、第３の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のラッチ回路からなり、第Ｋ段目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力を第１の同期回路群に入力し、第Ｋの同期回路群の第１段目から第Ｊ_K段目（Ｊ_KはＪ_K-1より大きくＮより小さい自然数）のラッチ回路のクロック入力端子にクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を出力し、第Ｊ_K+1段目から第Ｎ段目までのラッチ回路のクロック入力端子に第Ｊ_K段目のラッチ回路の出力信号を入力し、第Ｊ_K段目のラッチ回路の出力に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。 The fifth method of the invention is to divide the clock signal by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and clock by the first synchronization circuit group and the delay circuit. A frequency dividing method for delaying a signal by a predetermined time and outputting the signal, and a Kth (K is a natural number between 3 and N) synchronization circuit provided between the frequency divider group and the first synchronization circuit group The second synchronization circuit group in the group inputs the output signal of the first-stage latch circuit to the clock input terminal of the second-stage latch circuit and the second-stage latch circuit to the clock input terminal of the third-stage latch circuit. The output signal of the second-stage latch circuit is input, the output signal of the second-stage latch circuit is input to the clock input terminal of the third-stage latch circuit, and the clock signal of the N-th latch circuit is sequentially input. The output signal of the (N−1) th stage latch circuit is input to the terminal, and the (N− ) The signal input to the input terminal in synchronization with the output signal of the latch circuit in the stage is output to the third synchronization circuit group, and the fourth to Kth synchronization circuit groups are output from the third synchronization circuit group. The K-th synchronization circuit group is an (K-1) -th synchronization circuit group, and is composed of an N-stage latch circuit that receives an output signal and the output signal is input to the first synchronization circuit group. The output is input, the output is input to the first synchronous circuit group, and the first to J _K stages of the Kth synchronous circuit group (J _K is a natural number larger than J _{K-1 and} smaller than N). The clock signal is input to the clock input terminal of the latch circuit, the signal input to the input terminal is output in synchronization with the clock signal, and the clock input of the latch circuit from the (JK _{+ 1) th} stage to the Nth stage the output signal of the J _K th stage of the latch circuit is inputted to the terminal, the input terminal in synchronization with the output of the J _K th stage of the latch circuit And outputs the signal input to the first synchronization circuit groups.

本発明によれば、分周器群と第１の同期回路群との間に、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力するための同期回路群を設けたので、クロック信号を元に、複数段の１／２分周器を用いて複数の分周信号を得る分周回路において、分周信号間の位相差がクロックの１周期よりも大きくなった場合、各分周信号のエッジを全てクロック信号の同一のエッジに同期して出力することが可能な分周回路及び分周方法を提供することが可能となる。 According to the present invention, between the frequency divider group and the first synchronization circuit group, all the frequency-divided signals are synchronized with each other, and the frequency-divided signal that is synchronized with the same edge of the clock signal is output. Since the synchronization circuit group is provided, the phase difference between the frequency-divided signals is one cycle of the clock in a frequency-dividing circuit that obtains a plurality of frequency-divided signals using a plurality of 1/2 frequency dividers based on the clock signal. Therefore, it is possible to provide a frequency dividing circuit and a frequency dividing method capable of outputting all the edges of the frequency-divided signals in synchronization with the same edge of the clock signal.

本発明に係る分周回路の一実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、分周器群と第１の同期回路群との間に設けられ、分周器群からの各分周信号を入力とし、その出力が第１の同期回路群のラッチ回路の各入力端子に接続されたＮ段のラッチ回路からなり、第１段目から第Ｍ段目（Ｍは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期した信号を出力し、第（Ｍ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｍ段目のラッチ回路の出力信号が入力され、Ｍ段目のラッチ回路の出力に同期した信号を出力する第２の同期回路群を有することを特徴とする。 One embodiment of the frequency divider circuit according to the present invention comprises N-stage (N is a natural number of 2 or more) 1/2 frequency dividers, a frequency divider group for frequency-dividing a clock signal, and a predetermined clock signal. And a first synchronizing circuit group that outputs the signal after being delayed by a time, and the first synchronizing circuit group includes an N-stage latch circuit that outputs a signal synchronized with the clock signal. Provided between the frequency group and the first synchronous circuit group, each frequency division signal from the frequency divider group is input, and the output is connected to each input terminal of the latch circuit of the first synchronous circuit group A clock signal is input to the clock input terminal of the latch circuit of the first stage to the Mth stage (M is a natural number smaller than N and greater than 2), and includes a signal synchronized with the clock signal. Output and clock input of latch circuit from the (M + 1) th stage to the Nth stage The child is input the output signal of the M-th latch circuit, and having a second synchronizing circuits for outputting a signal synchronized with the output of the latch circuit of the M-th stage.

上記構成によれば、第Ｍ＋１段目の分周器の遅延がクロック信号の１周期を超える場合、第２の同期回路群の第Ｍ段目までのラッチ回路の出力信号はクロック信号に同期するため、その出力の立ち上がりエッジは、全て、クロック信号の、同一の立ち上がりエッジに所定時間だけ遅れて一致する。更に、第Ｍ＋１段目から第Ｎ段目までのラッチ回路の出力信号は第Ｍ段目のラッチ回路の出力信号に同期するため、その出力信号の立ち上がりエッジは、全て、第Ｍ段目のラッチ回路の出力信号の、同一のエッジに、所定時間だけ遅れて一致する。
このようにして得られた第２の同期回路群の出力信号は、第１の同期回路群にて、クロック信号に対して所定時間だけ遅延して同期し、分周信号同士の位相が同期する。クロック信号は遅延回路により所定時間だけ遅延して出力されるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。 According to the above configuration, when the delay of the M + 1-stage divider exceeds one cycle of the clock signal, the output signal of the latch circuit up to the M-th stage of the second synchronization circuit group is synchronized with the clock signal. Therefore, the rising edges of the outputs all coincide with the same rising edge of the clock signal with a delay of a predetermined time. Further, since the output signals of the latch circuits from the (M + 1) th stage to the Nth stage are synchronized with the output signals of the Mth stage latch circuit, the rising edges of the output signals are all latched in the Mth stage. It coincides with the same edge of the output signal of the circuit with a predetermined time delay.
The output signal of the second synchronizing circuit group obtained in this way is synchronized with a delay of a predetermined time with respect to the clock signal in the first synchronizing circuit group, and the phases of the divided signals are synchronized. . Since the clock signal is output after being delayed by a predetermined time by the delay circuit, all the frequency-divided signals are synchronized with each other and the frequency-divided signal synchronized with the same edge of the clock signal can be output.

本発明に係る分周回路の他の実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、同期回路群において、第Ｍ段目のラッチ回路の出力を接続するラッチ回路を、第Ｍ’段目（ただし、Ｍ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｍ’＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には、第Ｍ’段目のラッチ回路の出力信号を入力する構成としてもよい。 Another embodiment of the frequency dividing circuit according to the present invention comprises N-stage (N is a natural number of 2 or more) 1/2 frequency dividers, a frequency divider group for frequency-dividing the clock signal, and the clock signal The first synchronizing circuit group includes a first synchronizing circuit group that outputs a signal delayed by a predetermined time, and the first synchronizing circuit group includes an N-stage latch circuit that outputs a signal synchronized with the clock signal. In the circuit group, the latch circuit to which the output of the Mth latch circuit is connected is the M′th stage (where M ′ is a natural number greater than M and less than N), and the (M ′ + 1) th stage. The output signal of the M′-th latch circuit may be input to the clock input terminals of the latch circuits from the first to the N-th stage.

上記構成によれば、更に第Ｍ’＋１段目の分周回路の遅延がクロック信号のＭ’周期を超えるような場合でも、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周回路を出力することが可能となる。 According to the above configuration, even when the delay of the M ′ + 1 stage divider circuit exceeds the M ′ period of the clock signal, all the divided signals are synchronized and the same edge of the clock signal It is possible to output a frequency-dividing circuit synchronized with the signal.

本発明に係る分周回路の他の実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、分周器群と第１の同期回路群との間に設けられ、第Ｍ段目（Ｍは２以上でＮより小さい自然数）のラッチ回路の出力信号を入力するラッチ回路を、第Ｍ’段目（Ｍ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｍ’＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には、第Ｍ’段目のラッチ回路の出力信号が入力され、第Ｍ’段目のラッチ回路の出力に同期した信号を出力する第２の同期回路群を有することを特徴とする。 Another embodiment of the frequency dividing circuit according to the present invention comprises N-stage (N is a natural number of 2 or more) 1/2 frequency dividers, a frequency divider group for frequency-dividing the clock signal, and the clock signal The first synchronizing circuit group includes a first synchronizing circuit group that outputs a delayed signal by a predetermined time. The first synchronizing circuit group includes an N-stage latch circuit that outputs a signal synchronized with the clock signal. A latch circuit that is provided between the peripheral group and the first synchronous circuit group and that receives the output signal of the latch circuit at the M-th stage (M is a natural number that is greater than or equal to 2 and smaller than N) is the M′-th stage. (M ′ is a natural number larger than M and smaller than N) and the clock input terminals of the latch circuits from the (M ′ + 1) -th stage to the N-th stage have outputs of the latch circuit of the M′-th stage. The second synchronous circuit that receives the signal and outputs a signal synchronized with the output of the latch circuit of the M'th stage It characterized by having a group.

上記構成によれば、第２の同期回路群の第Ｍ段目のラッチ回路の出力信号は、第（Ｍ−１）段目のラッチ回路の出力信号の立ち上がりエッジのみで変化し、立下りエッジでは変化しない。そのため、第Ｍ段目のラッチ回路の出力の立ち上がりエッジは、第（Ｍ−１）段目の立ち上がりエッジに、所定時間の遅延を持って一致する。すなわち、第１段目から第Ｎ段目のラッチ回路の出力信号同士は、順次、所定時間だけ遅延した状態で同期することとなる。 According to the above configuration, the output signal of the Mth stage latch circuit of the second synchronization circuit group changes only at the rising edge of the output signal of the (M−1) th stage latch circuit, and falls. It will not change. Therefore, the rising edge of the output of the Mth stage latch circuit coincides with the rising edge of the (M−1) th stage with a delay of a predetermined time. That is, the output signals of the latch circuits from the first stage to the Nth stage are synchronized in a state where they are sequentially delayed by a predetermined time.

このようにして得られた第２の同期回路群の出力信号は、第１の同期回路群にて、クロック信号に対して所定時間だけ遅延して同期し、分周信号同士の位相が同期する。クロック信号は遅延回路により所定時間だけ遅延して出力されるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。 The output signal of the second synchronizing circuit group obtained in this way is synchronized with a delay of a predetermined time with respect to the clock signal in the first synchronizing circuit group, and the phases of the divided signals are synchronized. . Since the clock signal is output after being delayed by a predetermined time by the delay circuit, all the frequency-divided signals are synchronized with each other and the frequency-divided signal synchronized with the same edge of the clock signal can be output.

さらに、上記実施の形態は、第２の同期回路群の第Ｍ段目のラッチ回路はクロック信号の２^M-1倍の周期でしか動作しないため、第１の実施の形態よりも消費電力を低減することが可能となる。 Furthermore, in the above embodiment, the Mth stage latch circuit of the second synchronous circuit group operates only at a cycle 2 ^M-1 times the clock signal, so that it consumes less power than the first embodiment. It becomes possible to reduce.

本発明に係る分周回路の他の実施の形態は、第２の同期回路群からの信号を入力とし、出力が第１の同期回路群に接続された、Ｎ段のラッチ回路からなる第３の同期回路群を有し、第３の同期回路群の第１段目から第Ｌ段目（Ｌは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号出力し、第Ｌ＋１段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｌ段目のラッチ回路の出力信号が入力され、Ｌ段目のラッチ回路の出力に同期して入力端子に入力された信号を出力する同期回路群を有する。 Another embodiment of the frequency dividing circuit according to the present invention is a third circuit comprising an N-stage latch circuit having a signal from the second synchronous circuit group as an input and an output connected to the first synchronous circuit group. The clock signal is input to the clock input terminal of the latch circuit of the first to L-th stages (L is a natural number smaller than N and greater than 2) of the third synchronization circuit group. The signal input to the input terminal is output in synchronization with the clock signal, and the output signal of the Lth stage latch circuit is input to the clock input terminals of the latch circuits from the (L + 1) th stage to the Nth stage. A synchronization circuit group that outputs a signal input to the input terminal in synchronization with the output of the latch circuit at the stage is provided.

上記構成によれば、第２の同期回路群の出力信号間の遅延が、第（Ｌ＋１）段目のラッチ回路出力において、クロック信号の１周期を越えるような場合でも、第３の同期回路群では、第１の実施の形態における第２の同期回路群と同様の動作が行われるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。 According to the above configuration, even if the delay between the output signals of the second synchronization circuit group exceeds one cycle of the clock signal at the output of the (L + 1) -th stage latch circuit, the third synchronization circuit group Then, since the same operation as that of the second synchronization circuit group in the first embodiment is performed, all the frequency-divided signals are synchronized with each other, and the frequency-divided signal synchronized with the same edge of the clock signal is output. It becomes possible.

なお、分周回路の第３の同期回路群において、第Ｌ段目のラッチ回路の出力を接続するラッチ回路を、第Ｌ’段目（Ｌ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｌ’＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には、第Ｌ’段目のラッチ回路の出力信号を入力する構成としてもよいことは明らかである。 Note that in the third synchronous circuit group of the frequency divider circuit, the latch circuit that connects the output of the L-th stage latch circuit is up to the L′-th stage (L ′ is a natural number larger than M and smaller than N). It is obvious that the output signal of the L′-th latch circuit may be input to the clock input terminals of the latch circuits from the (L ′ + 1) -th stage to the N-th stage.

本発明に係る分周回路の他の実施の形態は、第３の同期回路群からの信号を入力とし、出力が第１の同期回路群に接続された、Ｎ段のラッチ回路からなる第４から第Ｋ（Ｋは４以上Ｎ以下の自然数）の同期回路群を有する。第Ｋ段目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力は第１の同期回路群に入力される。さらに、第Ｋの同期回路群の第１段目から第Ｊ_K段目（Ｊ_KはＪ_K-1より大きくＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号出力し、第Ｊ_K+1段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｊ_K段目のラッチ回路の出力信号が入力され、第Ｊ_K段目のラッチ回路の出力に同期して入力端子に入力された信号を出力する同期回路群を有する。 Another embodiment of the frequency dividing circuit according to the present invention is a fourth circuit comprising an N-stage latch circuit having a signal from the third synchronizing circuit group as an input and an output connected to the first synchronizing circuit group. To Kth (K is a natural number of 4 to N). The Kth synchronization circuit group receives the output of the (K-1) th synchronization circuit group, and the output is input to the first synchronization circuit group. Furthermore, a clock signal is input to the clock input terminal of the latch circuit of the first to J _K stages (J _K is a natural number greater than J _{K-1 and} less than N) from the first stage of the Kth synchronization circuit group. in synchronization with the signal by the signal output to the input terminal, the clock input terminal of the latch circuit from the J _{K + 1} stage to the N-th stage output signal of the J _K-th latch circuit input is comprises synchronizing circuits for outputting a signal inputted to the synchronization with the input terminal to the output of the second J _K-th latch circuit.

すなわち、上記実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、分周器群と第１の同期回路群との間に設けられ、第２段目のラッチ回路のクロック入力端子に第１段目のラッチ回路の出力信号が入力され、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号が入力され、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号が入力され、順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群と、第３の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のラッチ回路からなり、第Ｋ段目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力は第１の同期回路群に入力され、第Ｋの同期回路群の第１段目から第Ｊ_K段目（Ｊ_KはＪ_K-1より大きくＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号出力し、第Ｊ_K+1段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｊ_K段目のラッチ回路の出力信号が入力され、第Ｊ_K段目のラッチ回路の出力に同期して入力端子に入力された信号を出力する第４から第Ｋ（Ｋは４以上Ｎ以下の自然数）の同期回路群とを有することを特徴とする。 That is, the above-described embodiment includes N stages (N is a natural number of 2 or more) of 1/2 dividers, a divider group that divides a clock signal, and a clock signal that is delayed by a predetermined time and output. The first synchronizing circuit group includes an N-stage latch circuit that outputs a signal synchronized with the clock signal, and the first synchronizing circuit group includes a first divider circuit group and a first divider circuit group. The output signal of the first-stage latch circuit is input to the clock input terminal of the second-stage latch circuit, and the second-stage latch circuit is connected to the clock input terminal of the second-stage latch circuit. The output signal of the second stage latch circuit is input, the output signal of the second stage latch circuit is input to the clock input terminal of the third stage latch circuit, and the clock input terminal of the Nth stage latch circuit in turn. To the output signal of the (N−1) -th stage latch circuit, A second synchronizing circuit group for outputting a signal input to the input terminal in synchronization with the output signal of the latch circuit from the first stage to the (N-1) th stage, and a third synchronizing circuit group Is an N-stage latch circuit in which the output signal is input to the first synchronization circuit group, and the K-th synchronization circuit group is the (K-1) -th synchronization circuit. receives the output of the group, the output of which is input to the first synchronization circuit group, the J _K-th (J _K from the first stage of the synchronizing circuit group of the K is greater N smaller than J _K-1 The clock signal is input to the clock input terminal of the (natural number) latch circuit, the signal input to the input terminal is output in synchronization with the clock signal, and the latch circuits from the (JK _{+ 1) th} stage to the Nth stage are output. the clock input terminal is input the output signal of the J _K th stage of the latch circuit, in synchronization with the output of the second J _K th stage of the latch circuit The K from the 4 outputs the input signal to the input terminal Te (K 4 N inclusive of natural number); and a synchronizing circuit group.

上記構成によれば、第（Ｋ−１）段目の同期回路群の出力信号間の遅延が、クロック信号の１周期を越えるような場合でも、第Ｋの同期回路群では、第１の実施の形態における第２の同期回路群と同様の動作が行われるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。 According to the above configuration, even if the delay between the output signals of the (K-1) th synchronization circuit group exceeds one cycle of the clock signal, the Kth synchronization circuit group performs the first implementation. Since the same operation as that of the second synchronization circuit group in this embodiment is performed, all the frequency-divided signals are synchronized with each other, and the frequency-divided signal synchronized with the same edge of the clock signal can be output.

本発明に係る分周回路の他の実施の形態は、上記構成に加え、１／２分周器が、出力の反転信号を入力にフィードバックした遅延型フリップフロップで構成されることを特徴とする。 Another embodiment of the frequency dividing circuit according to the present invention is characterized in that, in addition to the above configuration, the 1/2 frequency divider is constituted by a delay flip-flop that feeds back an inverted signal of the output to the input. .

本発明に係る分周回路の他の実施の形態は、上記構成に加え、１／２分周器が、入力信号に基づき出力が反転するトグル型フリップフロップで構成されることを特徴とする。 Another embodiment of the frequency dividing circuit according to the present invention is characterized in that, in addition to the above configuration, the 1/2 frequency divider is configured by a toggle flip-flop whose output is inverted based on an input signal.

本発明に係る分周回路の他の実施の形態は、上記構成に加え、ラッチ回路が、遅延型フリップフロップ回路で構成されることを特徴とする。 Another embodiment of the frequency dividing circuit according to the present invention is characterized in that, in addition to the above configuration, the latch circuit is configured by a delay flip-flop circuit.

本発明に係る分周方法の一実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２の同期回路群は、第１段目から第Ｍ段目（Ｍは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子にクロック信号を入力し、クロック信号に同期した信号を第１の同期回路群に出力し、第（Ｍ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｍ段目のラッチ回路の出力信号を入力し、Ｍ段目のラッチ回路の出力に同期した信号を第１の同期回路群に出力することを特徴とする。 In one embodiment of the frequency dividing method according to the present invention, a clock signal is frequency-divided by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and the first synchronization circuit A frequency division method for outputting a clock signal by delaying the clock signal by a predetermined time by a group and a delay circuit, wherein a second synchronization circuit group provided between the frequency divider group and the first synchronization circuit group includes: The clock signal is input to the clock input terminal of the latch circuit of the first stage to the M-th stage (M is a natural number smaller than N with 2 or more), and a signal synchronized with the clock signal is output to the first synchronization circuit group, The output signal of the Mth stage latch circuit is input to the clock input terminals of the latch circuits from the (M + 1) th stage to the Nth stage, and a signal synchronized with the output of the Mth stage latch circuit is the first. Output to the synchronous circuit group.

本発明に係る分周方法の他の実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２の同期回路群は、第Ｍ段目（Ｍは２以上でＮより小さい自然数）のラッチ回路の出力信号を入力するラッチ回路を、第Ｍ’段目（Ｍ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｍ’＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には、第Ｍ’段目のラッチ回路の出力信号を入力し、第Ｍ’段目のラッチ回路の出力に同期した信号を第１の同期回路群に出力することを特徴とする。 In another embodiment of the frequency dividing method according to the present invention, the clock signal is divided by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and the first synchronization is performed. A frequency dividing method in which a clock signal is delayed by a predetermined time and output by a circuit group and a delay circuit, and a second synchronization circuit group provided between the frequency divider group and the first synchronization circuit group includes: The latch circuit for inputting the output signal of the latch circuit of the Mth stage (M is a natural number that is greater than or equal to 2 and smaller than N) is set to the M′th stage (M ′ is a natural number greater than M and smaller than N). The output signal of the M′-th latch circuit is input to the clock input terminals of the latch circuits from the (M ′ + 1) -th stage to the N-th stage, and is synchronized with the output of the M′-th stage latch circuit. The output signal is output to the first synchronizing circuit group.

本発明に係る分周方法の他の実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２の同期回路群は、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。 In another embodiment of the frequency dividing method according to the present invention, the clock signal is divided by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and the first synchronization is performed. A frequency dividing method in which a clock signal is delayed by a predetermined time and output by a circuit group and a delay circuit, and a second synchronization circuit group provided between the frequency divider group and the first synchronization circuit group includes: From the second stage to the (N-1) th stage, the output signal of the (N-1) th stage latch circuit is inputted to the clock input terminal of the Nth stage latch circuit in order, and the first stage The signal input to the input terminal is output to the first synchronizing circuit group in synchronization with the output signal of the (N-1) th stage latch circuit from the first to the second.

本発明に係る分周方法の他の実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２、第３の同期回路群のうち第２の同期回路群は、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を第３の同期回路群に出力し、第３の同期回路群は、第２の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のラッチ回路からなり、第３の同期回路群の第１段目から第Ｌ段目（Ｌは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を第１の同期回路群に出力し、第（Ｌ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｌ段目のラッチ回路の出力信号を入力し、Ｌ段目のラッチ回路の出力に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。 In another embodiment of the frequency dividing method according to the present invention, the clock signal is divided by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and the first synchronization is performed. A frequency dividing method for outputting a clock signal by delaying a predetermined time by a circuit group and a delay circuit, wherein the second and third synchronization circuits are provided between the frequency divider group and the first synchronization circuit group. The second synchronization circuit group of the group is sequentially connected to the clock input terminal of the Nth stage latch circuit from the second stage to the (N-1) th stage, to the clock input terminal of the (N-1) th stage latch circuit. The output signal is input, and the signals input to the input terminals in synchronization with the output signals of the first to (N-1) th stage latch circuits are output to the third synchronization circuit group, The N-stage latch circuit includes an output signal from the second synchronization circuit group as an input and the output signal input to the first synchronization circuit group. The clock signal is input to the clock input terminal of the latch circuit in the first to L-th stages (L is a natural number less than N and greater than 2) of the third synchronization circuit group, and is synchronized with the clock signal. The signal inputted to the input terminal is outputted to the first synchronous circuit group, and the output signal of the L-th stage latch circuit is supplied to the clock input terminals of the latch circuits from the (L + 1) -th stage to the N-th stage. And the signal input to the input terminal is output to the first synchronization circuit group in synchronization with the output of the L-th stage latch circuit.

上記構成によれば、上記構成によれば、第２の同期回路群の出力信号間の遅延が、第（Ｌ＋１）段目のラッチ回路出力において、クロック信号の１周期を越えるような場合でも、第３の同期回路群では、第１の実施の形態における第２の同期回路群と同様の動作が行われるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。 According to the above configuration, according to the above configuration, even when the delay between the output signals of the second synchronous circuit group exceeds one cycle of the clock signal at the latch circuit output of the (L + 1) -th stage, In the third synchronization circuit group, since the same operation as the second synchronization circuit group in the first embodiment is performed, all the divided signals are synchronized with each other and synchronized with the same edge of the clock signal. A frequency-divided signal can be output.

本発明に係る分周方法の他の実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２、第３、…、第Ｋ（Ｋは４以上Ｎ以下の自然数）の同期回路群のうち第２の同期回路群は、第２段目のラッチ回路のクロック入力端子に第１段目のラッチ回路の出力信号を入力し、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号を入力し、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号を入力し、順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を第３の同期回路群に出力し、第４から第Ｋの同期回路群は、第３の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のラッチ回路からなり、第Ｋ段目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力を第１の同期回路群に入力し、第Ｋの同期回路群の第１段目から第Ｊ_K段目（Ｊ_KはＪ_K-1より大きくＮより小さい自然数）のラッチ回路のクロック入力端子にクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を出力し、第Ｊ_K+1段目から第Ｎ段目までのラッチ回路のクロック入力端子に第Ｊ_K段目のラッチ回路の出力信号を入力し、第Ｊ_K段目のラッチ回路の出力に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。 In another embodiment of the frequency dividing method according to the present invention, the clock signal is divided by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and the first synchronization is performed. A frequency dividing method for delaying and outputting a clock signal by a predetermined time in a circuit group and a delay circuit, wherein the second, third,... Provided between the frequency divider group and the first synchronous circuit group Of the Kth (K is a natural number of 4 or more and N or less) synchronization circuit group, the second synchronization circuit group inputs the output signal of the first-stage latch circuit to the clock input terminal of the second-stage latch circuit. Then, the output signal of the second stage latch circuit is input to the clock input terminal of the third stage latch circuit, and the output signal of the second stage latch circuit is input to the clock input terminal of the third stage latch circuit. And the output signal of the (N−1) th stage latch circuit is sequentially applied to the clock input terminal of the Nth stage latch circuit. The signals input to the input terminals in synchronization with the output signals of the first to (N-1) th stage latch circuits are output to the third synchronization circuit group, and the fourth to Kth stages. The synchronization circuit group includes an N-stage latch circuit in which the output signal from the third synchronization circuit group is input and the output signal is input to the first synchronization circuit group, and the K-th synchronization circuit group. Takes the output of the (K-1) -th stage synchronous circuit group as an input, and inputs the output to the first synchronous circuit group. From the first stage to the J _K-th stage ( J _K inputs a clock signal to the clock input terminal of the latch circuit of J greater natural number smaller than N than _K-1), in synchronism with the clock signal and outputs a signal inputted to the input terminal, the J _{K + 1} the output signal of the J _K th stage of the latch circuit is inputted to the clock input terminal of the latch circuit from stage to the N-th stage, the first J _K stage And outputs a signal input to the synchronization with the input terminal to the output of the latch circuit to the first synchronization circuit group.

なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。 The above-described embodiment shows an example of a preferred embodiment of the present invention, and the present invention is not limited thereto, and various modifications can be made without departing from the scope of the invention. is there.

次に、本発明の実施例１について図面を参照して詳細に説明する。
図１は、本発明に係る分周回方法を適用した分周回路の実施例１の構成を示すブロック図である。なお、ここでは、Ｎ＝４、Ｍ＝２として説明する。
図１を参照すると、本分周回路は、１／２分周器１ａ〜1ｄからなる分周器群１と、遅延回路２及び遅延型フリップフロップ回路（以下、Ｄフリップフロップと称す。）１１〜１４からなる第１の同期回路群１０と、Ｄフリップフロップ２１〜２４からなる第２の同期回路群２０とを備える。 Next, Embodiment 1 of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of a first embodiment of a frequency dividing circuit to which a frequency dividing method according to the present invention is applied. Here, description will be made assuming that N = 4 and M = 2.
Referring to FIG. 1, the frequency divider circuit includes a frequency divider group 1 including ½ frequency dividers 1 a to 1 d, a delay circuit 2, and a delay flip-flop circuit (hereinafter referred to as a D flip-flop) 11. To 14 and a second synchronization circuit group 20 composed of D flip-flops 21 to 24.

１／２分周器１ａ〜1ｄは、出力を入力にフィードバックしたＤフリップフロップで構成してもよく、入力信号に基づき出力が反転するトグル型フリップフロップ（以下、Ｔフリップフロップとする。）で構成してもよい。 The 1/2 frequency dividers 1a to 1d may be constituted by D flip-flops whose outputs are fed back to the inputs, and are toggle-type flip-flops (hereinafter referred to as T flip-flops) whose outputs are inverted based on the input signals. It may be configured.

クロック信号ｆ₀をもとに、分周器群１で得られた分周信号ｆ₀／２、ｆ₀／４、ｆ₀／８、ｆ₀／１６は、第２の同期回路群２０の、各々Ｄフリップフロップ２１〜２４の入力Ｄに入力される。Ｄフリップフロップ２１、２２のクロック入力Ｃにはクロック信号ｆ₀が入力され、出力Ｑからはクロック信号に同期した分周信号ｆ₂／２、ｆ₂／４が出力される。Ｄフリップフロップ２３、２４のクロック入力ＣにはＤフリップフロップ２２の分周信号ｆ₂／４が入力され、その出力された分周信号ｆ₂／８、ｆ₂／１６はｆ₂／４に同期したものとなる。 Based on the clock signal f _0, the divider unit 1 divided signal f obtained by the _{_{0/2, f 0/4}} , f 0/8, f 0/16 , the second synchronizing circuits 20 , Are respectively input to the inputs D of the D flip-flops 21 to 24. The clock input C of the D flip-flop 21 clock signal f ₀ is input, dividing the signal synchronized with the clock signal _{_{f 2/2, f 2/}} 4 is output from the output Q. The clock input C of the D flip-flops 23 and 24 divide signals f _2/4 of the D flip-flop 22 is inputted, the frequency division signal f _2/8, which is the output, f _2/16 to f _2/4 It will be synchronized.

第２の同期回路群２０より得られた分周信号ｆ₂／２、ｆ₂／４、ｆ₂／８、ｆ₂／１６は、それぞれ第１の同期回路群１０のＤフリップフロップ１１〜１４の入力Ｄに入力される。Ｄフリップフロップ１１〜１４のクロック入力Ｃには、クロック信号ｆ₀が入力されているため、第１の同期回路群１０からは、クロック信号に同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。
遅延回路２では、クロック信号ｆ₀をフリップフロップ群１０のＤフリップフロップのゲート遅延分だけ遅延させた信号ｆを出力する。 The second divided signal obtained from the synchronizing circuit group _{_{20 f 2/2, f 2}} /4, f 2/8, f 2/16 is, D flip-flops 11 to 14 of the first synchronizing circuit group 10, respectively To the input D. Since the clock signal f ₀ is input to the clock input C of the D flip-flops 11 to 14, the first synchronization circuit group 10 receives frequency-divided signals f / 2, f / 4, f / 8 and f / 16 are obtained.
The delay circuit 2 outputs a signal f obtained by delaying the clock signal f ₀ by the gate delay of the D flip-flops of the flip-flop group 10.

次に、以上のように図１に示した分周回路の動作について、図２を用いて説明する。
図２は、図１に示した分周回路のタイムチャートの一例である。
１／２分周器１ａ〜１ｄで分周された分周信号ｆ₀／２、ｆ₀／４、ｆ₀／８、ｆ₀／１６は、負荷や寄生性分の影響により、クロック信号ｆ₀に対し、それぞれ時間ｄ₁、ｄ₂、ｄ₃、ｄ₄だけ遅れて出力される。ここでは、時間ｄ₁、ｄ₂はクロック信号の１周期ＴＣより小さい遅延であり、時間ｄ₃、ｄ₄はクロック信号の１周期ＴＣに対してＴＣ以上２ＴＣ未満の遅延となっている。 Next, the operation of the frequency dividing circuit shown in FIG. 1 as described above will be described with reference to FIG.
FIG. 2 is an example of a time chart of the frequency divider shown in FIG.
Divided signal is divided by 1/2 frequency divider _{_{1a~1d f 0/2, f 0}} /4, f 0/8, f 0/16 is under the influence of the load or parasitic component, the clock signal f Outputs are delayed with respect to ₀ by time d ₁ , d ₂ , d ₃ , d ₄ , respectively. Here, the times d ₁ and d ₂ are delays smaller than one cycle TC of the clock signal, and the times d ₃ and d ₄ are delays of TC or more and less than 2 TC with respect to one cycle TC of the clock signal.

第２の同期回路群２０の第１段目および第２段目のＤフリップフロップ２１、２２では、入力Ｄに入力されたクロック信号の１周期ＴＣを超えない時間ｄ₁、ｄ₂を持つ分周信号ｆ₀／２、ｆ₀／４が、クロック信号ｆ₀に同期して、時間ｄだけ遅れた上で出力される。このとき、Ｄフリップフロップ２１、２２から出力される分周信号ｆ₂／２、ｆ₂／４は、クロック信号ｆ₀の立ち上がりエッジでのみ変化し、立下りエッジでは変化しない。したがって、分周信号ｆ₂／２、ｆ₂／４の立ち上がりエッジは、常にクロック信号ｆ₀の立ち上がりエッジと時間ｄとの位相差を持って一致する。 The first and second stage D flip-flops 21 and 22 of the second synchronization circuit group 20 have times d ₁ and d ₂ that do not exceed one period TC of the clock signal input to the input D. The peripheral signals f _0/2 and f _0/4 are output after being delayed by time d in synchronization with the clock signal f ₀ . At this time, the divided signal _{_{f 2/2, f 2/}} 4 output from the D flip-flop 21 varies only at the rising edge of the clock signal f _0, no change on the falling edge. Therefore, the rising edge of the divided signal _{_{f 2/2, f 2/}} 4 always coincides with a phase difference between the rising edge and the time of the clock signal f ₀ d.

第３段目および第４段目のＤフリップフロップ２３、２４では、各出力ｆ₂／８、ｆ₂／１６は、クロック入力Ｃに入力された分周信号ｆ₂／４に同期して、時間ｄだけ遅れて出力される。このとき、Ｄフリップフロップ２３、２４から出力された分周信号ｆ₂／８、ｆ₂／１６は、Ｄフリップフロップ２２から出力された分周信号ｆ₂／４の立ち上がりエッジでのみ変化し、立下りエッジでは変化しない。したがって、分周信号ｆ₂／８、ｆ₂／１６の立ち上がりエッジは、常に分周信号ｆ₂／４の立ち上がりエッジと時間ｄとの位相差を持って一致する。 In the third stage and fourth stage D flip-flop 23, the output _{_{f 2/8, f 2/}} 16 in synchronization with the frequency-divided signal f _2/4 that is input to the clock input C, Output is delayed by time d. At this time, the frequency division signal output from the D flip flop _{_{23,24 f 2/8, f 2}} /16 is only varied divided signal f _2/4 the rising edge output from the D flip-flop 22, Does not change on falling edge. Therefore, the rising edge of the divided signal _{_{f 2/8, f 2/}} 16 is always coincident with a phase difference between the divided signal f _2/4 the rising edge and time d.

以上により、第２の同期回路群２０の各Ｄフリップフロップから出力された分周信号ｆ₂／２、ｆ₂／４、ｆ₂／８、ｆ₂／１６は、Ｄフリップフロップのゲート遅延２段分の遅れ２ｄの位相差の範囲内で、クロック信号ｆ₀の同一のエッジに同期した状態で、第１の同期回路群１０に入力される。 By the above, the second divided signal output from the D flip-flop of the synchronization circuit group _{_{20 f 2/2, f 2}} /4, f 2/8, f 2/16 is, D flip-flop gate delay 2 The signal is input to the first synchronization circuit group 10 in a state synchronized with the same edge of the clock signal f ₀ within the range of the phase difference of the delay 2d corresponding to the stage.

第１の同期回路群１０の各Ｄフリップフロップ１１〜１４は、全てクロック信号に同期した分周信号を出力するため、Ｄフリップフロップ１１〜１４のゲート遅延差を持って入力される分周信号ｆ₂／２、ｆ₂／４、ｆ₂／８、ｆ₂／１６は全てクロック信号に同期して出力される。また、遅延回路２の出力はクロック信号ｆ₀を、Ｄフリップフロップ１１〜１４のゲート遅延時間ｄ分だけ遅延したものであるため、出力信号として、遅延されたクロック信号ｆの同一のエッジに同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。
ただし、クロック信号ｆ₀からｆ₂／１６までの位相差２ｄがクロック信号ｆ₀の１周期ＴＣよりも小さい必要がある。 Each of the D flip-flops 11 to 14 in the first synchronization circuit group 10 outputs a frequency-divided signal that is synchronized with the clock signal. Therefore, the frequency-divided signal that is input with the gate delay difference of the D flip-flops 11 to 14 _{_{f 2/2, f 2/}} 4, f 2/8, f 2/16 is output in synchronization all clock signals. Further, since the output of the delay circuit 2 is obtained by delaying the clock signal f ₀ by the gate delay time d of the D flip-flops 11 to 14, the output signal is synchronized with the same edge of the delayed clock signal f. The divided signals f / 2, f / 4, f / 8, and f / 16 are obtained.
However, the phase difference 2d from the clock signal f ₀ to f _2/16 is must be smaller than one period TC of the clock signal f _0.

次に、本発明の実施例２について図面を参照して説明する
図３は、本発明に係る分周方法を適用した分周回路の実施例２の構成を示すブロック図である。なお、ここでは、Ｎ＝４、Ｍ＝２、Ｍ’＝３として説明する。
図３を参照すると、本実施例の分周回路は、１／２分周器１ａ〜1ｄからなる分周器群１と、遅延回路２及びＤフリップフロップ１１〜１４からなる第１のフリップフロップ群１０と、Ｄフリップフロップ２１〜２４からなる第２のフリップフロップ群２０とを備え、図３に示した分周回路と図１に示した分周回路とはほぼ同一の構成となっている。
図３に示した分周回路と図１に示した分周回路との相違点としては、第２のフリップフロップ群２０において、Ｄフリップフロップ２４のクロック入力Ｃに、Ｄフリップフロップ２３の出力信号ｆ₂／８が入力される点が挙げられる。 Next, Embodiment 2 of the present invention will be described with reference to the drawings. FIG. 3 is a block diagram showing a configuration of Embodiment 2 of the frequency dividing circuit to which the frequency dividing method according to the present invention is applied. Here, description will be made assuming that N = 4, M = 2, and M ′ = 3.
Referring to FIG. 3, the frequency divider of this embodiment includes a frequency divider group 1 consisting of 1/2 frequency dividers 1a to 1d, a first flip-flop consisting of a delay circuit 2 and D flip-flops 11-14. The group 10 and the second flip-flop group 20 including D flip-flops 21 to 24 are provided, and the frequency dividing circuit shown in FIG. 3 and the frequency dividing circuit shown in FIG. .
The difference between the frequency dividing circuit shown in FIG. 3 and the frequency dividing circuit shown in FIG. 1 is that, in the second flip-flop group 20, the output signal of the D flip-flop 23 is supplied to the clock input C of the D flip-flop 24. point f _2/8 is input, and the like.

次に、以上のように構成された分周回路の動作について、図４を用いて説明する。
フリップフロップ群２０の４段目Ｄフリップフロップ２４では、入力Ｄに入力されたｆ₀／１６が、Ｄフリップフロップ２２で、クロック信号ｆ₀に時間２ｄだけ遅延して同期した分周信号ｆ₂／８に同期する。このとき、Ｄフリップフロップ２４の出力ｆ₂／１６は、分周信号ｆ₂／８の立ち上がりエッジでのみ変化し、立下りエッジでは変化しない。したがって、信号ｆ₂／１６の立ち上がりエッジは、常に信号ｆ₂／８の立ち上がりエッジとは時間ｄの位相差を持って一致する。 Next, the operation of the frequency dividing circuit configured as described above will be described with reference to FIG.
In the fourth stage D flip-flop 24 of the flip-flop group 20, f _0/16 input to the input D is the D flip-flop 22 and the frequency-divided signal f ₂ synchronized with the clock signal f ₀ delayed by time 2d. Synchronize with / 8. At this time, the output f _2/16 of the D flip-flop 24 is changed only at the rising edge of the divided signal f _2/8, it does not change on the falling edge. Therefore, the rising edge of the signal f _2/16 is always a rising edge of the signal f _2/8 coincides with a phase difference of time d.

以上により、フリップフロップ群２０の各Ｄフリップフロップの出力信号ｆ₂／２、ｆ₂／４、ｆ₂／８、ｆ₂／１６は、ゲート遅延３段分の遅れ３ｄの位相差の範囲内で、クロック信号ｆ₀の同一のエッジに同期した状態で、フリップフロップ群１０に入力される。
このような構成を用いることで、クロック信号ｆ₀からｆ₂／１６までの位相差３ｄがクロック信号ｆ₀の１周期ＴＣよりも小さい場合、遅延されたクロック信号ｆの同一のエッジに同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。 Thus, the output signal _{_{f 2/2, f 2/}} 4, f 2/8, f 2/16 of the D flip-flops of the flip-flop group 20, the range of the phase difference of the gate delay three stages of delay 3d Thus, the signal is input to the flip-flop group 10 in synchronization with the same edge of the clock signal f ₀ .
By using such a configuration, when the phase difference 3d from the clock signal f ₀ to f _2/16 is less than one cycle TC of the clock signal f _0, synchronized with the same edge of the delayed clock signal f Divided signals f / 2, f / 4, f / 8, and f / 16 are obtained.

また、本構成により、Ｄフリップフロップ２４は、図１に示した分周回路のクロック信号ｆ₀に対して２倍の周期で動作するため、低消費電力化が可能となる。 In addition, with this configuration, the D flip-flop 24 operates at a period twice that of the clock signal f _{0 of the} frequency dividing circuit shown in FIG. 1, so that power consumption can be reduced.

次に、本発明の実施例３について図面を参照して詳細に説明する。
図５は、本発明に係る分周方法を適用した分周回路の実施例３の構成を示すブロック図である。なお、ここでは、Ｎ＝４の場合で説明する。
図５を参照すると、本分周回路は、１／２分周器１ａ〜1ｄからなる分周器群１と、遅延回路２及びＤフリップフロップ１１〜１４からなる第１の同期回路群１０と、Ｄフリップフロップ２１〜２４からなる第２の同期回路群２０’’とを備え、図１に示した分周回路とほぼ同一の構成となっている。
図５に示した分周回路と図１に示した分周回路との相違点として、第２の同期回路群２０’’において、Ｄフリップフロップ２２〜２４のクロック入力Ｃに、それぞれＤフリップフロップ２１〜２３から出力された分周信号ｆ₂／２、ｆ₂／４、ｆ₂／８が入力され、それぞれ１段前のＤフリップフロップの出力に同期した分周信号を得る構成となっている。 Next, Embodiment 3 of the present invention will be described in detail with reference to the drawings.
FIG. 5 is a block diagram showing the configuration of a third embodiment of the frequency dividing circuit to which the frequency dividing method according to the present invention is applied. Here, a case where N = 4 will be described.
Referring to FIG. 5, the frequency dividing circuit includes a frequency divider group 1 including 1/2 frequency dividers 1a to 1d, a first synchronizing circuit group 10 including a delay circuit 2 and D flip-flops 11 to 14, and And a second synchronizing circuit group 20 ″ composed of D flip-flops 21 to 24, and has substantially the same configuration as the frequency dividing circuit shown in FIG.
A difference between the frequency dividing circuit shown in FIG. 5 and the frequency dividing circuit shown in FIG. 1 is that in the second synchronization circuit group 20 ″, the D flip-flops are respectively connected to the clock inputs C of the D flip-flops 22-24. divided signal output from _{_{21~23 f 2/2, f 2}} /4, f 2/8 is input, it is configured to obtain a divided signal that is synchronized with the output of each preceding stage of the D flip-flop Yes.

次に、図５に示した分周回路の動作について、図６を用いて説明する。
図６は、図５に示した分周回路のタイムチャートの一例である。
第２の同期回路群２０’’の第２段目のＤフリップフロップ２２では、入力Ｄに入力されたｆ₀／４が、Ｄフリップフロップ２１で、クロック信号ｆ₀に時間ｄだけ遅延して同期した分周信号ｆ₂／２に同期する。このとき、Ｄフリップフロップ２２の出力ｆ₂／４は、分周信号ｆ₂／２の立ち上がりエッジでのみ変化し、立下りエッジでは変化しない。したがって、信号ｆ₂／４の立ち上がりエッジは、常に信号ｆ₂／２の立ち上がりエッジと時間ｄの位相差を持って一致する。また、信号ｆ₁／２はクロック信号ｆ₀に同期した信号であるため、ｆ₂／４、ｆ₂／２、クロック信号ｆ₀の立ち上がりエッジは、それぞれＤフリップフロップのゲート遅延分の時間ｄだけ位相差を持って、常に同期する。
同様にＤフリップフロップ２３、２４でも、出力された分周信号ｆ₂／８、ｆ₂／１６の立ち上がりエッジは、各々ｆ₂／４、ｆ₂／８の立ち上がりエッジに、時間ｄだけ位相差を持って一致する。
以上により、第２の同期回路群２０’’の各Ｄフリップフロップから出力された分周信号ｆ₂／２、ｆ₂／４、ｆ₂／８、ｆ₂／１６は、ゲート遅延４段分の遅れ４ｄの位相差の範囲内で、クロック信号ｆ₀の同一のエッジに同期した状態で、第１の同期回路群１０に入力される。 Next, the operation of the frequency divider shown in FIG. 5 will be described with reference to FIG.
FIG. 6 is an example of a time chart of the frequency divider shown in FIG.
In the second stage D flip-flop 22 of the second synchronization circuit group 20 ″, f _0/4 inputted to the input D is delayed by the time d by the D flip-flop 21 from the clock signal f _0. synchronized with the synchronized divided signal f _2/2. At this time, the output f _2/4 of the D flip-flop 22 is changed only at the rising edge of the divided signal f _2/2, it does not change on the falling edge. Therefore, the rising edge of the signal f _2/4 always coincides with a phase difference of the signal f _2/2 of the rising edge and time d. Further, since the signal f _1/2 is a signal synchronized with the clock signal _{_{f 0, f 2/4,}} f 2/2, the rising edge of the clock signal f ₀ is the gate delay amount of each D flip-flop time d Always have a phase difference and always synchronize.
Similarly, even D flip-flops 23 and 24, the rising edge of the divided signal _{_{f 2/8, f 2/}} 16 output are each rising edge of _{_{f 2/4, f 2/}} 8, by the time d the phase difference Have a match.
Thus, the second divided signal output from the D flip-flop of the synchronization circuit group _{20 '' f 2/2,} f 2/4, f 2/8, f 2/16 , the gate delay four stages within the range of the phase difference between the delayed 4d, in sync with the same edge of the clock signal f _0, it is input to the first synchronization circuit group 10.

このような構成を用いることで、分周器群１から出力される分周信号ｆ₀／２、ｆ₀／４、ｆ₀／８、ｆ₀／１６の遅延時間ｄ₁、ｄ₂、ｄ₃、ｄ₄が大きく、Ｎ段目（Ｎは２以上の自然数）の遅延時間ｄＮがｄＮ＞（Ｎ−１）ＴＣとなるような場合でも、ｄＮ＜２Ｎ−１ＴＣであれば、遅延されたクロック信号ｆの同一のエッジに同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。 By using such a configuration, frequency divided signal f output from the frequency divider group _{_{1 0/2, f 0/}} 4, f 0/8, f 0/16 delay time d _1, d _2, d ₃ and d ₄ are large, and even if the delay time dN of the Nth stage (N is a natural number of 2 or more) is dN> (N−1) TC, it is delayed if dN <2N−1TC. Divided signals f / 2, f / 4, f / 8, and f / 16 synchronized with the same edge of the clock signal f are obtained.

また、本構成により第２の同期回路群２０’’のＤフリップフロップ２２、２４は、図１に示した分周回路のそれに対して２倍の周期で動作するため、低消費電力化が可能となる。ただし、クロック信号ｆ₀からｆ₂／１６までの位相差４ｄがクロック信号ｆ₀の１周期ＴＣよりも小さい必要がある。 Further, according to this configuration, the D flip-flops 22 and 24 of the second synchronous circuit group 20 ″ operate at a cycle twice that of the frequency dividing circuit shown in FIG. It becomes. However, the phase difference 4d from the clock signal f ₀ to f _2/16 is must be smaller than one period TC of the clock signal f _0.

次に、本発明の実施例４について図面を参照して詳細に説明する。
図７は、本発明に係る分周方法を適用した分周回路の実施例４の構成を示すブロック図である。なお、ここでは、Ｎ＝４、Ｌ＝３の場合で説明する。
図７を参照すると、本分周回路は、１／２分周器１ａ〜1ｄからなる分周器群１と、遅延回路２及びＤフリップフロップ１１〜１４からなる第１の同期回路群１０と、Ｄフリップフロップ２１〜２４からなる第２の同期回路群２０’’と、Ｄフリップフロップ３１〜３４からなる第３の同期回路群３０とを備える構成となっている。 Next, Embodiment 4 of the present invention will be described in detail with reference to the drawings.
FIG. 7 is a block diagram showing the configuration of a fourth embodiment of the frequency dividing circuit to which the frequency dividing method according to the present invention is applied. Here, the case where N = 4 and L = 3 will be described.
Referring to FIG. 7, the frequency dividing circuit includes a frequency divider group 1 including 1/2 frequency dividers 1a to 1d, a first synchronizing circuit group 10 including a delay circuit 2 and D flip-flops 11 to 14. The second synchronization circuit group 20 ″ including the D flip-flops 21 to 24 and the third synchronization circuit group 30 including the D flip-flops 31 to 34 are provided.

第３の同期回路群３０は、第２の同期回路群２０’’の出力を入力とし、その出力は第１の同期回路群１０に入力される。また、第３の同期回路群３０の各Ｄフリップフロップの接続は、図１に示した分周回路における、第２の同期回路群と同様の構成となっている。すなわち、第２の同期回路群２０’’より得られた分周信号ｆ₂／２、ｆ₂／４、ｆ₂／８、ｆ₂／１６が各Ｄフリップフロップ３１〜３４の入力Ｄに入力され、Ｄフリップフロップ３１、３２のクロック入力Ｃにはクロック信号ｆ₀が入力され、出力Ｑからはクロック信号に同期した分周信号ｆ₃／２、ｆ₃／４が出力される。Ｄフリップフロップ３３、３４のクロック入力ＣにはＤフリップフロップ３２から出力された分周信号ｆ₃／４が入力され、その出力された分周信号ｆ₃／８、ｆ₃／１６はｆ₃／４に同期したものとなる。 The third synchronization circuit group 30 receives the output of the second synchronization circuit group 20 ″ as an input, and the output is input to the first synchronization circuit group 10. In addition, the connection of each D flip-flop of the third synchronization circuit group 30 has the same configuration as that of the second synchronization circuit group in the frequency divider shown in FIG. That is, the input second divided signal obtained from the synchronizing circuit group _{20 '' f 2/2,} f 2/4, f 2/8, f 2/16 to the input D of the D flip-flops 31-34 is, the clock signal f ₀ is input to the clock input C of the D flip-flop 31, the divided signal f _3/2 is synchronized with the clock signal, f _3/4 is output from the output Q. D flip to the clock input C of the flop 33 is input divided signal f _3/4 output from the D flip-flop 32, the divided signal f _3/8 is the output, f _3/16 is f ₃ Synchronized with / 4.

第３の同期回路群３０より得られた分周信号ｆ₃／２、ｆ₃／４、ｆ₃／８、ｆ₃／１６は、それぞれフリップフロップ群１０の、クロック入力Ｃにクロック信号ｆ₀が入力されたＤフリップフロップ１１〜１４の入力Ｄに入力される。これにより、フリップフロップ群１０からは、クロック信号に同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。 Third synchronization divided signal obtained from circuit group _{_{30 f 3/2, f 3}} /4, f 3/8, f 3/16 , the flip-flop group 10 respectively, the clock signal f ₀ to a clock input C Is input to the input D of the D flip-flops 11 to 14. As a result, the frequency-divided signals f / 2, f / 4, f / 8, and f / 16 synchronized with the clock signal are obtained from the flip-flop group 10.

次に、図７に示した分周回路の動作について、図８を用いて説明する。
図８は、図７に示した分周回路のタイムチャートの一例である。
第２の同期回路群２０’’においては、実施例３に示した分周回路と同様の動作となり、分周信号ｆ₂／２、ｆ₂／４、ｆ₂／８、ｆ₂／１６は、ゲート遅延４段分の遅延時間４ｄの位相差を持って、クロック信号ｆ₀の同一のエッジに同期した状態で、第３の同期回路群１０に入力される。
このとき、Ｄフリップフロップのゲート遅延時間ｄとクロック信号の周期ＴＣとの関係が、２ｄ＜ＴＣ＜３ｄである場合、第３の同期回路群の動作は図１に示した分周回路の第２の同期回路群２０と同様となるため、その分周信号ｆ₃／２、ｆ₃／４、ｆ₃／８、ｆ₃／１６は、Ｄフリップフロップのゲート遅延２段分の遅延時間２ｄの位相差の範囲内で、クロック信号ｆ₀の同一のエッジに同期した状態で、第１の同期回路群１０に入力される。 Next, the operation of the frequency divider shown in FIG. 7 will be described with reference to FIG.
FIG. 8 is an example of a time chart of the frequency divider shown in FIG.
In the second synchronizing circuits 20 '', the same operation as the frequency dividing circuit shown in Example 3, the divided signal _{_{f 2/2, f 2/}} 4, f 2/8, f 2/16 is The signal is input to the third synchronization circuit group 10 in a state of being synchronized with the same edge of the clock signal f ₀ with a phase difference of the delay time 4d corresponding to the four gate delays.
At this time, when the relationship between the gate delay time d of the D flip-flop and the cycle TC of the clock signal is 2d <TC <3d, the operation of the third synchronization circuit group is the same as that of the frequency dividing circuit shown in FIG. to become the same as the second synchronizing circuit group 20, the divided signal _{_{f 3/2, f 3/}} 4, f 3/8, f 3/16 , the gate delay two stages of delay time 2d of D flip-flop Are input to the first synchronizing circuit group 10 in a state synchronized with the same edge of the clock signal f ₀ within the range of the phase difference of.

このような構成を用いることで、分周器群１から出力される分周信号ｆ₀／２、ｆ₀／４、ｆ₀／８、ｆ₀／１６の遅延時間ｄ₁、ｄ₂、ｄ₃、ｄ₄が大きく、Ｎ段目（Ｎは２以上の自然数）の遅延ｄＮがｄＮ＞（Ｎ−１）ＴＣとなり、更にＤフリップフロップの遅延ｄが比較的大きく２ｄ＜ＴＣ＜３ｄとなるような場合でも、遅延されたクロック信号ｆの同一のエッジに同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。 By using such a configuration, frequency divided signal f output from the frequency divider group _{_{1 0/2, f 0/}} 4, f 0/8, f 0/16 delay time d _1, d _2, d ₃ and d ₄ are large, the delay dN of the Nth stage (N is a natural number of 2 or more) is dN> (N−1) TC, and the delay d of the D flip-flop is relatively large and 2d <TC <3d. Even in such a case, frequency-divided signals f / 2, f / 4, f / 8, and f / 16 synchronized with the same edge of the delayed clock signal f are obtained.

また、Ｄフリップフロップの遅延時間ｄがクロックの周期ＴＣに対して、３ｄ＜ＴＣ＜４ｄとなるような場合には、第３の同期回路群の各Ｄフリップフロップの接続を、図３に示した分周回路の第２の同期回路群２０’と同様の構成としても、同様の結果が得られることは明らかである。 Further, when the delay time d of the D flip-flop is 3d <TC <4d with respect to the clock cycle TC, the connection of each D flip-flop of the third synchronous circuit group is shown in FIG. It is obvious that the same result can be obtained even if the configuration is the same as that of the second synchronizing circuit group 20 ′ of the frequency dividing circuit.

次に、本発明の実施例５について図面を参照して詳細に説明する。
図９は、本発明に係る分周方法を適用した分周回路の実施例５の構成を示すブロック図である。なお、ここでは、Ｎ＝４、Ｋ＝４、Ｊ_K＝３として説明する。
図４を参照すると、本実施形態の分周回路は、１／２分周器１ａ〜1ｄからなる分周器群１と、遅延回路２及びＤフリップフロップ１１〜１４からなる第１のフリップフロップ群１０と、Ｄフリップフロップ２１〜２４からなる第２のフリップフロップ群２０’’と、Ｄフリップフロップ３１〜３４からなる第３のフリップフロップ群３０とを備える。本実施例の分周回路は、実施例４に示した分周回路に、さらにＤフリップフロップ４１〜４４からなる第４のＤフリップフロップ群４０を備えた構成となっている。 Next, Embodiment 5 of the present invention will be described in detail with reference to the drawings.
FIG. 9 is a block diagram showing a configuration of a fifth embodiment of the frequency dividing circuit to which the frequency dividing method according to the present invention is applied. Here, description will be made assuming that N = 4, K = 4, and J _K = 3.
Referring to FIG. 4, the frequency divider of this embodiment includes a frequency divider group 1 including 1/2 frequency dividers 1 a to 1 d, a first flip-flop including a delay circuit 2 and D flip-flops 11 to 14. A group 10; a second flip-flop group 20 ″ including D flip-flops 21 to 24; and a third flip-flop group 30 including D flip-flops 31 to 34. The frequency dividing circuit of the present embodiment has a configuration in which a fourth D flip-flop group 40 including D flip-flops 41 to 44 is further added to the frequency dividing circuit shown in the fourth embodiment.

第４のフリップフロップ群４０は、第３のフリップフロップ群３０の出力を入力とし、その出力は第１のフリップフロップ群１０に入力される。また、第４のフリップフロップ群３０における各Ｄフリップフロップの接続は、実施例２における、第２のフリップフロップ群と同様の構成となっている。
すなわち、本実施例の分周回路は、フリップフロップ群３０より得られた分周信号出力ｆ₃／２、ｆ₃／４、ｆ₃／８、ｆ₃／１６が各Ｄフリップフロップ４１〜４４の入力Ｄに接続され、Ｄフリップフロップ３１、３２、３３のクロック入力Ｃにはクロック信号ｆ₀が入力され、出力Ｑからはクロック信号に同期した信号ｆ₄／２、ｆ₄／４、ｆ₄／８が出力される。Ｄフリップフロップ４４のクロック入力ＣにはＤフリップフロップ４３の出力信号ｆ₄／８が入力され、その出力、ｆ₄／１６はｆ₃／８に同期したものとなる。
フリップフロップ群４０より得られた分周信号出力ｆ₄／２、ｆ₄／４、ｆ₄／８、ｆ₄／１６は、それぞれフリップフロップ群１０の、クロック入力Ｃにクロック信号ｆ₀が入力されたＤフリップフロップ１１〜１４の入力Ｄに入力される。これにより、フリップフロップ群１０からは、クロック信号に同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。 The fourth flip-flop group 40 has the output of the third flip-flop group 30 as an input, and the output is input to the first flip-flop group 10. Further, the connection of each D flip-flop in the fourth flip-flop group 30 has the same configuration as that of the second flip-flop group in the second embodiment.
That is, the divider circuit of this embodiment, the divided signal output f _3/2 obtained from the flip-flop group _{30, f 3/4, f} 3/8, f 3/16 each D flip-flops 41 to 44 is connected to the input D of, D is the clock input C of the flip-flops 31, 32 and 33 is input a clock signal f _0, the signal f _4/2 is synchronized with the clock signal from the output Q, f _4/4, f _4/8 is output. The clock input C of the D flip-flop 44 output signal f _4/8 of the D flip-flop 43 is input, the output, f _4/16 is and synchronized with f _3/8.
Divided signal output f obtained from the flip-flop group _{_{40 4/2, f 4/}} 4, f 4/8, f 4/16 , the flip-flop group 10 respectively, the clock signal f ₀ to a clock input C Input To the input D of the D flip-flops 11-14. As a result, the frequency-divided signals f / 2, f / 4, f / 8, and f / 16 synchronized with the clock signal are obtained from the flip-flop group 10.

次に、以上のように構成された分周回路の動作について、図１０を用いて説明する。
図１０は、図９に示した分周回路のタイムチャートの一例である。
第２のフリップフロップ群２０’’においては、実施例３の分周回路と同様の動作となり、出力信号ｆ₂／２、ｆ₂／４、ｆ₂／８、ｆ₂／１６は、ゲート遅延４段分の遅れ４ｄの位相差を持って、クロック信号ｆ₀の同一のエッジに同期した状態で、第３のフリップフロップ群１０に入力される。
このとき、Ｄフリップフロップのゲート遅延ｄとクロック信号の周期ＴＣとの関係が、２ｄ＜ＴＣ＜３ｄである場合、第３のＤフリップフロップ群の動作は実施例１の第２のフリップフロップ群２０と同様であり、第４のＤフリップフロップ群は実施２のＤフリップフロップ群と同様であるため、その出力ｆ₄／２、ｆ₄／４、ｆ₄／８、ｆ₄／１６は、Ｄフリップフロップのゲート遅延２段分の遅れ２ｄの位相差の範囲内で、クロック信号ｆ₀の同一のエッジに同期した状態で、フリップフロップ群１０に入力される。
このような構成を用いても、遅延されたクロック信号ｆの同一のエッジに同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られることは明らかである。 Next, the operation of the frequency dividing circuit configured as described above will be described with reference to FIG.
FIG. 10 is an example of a time chart of the frequency divider shown in FIG.
In the second flip-flop group 20 '', the same operation as the divider circuit of the third embodiment, the output signal _{_{f 2/2, f 2/}} 4, f 2/8, f 2/16 , the gate delay The signal is input to the third flip-flop group 10 in a state of being synchronized with the same edge of the clock signal f ₀ with a phase difference of 4d delay 4d.
At this time, when the relationship between the gate delay d of the D flip-flop and the cycle TC of the clock signal is 2d <TC <3d, the operation of the third D flip-flop group is the second flip-flop group of the first embodiment. is similar to 20, for the fourth D flip-flop group is the same as the D flip-flop group of embodiments 2, the output _{_{f 4/2, f 4/}} 4, f 4/8, f 4/16 is The signal is input to the flip-flop group 10 in a state synchronized with the same edge of the clock signal f ₀ within the range of the phase difference of the delay 2d corresponding to the two gate delays of the D flip-flop.
Even if such a configuration is used, it is obvious that the divided signals f / 2, f / 4, f / 8, and f / 16 synchronized with the same edge of the delayed clock signal f can be obtained.

本発明に係る分周回方法を適用した分周回路の実施例１の構成を示すブロック図である。It is a block diagram which shows the structure of Example 1 of the frequency divider circuit to which the frequency dividing method which concerns on this invention is applied. 図１に示した分周回路のタイムチャートの一例である。It is an example of the time chart of the frequency divider shown in FIG. 本発明に係る分周方法を適用した分周回路の実施例２の構成を示すブロック図である。It is a block diagram which shows the structure of Example 2 of the frequency divider circuit to which the frequency dividing method which concerns on this invention is applied. 図３に示した分周回路のタイムチャートの一例である。4 is an example of a time chart of the frequency divider shown in FIG. 3. 本発明に係る分周方法を適用した分周回路の実施例３の構成を示すブロック図である。It is a block diagram which shows the structure of Example 3 of the frequency divider circuit to which the frequency dividing method which concerns on this invention is applied. 図５に示した分周回路のタイムチャートの一例である。6 is an example of a time chart of the frequency dividing circuit shown in FIG. 5. 本発明に係る分周方法を適用した分周回路の実施例４の構成を示すブロック図である。It is a block diagram which shows the structure of Example 4 of the frequency divider circuit to which the frequency dividing method which concerns on this invention is applied. 図７に示した分周回路のタイムチャートの一例である。8 is an example of a time chart of the frequency divider shown in FIG. 7. 本発明に係る分周方法を適用した分周回路の実施例５の構成を示すブロック図である。It is a block diagram which shows the structure of Example 5 of the frequency divider circuit to which the frequency dividing method which concerns on this invention is applied. 図９に示した分周回路のタイムチャートの一例である。10 is an example of a time chart of the frequency divider shown in FIG. 9. 本発明に関連する分周器のブロック図の一例である。It is an example of the block diagram of the frequency divider relevant to this invention. クロック信号に同期した分周信号を得るための一般的な分周器の構成例を示す図である。It is a figure which shows the structural example of the general frequency divider for obtaining the frequency-divided signal synchronized with the clock signal. クロック信号に同期した分周信号を得るための分周器の他の構成例である。It is another example of a structure of the frequency divider for obtaining the frequency-divided signal synchronized with the clock signal. 図１２に示した分周回路のタイムチャートの一例である。13 is an example of a time chart of the frequency dividing circuit shown in FIG. 12. 図１３に示した分周回路のタイムチャートの一例である。It is an example of the time chart of the frequency divider shown in FIG.

符号の説明Explanation of symbols

１分周器群
１ａ、１ｂ、１ｃ、１ｄ、１０１、１０２、１０３、１０４１／２分周器
２、１１０遅延素子
１０第１の同期回路群
２０、２０'、２０'' 第２の同期回路群
３０第３の同期回路群
１１、１２、１３、１４、２１、２２、２３、２４、３１、３２、３３、３４、１１１、１１２、１１３、１１４Ｄフリップフロップ 1 Divider Group 1a, 1b, 1c, 1d, 101, 102, 103, 104 1/2 Divider 2, 110 Delay Element 10 First Synchronous Circuit Group 20, 20 ′, 20 ″ Second Sync Circuit group 30 Third synchronous circuit group 11, 12, 13, 14, 21, 22, 23, 24, 31, 32, 33, 34, 111, 112, 113, 114 D flip-flop

Claims

Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、前記クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、
前記第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、
前記分周器群と前記第１の同期回路群との間に設けられ、前記分周器群からの各分周信号を入力とし、その出力が前記第１の同期回路群のラッチ回路の各入力端子に接続されたＮ段のラッチ回路からなり、第１段目から第Ｍ段目（Ｍは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子には前記クロック信号が入力され、前記クロック信号に同期した信号を出力し、第（Ｍ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｍ段目のラッチ回路の出力信号が入力され、Ｍ段目のラッチ回路の出力に同期した信号を出力する第２の同期回路群を有することを特徴とする分周回路。 N-stage (N is a natural number greater than or equal to 2) 1/2 divider, a divider group for dividing the clock signal, and a first synchronizing circuit group for outputting the clock signal with a delay of a predetermined time A frequency divider comprising:
The first synchronization circuit group includes an N-stage latch circuit that outputs a signal synchronized with a clock signal,
Provided between the frequency divider group and the first synchronous circuit group, each frequency division signal from the frequency divider group as an input, and the output of each of the latch circuits of the first synchronous circuit group The clock signal is input to the clock input terminal of the latch circuit of the first stage to the Mth stage (M is a natural number smaller than N), which is composed of N stages of latch circuits connected to the input terminal, A signal synchronized with the clock signal is output, and the output signal of the Mth latch circuit is input to the clock input terminals of the latch circuits from the (M + 1) th stage to the Nth stage. A frequency dividing circuit comprising a second synchronizing circuit group that outputs a signal synchronized with an output of a latch circuit.

Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、前記クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、
前記第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、
前記分周器群と前記第１の同期回路群との間に設けられ、第Ｍ段目（Ｍは２以上でＮより小さい自然数）のラッチ回路の出力信号を入力するラッチ回路を、第Ｍ’段目（Ｍ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｍ’＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には、第Ｍ’段目のラッチ回路の出力信号が入力され、第Ｍ’段目のラッチ回路の出力に同期した信号を出力する第２の同期回路群を有することを特徴とする分周回路。 N-stage (N is a natural number greater than or equal to 2) 1/2 divider, a divider group for dividing the clock signal, and a first synchronizing circuit group for outputting the clock signal with a delay of a predetermined time A frequency divider comprising:
The first synchronization circuit group includes an N-stage latch circuit that outputs a signal synchronized with a clock signal,
A latch circuit that is provided between the frequency divider group and the first synchronous circuit group and that receives an output signal of an latch circuit at the M-th stage (M is a natural number that is greater than or equal to 2 and smaller than N) is M-th. Up to the 'stage (M' is a natural number greater than M and less than N), and the clock input terminals of the latch circuits from the (M '+ 1) th stage to the Nth stage are latched at the M'th stage. A frequency dividing circuit comprising: a second synchronizing circuit group that receives an output signal of the circuit and outputs a signal synchronized with an output of an M′-th latch circuit.

Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、前記クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、
前記第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、
前記分周器群と前記第１の同期回路群との間に設けられ、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群を有することを特徴とする分周回路。 N-stage (N is a natural number greater than or equal to 2) 1/2 divider, a divider group for dividing the clock signal, and a first synchronizing circuit group for outputting the clock signal with a delay of a predetermined time A frequency divider comprising:
The first synchronization circuit group includes an N-stage latch circuit that outputs a signal synchronized with a clock signal,
Provided between the frequency divider group and the first synchronous circuit group, the second (N-1) th stage to the (N-1) th stage in order to the clock input terminal of the Nth stage latch circuit (N -1) The output signal of the latch circuit in the first stage is input, and the signals input to the input terminals are output in synchronization with the output signals of the latch circuits in the first to (N-1) th stages. A frequency dividing circuit having two synchronizing circuit groups.

Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、前記クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、
前記第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、
前記分周器群と前記第１の同期回路群との間に設けられ、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群と、
前記第２の同期回路群からの出力信号を入力とし、出力信号が前記第１の同期回路群に入力された、Ｎ段のラッチ回路からなり、前記第３の同期回路群の第１段目から第Ｌ段目（Ｌは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号を出力し、第（Ｌ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｌ段目のラッチ回路の出力信号が入力され、Ｌ段目のラッチ回路の出力に同期して入力端子に入力された信号を出力する第３の同期回路群とを有することを特徴とする分周回路。 N-stage (N is a natural number greater than or equal to 2) 1/2 divider, a divider group for dividing the clock signal, and a first synchronizing circuit group for outputting the clock signal with a delay of a predetermined time A frequency divider comprising:
The first synchronization circuit group includes an N-stage latch circuit that outputs a signal synchronized with a clock signal,
Provided between the frequency divider group and the first synchronous circuit group, the second (N-1) th stage to the (N-1) th stage in order to the clock input terminal of the Nth stage latch circuit (N -1) The output signal of the latch circuit in the first stage is input, and the signals input to the input terminals are output in synchronization with the output signals of the latch circuits in the first to (N-1) th stages. Two synchronous circuit groups;
An output signal from the second synchronization circuit group is an input, and an output signal is input to the first synchronization circuit group. The latch circuit includes an N-stage latch circuit, and the first stage of the third synchronization circuit group. The clock signal is input to the clock input terminal of the latch circuit in the L-th stage (L is a natural number less than N and greater than 2), and the signal input to the input terminal is output in synchronization with the clock signal. The output signal of the L-th stage latch circuit is input to the clock input terminals of the latch circuits from the (L + 1) th stage to the N-th stage, and input to the input terminal in synchronization with the output of the L-th stage latch circuit. And a third synchronizing circuit group for outputting the signal.

Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、前記クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、
前記第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のラッチ回路からなり、
前記分周器群と前記第１の同期回路群との間に設けられ、第２段目のラッチ回路のクロック入力端子に第１段目のラッチ回路の出力信号が入力され、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号が入力され、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号が入力され、順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群と、
前記第３の同期回路群からの出力信号を入力とし、出力信号が前記第１の同期回路群に入力された、Ｎ段のラッチ回路からなり、第Ｋ段（Ｋは３以上Ｎ以下の自然数）目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力は前記第１の同期回路群に入力され、前記第Ｋの同期回路群の第１段目から第Ｊ_K段目（Ｊ_KはＪ_K-1より大きくＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号出力し、第Ｊ_K+1段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｊ_K段目のラッチ回路の出力信号が入力され、第Ｊ_K段目のラッチ回路の出力に同期して入力端子に入力された信号を出力する第３から第Ｋの同期回路群とを有することを特徴とする分周回路。 N-stage (N is a natural number greater than or equal to 2) 1/2 divider, a divider group for dividing the clock signal, and a first synchronizing circuit group for outputting the clock signal with a delay of a predetermined time A frequency divider comprising:
The first synchronization circuit group includes an N-stage latch circuit that outputs a signal synchronized with a clock signal,
Provided between the frequency divider group and the first synchronous circuit group, the output signal of the first stage latch circuit is input to the clock input terminal of the second stage latch circuit, and the third stage The output signal of the second-stage latch circuit is input to the clock input terminal of the second-stage latch circuit, and the output signal of the second-stage latch circuit is input to the clock-input terminal of the third-stage latch circuit. The output signal of the (N-1) th stage latch circuit is inputted to the clock input terminal of the Nth stage latch circuit, and the output signal of the latch circuit from the 1st stage to the (N-1) th stage respectively. A second synchronizing circuit group for outputting a signal input to the input terminal synchronously;
The output signal from the third synchronization circuit group is an input, and the output signal is input to the first synchronization circuit group. The latch circuit includes N stages of latch circuits, and the Kth stage (K is a natural number of 3 to N) ) Synchronization circuit group receives the output of the (K-1) th synchronization circuit group as its input, and its output is input to the first synchronization circuit group, and the first stage of the Kth synchronization circuit group. the J _K th stage from the eye (J _K is J larger natural number smaller than N than _K-1) clock signal is input to the clock input terminal of the latch circuit, the signal input to the synchronization with the input terminal to the clock signal and outputs, to the clock input terminal of the latch circuit from the J _{K + 1} stage to the N-th stage is inputted the output signal of the second J _K-th latch circuit, the output of the second J _K-th stage latch circuit And third to Kth synchronizing circuit groups for outputting a signal input to the input terminal in synchronization with Characteristic divider circuit.

前記１／２分周器が、出力の反転信号を入力にフィードバックした遅延型フリップフロップで構成されることを特徴とする請求項１から５のいずれか１項に記載の分周回路。 6. The frequency dividing circuit according to claim 1, wherein the ½ frequency divider is constituted by a delay type flip-flop in which an inverted signal of an output is fed back to an input.

前記１／２分周器が、入力信号に基づき出力が反転するトグル型フリップフロップで構成されることを特徴とする請求項１から５のいずれか１項に記載の分周回路。 6. The frequency dividing circuit according to claim 1, wherein the 1/2 frequency divider is configured by a toggle flip-flop whose output is inverted based on an input signal.

前記ラッチ回路が、遅延型フリップフロップ回路で構成されることを特徴とする請求項１から７のいずれか１項に記載の分周回路。 The frequency dividing circuit according to claim 1, wherein the latch circuit is configured by a delay flip-flop circuit.

Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路で前記クロック信号を所定時間だけ遅延させて出力する分周方法であって、
前記分周器群と前記第１の同期回路群との間に設けられた第２の同期回路群は、第１段目から第Ｍ段目（Ｍは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子に前記クロック信号を入力し、前記クロック信号に同期した信号を前記第１の同期回路群に出力し、第（Ｍ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｍ段目のラッチ回路の出力信号を入力し、Ｍ段目のラッチ回路の出力に同期した信号を前記第１の同期回路群に出力することを特徴とする分周方法。 The clock signal is divided by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and the clock signal is delayed by a predetermined time by a first synchronization circuit group and a delay circuit. Output frequency dividing method,
The second synchronization circuit group provided between the frequency divider group and the first synchronization circuit group is a latch in the first to Mth stages (M is a natural number that is 2 or more and smaller than N). The clock signal is input to a clock input terminal of the circuit, a signal synchronized with the clock signal is output to the first synchronization circuit group, and clock inputs of the latch circuits from the (M + 1) th stage to the Nth stage An output signal of an Mth latch circuit is input to a terminal, and a signal synchronized with an output of an Mth latch circuit is output to the first synchronizing circuit group.

Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路で前記クロック信号を所定時間だけ遅延させて出力する分周方法であって、
前記分周器群と前記第１の同期回路群との間に設けられた第２の同期回路群は、第Ｍ段目（Ｍは２以上でＮより小さい自然数）のラッチ回路の出力信号を入力するラッチ回路を、第Ｍ’段目（Ｍ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｍ’＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には、第Ｍ’段目のラッチ回路の出力信号を入力し、第Ｍ’段目のラッチ回路の出力に同期した信号を前記第１の同期回路群に出力することを特徴とする分周方法。 The clock signal is divided by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and the clock signal is delayed by a predetermined time by a first synchronization circuit group and a delay circuit. Output frequency dividing method,
The second synchronization circuit group provided between the frequency divider group and the first synchronization circuit group outputs the output signal of the latch circuit at the M-th stage (M is a natural number of 2 or more and less than N). The input latch circuits are up to the M'th stage (M 'is a natural number larger than M and smaller than N), and the clock input terminals of the latch circuits from the (M' + 1) th stage to the Nth stage are not connected. A frequency dividing method comprising: inputting an output signal of an M′-th stage latch circuit and outputting a signal synchronized with an output of an M′-th stage latch circuit to the first synchronous circuit group.

Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路で前記クロック信号を所定時間だけ遅延させて出力する分周方法であって、
前記分周器群と前記第１の同期回路群との間に設けられた第２の同期回路群は、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を前記第１の同期回路群に出力することを特徴とする分周方法。 The clock signal is divided by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and the clock signal is delayed by a predetermined time by a first synchronization circuit group and a delay circuit. Output frequency dividing method,
The second synchronization circuit group provided between the frequency divider group and the first synchronization circuit group includes an Nth latch circuit in order from the second stage to the (N−1) th stage. The (N-1) th stage latch circuit output signal is input to the first clock input terminal, and the first to (N-1) th stage latch circuit output signals are synchronized with the output signals of the first to (N-1) th stage latch circuits, respectively. A frequency dividing method comprising outputting an input signal to the first synchronous circuit group.

Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路で前記クロック信号を所定時間だけ遅延させて出力する分周方法であって、
前記分周器群と前記第１の同期回路群との間に設けられた第２、第３の同期回路群のうち第２の同期回路群は、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を前記第３の同期回路群に出力し、
前記第３の同期回路群は、前記第２の同期回路群からの出力信号を入力とし、出力信号が前記第１の同期回路群に入力された、Ｎ段のラッチ回路からなり、前記第３の同期回路群の第１段目から第Ｌ段目（Ｌは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を前記第１の同期回路群に出力し、第（Ｌ＋１）段目から第Ｎ段目までのラッチ回路のクロック入力端子には第Ｌ段目のラッチ回路の出力信号を入力し、Ｌ段目のラッチ回路の出力に同期して入力端子に入力された信号を前記第１の同期回路群に出力することを特徴とする分周方法。 The clock signal is divided by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and the clock signal is delayed by a predetermined time by a first synchronization circuit group and a delay circuit. Output frequency dividing method,
Of the second and third synchronization circuit groups provided between the frequency divider group and the first synchronization circuit group, the second synchronization circuit group includes the (N-1) th to (N-1) th stages from the second stage. The output signal of the (N-1) th stage latch circuit is inputted to the clock input terminal of the Nth stage latch circuit in sequence up to the stage, and the latches from the 1st stage to the (N-1) th stage respectively. A signal input to the input terminal in synchronization with an output signal of the circuit is output to the third synchronization circuit group;
The third synchronization circuit group includes an N-stage latch circuit that receives an output signal from the second synchronization circuit group and inputs an output signal to the first synchronization circuit group. The clock signal is input to the clock input terminal of the latch circuit of the first to L-th stages (L is a natural number smaller than N and greater than 2) in the synchronous circuit group, and input to the input terminal in synchronization with the clock signal. The output signal is output to the first synchronization circuit group, and the output signal of the L-th stage latch circuit is input to the clock input terminals of the latch circuits from the (L + 1) -th stage to the N-th stage, A frequency dividing method, wherein a signal input to an input terminal is output to the first synchronous circuit group in synchronization with an output of an L-th stage latch circuit.

Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路で前記クロック信号を所定時間だけ遅延させて出力する分周方法であって、
前記分周器群と前記第１の同期回路群との間に設けられた第Ｋ（Ｋは３以上Ｎ以下の自然数）の同期回路群のうち第２の同期回路群は、第２段目のラッチ回路のクロック入力端子に第１段目のラッチ回路の出力信号を入力し、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号を入力し、第３段目のラッチ回路のクロック入力端子に第２段目のラッチ回路の出力信号を入力し、順次第Ｎ段目のラッチ回路のクロック入力端子に第（Ｎ−１）段目のラッチ回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のラッチ回路の出力信号に同期して入力端子に入力された信号を第３の同期回路群に出力し、
前記第４から第Ｋの同期回路群は、前記第３の同期回路群からの出力信号を入力とし、出力信号が前記第１の同期回路群に入力された、Ｎ段のラッチ回路からなり、第Ｋ段目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力を前記第１の同期回路群に入力し、前記第Ｋの同期回路群の第１段目から第Ｊ_K段目（Ｊ_KはＪ_K-1より大きくＮより小さい自然数）のラッチ回路のクロック入力端子にクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を出力し、第Ｊ_K+1段目から第Ｎ段目までのラッチ回路のクロック入力端子に第Ｊ_K段目のラッチ回路の出力信号を入力し、第Ｊ_K段目のラッチ回路の出力に同期して入力端子に入力された信号を前記第１の同期回路群に出力することを特徴とする分周方法。 The clock signal is divided by a frequency divider group consisting of N frequency dividers of N stages (N is a natural number of 2 or more), and the clock signal is delayed by a predetermined time by a first synchronization circuit group and a delay circuit. Output frequency dividing method,
Of the Kth (K is a natural number of 3 or more and N or less) synchronization circuit groups provided between the frequency divider group and the first synchronization circuit group, the second synchronization circuit group is the second stage. The output signal of the first-stage latch circuit is input to the clock input terminal of the second latch circuit, the output signal of the second-stage latch circuit is input to the clock input terminal of the third-stage latch circuit, and the third The output signal of the second-stage latch circuit is input to the clock input terminal of the latch circuit in the stage, and the output of the latch circuit in the (N−1) -th stage is sequentially input to the clock input terminal of the latch circuit in the N-th stage. The signal is input, and the signal input to the input terminal in synchronization with the output signal of the latch circuit from the first stage to the (N-1) th stage is output to the third synchronization circuit group,
The fourth to Kth synchronization circuit groups include an N-stage latch circuit having an output signal from the third synchronization circuit group as an input and an output signal input to the first synchronization circuit group, The Kth synchronization circuit group receives the output of the (K-1) th synchronization circuit group as an input, and inputs the output to the first synchronization circuit group. the J _K th stage from the first stage (J _K is J greater than _K-1 N is smaller than a natural number) input the clock signal to the clock input terminal of the latch circuit, is input to the input terminal in synchronization with a clock signal outputs a signal, to the clock input terminal of the latch circuit from the J _{K + 1} stage to the N-th stage receives the output signal of the J _K-th latch circuit, the first J _K-th stage latch circuit A frequency dividing method characterized by outputting a signal input to an input terminal in synchronization with an output to the first synchronizing circuit group Law.