KR20170007860A - 광대역 저-전력 증폭기 - Google Patents

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KR20170007860A
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Abstract

차동 입력 전압에 대한 응답으로 테일 전류를 스티어링하도록 구성되는 차동 쌍의 트랜지스터들을 포함하는 증폭기가 제공된다. 증폭기는 또한, 차동 출력 전압에서의 고-주파수 변화들을 차동 쌍의 트랜지스터들을 통해 전도되는 차동 바이어스 전류로 트랜스컨덕팅하는 트랜스컨덕터를 포함한다.

Description

광대역 저-전력 증폭기{WIDEBAND LOW-POWER AMPLIFIER}
관련 출원
[0001] 본 출원은, 2014년 7월 18일자로 출원된 미국 특허 출원 일련번호 제 14/335,421호를 우선권으로 주장하며, 상기 출원은 그 전체가 인용에 의해 본원에 통합된다.
[0002] 본 출원은 증폭기들에 관한 것으로, 더 상세하게는, 광대역 저-전력(wideband low-power) 증폭기에 관한 것이다.
[0003] 현대의 마이크로프로세서들은 와이드-비트 워드(wide-bit word)들 상에서 동작한다. 예를 들어, 일부 마이크로프로세서들은 64-비트 워드들을 프로세싱하는 것이 통상적이다. 프로세서 클록 레이트(clock rate)들이 계속 더 높게 증가함에 따라, 와이드-비트 버스들을 통한 그러한 비교적 와이드한 비트 워드들의 라우팅(routing)이 문제가 된다. 높은 송신 속도들에서, 와이드-비트 버스들의 별개의 트레이스(trace)들을 통한 전파에 관한 불가피한 스큐(skew)는, 수용가능하지 않은 비트 에러 레이트(bit error rate)들을 유발할 수 있다. 더욱이, 그러한 버스들은, 많은 전력을 요구하고 그리고 설계하기가 비싸다.
[0004] 고속 와이드-비트 버스들과 연관된 스큐 및 왜곡 문제들 없이 데이터 워드들의 고속 송신을 가능하게 하기 위해, SERDES(serializer-deserializer) 시스템들이 개발되었다. SERDES 송신기는, 데이터 워드들을 고속 직렬 데이터 스트림으로 직렬화(serialize)한다. SERDES 수신기는, 고속 직렬 데이터 스트림을 수신하여 그것을 다시 병렬 데이터 워드들로 역직렬화(deserialize)한다. 직렬 송신은 일반적으로 차동적(differential)이며, 임베딩된(embedded) 클록을 포함한다. 그에 따라, 고속 와이드-비트 데이터 버스들과 연관된 스큐 및 왜곡 문제들이 약화된다.
[0005] SERDES 시스템들은 초당 10 기가비트 또는 심지어 더 높은 레이트들과 같은 매우 고속의 데이터 송신을 가능하게 하지만, 송신기와 수신기 간의 차동 직렬 데이터 채널에 대한 송신 특성들은 대응하는 5 Ghz의 나이키스트(Nyquist) 대역폭에 걸쳐 선형이지 않다. 대신, 채널은, 데이터 대역폭의 더 높은 주파수 부분들의 진폭을 감소시키는 주파수-종속적 응답을 갖는다. 결과적인 왜곡을 상쇄(counter)하기 위해, 주파수 스펙트럼에 걸쳐 선형이지 않지만 대신, 수신된 데이터 스펙트럼에 대한 더 높은 주파수 대역들을 강조하는 증폭기를 SERDES 수신기가 포함한다.
[0006] 도 1에 도시된 바와 같은 이러한 주파수-종속적 증폭을 제공하기 위해, 종래의 SERDES 수신기 증폭기는, 제 2 스테이지 트랜스임피던스 증폭기 스테이지(110)를 드라이빙(drive)하는 제 1 스테이지 트랜스컨덕턴스 증폭기 스테이지(105)를 포함할 수 있다. 제 1 스테이지(105) 내에서, 차동 쌍의 트랜지스터들 M1 및 M2는 전류 소스들 I1 및 I2에 의해 바이어싱(bias)된다. 각각 트랜지스터들 M1 및 M2의 게이트들을 드라이빙하는 입력 전압들 IN 및 INX로부터 형성되는 차동 입력 전압에 대한 응답으로 트랜지스터들 M1과 M2 사이에서 스티어링(steer)되는 바이어스 전류를 이들 전류 소스들이 결합되어 생성한다. 트랜지스터들 M1 및 M2에 의해 전도되는 전류들에서의 결과적인 차이는, 부하(load) 저항기들 RL을 통해 전력 공급부에 커플링되는 자신들의 드레인들에서 전압 차이를 생성한다. 제 2 스테이지(110)에서의 트랜스임피던스 증폭기(115)는, 트랜지스터들의 드레인들에 걸친 차동 전압을 출력 전압들 OUT 및 OUTX로부터 형성되는 차동 출력 전압으로 증폭한다. 제 2 스테이지(110)는, 전류 소스 I3에 의해 바이어싱되는 차동 쌍의 트랜지스터들 M3 및 M4에 의해 형성되는 네거티브(negative) 피드백 루프를 포함한다. 예를 들어, 트랜지스터 M3에 대한 드레인 전압 VM3이 트랜지스터 M4에 대한 드레인 전압 VM4보다 더 높다고 가정한다. 그러면, 트랜스임피던스 증폭기(115)는 출력 전압 OUTX를 출력 전압 OUT보다 더 높게 스윙(swing)할 것이다. 드레인 전압들에서의 이러한 변화가 비교적 낮은 주파수이면, 출력 전압 OUTX에 대한 높은 값이 저역 통과 필터(LPF; low pass filter)를 통과하여 트랜지스터 M3을 턴 온(turn on)시킬 것이다. 트랜지스터 M3은 그 후, 자신의 드레인 전압 VM3을 방전시킬 것이고, 이는 드레인 전압들 VM3과 VM4 간의 차이를 감소시킨다. 대조적으로, 드레인 전압들에서의 변화가 비교적 높은 주파수였으면, 드레인 전압 VM3은 드레인 전압 VM4보다 더 높게 유지될 것이다. 따라서, 저역 통과 필터들 및 차동 쌍의 트랜지스터들 M3 및 M4를 통한 네거티브 피드백은 더 낮은 주파수들에서 제 2 스테이지 증폭기(110)에 대한 이득을 감소시킨다. 그러나, 이러한 이득의 감소는 드레인 전압들 VM3 및 VM4의 방전을 요구하고, 그에 따라 전력 소모를 증가시킨다. 더욱이, 증폭을 위한 2개의 스테이지들의 사용은 많은 다이 영역을 요구한다.
[0007] 따라서, 더 큰 밀도 및 감소된 전력 요구들을 가지면서 광대역 폭에 걸쳐 고-주파수 강조를 제공하는 개선된 증폭기들에 대한 필요성이 당업계에 존재한다.
[0008] 증폭기에는, 차동 쌍의 트랜지스터들이 제공되며, 차동 쌍의 트랜지스터들은, 차동 쌍의 트랜지스터들에 대한 일 쌍의 출력 단자들에 걸쳐 차동 출력 전압을 생성하도록, 자신들의 게이트들에 걸친 차동 입력 전압에 의해 드라이빙된다. 제 1 부하 저항기 및 제 1 트랜스컨덕터는 출력 단자들 중 제 1 출력 단자에 커플링된다. 유사하게, 제 2 부하 저항기 및 제 2 트랜스컨덕터는 출력 단자들 중 남아있는 제 2 출력 단자에 커플링된다. 증폭기는 또한, 차동 출력 전압을 필터링하여 필터링된 차동 전압을 생성하는 고역-통과 필터(high-pass filter)를 포함한다.
[0009] 트랜스컨덕터들은, 각각이, 필터링된 차동 전압이 0인 경우 대응하는 차동 쌍 트랜지스터를 통해 바이어스 전류를 드라이빙하도록 바이어싱된다. 이후, 각각의 트랜스컨덕터가 동일한 바이어스 전류를 전도할 것이므로, 바이어스 전류 간의 차이에 의해 정의되는 바와 같은 차동 바이어스 전류는 0과 동일할 것이다. 필터링된 차동 전압이 0에서부터 증가함에 따라, 차동 바이어스 전류가 0에서부터 증가한다. 이후, 증폭기에 대한 대역폭 및 고-주파수 이득이 트랜스컨덕터들을 통한 이러한 포지티브 피드백으로부터 그에 따라 증가된다. 대조적으로, 대역폭 및 이득을 증가시키기 위한 종래의 솔루션은 단순히 부하 저항기들을 감소된 저항의 부하 저항기들로 교체하는 것이었지만, 그러한 증가는 모든 주파수들에 걸쳐 부하 저항기들을 통한 증가된 전류 손실을 초래한다. 본원에 개시되는 증폭기는 증가된 대역폭 및 더 높은 주파수들에서의 증가된 이득을 획득함에도 불구하고, 부하 저항기들이 비교적 높은 저항을 유지함으로써 그에 따라 전력 소모를 감소시킬 수 있기 때문에, 전력을 절감한다. 이들 및 다른 유리한 특징들은, 다음의 상세한 설명을 통해 더 완전하게 인식될 수 있다.
[0010] 도 1은 종래 기술 증폭기의 개략도이다.
[0011] 도 2는 본 개시내용의 실시예에 따른 증폭기의 개략도이다.
[0012] 도 3은, 포지티브(positive) 피드백을 갖는 그리고 포지티브 피드백이 없는 도 2의 증폭기에 대한 주파수 응답을 예시한다.
[0013] 도 4는, 각각이 도 2의 증폭기를 포함할 수 있는 3개의 수신기 증폭기들의 직렬 어레인지먼트(arrangement)를 예시한다.
[0014] 도 5는, 도 2의 증폭기의 트랜스컨덕터 트랜지스터 및 대응하는 인에이블링(enabling) 트랜지스터에 대한 복수형의 예시화를 도시한다.
[0015] 도 6은 본 개시내용의 실시예에 따른 증폭의 예시적인 방법의 흐름도이다.
[0016] 대응하는 부하 저항기에 커플링되는 제 1 단자를 각각 갖는 차동 쌍의 트랜지스터들을 포함하는 단일 스테이지 증폭기가 제공된다. 차동 쌍의 트랜지스터들의 게이트들은, 증폭기에 대한 차동 쌍의 입력 노드들을 형성한다. 차동 쌍에서의 트랜지스터들은, 자신들의 게이트들에 걸친 차동 입력 전압에 기초하여 테일(tail) 전류를 스티어링한다. 차동 쌍에서의 제 1 트랜지스터는, 제 1 부하 저항기에 커플링되는 제 1 단자를 갖는다. 유사하게, 차동 쌍에서의 나머지 제 2 트랜지스터는, 제 2 부하 저항기에 커플링되는 제 1 단자를 갖는다. 제 1 트랜지스터에 대한 제 2 단자는 제 1 전류 소스에 커플링된다. 유사하게, 제 2 트랜지스터에 대한 제 2 단자는 제 2 전류 소스에 커플링된다. 전류 소스들 둘 모두는, 결합되어 차동 쌍 트랜지스터들 사이에서 스티어링되는 테일 전류를 형성하는 동일한 바이어스 전류를 전도하도록 바이어싱된다. 제 2 단자들 사이에 가변 커패시터 및 가변 저항기가 커플링될 수 있다.
[0017] 그들의 게이트들에 걸쳐 인가되는 차동 입력 전압에 의존하여, 차동 쌍에서의 제 1 및 제 2 트랜지스터들 중 하나를 통해 전류 소스들로부터의 테일 전류 중 (차동 쌍에서의 나머지 트랜지스터에 비교할 경우) 더 많은 테일 전류가 스티어링될 것이다. 차동 쌍을 통한 이러한 전류의 스티어링은 또한, 대응하는 부하 저항기들을 통해 테일 전류를 스티어링한다. 각각의 부하 저항기를 통해 스티어링되는 전류의 양에 의존하여, 차동 쌍에서의 트랜지스터들에 대한 제 1 단자들에서 대응하는 옴(ohmic) 전압 변화가 생성된다. 이러한 방식에서, 차동 쌍의 트랜지스터들을 통한 전류 스티어링은 그들의 제 1 단자들에 걸쳐 차동 출력 전압을 생성한다.
[0018] 차동 쌍의 트랜지스터들에 대한 제 1 단자는 또한, 트랜스컨덕터, 이를테면 트랜스컨덕터 트랜지스터에 커플링된다. 예를 들어, 제 1 트랜스컨덕터 트랜지스터는 제 1 트랜지스터의 제 1 단자에 커플링될 수 있다. 유사하게, 제 2 트랜스컨덕터 트랜지스터는 제 2 트랜지스터의 제 1 단자에 커플링될 수 있다. 고역-통과 필터는, 차동 쌍에서의 트랜지스터들의 제 1 단자들에 걸친 차동 출력 전압을 필터링하여 고역-통과 필터링된 차동 전압을 생성한다. 각각의 트랜스컨덕터 트랜지스터는, 고역-통과 필터링된 차동 전압이 0(DC)인 경우 DC 바이어스 전류를 전도하도록 바이어싱된다. DC에서, 차동 바이어스 전류(각각의 트랜스컨덕터를 통해 전도되는 전류 간의 차이) 또한 0과 동일할 것이다. 트랜스컨덕터 트랜지스터들은, 차동 바이어스 전류를 증가시킴으로써, 고역-통과 필터링된 차동 전압에서의 증가들에 응답한다. 예를 들어, 고역-통과 필터는, 제 1 고역-통과 필터 및 제 2 고역-통과 필터를 포함할 수 있다. 제 1 고역-통과 필터는, 차동 쌍에서의 제 1 트랜지스터의 제 1 단자와 제 2 트랜스컨덕터 트랜지스터의 게이트 사이에 커플링된다. 이러한 방식에서, 제 2 트랜스컨덕터 트랜지스터에 의해 전도되는 전류는, 차동 입력 전압에서의 고-주파수 변화들에 대한 응답으로 자신의 DC 바이어스 값으로부터 교번적으로 증가 및 감소한다. 유사하게, 제 2 고역-통과 필터는, 차동 쌍에서의 제 2 트랜지스터의 제 1 단자와 제 1 트랜스컨덕터 트랜지스터의 게이트 사이에 커플링된다. 따라서, 제 1 트랜스컨덕터 트랜지스터를 통해 전도되는 전류는, 차동 입력 전압에서의 고-주파수 변화들에 대한 응답으로 자신의 DC 바이어스 값으로부터 교번적으로 증가 및 감소할 것이다.
[0019] 트랜스컨덕터 트랜지스터들을 통해 전도되는 차동 바이어스 전류에서의 증가는, 차동 출력 전압 대 차동 입력 전압의 비에 의해 정의되는 바와 같은 증폭기의 이득을 증가시킨다는 것을 유의한다. 따라서, 트랜스컨덕터 트랜지스터들은, 차동 입력 전압에서의 비교적 높은-주파수 변화들에 대한 응답으로, 증폭기에 대한 대역폭을 증가시키는 포지티브 피드백을 제공한다. 종래 기술에서, 대역폭 및 고-주파수 이득은, 부하 저항기들에 대한 부하 저항들을 감소시킴으로써 증가된다. 따라서, 개시된 증폭기에서의 트랜스컨덕터 트랜지스터들을 통한 포지티브 피드백은, 차동 입력 전압에 대한 고-주파수 구간들 동안 자신들의 저항을 감소시키는 적응형 부하 저항기들을 제공하는 것과 유사하다. 이것은, 그렇지 않았다면, 모든 주파수들에 걸쳐 감소된 저항들을 갖는 종래의 부하 저항기들의 사용에 의해 유발되었을 전류 손실들 없이 넓은 대역폭이 획득된다는 점에서 매우 유리하다.
[0020] 일반적으로, 차동 입력 전압은, 데이터 컨텐츠에 의존하여 가변적인 양들의 높은 주파수 및 더 낮은 주파수 구간들 또는 기간들을 가질 것이다. 예를 들어, 송신될 데이터는, 차동 입력 전압이 모든 매 비트 기간마다 상태들을 변경하도록 이루어질 수 있다. 그러한 시간들 동안, 차동 입력 전압에서의 변화들은 비교적 높은 주파수일 것이다. 대조적으로, 송신될 데이터는, 차동 입력 전압이 모든 매 비트 기간마다 상태들을 변경하지 않도록 이루어질 수 있다. 그러한 기간들 동안, 차동 입력 전압에서의 변화들은 비교적 낮은 주파수일 것이다. 차동 입력 전압에서의 고-주파수 변화들 동안 트랜스컨덕터 트랜지스터들을 통한 포지티브 피드백은, 도 1의 종래의 2-스테이지 증폭기에 관하여 논의된 전력 페널티 없이 증폭기 이득 및 대역폭을 증가시킨다. 특히, 대역폭은, 더 낮은 주파수 이득을 감소시키기 위한 네거티브 피드백의 사용으로부터의 과도한 전류 요구들 및 전력 소모 없이, 그리고 부가적인 증폭 스테이지들을 요구하는 것으로부터의 다이-공간 요구 없이 증가된다.
[0021] 차동 쌍의 트랜지스터들은, 일 쌍의 NMOS 트랜지스터들 또는 일 쌍의 PMOS 트랜지스터들을 포함할 수 있다. PMOS 실시예에서, 차동 쌍의 트랜지스터들에 대한 제 1 단자들은, 부하 저항기들을 통해 접지에 커플링될 것이다. 대조적으로, NMOS 실시예에서, 제 1 단자들은, 부하 저항기들을 통해 전력 공급 노드에 커플링된다. 다음의 논의는, 범용성의 손실이 없는 NMOS 차동 쌍 실시예에 관한 것이다.
[0022] 예시적인 증폭기(200)가 도 2에 도시된다. NMOS 트랜지스터들 M1 및 M2는, 접지에 커플링되는 자신들의 소스들을 갖는 전류 소스 NMOS 트랜지스터들 M3 및 M4로부터의 바이어스 전류들에 의해 형성되는 테일 전류를 스티어링하는 차동 쌍의 트랜지스터들을 형성한다. 차동 쌍 트랜지스터 M1의 소스는 전류 소스 트랜지스터 M3의 드레인에 커플링된다. 차동 쌍 트랜지스터 M2의 소스는 전류 소스 트랜지스터 M4의 드레인에 커플링된다. 바이어스 전압 nbias는, 전류 소스 트랜지스터들 M3 및 M4의 게이트들을 드라이빙하여, 차동 쌍 트랜지스터들 M1 및 M2 사이에서 스티어링되는 테일 전류를 설정한다. 테일 전류를 스티어링하는 차동 입력 전압은, 차동 쌍 트랜지스터 M1의 게이트를 드라이빙하는 입력 전압 inp 및 차동 쌍 트랜지스터 M2의 게이트를 드라이빙하는 보수(complement) 입력 전압 inm을 포함한다. 입력 전압 inp가 보수 입력 전압 inm보다 더 높게 사이클링(cycle)하는 경우, 전류 소스 트랜지스터들 M3 및 M4에 의해 설정되는 테일 전류 중 (차동 쌍 트랜지스터 M2를 통해 스티어링되는 나머지 전류에 비교할 경우) 점점 더 많은 테일 전류가 차동 쌍 트랜지스터 M1을 통해 스티어링된다. 역으로, 보수 전압 inm이 입력 전압 inp보다 더 높게 사이클링하는 경우, 테일 전류 중 (차동 쌍 트랜지스터 M1을 통해 스티어링되는 나머지 전류에 비교할 경우) 점점 더 많은 테일 전류가 차동 쌍 트랜지스터 M2를 통해 스티어링된다.
[0023] 테일 전류의 스티어링은, 각각 차동 쌍 트랜지스터들 M1 및 M2의 드레인들에 커플링되는 일 쌍의 부하 트랜지스터들 RL에 걸쳐 전압의 옴 강하를 생성한다. 각각의 부하 저항기 RL은 또한, 전력 공급 전압 VDD를 제공하는 전력 공급 노드에 커플링된다. 차동 입력 전압이 모든 바이어스 전류가 차동 쌍 트랜지스터 M1을 통해 스티어링되게 하면, 사실상 어떠한 전류도 차동 쌍 트랜지스터 M2를 통해 흐르지 않는다. 따라서, 차동 쌍 트랜지스터 M2의 드레인 전압 outp가 VDD로 충전되도록, 차동 쌍 트랜지스터 M2의 드레인에 커플링되는 부하 저항기 RL에 걸쳐 어떠한 전압 옴 강하도 존재하지 않는다. 대조적으로, 차동 쌍 트랜지스터 M1에 대한 드레인 전압 outn은 이후, 대응하는 부하 저항기 RL에서의 옴 손실(ohmic loss)에 의존하여 접지 쪽으로 방전될 것이다. 차동 트랜지스터들 M1 및 M2의 게이트들을 드라이빙하는 것에서 밀러 효과(Miller effect)를 감소시키기 위해, 차동 쌍 트랜지스터 M1의 게이트와 차동 쌍 트랜지스터 M2의 드레인 사이에 커패시터 C1이 커플링된다. 유사하게, 차동 쌍 트랜지스터 M2의 게이트와 차동 쌍 트랜지스터 M1의 드레인 사이에 커패시터 C2가 커플링된다.
[0024] 대응하는 트랜스컨덕터 트랜지스터는, 각각의 차동 쌍 트랜지스터의 드레인에 커플링된다. 예를 들어, 트랜스컨덕터 PMOS 트랜지스터 P4는 차동 쌍 트랜지스터 M1의 드레인에 커플링된다. 대응하는 트랜스컨덕터 PMOS 트랜지스터 P6은 차동 쌍 트랜지스터 M2의 드레인에 커플링된다. 이들 트랜스컨덕터 트랜지스터들이 없다면, 출력 전압들 outp 및 outm에 의해 정의되는 바와 같은 차동 출력 전압들에 대한 고-주파수 강조는, 차동 쌍 트랜지스터들 M1 및 M2의 소스들에 커플링되는 RC 네트워크에 의해서만 생성될 것이다. 그와 관련하여, RC 네트워크 내의 일 쌍의 가변 저항기들 Rs가 차동 쌍 트랜지스터들 M1 및 M2의 소스들 사이에 커플링된다. 부가하여, RC 네트워크 내의 나머지 일 쌍의 가변 커패시터들 Cs가 차동 쌍 트랜지스터들 M1 및 M2의 소스들 사이에 커플링된다. 일 쌍의 가변 저항기들 Rs 대신에 단일 가변 저항기가 사용될 수 있다는 것이 인식될 것이다. 유사하게, 일 쌍의 가변 커패시터들 Cs 대신에 단일 가변 커패시터가 사용될 수 있다.
[0025] 일 실시예에서, PMOS 트랜스컨덕터 트랜지스터들은, 고역-통과 필터링된 차동 전압에 대한 응답으로 이득을 증가시키기 위한 수단을 포함하는 것으로 간주될 수 있으며, 여기서, 이득은, 차동 출력 전압 대 차동 입력 전압의 비에 의해 정의된다.
[0026] 트랜스컨덕터 트랜지스터들 P4 및 P6으로부터의 포지티브 피드백 없이, 가변 저항기들 Rs로부터의 저항의 양과 가변 커패시터들 Cs로부터의 커패시턴스의 양은, 입력 전압들 inp 및 inm에 의해 정의되는 바와 같은 차동 입력 전압의 출력 전압들 outp 및 outm에 의해 정의되는 바와 같은 차동 출력 전압으로의 증폭에 관한 고-주파수 강조를 결정한다. 도 3은, 증폭기(200)에 대한 예시적인 주파수 응답(300)을 도시하며, 여기서, 트랜스컨덕터 트랜지스터들 P4 및 P6은 본원에 추가로 논의되는 바와 같이 디스에이블링(disable)된다. 그러한 경우에서, 고-주파수 강조는, 오직, 차동 쌍 트랜지스터들 M1 및 M2의 소스들에 커플링되는 RC 네트워크에 의해서만 설정된다. 주파수 응답(300)에 대한 실시예의 경우, 증폭되는 데이터 신호에 대한 대역폭은 대략적으로 5 GHz이다. 주파수 응답(300)에 대조적으로, 도 3에 도시된 주파수 응답(305)은, 트랜스컨덕터 트랜지스터들 P4 및 P6의 인에이블링(enabling)에 대응한다. 이러한 인에이블의 결과로서, 주파수 응답(305)은, 주파수 응답(300)에 비교할 경우 고-주파수 응답의 부가적인 강조 및 대역폭을 증가시킨다.
[0027] 가변 저항기들 Rs 및 가변 커패시터 Cs에 의해 형성되는 RC 네트워크는, 대안적인 실시예들에서 변경될 수 있다. 예를 들어, 가변 커패시터들 Cs가 제거되었으면, 주파수 응답은, 주파수 응답들(300 및 305)에 대해 도시된 바와 같은 고-주파수 피크를 주파수 응답이 갖지 않을 것이라는 점에서 편평할 것이다. 따라서, 증폭기들(200)의 직렬 체인(chain)이 형성될 수 있으며, 여기서, 그들 중 일부는 가변 커패시터들 Rs를 포함하고 다른 것들은 포함하지 않을 것이다. 예를 들어, 도 4는, VGA(variable gain amplifier), CTLE(continuous-time-linear-equalizer) 증폭기, 및 가산 증폭기(summing amplifier)의 직렬 체인을 예시한다. 각각의 증폭기는, 도 2의 증폭기(200)에 관해 논의된 바와 유사하게 구성될 수 있다. 그러나, VGA 증폭기에서, 가변 커패시터들 Cs가 제거됨으로써 더 높은 주파수들에 대한 어떠한 피킹(peaking)도 존재하지 않는다. 대신, VGA 증폭기에 대한 VGA 이득 셋팅은, 가변 저항기들 Rs에 대한 가변 저항의 양을 제어할 것이다. 대조적으로, CTLE 증폭기는, CTLE 증폭기에 대한 선형 등화기(equalizer) 이득 셋팅이 도 3의 주파수 응답(305)에 대해 도시된 것과 같은 고-주파수 피킹의 양을 결정하도록, 가변 커패시터들 Cs를 포함할 수 있다. 마지막으로, 가산 증폭기는, 가변 커패시터들 Cs를 배제하고 그리고 가변 저항기들 Rs를 고정 저항으로 대체할 수 있다. 따라서, 가산 증폭기에 대한 어떠한 이득 셋팅도 존재하지 않을 것이다.
[0028] 일반적으로, 증폭기(200)에 대해 요구되는 주파수 응답의 타입은, 차동 출력 전압에 의해 드라이빙될 것이 어떠한 엔드포인트(endpoint)든 그에 대한 부하 커패시턴스 CL(예시되지 않음)에 의존한다. 부하 저항기들 RL에 대한 저항과 함께 이러한 부하 커패시턴스는, 증폭기(200)의 주파수 응답에 대한 극(pole)에 영향을 미친다. 증폭기(200)는, 트랜스컨덕터 트랜지스터들 P4 및 P6과 함께 이러한 극에 대한 값을 증가시킴으로써 주파수 응답(305)의 대역폭을 확장시키는 일 쌍의 고역-통과 필터들(210 및 205)을 포함한다. 특히, 고역-통과 필터(205)는, 차동 쌍 트랜지스터 M1의 드레인으로부터 트랜스컨덕터 트랜지스터 P6의 게이트로 커플링되는 커패시터 Cf를 포함한다. 고역-통과 필터(205)는 또한, 바이어스 전압 pbias를 전달하는 노드와 트랜스컨덕터 트랜지스터 P6의 게이트 사이에 커플링되는 저항기 Rf를 포함한다. 출력 전압 outm에서의 고-주파수 변화들 대신, 바이어스 전압 pbias는, 트랜스컨덕터 트랜지스터 P6의 게이트를 드라이빙하여 그에 대한 DC 바이어스 전류를 설정한다. 고역-통과 필터(210)는, 차동 쌍 트랜지스터 M2의 드레인으로부터 트랜스컨덕터 트랜지스터 P4에 대한 게이트로 커플링되는 커패시터 Cf를 고역-통과 필터(210)가 또한 포함한다는 점에서 고역-통과 필터(205)와 유사하다. 부가하여, 고역-통과 필터(210)는, pbias 전압 노드로부터 트랜스컨덕터 트랜지스터 P4의 게이트로 커플링되는 저항기 Rf를 포함한다.
[0029] 입력 전압 inp가 보수 입력 전압 inm보다 충분히 더 높으면, 출력 전압 outm은 접지 쪽으로 방전될 것일 반면, 출력 전압 outp는 VDD 쪽으로 충전될 것이다. 차동 입력 전압에서의 이러한 특정 변화가 고-주파수 변화이면, 고역-통과 필터(205)는, 트랜스컨덕터 트랜지스터 P6의 게이트에 대한 출력 전압 outm에 대해 감소된 전압을 전도할 것이다. 그 후, 트랜스컨덕터 트랜지스터 P6은, (바이어스 전압 pbias에 의해 어떠한 DC 바이어스 값이 설정되든 그와 비교할 경우) 더 많은 전류를 전도하며, 이는 출력 전압 outp을 VDD 쪽으로 훨씬 더 높게 부스팅(boost)한다. 결국, 출력 전압 outp의 이러한 급격한 증가는 고역-통과 필터(210)를 통해 필터링되어 트랜스컨덕터 트랜지스터 P4를 턴 오프(turn off)시킴으로써, 출력 전압 outm이 접지 쪽으로 훨씬 더 낮게 방전될 수 있다. 트랜스컨덕터 트랜지스터들 P4 및 P6을 통해 전도되는 차동 바이어스 전류에서의 이러한 증가는 또한, 차동 쌍 트랜지스터들 M1 및 M2를 통해 전도된다. 차동 입력 전압에서의 고-주파수 변화들에 대한 응답으로의 포지티브 피드백은, 증폭기(200)에 대한 대역폭 및 고-주파수 이득을 증가시킨다. 이것은, 부하 저항기들 RL에 대한 부하 저항이 이후 비교적 높은 값으로 유지됨으로써 전력 소모를 감소시킬 수 있다는 점에서 매우 유리하다. 대조적으로, 대역폭을 증가시키기 위해 부하 저항을 감소시키는 종래 기술 관례는, 전력 소모를 증가시킨다.
[0030] 보수 입력 전압 inm이 입력 전압 inp보다 충분히 더 높은 경우 유사한 효과가 발생한다. 그러한 변화에 대해, 출력 전압 outm은 VDD 쪽으로 충전될 것인 반면, 출력 전압 outp는 접지 쪽으로 방전될 것이다. 차동 입력 전압에서의 이러한 변화가 충분히 급격(고-주파수)하면, 고역-통과 필터(210)는, 트랜스컨덕터 트랜지스터 P4의 게이트에 대한 출력 전압 outp에 대해 저 전압 상태를 전달할 것이다. 트랜스컨덕터 트랜지스터 P4에 통하는 전류는 그 후, (바이어스 전압 pbias에 의해 설정되는 바와 같은) 그 트랜지스터의 DC 바이어스 값에 비해 증가됨으로써 출력 전압 outm을 VDD 쪽으로 추가로 부스팅할 것이다. 고역-통과 필터(205)는, 트랜스컨덕터 트랜지스터 P6의 게이트에 대한 출력 전압 outm에 대해 이러한 급격하게 더 높은 값을 전달하며, 이는 그 후, 더 적은 전류를 전달함으로써 출력 전압 outp가 접지 쪽으로 추가로 방전될 수 있다. 이러한 방식에서, 트랜스컨덕터 트랜지스터들 P4 및 P6과 함께 고역-통과 필터들(210 및 205)은, 차동 입력 전압에서의 고-주파수 변화들에 대한 응답으로 차동 쌍 트랜지스터들 M1 및 M2의 드레인들에 걸친 차동 출력 전압을 부스팅하기 위해 포지티브 피드백을 제공한다.
[0031] 이러한 포지티브 피드백 없이, 부하 커패시턴스 및 부하 저항기들 RL에 대한 저항은, 증폭기(200)에 대한, 증폭기의 대역폭을 제어하는 고유 주파수를 정의한다. 이러한 고유 주파수는, 도 3의 주파수 응답(300)에서 5 GHz 초과의 롤-오프(roll-off)를 제어하는 것이다. 부하 커패시턴스가 높으면, 종래 기술 증폭기들은 충분한 대역폭 및 이득을 유지하기 위해 부하 저항을 감소시킬 필요가 있을 것이다. 그러나, 부하 저항에서의 그러한 감소는, 차동 쌍 트랜지스터들 M1 및 M2를 통해 방전되는 전류의 양을 증가시키고, 그에 따라, 전력 소모를 증가시킨다. 대조적으로, 본원에 개시되는 포지티브 피드백은, 부하 저항에서의 그러한 감소를 요구함이 없이 대역폭이 유지되는 것을 가능하게 하고, 그에 따라, 전력이 보존된다. 트랜스컨덕터 트랜지스터들 P4 및 P6이 인에이블링된 증폭기(200)에 대한 고유 주파수는, 부하 저항 RL, 부하 커패시턴스 CL, 고역-통과 필터 커패시턴스 Cf, 및 고역-통과 필터 저항 Rf의 곱의 역에 대한 제곱근과 동일함을 알 수 있다. 따라서, 고역-통과 커패시턴스 Cf 및 고역-통과 저항 Rf는 포지티브 피드백 없이 발생했었을 고유 주파수와 비교할 경우 고유 주파수를 연장시키며, 이는, 대신, 부하 저항 RL과 부하 커패시턴스 CL의 곱의 역에 대한 제곱근과 동일할 것이다.
[0032] 포지티브 피드백 및 그에 따른 차동 출력 전압에서의 더 높은 주파수 컴포넌트들의 부스팅의 양을 적응적으로 튜닝(tune)하는 능력을 제공하기 위해, 트랜스컨덕터 트랜지스터들 P4 및 P6 각각은, 각각이 인에이블 신호에 의해 제어되는 대응하는 복수의 트랜지스터들을 포함할 수 있다. 특히, 트랜스컨덕터 트랜지스터 P4는, 각각이 대응하는 스위치, 이를테면 대응하는 트랜지스터 P2를 통해 전력 공급 노드에 커플링되는 복수의 트랜스컨덕터 트랜지스터들 P4를 포함할 수 있다. 각각의 트랜지스터 P2는, 대응하는 트랜스컨덕터 트랜지스터 P4가 임의의 포지티브 피드백에 기여할 것인지 여부를 결정하는 인에이블 신호 en에 의해 제어된다. 유사하게, 각각의 트랜스컨덕터 트랜지스터 P6은, 각각이 대응하는 스위치, 이를테면 대응하는 트랜지스터 P5를 통해 전력 공급 노드에 커플링되는 복수의 트랜스컨덕터 트랜지스터들 P6을 포함할 수 있다. 인에이블 신호 en은, 대응하는 트랜스컨덕터 트랜지스터 P6이 임의의 포지티브 피드백에 기여할 것인지 여부를 제어한다.
[0033] 복수의 트랜지스터들 P5 및 P6에 대한 예시적인 실시예가 도 5에 도시된다. 제 0 트랜지스터 P50부터 제 (m-1) 트랜지스터 P5m -1까지 범위의 m개의 트랜지스터들 P5가 존재하며, 여기서 m은, 2 이상의 양의 정수이다. 각각의 P5 트랜지스터는, 전력 공급 전압 VDD를 공급하기 위한 전력 공급 노드에 커플링되는 자신의 소스를 갖는다. 부가하여, 제 0 트랜지스터 P60부터 제 (m-1) 트랜지스터 P6m -1까지 범위의 m개의 대응하는 트랜스컨덕터 트랜지스터들 P6이 존재한다. 각각의 트랜스컨덕터 트랜지스터 P6에 대한 소스는 대응하는 트랜지스터 P5의 드레인에 커플링된다. m-비트 와이드의 인에이블 워드 en<0:m-1>은 P5 트랜지스터들의 게이트들을 드라이빙한다. 특히, 인에이블 비트 en<0>은 P50트랜지스터의 게이트를 드라이빙하고, 인에이블 비트 en<1>이 P51 트랜지스터의 게이트를 드라이빙하는 그런 식으로, 인에이블 비트 en<m-1>이 P5m -1 트랜지스터의 게이트를 드라이빙한다. 인에이블 비트들은, 로우(low)가 됨으로써 어써팅(assert)되어, 대응하는 P5 트랜지스터가 전도한다. 그 후, P6 트랜지스터는, 자신의 대응하는 P5트랜지스터가 전도하도록 인에이블링 경우, 위에 논의된 바와 같이 포지티브 피드백을 제공할 수 있다. P4 및 P2 트랜지스터들은 유사하게 배열된다.
[0034] 어써팅된 인에이블 비트들의 수에 관계없이 출력 노드들에 대한 DC 바이어스를 변경되지 않게 유지하기 위해, 복수의 PMOS 트랜스컨덕터 트랜지스터들 (P8)은 복수의 P6 트랜스컨덕터 트랜지스터들에 대응한다. 유사하게, 복수의 PMOS 트랜스컨덕터 트랜지스터들 (P3)은 복수의 P4 트랜스컨덕터 트랜지스터들에 대응한다. P3 및 P8 트랜스컨덕터 트랜지스터들의 게이트들은 바이어스 전압 pbias에 의해 바이어싱된다. P4 및 P6 트랜스컨덕터 트랜지스터들의 게이트들은, 도 2의 고역 통과 필터들(205 및 210)에 의해 생성되는 바와 같은 HF-향상된 버전의 pbias에 의해 바이어싱된다. 따라서, 바이어스 전압 pbias는 출력 노드들에 대한 DC 바이어스를 결정한다. 각각의 P8 트랜지스터에 대한 소스는, 전력 공급 노드에 결속(tie)되는 자신의 소스를 갖는 대응하는 PMOS 트랜지스터(P7)의 드레인에 커플링된다. P8 및 P7 트랜지스터들의 어레인지먼트(arrangement)와 유사하게, 각각의 P3 트랜지스터의 소스는, 전력 공급 노드에 커플링되는 자신의 소스를 갖는 대응하는 PMOS 트랜지스터(P1)의 드레인에 커플링된다. 상보적(complementary) 인에이블 워드 en_b<0:m-1>은 P1 및 P7 트랜지스터들의 게이트들을 드라이빙한다. 구체적으로는, 제 0 인에이블 비트 en_b<0>은 제 0 P1 트랜지스터 및 제 0 P7 트랜지스터의 게이트들을 드라이빙한다. 유사하게, 제 1 인에이블 비트 en_b<1>이 제 1 P1 트랜지스터 및 제 1 P7 트랜지스터의 게이트들을 드라이빙하는 그런 식으로, 마지막 인에이블 비트 en_b<m-1>은 마지막 제 (m-1) P1 트랜지스터 및 마지막 제 (m-1) P7 트랜지스터의 게이트들을 드라이빙한다.
[0035] 인에이블 비트들 및 보수 인에이블 비트들의 상보적 속성은, P1, P2, P3, P4, P5, P6, P7, 및 P8 트랜지스터들 각각에 대한 개수 m이 8과 동일한 다음의 예시적인 실시예에 관하여 더 완전히 인식될 수 있다. 예를 들어, 인에이블 비트들은 P2 및 P5 트랜지스터들 중 6개의 P2 및 P5 트랜지스터들이 전도하게 하는 것으로 가정한다. 따라서, 대응하는 6개의 P4 트랜스컨덕터 트랜지스터들 및 대응하는 6개의 P6 트랜스컨덕터 트랜지스터들은, 증폭기(200)에 관하여 위에 논의된 바와 같은 포지티브 피드백을 제공할 것이다. 그렇다면, 그러한 경우에서, P7 트랜지스터들 및 P1 트랜지스터들 중 그들이 전도할 것이도록 로우로 어써팅된 그들의 en_b 비트들을 가질 2개의 P7 트랜지스터들 및 2개의 P1 트랜지스터들이 존재할 것이다. 대응하는 2개의 P3 트랜스컨덕터 트랜지스터들 및 대응하는 2개의 P8 트랜스컨덕터 트랜지스터들은 그 후, 바이어스 전압 pbias에 따라 전도할 것이다. 더 일반적으로는, 인에이블 비트들 중 i개의 인에이블 비트들이 어써팅되면, 보수 인에이블 비트들 중 m-i개의 보수 인에이블 비트들이 어써팅될 것이며, 여기서, i는 0보다 크거나 그와 동일하고 그리고 m보다 작거나 그와 동일한 정수이다.
[0036] 포지티브 피드백을 제공하도록 인에이블링되는 P4 및 P6 트랜스컨덕터 트랜지스터들의 수를 변경함으로써, 증폭기(200)에 대한 결과적인 고유 주파수 및 그에 따른 대역폭 확장에 대한 효과가 그에 따라 변경될 수 있다. 부가하여, 도 3의 주파수 응답(305)에 대한 고-주파수 강조의 정도가 또한 그에 따라 변경될 수 있다. 도 4를 다시 참조하면, 인에이블링되는 P4 및 P6 트랜스컨덕터 트랜지스터들의 수는 VGA 및 CTLE 증폭기들에 대한 이득 셋팅들의 일부이다. 가산 증폭기에서, 포지티브 피드백을 제공하도록 모든 각각의 가능한 P4 및 P6 트랜스컨덕터 트랜지스터를 인에이블링하는 것과 같이, 그 수는 고정될 수 있다. 이제 동작의 예시적인 방법이 논의될 것이다.
[0037] 증폭기에 대한 동작의 예시적인 방법에 대한 흐름도가 도 6에 도시된다. 동작(600)은, 차동 출력 전압을 생성하기 위해, 차동 입력 전압에 대한 응답으로 차동 쌍의 트랜지스터들을 통해 테일 전류를 스티어링하는 것을 포함한다. 출력 전압들 outp 및 outm을 포함하는 차동 출력 전압을 생성하기 위해, 입력 전압들 inp 및 outm을 포함하는 차동 입력 전압에 대한 응답으로 차동 쌍 트랜지스터들 M1 및 M2를 통한 바이어스 전류의 스티어링하는 것이 동작(600)의 예이다. 동작(605)은, 고역-통과 필터링된 차동 전압을 생성하기 위해 차동 출력 전압을 고역-통과 필터링하는 것을 포함한다. P4 및 P6 트랜스컨덕터 트랜지스터들에 대한 게이트 전압들 간의 차이가 그러한 고역-통과 필터링된 차동 전압의 예이다. 마지막으로, 동작(610)은, 고역-통과 필터링된 차동 전압을 차동 쌍의 트랜지스터들을 통해 전도되는 차동 바이어스 전류로 트랜스컨덕팅(transconduct)하는 것을 포함한다. P6 및 P4 트랜스컨덕터 트랜지스터들은, 차동 쌍의 트랜지스터들 M1 및 M2를 통해 드라이빙되는 차동 바이어스 전류로의 그들의 게이트들에서의 고역-통과 필터링된 차동 전압의 그러한 트랜스컨덕팅의 예를 제공한다.
[0038] 당업자들이 지금쯤은 이미 인식할 바와 같이, 그리고 가까이 있는 특정 애플리케이션에 의존하여, 본 개시내용의 범위로부터 벗어나지 않으면서 많은 변형들, 치환들 및 변경들이 본 개시내용의 재료들, 장치, 구성들, 및 디바이스들의 사용 방법들에서 그리고 이들에 대해 이루어질 수 있다. 이러한 관점에서, 본 개시내용의 범위는 본원에서 예시되고 설명된 특정한 실시예들의 범위로 제한되지 않아야 하는데, 그 이유는 특정 실시예들이 단지 그들의 몇몇 예들을 통한 것이고, 그보다는 오히려, 특정 실시예들이 이후에 첨부된 청구항들의 범위에 완전히 상응해야 하기 때문이다.

Claims (27)

  1. 회로로서,
    제 1 출력 단자를 갖는 제 1 트랜지스터를 포함하고 그리고 제 2 출력 단자를 갖는 제 2 트랜지스터를 포함하는 차동 쌍의 트랜지스터들;
    상기 제 1 출력 단자에 커플링되는 제 1 부하(load) 저항기;
    상기 제 2 출력 단자에 커플링되는 제 2 부하 저항기;
    고역-통과(high-pass) 필터링된 차동 전압을 생성하기 위해, 상기 제 1 출력 단자와 상기 제 2 출력 단자에 걸쳐 정의되는 차동 출력 전압을 필터링하도록 구성되는 차동 고역-통과 필터;
    상기 제 1 출력 단자에 커플링되는 제 1 트랜스컨덕터(transconductor); 및
    제 2 출력 단자에 커플링되는 제 2 트랜스컨덕터를 포함하고,
    상기 제 1 트랜스컨덕터 및 상기 제 2 트랜스컨덕터는, 상기 고역-통과 필터링된 차동 전압을 상기 차동 쌍의 트랜지스터들을 통해 드라이빙(drive)되는 차동 바이어스 전류로 트랜스컨덕팅(transconduct)하도록 구성되는, 회로.
  2. 제 1 항에 있어서,
    상기 제 1 트랜스컨덕터는 상기 제 1 출력 단자에 커플링되는 제 1 복수의 트랜스컨덕터 트랜지스터들을 포함하고, 그리고 상기 제 2 트랜스컨덕터는 상기 제 2 출력 단자에 커플링되는 제 2 복수의 트랜스컨덕터 트랜지스터들을 포함하는, 회로.
  3. 제 2 항에 있어서,
    상기 제 1 복수의 트랜스컨덕터 트랜지스터들에 대응하는 제 1 복수의 스위치들을 더 포함하고,
    상기 제 1 복수의 트랜스컨덕터 트랜지스터들에서의 각각의 트랜스컨덕터 트랜지스터는, 상기 제 1 복수의 스위치들에서의 대응하는 스위치를 통해 전력 공급 노드에 커플링되는, 회로.
  4. 제 3 항에 있어서,
    상기 제 1 복수의 스위치들은 복수의 스위칭 트랜지스터들을 포함하고, 상기 복수의 스위칭 트랜지스터들은, 인에이블 워드(enable word)에 의해 제어되는 자신들의 게이트들을 갖는, 회로.
  5. 제 4 항에 있어서,
    상기 제 1 출력 단자에 커플링되는 제 3 복수의 트랜스컨덕터 트랜지스터들, 및 상기 제 3 복수의 트랜스컨덕터 트랜지스터들에 대응하는 제 2 복수의 스위칭 트랜지스터들을 더 포함하고,
    상기 제 3 복수의 트랜스컨덕터 트랜지스터들에서의 각각의 트랜스컨덕터 트랜지스터는, 상기 제 2 복수의 스위칭 트랜지스터들에서의 대응하는 스위칭 트랜지스터를 통해 상기 전력 공급 노드에 커플링되고, 그리고
    상기 제 2 복수의 스위칭 트랜지스터들은, 상기 인에이블 워드의 보수(complement)에 의해 제어되는 자신들의 게이트들을 갖도록 구성되는, 회로.
  6. 제 1 항에 있어서,
    상기 차동 쌍에서의 상기 제 1 트랜지스터는 제 2 단자를 포함하고, 그리고 상기 차동 쌍에서의 상기 제 2 트랜지스터는 제 2 단자를 포함하고,
    상기 회로는,
    상기 제 1 트랜지스터의 제 2 단자에 커플링되는 제 1 전류 소스; 및
    상기 제 2 트랜지스터의 제 2 단자에 커플링되는 제 2 전류 소스
    를 더 포함하는, 회로.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 NMOS 트랜지스터들이고, 그리고
    상기 제 2 단자들은 소스 단자들인, 회로.
  8. 제 6 항에 있어서,
    상기 제 2 단자들 사이에 커플링되는 가변 저항기; 및
    상기 제 2 단자들 사이에 커플링되는 가변 커패시터를 더 포함하는, 회로.
  9. 제 8 항에 있어서,
    상기 가변 저항기는 일 쌍의 가변 저항기들을 포함하고, 그리고
    상기 가변 커패시터는 일 쌍의 가변 커패시터들을 포함하는, 회로.
  10. 제 1 항에 있어서,
    상기 제 1 트랜스컨덕터는 상기 제 1 출력 단자에 커플링되는 제 1 복수의 PMOS 트랜지스터들을 포함하고, 그리고 상기 제 2 트랜스컨덕터는 상기 제 2 출력 단자에 커플링되는 제 2 복수의 PMOS 트랜지스터들을 포함하는, 회로.
  11. 제 10 항에 있어서,
    상기 차동 고역-통과 필터는, 상기 제 2 복수의 PMOS 트랜지스터들에 대한 게이트들과 상기 제 1 출력 단자 사이에 커플링되는 제 1 고역-통과 필터를 포함하는, 회로.
  12. 제 11 항에 있어서,
    상기 차동 고역-통과 필터는, 상기 제 1 복수의 PMOS 트랜지스터들에 대한 게이트들과 상기 제 2 출력 단자 사이에 커플링되는 제 2 고역-통과 필터를 더 포함하는, 회로.
  13. 방법으로서,
    차동 쌍의 트랜지스터들에 대한 일 쌍의 출력 단자들에 걸쳐 차동 출력 전압을 생성하도록, 차동 입력 전압으로 상기 차동 쌍의 트랜지스터들에 대한 일 쌍의 게이트들을 드라이빙하는 단계;
    고역-통과 필터링된 차동 전압을 생성하기 위해 상기 차동 출력 전압을 고역-통과 필터링하는 단계; 및
    트랜스컨덕터들을 통해 상기 고역-통과 필터링된 차동 전압을 상기 차동 쌍의 트랜지스터들을 통해 전도되는 차동 바이어스 전류로 트랜스컨덕팅하는 단계를 포함하는, 방법.
  14. 제 13 항에 있어서,
    상기 차동 쌍의 트랜지스터들에 대한 일 쌍의 게이트들을 드라이빙하는 단계는, 차동 쌍의 NMOS 트랜지스터들에 대한 일 쌍의 게이트들을 드라이빙하는 단계를 포함하는, 방법.
  15. 제 13 항에 있어서,
    선택된 트랜스컨덕팅 트랜지스터들을 제공하도록 복수의 트랜스컨덕팅 트랜지스터들로부터 선택하는 단계를 더 포함하고,
    상기 트랜스컨덕터들을 통해 상기 고역-통과 필터링된 차동 전압을 트랜스컨덕팅하는 것은, 상기 선택된 트랜스컨덕팅 트랜지스터들을 사용하여 상기 고역-통과 필터링된 차동 전압을 트랜스컨덕팅하는 것을 포함하는, 방법.
  16. 제 15 항에 있어서,
    상기 복수의 트랜스컨덕팅 트랜지스터들로부터 선택하는 단계는, 원하는 양의 대역폭 확장을 제공하기에 충분한 트랜스컨덕팅 트랜지스터들의 개수를 선택하는 단계를 포함하고,
    상기 방법은, 선택된 개수의 바이어싱 트랜스컨덕터 트랜지스터들로 상기 차동 쌍의 트랜지스터들을 바이어싱하는 단계를 더 포함하고,
    상기 선택된 개수는, 상기 선택된 트랜스컨덕팅 트랜지스터들의 개수에 상보적(complementary)인, 방법.
  17. 제 13 항에 있어서,
    상기 차동 입력 전압에 비교되는 상기 차동 출력 전압에 대한 이득을 조정하기 위해, 상기 차동 쌍의 트랜지스터들에 대한 일 쌍의 제 2 단자들에 커플링되는 가변 저항기에 대한 가변 저항을 조정하는 단계를 더 포함하는, 방법.
  18. 제 13 항에 있어서,
    상기 차동 입력 전압에 비교되는 상기 차동 출력 전압에 대한 이득을 조정하기 위해, 상기 차동 쌍의 트랜지스터들에 대한 일 쌍의 제 2 단자들에 커플링되는 가변 저항기에 대한 가변 커패시턴스를 조정하는 단계를 더 포함하는, 방법.
  19. 회로로서,
    차동 쌍의 트랜지스터들 ― 상기 차동 쌍의 트랜지스터들은, 상기 차동 쌍의 트랜지스터들에서의 제 1 트랜지스터에 대한 제 1 출력 단자에 걸쳐 그리고 상기 차동 쌍의 트랜지스터들에서의 제 2 트랜지스터에 대한 제 2 출력 단자에 걸쳐 차동 출력 전압을 생성하도록, 차동 입력 전압에 응답하게 구성되고, 상기 제 1 트랜지스터는 제 1 NMOS 트랜지스터를 포함하고 그리고 상기 제 2 트랜지스터는 제 2 NMOS 트랜지스터를 포함하고, 그리고 상기 제 1 출력 단자는 상기 제 1 NMOS 트랜지스터에 대한 드레인을 포함하고, 그리고 상기 제 2 출력 단자는 상기 제 2 NMOS 트랜지스터에 대한 드레인을 포함함 ―;
    상기 제 1 출력 단자에 커플링되는 제 1 부하 저항기;
    상기 제 2 출력 단자에 커플링되는 제 2 부하 저항기;
    상기 차동 출력 전압을 고역-통과 필터링된 차동 전압으로 필터링하도록 구성되는 차동 고역-통과 필터;
    상기 고역-통과 필터링된 차동 전압에 대한 응답으로 이득을 증가시키기 위한 수단 ― 상기 이득은, 상기 차동 출력 전압 대 상기 차동 입력 전압의 비에 의해 정의됨 ―;
    상기 제 1 NMOS 트랜지스터에 대한 소스에 커플링되는 제 1 전류 소스; 및
    상기 제 2 NMOS 트랜지스터에 대한 소스에 커플링되는 제 2 전류 소스를 포함하는, 회로.
  20. 제 19 항에 있어서,
    상기 제 1 부하 저항기는 상기 제 1 NMOS 트랜지스터에 대한 드레인에 커플링되고, 그리고
    상기 제 2 부하 저항기는 상기 제 2 NMOS 트랜지스터의 드레인에 커플링되는, 회로.
  21. 제 19 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터에 대한 소스 사이에 커플링되는 가변 저항기를 더 포함하는, 회로.
  22. 제 19 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터에 대한 소스 사이에 커플링되는 가변 커패시터를 더 포함하는, 회로.
  23. 회로로서,
    제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 차동 쌍의 트랜지스터들 ― 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 제 1 단자를 포함하고, 그리고 상기 차동 쌍의 트랜지스터는, 차동 입력 전압에 대한 응답으로 테일(tail) 전류를 스티어링(steer)하도록 구성됨 ―;
    상기 제 1 트랜지스터의 제 1 단자에 커플링되는 복수의 제 1 트랜스컨덕터 트랜지스터들;
    상기 제 1 트랜지스터의 제 1 단자에 커플링되는 제 1 부하 저항기; 및
    상기 복수의 제 1 트랜스컨덕터 트랜지스터들에 대응하는 복수의 제 1 스위치들을 포함하고,
    각각의 제 1 트랜스컨덕터 트랜지스터는 대응하는 제 1 스위치와 직렬로 커플링되고, 그리고
    각각의 제 1 트랜스컨덕터 트랜지스터는, 상기 대응하는 제 1 스위치가 전도하고 있는 경우, 상기 차동 입력 전압에서의 고-주파수 변화들을 상기 차동 쌍의 트랜지스터들을 통해 전도되는 차동 바이어스 전류로 트랜스컨덕팅하도록 구성되는, 회로.
  24. 제 23 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 NMOS 트랜지스터를 포함하고, 그리고
    상기 제 1 단자들은 드레인 단자들인, 회로.
  25. 제 24 항에 있어서,
    각각의 제 1 스위치는, 대응하는 제 1 트랜스컨덕터 트랜지스터와 전력 공급 노드 사이에 커플링되는, 회로.
  26. 제 23 항에 있어서,
    상기 제 2 트랜지스터의 제 1 단자에 커플링되는 복수의 제 2 트랜스컨덕터 트랜지스터들을 더 포함하는, 회로.
  27. 제 26 항에 있어서,
    상기 제 2 트랜스컨덕터 트랜지스터들의 게이트들과 상기 제 1 트랜지스터의 제 1 단자 사이에 커플링되는 제 1 고역-통과 필터; 및
    상기 제 1 트랜스컨덕터 트랜지스터들의 게이트들과 상기 제 1 트랜지스터의 제 1 단자 사이에 커플링되는 제 2 고역-통과 필터를 더 포함하는, 회로.
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