TWI823803B - 連續時間線性均衡器電路、記憶體裝置及輸入緩衝電路 - Google Patents

連續時間線性均衡器電路、記憶體裝置及輸入緩衝電路 Download PDF

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TWI823803B
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林建旭
楊尚輯
李東祐
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Abstract

提供一種連續時間線性均衡器(CTLE)電路。CTLE電路可包括：一差動對的第一與第二電晶體，第一與第二電晶體具有通過第一汲極電阻器與第二汲極電阻器連接至一汲極側電源電壓節點的汲極，以及藉由一源極電阻器而連接在一起並連接至一個或多個電流源的源極，差動對中的第一電晶體具有連接至一參考電壓的閘極，以及差動對中的第二電晶體具有連接至一輸入電壓的閘極，第一與第二電晶體的汲極提供一差動對的信號作為一輸出電壓；一第一耦合電容，連接於第一電晶體的源極與輸入電壓之間；以及一第二耦合電容，連接至第二電晶體的源極。

Description

連續時間線性均衡器電路、記憶體裝置及輸入緩衝電路
本揭露技術是有關於遭受通道損失的信號的改善。更特別是，本揭露技術是有關於對單端信號施用連續時間線性均衡器以補償通道損失，且亦關於對單端信號施用輸入緩衝器以補償通道損失。
積體電路經常配置成接收高速度資料信號，例如每秒超過十億位元的雙倍資料率(Double-Data-Rate，DDR)信號。例如，高速接收器可以連接至一積體電路上的一輸入/輸出接腳，而此接腳耦接至一條傳輸線以供在晶片之間的資料的通訊用。
當資料速率變得更高時，此些輸入信號的脈衝寬度變得更小(例如，在小於或等於幾百皮秒的脈衝寬度)。脈衝寬度為某些資料信號(例如檢測上升與下降緣兩者的DDR信號)的一項非常重要的特徵。
第1圖提供一種理想輸入102的圖例100，其具有300皮秒(ps)的脈衝寬度。如上所述，理想輸入102可以是連接至一積體電路上的一輸出接腳的一理想信號。然而，當理想輸入102被提供給一電路103時，通道損失104可導致理想輸入102的脈衝寬度從300 ps改變至200 ps。此種通道損失並非理想的。一種習知連續時間線性均衡器(CTLE)電路106可被施用以校正通道損失，並提供具有匹配理想輸入102的300 ps脈衝寬度的更乾淨的脈衝寬度信號。然而，習知CTLE電路106具有一項問題，在於可被提供的AC增益是受限於可藉由此電路而達到的DC增益。因此，理想上是可提供一種CTLE電路(或輸入緩衝器)，其適合使用於高速下可低失真地操作的積體電路，且其可提供不限於DC增益的AC增益。
說明一種連續時間線性均衡器(CTLE)電路。CTLE電路包括一差動對的第一與第二電晶體，第一與第二電晶體具有：汲極，通過第一汲極電阻器與第二汲極電阻器連接至一汲極側電源電壓節點；以及源極，藉由一源極電阻器而連接在一起並連接至一個或多個電流源，此差動對中的第一電晶體具有一個連接至一參考電壓的一閘極，此差動對中的第二電晶體具有一個連接至一輸入電壓的閘極，第一與第二電晶體的此些汲極提供一差動對的信號作為一輸出電壓。CTLE電路更包括：一第一耦合電容，連接於第一電晶體的源極與輸入電壓之間；以及一第二耦合電容，連接至第二電晶體的源極。
依據一實施例，第二耦合電容可連接於第二電晶體的源極與接地端之間。
依據更進一步的實施例，CTLE電路可更包括一第一汲極側電容器，連接於第一電晶體的汲極與接地端之間。
於另一實施例中，CTLE電路可包括一第二汲極側電容器，連接於第二電晶體的汲極與接地端之間。
在一實施例中，第一汲極側電容器之電容值可與第二汲極側電容器之電容值相同或接近。
在更進一步的實施例中，第一耦合電容之電容值可與第二耦合電容之電容值相同或接近。
依據另一種實施例，第一電晶體的源極可連接至一個提供一第一偏壓電流的第一電流源。
依據一實施例，第二電晶體的源極可以連接至一個提供相同或不同於第一偏壓電流的一第二偏壓電流的第二電流源。
在更進一步的實施例中，此差動對的一第一差動輸出電壓是由第一電晶體的汲極所提供。
在另一種實施例中，此差動對的一第二差動輸出電壓可由第二電晶體的汲極所提供，而第一差動輸出電壓可以是此差動對的一負電壓分量，且第二差動輸出電壓可以是此差動對的一正電壓分量。
依據一實施例，當輸入電壓超出一頻率閾值時，第一電晶體可以以一共閘極模式操作，且第一差動輸出電壓可提供一個大於CTLE電路的一直流電(DC)增益的交流電(AC)增益。
依據更進一步的實施例，DC增益可藉由將源極電阻器的一數值設定至0歐姆而決定。
依據另一種實施例，CTLE電路的放大器結構可利用運算放大器，例如是一兩階段運算放大器，摺疊疊接運算放大器 (fold-cascode operational amplifier)。
在更進一步的實施例中，第一與第二耦合電容可以是金屬-氧化物-半導體電容器(MOSCAP)、金屬-絕緣體-金屬電容器(MIMCAP)與多層陶瓷的電容器(MLCC)的其中一種。
於另一實施例中，提供一種記憶體裝置，其包括上述CTLE電路作為一接收器電路。
依據一實施例，記憶體可以是靜態隨機存取記憶體(SRAM)、NAND快閃記憶體、NOR快閃記憶體、電阻式隨機存取記憶體(RRAM)、磁電阻式隨機存取記憶體(MRAM)與相變隨機存取記憶體(PCRAM)的其中一種。
依據更進一步的實施例，提供一種輸入緩衝電路。輸入緩衝電路可包括：一差動對的第一與第二電晶體，第一與第二電晶體具有通過第一汲極電阻器與第二汲極電阻器連接至一汲極側電源電壓節點的汲極，以及連接至一電流源的源極，此差動對中的第一電晶體具有一個連接至一參考電壓的閘極，而此差動對中的第二電晶體具有一個連接至一輸入電壓的閘極；以及一耦合電容，連接於第二電晶體的源極與輸入電壓之間。
在一實施例中，輸入緩衝電路可更包括：一第一汲極側電容器，連接於第一電晶體的汲極與接地端之間；以及一第二汲極側電容器，連接於第二電晶體的汲極與接地端之間。
於另一實施例中，在輸入緩衝電路中，第一汲極側電容器之電容值可與第二汲極側電容器之電容值相同或接近。
通過檢閱下面的圖式、詳細說明和申請專利範圍，可以看出本發明的其他實施樣態及優點。
以下參考第1圖至第14圖而提供本發明的實施例的詳細說明。
第2圖為dB(增益)相對於頻率圖表，說明一種考慮通道損失的CTLE的實施方式。
具體而言，第2圖顯示dB(增益)相對於頻率圖表200，其中y軸表示dB增益，而x軸表示頻率。如所顯示，當一信號從電路傳輸及/或由電路所接收時，通道損失202可於某個頻率203開始。於此例中，導致通道損失202的電路本質上是用於作為一低通濾波器。具體而言，在頻率203以後，通道損失信號202的dB增益徹底地減少。圖表200亦顯示一種均衡器(例如CTLE)的頻率響應204。如所顯示，均衡器的頻率響應204實際上更進一步放大在頻率203與頻率205之間的信號。如於圖表200所更進一步顯示的，藉由將均衡器應用至通道損失信號202，可改善整體206輸出，以使dB損失在直到在頻率207左右才會顯現。
第3圖為一種習知CTLE電路的一例的電路圖。
具體而言，第3圖顯示一種可用以補償通道損失的習知CTLE電路300。習知CTLE電路300包括一差動對的電晶體，其包括一第一M 1電晶體304與一第二M 2電晶體302。所說明的第一M 1電晶體304與第二M 2電晶體302為MOSFET n通道電晶體。然而，它們亦可以是其他型式的電晶體，例如MOSFET p通道電晶體、JFET n或p通道電晶體、或熟習本項技藝者所熟知的任何其他型式的電晶體。
如所顯示，第一M 1電晶體304的汲極連接至一汲極電阻器R D308。類似地，第二M 2電晶體302的汲極連接至一汲極電阻器R D306。一般而言，汲極電阻器R D308與汲極電阻器R D306具有相同的電阻值，但它們可以彼此不同。汲極電阻器R D308與汲極電阻器R D306兩者連接至一汲極側電源電壓節點310，其提供VDD的電壓。
第二M 2電晶體302的閘極連接至V IN312，其為一(單端)電壓輸入信號(或輸入電壓)，CTLE電路300會為此施加連續的時間線性等化。例如，輸入電壓信號於範圍從1千兆赫(GHz)到10 GHz的頻率下，可具有範圍從幾十毫伏特(mV)到幾百mV的數值(雖然較低頻率操作可以是常見的)。第一M 1電晶體304的閘極連接至V REF314，其為參考電壓。於一例中，依據是否實施一中心分接終端(Center Tapped Termination，CTT)或一低分接終端(Low Tapped Termination，LTT)，V REF314可具有不同數值。更明確而言，例如，對CTT實施方式而言，V REF314可以是由此電路所使用的電源電壓(VCCQ)除以2，而對LTT實施方式而言，V REF314可以是VCCQ除以3。
差動對的電晶體可提供一差動輸出信號(輸出電壓)，其包括V OUTP316(可以是差動輸出信號的一正部分)，並包括V OUTN318(可以是差動輸出信號的一負部分)。因此，習知CTLE電路300從一單端電壓輸入信號(電壓輸入)提供一差動輸出信號(輸出電壓)，以補償通道損失。V OUTP316連接至M 2電晶體302的汲極(在汲極電阻器R D306與M 2電晶體302的汲極之間)。一電容器C P320亦連接於M 2電晶體302的汲極與接地端之間。類似地，V OUTN318連接至M 1電晶體304的汲極(在汲極電阻器R D308與M 1電晶體304的汲極之間)。一電容器C P322亦連接於M 1電晶體304的汲極與接地端之間。
例如偏壓電流的電流I2 324被施加至M 2電晶體302的源極，而例如偏壓電流的電流I1 326被施加至M 1電晶體304的源極。M 1電晶體304與M 2電晶體302兩者的源極，是連接至並聯配置的一源極電阻器R S326與一源極電容器C S328。源極電阻器R S326與源極電容器C S328的數值可被使用來決定/設定零頻率。
或者，習知CTLE電路300可接收一差動輸入，以使M 1電晶體304的閘極接收一差動輸入信號的一個部分，而不是V REF。
習知CTLE電路300的特徵與轉移函數被定義如下：
，其中g m表示M 1電晶體304與M 2電晶體302的已知增益。
又， ， ， ，其中w z為零頻率，w p1為低頻極點(主導極點)，而w p2為高頻極點(非主導極點)。
因此，CTLE電路300的DC增益可等於 ，而CTLE電路300的理想峰值增益可等於 (R S= 0)。又，CTLE電路300的理想峰值可等於 = = 。
如上所述，習知CTLE電路300的限制為AC增益無法超過DC增益，且於較高頻率下的增幅被減少(例如，AC增幅是於超過w p2高頻極點(非主導極點)的頻率下被減少)。例如，於超過w p2的頻率下，頻率增益可以是-20分貝/十年(db/decade)。可調整源極電阻器R S326的數值，以獲得不同的峰值增益。又，為了模擬目的，DC增益可藉由將源極電阻器R S326的數值設定至0歐姆而決定。在CTLE電路300中，最大AC增益可以只達到藉由將源極電阻器R S326的數值設定到0歐姆而達到的增益，且(如上所述)AC增益是於高於w p2的頻率下減少。
第4A圖及第4B圖為dB(增益)相對於頻率圖表，分別說明藉由一種習知CTLE電路而達成的DC增益與AC增益。
具體而言，第4A圖及第4B圖分別說明一圖表400與一圖表402，其中圖表400顯示關於一種表示DC增益的dB(增益)相對於頻率的模擬，而圖表402顯示表示AC增益的dB(增益)相對於頻率。如上參考第3圖所述，DC增益可藉由將源極電阻器R S326的數值設定至0歐姆而決定。如圖表400所顯示的，由V db406與V db408的組合所產生的差動V db信號404，提供大約14.4 dB的最大DC增益410，其中增益在1Ghz之上開始減少。
又，如圖表402所顯示的，由V db414與V db416的組合所產生的差動V db信號412，提供大約14.2 dB的最大AC增益418，其小於大約14.4 dB的最大DC增益410，其中增益峰值在500 Mhz左右。
因此，對於一種能提供高於DC增益的AC增益的改良CTLE電路存在有一項需求，其無法藉由習知CTLE電路300而達成。
第5圖為依據本揭露技術的一種CTLE電路的一例的電路圖。
具體而言，第5圖顯示一種包括兩個電荷耦合電容C CP530與532的CTLE電路500。在說明耦合電容C CP530與532之前，將說明CTLE電路的其他部分。
這種改良的CTLE電路500包括一差動對的電晶體，其包括一第一M 1電晶體504與一第二M 2電晶體502。所說明的第一M 1電晶體504與第二M 2電晶體502為MOSFET n通道電晶體。然而，它們亦可以是其他型式的電晶體，例如MOSFET p通道電晶體、JFET n或p通道電晶體或熟習本項技藝者所熟知的任何其他型式的電晶體。
如所顯示，第一M 1電晶體504的汲極連接至一汲極電阻器R D508。類似地，第二M 2電晶體502的汲極連接至一汲極電阻器R D506。一般而言，汲極電阻器R D508與汲極電阻器R D506具有相同的電阻值，但它們可以彼此不同。汲極電阻器R D508與汲極電阻器R D506兩者連接至一汲極側電源電壓節點510，其提供VDD的電壓。汲極電阻器R D508與506可以是可變電阻器。
第二M 2電晶體502的閘極連接至V IN512，其為一(單端)電壓輸入信號(或輸入電壓)，CTLE電路500會為此施加連續的時間線性等化。輸入電壓信號一般於範圍從1 GHz到10 GHz的頻率下，可具有範圍從幾十mV到幾百mV的數值(雖然可實施低頻操作)。第一M 1電晶體504的閘極連接至V REF514，其為一參考電壓。於一例中，依據是否實施CTT或LTT，V REF514可具有不同數值。更明確而言，例如，對於CTT實施方式而言，V REF514可以是VCCQ除以2，而對LTT實施方式而言，V REF514可以是VCCQ除以3。
差動對的電晶體可提供一差動輸出信號(輸出電壓)，包括V OUTP516(可以是差動輸出信號的一正部分)並包括V OUTN518(可以是差動輸出信號的一負部分)。因此，CTLE電路500從一單端電壓輸入信號(電壓輸入)提供一差動輸出信號(輸出電壓)，以補償通道損失。V OUTP516連接至M 2電晶體502的汲極(在汲極電阻器R D506與M 2電晶體502的汲極之間)。一電容器C P520亦連接於M 2電晶體502的汲極與接地端之間。類似地，V OUTN518連接至M 1電晶體504的汲極(在汲極電阻器R D508與M 1電晶體504的汲極之間)。一電容器C P522亦連接於M 1電晶體504的汲極與接地端之間。
例如偏壓電流的電流I2 526被施加至M 2電晶體502的源極，而例如偏壓電流的電流I1 528被施加至M 1電晶體504的源極。電流I2 526的偏壓電流與電流I1 528的偏壓電流可以是相同或不同。不是使用兩個電流源，例如電流I2 526與電流I1 528，單一(偏壓)電流可被施加至M 1電晶體504與M 2電晶體502兩者的源極。M 1電晶體504與M 2電晶體502兩者的源極連接至一源極電阻器R S524。
在習知CTLE電路300與CTLE電路500之間的一項差異為CTLE電路500並不包括源極電容器C S328，反而包括兩個耦合電容C CP530與532。耦合電容C CP532連接於V IN512與M 1電晶體504的源極之間，並與源極電阻器R S524串聯。耦合電容C CP530連接於接地端與M 2電晶體502的源極之間，並與源極電阻器R S524串聯。兩個耦合電容C CP530與532可具有相同或類似的電容值，可被選擇以提供在CTLE電路之內的類似或不同的頻率響應，且可被選擇以提供特定或類似的電氣特徵。零極點(“零”)頻率可被計算為 。耦合電容C CP530與532與源極電阻器R S524本質上可形成RC元件，其將"零(zero)"***在此電路的頻率響應中，相較於較低頻率，此電路的頻率響應提高較高頻率的增幅，用以補償通道損失，其中此"零"可藉由調整耦合電容C CP530與532的數值與源極電阻器R S524而在周圍移動。
當輸入電壓V IN512超出一頻率閾值(其一部分由耦合電容C CP530與532的數值所指定)時，第一M 1電晶體504以共閘極模式操作，且差動輸出電壓V OUTN518提供大於CTLE電路500的DC增益的AC增益。將第一M 1電晶體504置於共閘極模式中的輸入電壓，將是熟習本項技藝者明白的。當V IN512處於足夠高的頻率時，耦合電容C CP530與532作為"短路"，其將M 1電晶體504放在處於零頻率(WZ)的共閘極階段。換言之，當V IN512為低頻信號(例如DC信號)時，耦合電容C CP530與532可作為"開放電路"，以使V IN512沒有耦接至CTLE電路500的參考側，但是當V IN512為足夠高的頻率時，V IN512確實耦接至參考側，於此，耦合電容C CP532(例如)的電容器阻抗為 。基於期望實施方式，可藉由改變耦合電容C CP530與532的數值而調整達到AC峰值增益的頻率。例如，關於耦合電容C CP530與532的較高數值將導致達到AC峰值增益的較低頻率，以及關於耦合電容C CP530與532的較低數值將導致達到AC峰值增益的較高頻率。對更進一步的例子而言，峰值AC增益可被計算為(g m* RD) + (g m* RD)，其中g m可以是來自例如M 1電晶體504。換言之，峰值AC增益可以是(2 * g m* R D)。如上所述，CTLE電路500的DC增益可藉由將源極電阻器R S524的數值設定至0歐姆而獲得。DC增益可被計算為gmR D/(1+gmR S/2)。
耦合電容C CP530與532可以是一種金屬-氧化物-半導體電容器(Metal-Oxide-Semiconductor Capacitor，MOSCAP)、一種金屬-絕緣體-金屬電容器(Metal-Insulator-Metal Capacitor，MIMCAP)與一種多層陶瓷的電容器(Multi-Layer Ceramic Capacitor，MLCC)或熟習本項技藝者可得到的任何其他型式的電容器的其中一種。
第6A圖及第6B圖為dB(增益)相對於頻率圖表，分別說明藉由本揭露技術的CTLE電路而達成的DC增益與AC增益。
具體而言，第6A圖及第6B圖分別說明一圖表600與一圖表602，其中圖表600顯示關於一種表示DC增益的dB(增益)相對於頻率的模擬，而圖表602顯示表示AC增益dB(增益)相對於頻率。DC增益可藉由將源極電阻器R S524的數值設定至0歐姆而決定。如圖表600所顯示的，由V db606與V db608的組合所產生的差動V db信號604，提供大約14.4 dB的最大DC增益610，於此，增益在1Ghz之上開始減少。
又，如圖表602所顯示的，由V db614與V db616的組合所產生的差動V db信號612，提供大約19.3 dB的最大AC增益618，其大於14.4 dB的DC增益610，於此，增益峰值剛好在1Ghz之上。CTLE電路500因此可達到大於DC增益的AC增益，其無法藉由習知CTLE電路而達成。
第7圖說明依據本揭露技術的理想輸入、通道損失、將通道損失信號施加至習知CTLE電路的結果、以及將通道損失信號施加至CTLE電路的結果。
具體而言，第7圖顯示圖表700，其包括一理想輸入信號702以及一個導致對理想輸入信號702的通道損失的通道損失信號704。如可瞭解的，通道損失信號704的高與低數值並非是理想的，其可導致不正確或降低的頻率。
第7圖的圖表700更進一步顯示一種由習知CTLE電路300的使用所產生以校正通道損失的輸出信號706。圖表700亦顯示一種由改良的CTLE電路500所提供的改良的輸出信號708。如所顯示，改良的輸出信號708的瞬態時間與振幅，是比來自習知CTLE電路300的輸出信號706的瞬態時間與振幅要好得多。
第8圖為關於一種習知CTLE電路以及一種依據本揭露技術的CTLE電路兩者的製程邊界角眼圖。
具體而言，第8圖顯示一圖表800，其提供關於習知CTLE電路300與改良的CTLE電路500兩者的各種製程邊界角眼圖，例如典型的-典型的(TT)、快-快(FF)與慢-慢(SS)。如所顯示，圖表800的上列802提供TT角804、FF角806與SS角808的眼圖，而圖表800的下列810提供TT角812、FF角814與SS角816的眼圖。於此例中，輸入資料速率為2.4 Gb/s。如顯示於TT角804、FF角806與SS角808的每一個中的，當相較於在TT角812、FF角814與SS角816中的信號之間的變化時，存在有信號之間的顯著變化。
又，TT角804的寬度為383 ps，TT角804的高度為179 mV，FF角806的寬度為383 ps，FF角806的高度為180 mV，SS角808的寬度為378 ps，且SS角808的高度為176 mV。TT角812的寬度為407 ps，TT角812的高度為244 mV，FF角814的寬度為407 ps，FF角814的高度為241 mV，SS角816的寬度為406 ps，且SS角816的高度為242 mV。如所顯示，具有範圍從406 ps至407 ps的改良的CTLE電路500的此些寬度，是比具有範圍從378 ps至383 ps的習知CTLE電路300的此些寬度更好。又，改良的CTLE電路500的高頻AC增益(與DC增益)(其可舉241 mV至244 mV的高度作為例子)，是比習知CTLE電路300的高頻AC增益(與DC增益)(其可舉176 mV至180 mV的高度作為例子)更好。
第9圖說明接收單端輸入信號並輸出差動輸出信號的輸入緩衝器。
具體而言，第9圖顯示一輸入緩衝電路900，其可接收一輸入信號(例如理想脈衝、小信號脈衝、小擺幅信號等)。輸入緩衝電路900包括一差動對的電晶體，其包括一第一M 1電晶體904與一第二M 2電晶體902。所說明的第一M 1電晶體904與第二M 2電晶體902為MOSFET n通道電晶體。然而，它們亦可以是其他型式的電晶體，例如MOSFET p通道電晶體、JFET n或p通道電晶體或熟習本項技藝者所熟知的任何其他型式的電晶體。
如所顯示，第一M 1電晶體904的汲極連接至一汲極電阻器R D908。類似地，第二M 2電晶體902的汲極連接至一汲極電阻器R D906。一般而言，汲極電阻器R D908與汲極電阻器R D906具有相同的電阻值，但它們可以彼此不同。汲極電阻器R D908與汲極電阻器R D906兩者連接至一汲極側電源電壓節點910，其提供VDD的電壓。
第二M 2電晶體902的閘極連接至V IN912，其為一(單端)電壓輸入信號(或輸入電壓)，輸入緩衝電路900會為此施加信號放大。輸入電壓信號一般於範圍從幾百兆赫(MHz)到幾GHz的頻率下，可具有範圍從幾十mV到幾百mV的數值(於一例中，此些頻率可以是小於由CTLE電路所接收的頻率)。第一M 1電晶體904的閘極連接至V REF914，其為一參考電壓。於一例中，依據是否實施CTT或LTT，V REF914可具有不同數值。更明確而言，例如，對於CTT實施方式而言，V REF914可以是VCCQ除以2，而對於LTT實施方式而言，V REF914可以是VCCQ除以3。
差動對的電晶體可提供一差動輸出信號(輸出電壓)，其包括V OUTP916(可以是差動輸出信號的一正部分)並包括V OUTN918(可以是差動輸出信號的一負部分)。因此，輸入緩衝電路900從一單端電壓輸入信號(電壓輸入)提供一差動輸出信號(輸出電壓)。輸出電壓可被提供至一下一級放大器或一接收器電路，例如，V OUTP916連接至M 2電晶體902的汲極(在汲極電阻器R D906與M 2電晶體902的汲極之間)。一電容器C P920亦連接於M 2電晶體902的汲極與接地端之間。類似地，V OUTN918連接至M 1電晶體904的汲極(在汲極電阻器R D908與M 1電晶體904的汲極之間)。一電容器C P922亦連接於M 1電晶體904的汲極與接地端之間。
一電流I bias924被施加至M 2電晶體902的源極與M 1電晶體904的源極。輸入緩衝電路900能夠放大V IN912信號，以提供一個對於某些頻率具有增加的振幅的差動電壓輸出信號作為V OUTP916與V OUTN918。然而，輸入緩衝電路900在意義上是受限於，在較高頻率下，增幅減少，且在較高頻率下，電壓輸出信號V OUTP916與V OUTN918並不平衡。例如，當輸入緩衝電路900接收靠近千兆赫範圍的輸入時，V OUTP916與V OUTN918將變得不平衡，並導致眼圖損失(以下所討論的)。因為I bias924可具有寄生電容的效應，故其可影響將V IN912傳輸至V OUTP916與V OUTN918的速度，導致(高速)操作失真。更明確而言，當V IN912改變時，M 1電晶體904與M 2電晶體902的源極節點亦將改變(例如，朝相同方向)。因此，當V IN902上升時，源極節點亦將上升至某個電壓(例如當頻率並非太快時)，因為M 2電晶體902的VGS增加，故V OUTP916將減少，且M 1電晶體904的VGS將減少，俾能使V OUTN918將增加；反之亦然，如果V IN902減少的話。然而，如果頻率足夠高(例如在千兆赫範圍中)，則M 1電晶體904與此M 2電晶體902的源極側響應將受此寄生電容影響，且響應將是慢的，這將導致在V OUTP916與V OUTN918之間的不平衡響應。
第10圖說明依據本揭露技術的一種包括一耦合電容的輸入緩衝器，此耦合電容接收單端輸入信號，並輸出差動輸出信號。
具體而言，第10圖顯示一種改良的輸入緩衝電路1000，其包括一耦合電容，耦合電容可接收一輸入信號(例如理想脈衝、小信號脈衝、小擺幅信號等)。輸入緩衝電路1000包括一差動對的電晶體，其包括一第一M 1電晶體1004與一第二M 2電晶體1002。所說明的第一M 1電晶體1004與第二M 2電晶體1002為MOSFET n通道電晶體。然而，它們亦可以是其他型式的電晶體，例如MOSFET p通道電晶體、JFET n或p通道電晶體或任何熟習本項技藝者所熟知的其他型式的電晶體。
如所顯示，第一M 1電晶體1004的汲極連接至一汲極電阻器R D1008。類似地，第二M 2電晶體1002的汲極連接至一汲極電阻器R D1006。一般而言，汲極電阻器R D1008與汲極電阻器R D1006具有相同的電阻值，但它們可以彼此不同。汲極電阻器R D1008與汲極電阻器R D1006兩者連接至一汲極側電源電壓節點1010，其提供VDD的電壓。
第二M 2電晶體1002的閘極連接至V IN1012，其為一(單端)電壓輸入信號(或輸入電壓)，輸入緩衝電路1000會為此施加信號放大。輸入電壓信號一般於範圍從幾百兆赫(MHz)到幾GHz的頻率下，可具有範圍從幾十mV到幾百mV的數值(於一例中，此些頻率可以是小於由CTLE電路所接收的頻率)。第一M 1電晶體1004的閘極連接至V REF1014，其為一參考電壓。於一例中，依據是否實施CTT或LTT，V REF1014可具有不同數值。更明確而言，例如，對CTT實施方式而言，V REF1014可以是VCCQ除以2，而對LTT 實施方式而言，V REF1014可以是VCCQ除以3。
差動對的電晶體可提供一差動輸出信號(輸出電壓)，包括V OUTP1016(可以是差動輸出信號的一正部分)，並且包括V OUTN1018(可以是差動輸出信號的一負部分)。因此，輸入緩衝電路1000從一單端電壓輸入信號(電壓輸入)提供一差動輸出信號(輸出電壓)。輸出電壓可被提供至例如一下一級放大器或一接收器電路。V OUTP1016連接至M 2電晶體1002的汲極(在汲極電阻器R D1006與M 2電晶體1002的汲極之間)。一電容器C P1020亦連接於M 2電晶體1002的汲極與接地端之間。類似地，V OUTN1018連接至M 1電晶體1004的汲極(在汲極電阻器R D1008與M 1電晶體1004的汲極之間)。一電容器C P1022亦連接於M 1電晶體1004的汲極與接地端之間。
一電流I bias1024被施加至M 2電晶體1002的源極與M 1電晶體1004的源極。一耦合電容C CP1026連接於M 2電晶體1002的閘極與源極之間，以在V IN1012被施加至M 2電晶體1002的閘極時，使耦合電容C CP1026接收V IN1012。耦合電容C CP1026可以是金屬-氧化物-半導體電容器(MOSCAP)、金屬-絕緣體-金屬電容器(MIMCAP)與多層陶瓷的電容器(MLCC)，或熟習本項技藝者可得到的任何其他型式的電容器的其中一種。
耦合電容C CP1026提供一益處，以隨著V IN1012頻率的增加，使耦合電容C CP1026對M 2電晶體1002的汲極作為短路，並將M 2電晶體1002置於一共閘極模式中，這將增加施加至V IN1012的AC增益。此外，輸入緩衝電路1000提供輸入緩衝電路的益處，其於較高頻率下具有更平衡的差動輸出(V OUTN1018與V OUTP1016)，這無法藉由此輸入緩衝電路900而達成。例如，如上參考第9圖所述，輸入緩衝電路900提供於較高頻率(例如在千兆赫範圍中的頻率)下，在V OUTP916與V OUTN918之間的一種不平衡響應。輸入緩衝電路900與輸入緩衝電路1000可具有相同或類似的AD與DC增益，但輸入緩衝電路1000可提供一個比輸入緩衝電路900更平衡的輸出。
當於足夠高的頻率(例如在低千兆赫範圍及/或高兆赫範圍中的頻率)下操作時，C CP1026的使用可為M 1電晶體1004與M 2電晶體1002響應補償源極。I bias1024的寄生電容效應可被C CP1026所補償，俾能使在高頻率下的輸入V IN1012響應，可以相對於輸入緩衝電路900的差動輸出更平衡(亦即，V OUTP1016與V OUTN1018更平衡)，導致一種較接近理想脈衝寬度的眼圖。
因此，輸入緩衝電路1000能夠放大V IN1012信號，並提供一差動電壓輸出信號作為V OUTP1016與V OUTN1018，其對於某些頻率具有一增加的振幅和更好的平衡。
第11圖說明關於一種輸入緩衝器以及一種依據本揭露技術的具有一耦合電容的輸入緩衝器兩者的製程邊界角眼圖。
具體而言，第11圖顯示一圖表1100，其為各種製程邊界角，例如典型的-典型(TT)，快-快(FF)與慢-慢(SS)，提供關於不具有耦合電容的輸入緩衝電路900和具有耦合電容的輸入緩衝電路1000兩者的眼圖。第11圖顯示輸入緩衝電路1000提供更平衡的效應，其為此眼圖具有的輸入資料速率為3.6 Gb/s，以及大約277.7 ps的脈衝寬度，而具有最小至零的通道損失。如所顯示，圖表1100的上列1102提供TT角1104、FF角1106與SS角1108的眼圖，而圖表1100的下列1110提供TT角1112、FF角1114與SS角1116的眼圖。如顯示於TT角1104、FF角1106與SS角1108的每一個中，當相較於在TT角1112、FF角1114與SS角1116中的信號(對應於具有耦合電容的輸入緩衝電路1000)之間的變化時，存在有信號之間的顯著的更多變化。
又，TT角1104的寬度為266 ps，TT角1104的高度為777 mV，FF角1106的寬度為265 ps，FF角1106的高度為686 mV，SS角1108的寬度為267 ps，且SS角1108的高度為828 mV。TT角1112的寬度為271 ps，TT角1112的高度為756 mV，FF角1114的寬度為272 ps，FF角1114的高度為798 mV，SS角1116的寬度為272 ps，且SS角1116的高度為818 mV。如所顯示，具有耦合電容(具有範圍從271 ps至272 ps)的輸入緩衝電路1000(列1110)的此些寬度，是比具有範圍從265 ps至267 ps的輸入緩衝電路900(列1102)的此些寬度更好。
第12圖為dB(增益)相對於頻率圖表，說明第9圖的輸入緩衝器的模擬的差動輸出(voutp、voutn)與包括耦合電容的第10圖的輸入緩衝器。
具體而言，第12圖顯示(i)習知輸入緩衝電路(例如輸入緩衝電路900)，以及(ii)揭露的輸入緩衝電路(例如響應於特定AC輸入的輸入緩衝電路1000)的dB(增益)相對於頻率圖表1200。圖表1200顯示例如輸入緩衝電路900與輸入緩衝電路1000的此些差動輸出(voutp與voutn的組合)。如所顯示，兩個電路的此些差動輸出，如果不相同的話，是非常類似的。換言之，關於輸入緩衝電路900與1000的AC增益，如果不相同的話，是非常類似的。然而，如以下所更詳細討論的，輸入緩衝電路1000的輸出是比輸入緩衝電路900的輸出更平衡。
第13圖為dB(增益)相對於頻率圖表，說明第9圖的輸入緩衝器的模擬的個別的正(Voutp)與負(Voutn)輸出信號與包括耦合電容的第10圖的輸入緩衝器。
具體而言，第13圖的頂部圖顯示(i)習知的輸入緩衝電路(例如輸入緩衝電路900)的一正分量輸出(Voutp)以及(ii)揭露的輸入緩衝電路(例如輸入緩衝電路1000)的一正分量輸出(Voutp)(響應於參考第12圖中的相同的特定AC輸入)的dB(增益)相對於頻率圖表1300。如第13圖所示，縱使兩個電路的此些差動輸出是相同的(如上參考第12圖所述)，例如輸入緩衝電路900的Voutp不同於例如輸入緩衝電路1000的Voutp。(習知的)輸入緩衝電路900的Voutp是以實線顯示，而(揭露的)輸入緩衝電路1000的Voutp是以虛線顯示。
此外，第13圖的底部圖顯示(i)習知的輸入緩衝電路(例如輸入緩衝電路900)的一負分量輸出(Voutn)以及(ii)揭露的輸入緩衝電路(例如輸入緩衝電路1000)的一負分量輸出(Voutn)(響應於參考第12圖中的相同的特定AC輸入)的dB(增益)相對於頻率圖表1300。如第13圖所示，縱使兩個電路的此些差動輸出是相同的(如上參考第12圖所述)，例如輸入緩衝電路900的Voutn不同於例如輸入緩衝電路1000的Voutn。(習知的)輸入緩衝電路900的Voutn是以實線顯示，而(揭露的)輸入緩衝電路1000的Voutp是以虛線顯示。
第14圖為dB(增益)相對於頻率圖表，說明第9圖的輸入緩衝器的模擬的個別的正(voutp)與負(voutn)輸出信號與包括耦合電容的第10圖的輸入緩衝器。
具體而言，第14圖的頂部圖顯示(i)習知的輸入緩衝電路(例如輸入緩衝電路900)的一正分量輸出(voutp)以及(ii)揭露的輸入緩衝電路(例如輸入緩衝電路900)的一負分量輸出(voutn)(響應於參考第12圖中的相同的特定AC輸入)的dB(增益)相對於頻率圖表1400。如第14圖所顯示的，輸入緩衝電路900的voutn與voutp於較高頻率下變得很不平衡。
此外，第14圖的底部圖顯示(i)揭露的輸入緩衝電路(例如輸入緩衝電路1000)的一負分量輸出(voutn)以及(ii)揭露的輸入緩衝電路(例如輸入緩衝電路1000)的一正分量輸出(voutp)(響應於參考第12圖中的相同的特定AC輸入)的dB(增益)相對於頻率圖表1400。如第14圖所顯示的，輸入緩衝電路1000的voutn與voutp於較高頻率下比輸入緩衝電路900的voutn與voutp更加平衡。
雖然本發明是參考上面詳述的較佳實施例與例子而揭露，吾人應理解到此些例子意圖呈現一種說明而非限制的意義。考慮到熟習本項技藝者將輕易想到多種修改及組合，其修改及組合將落在本發明的精神及以下申請專利範圍的範疇之內。
Voutn:負分量輸出 voutp:正分量輸出 w p1:低頻極點(主導極點) w p2:高頻極點(非主導極點) 100:圖例 102:理想輸入 103:電路 104:通道損失 106:連續時間線性均衡器(CTLE)電路 200:dB(增益)相對於頻率圖表 202:通道損失/通道損失信號 203:頻率 204:頻率響應 205:頻率 206:整體 207:頻率 300:CTLE電路 302:第二M 2電晶體 304:第一M 1電晶體 306:汲極電阻器R D308:汲極電阻器R D310:汲極側電源電壓節點 312:電壓/信號V IN314:參考電壓V REF316:正部分V OUTP320:電容器C P322:電容器C P324:電流I2 326:源極電阻器R S/電流I1 328:源極電容器C S400:圖表 402:圖表 404:差動V db信號 406:電壓V db408:電壓V db410:最大DC增益 412:差動V db信號 414:電壓V db416:電壓V db500:CTLE電路 502:第二M 2電晶體 504:第一M 1電晶體 506:汲極電阻器R D508:汲極電阻器R D510:汲極側電源電壓節點 512:電壓/信號V IN514:參考電壓V REF516:正部分V OUTP518:差動輸出電壓V OUTN/負部分V OUTN520:電容器C P522:電容器C P524:源極電阻器R S526:電流I2 528:電流I1 530:耦合電容C CP532:耦合電容C CP600:圖表 602:圖表 604:差動V db信號 700:圖表 702:理想輸入信號 704:通道損失信號 706:輸出信號 708:輸出信號 800:圖表 802:上列 804:TT角 806:FF角 808:SS角 810:下列 812:TT角 814:FF角 816:SS角 900:輸入緩衝電路 902:第二M 2電晶體 904:第一M 1電晶體 906:汲極電阻器R D908:汲極電阻器R D910:汲極側電源電壓節點 912:電壓/信號V IN914:參考電壓V REF916:信號V OUTP/正部分V OUTP918:負部分V OUTN920:電容器C P922:電容器C P924:電流I bias1000:輸入緩衝電路 1002:第二M 2電晶體 1004:第一M 1電晶體 1006:汲極電阻器R D1008:汲極電阻器R D1010:汲極側電源電壓節點 1012:電壓/信號V IN1014:參考電壓V REF1016:正部分V OUTP1018:負部分V OUTN1020:電容器C P1022:電容器C P1024:電流I bias1026:耦合電容C CP1100:圖表 1102:上列 1104:TT角 1106:FF角 1108:SS角 1110:下列 1112:TT角 1114:FF角 1116:SS角 1200:dB(增益)相對於頻率圖表 1300:dB(增益)相對於頻率圖表 1400:dB(增益)相對於頻率圖表
［第1圖］說明一種考慮通道損失的習知的連續時間線性均衡器(CTLE)的實施方式。 ［第2圖］為dB(增益)相對於頻率圖表，說明一種考慮通道損失的CTLE的實施方式。 ［第3圖］為一種習知CTLE電路的一例的電路圖。 ［第4A圖］及［第4B圖］為dB(增益)相對於頻率圖表，分別說明藉由一種習知CTLE電路而達成的DC增益與AC增益。 ［第5圖］為依據本揭露技術的一種CTLE電路的一例的電路圖。 ［第6A圖］及［第6B圖］為dB(增益)相對於頻率圖表，分別說明藉由本揭露技術的CTLE電路而達成的DC增益與AC增益。 ［第7圖］說明依據本揭露技術的理想輸入、通道損失、將通道損失信號施加至習知CTLE電路的結果、以及將通道損失信號施加至CTLE電路的結果。 ［第8圖］為關於一種習知CTLE電路以及一種依據本揭露技術的CTLE電路兩者的製程邊界角眼圖 (Process Corners Eye Graph)。 ［第9圖］說明接收單端輸入信號並輸出差動輸出信號的輸入緩衝器。 ［第10圖］說明依據本揭露技術的一種包括一耦合電容的輸入緩衝器，此耦合電容接收單端輸入信號，並輸出差動輸出信號。 ［第11圖］說明關於一種輸入緩衝器以及一種依據本揭露技術的具有一耦合電容的輸入緩衝器兩者的製程邊界角眼圖。 ［第12圖］為dB(增益)相對於頻率圖表，說明［第9圖］的輸入緩衝器的模擬的差動輸出(voutp、voutn)與包括耦合電容的［第10圖］的輸入緩衝器。 ［第13圖］為dB(增益)相對於頻率圖表，說明［第9圖］的輸入緩衝器的模擬的個別的正(Voutp)與負(Voutn)輸出信號與包括耦合電容的［第10圖］的輸入緩衝器。 ［第14圖］為dB(增益)相對於頻率圖表，說明［第9圖］的輸入緩衝器的模擬的個別的正(voutp)及負(voutn)輸出信號與包括耦合電容的［第10圖］的輸入緩衝器。
500:CTLE電路
502:第二M2電晶體
504:第一M1電晶體
506:汲極電阻器RD
508:汲極電阻器RD
510:汲極側電源電壓節點
512:電壓/信號VIN
514:參考電壓VREF
516:正部分VOUTP
518:差動輸出電壓VOUTN/負部分VOUTN
520:電容器CP
522:電容器CP
524:源極電阻器RS
526:電流I2
528:電流I1
530:耦合電容CCP
532:耦合電容CCP

Claims (20)

  1. 一種連續時間線性均衡器(CTLE)電路，包括： 一差動對的第一電晶體與第二電晶體，該第一電晶體的汲極與該第二電晶體的汲極分別通過第一汲極電阻器與第二汲極電阻器連接至一汲極側電源電壓節點，該第一電晶體的源極與該第二電晶體的源極藉由一源極電阻器而連接在一起，且該第一電晶體的該源極與該第二電晶體的該源極連接至一個或多個電流源，該差動對中的該第一電晶體具有一個連接至一參考電壓的閘極，且該差動對中的該第二電晶體具有一個連接至一輸入電壓的閘極，該第一電晶體的該汲極與該第二電晶體的該汲極提供一差動對的信號作為一輸出電壓； 一第一耦合電容，連接於該第一電晶體的該源極與該輸入電壓之間；以及 一第二耦合電容，連接至該第二電晶體的該源極。
  2. 如請求項1所述的CTLE電路，其中該第二耦合電容連接於該第二電晶體的該源極與接地端之間。
  3. 如請求項1所述的CTLE電路，更包括一第一汲極側電容器，連接於該第一電晶體的該汲極與接地端之間。
  4. 如請求項3所述的CTLE電路，更包括一第二汲極側電容器，連接於該第二電晶體的該汲極與接地端之間。
  5. 如請求項1所述的CTLE電路，其中該第一電晶體的該源極連接至一個提供一第一偏壓電流的第一電流源。
  6. 如請求項5所述的CTLE電路，其中該第二電晶體的該源極連接至一第二電流源，該第二電流源提供與該第一偏壓電流相同或是不同的一第二偏壓電流。
  7. 如請求項1所述的CTLE電路，其中該差動對的一第一差動輸出電壓是由該第一電晶體的該汲極所提供。
  8. 如請求項7所述的CTLE電路，其中該差動對的一第二差動輸出電壓是由該第二電晶體的該汲極所提供，其中該第一差動輸出電壓為該差動對的一負電壓分量且該第二差動輸出電壓為該差動對的一正電壓分量。
  9. 如請求項7所述的CTLE電路，其中當該輸入電壓超出一頻率閾值時，該第一電晶體以一共閘極模式操作，且該第一差動輸出電壓提供一交流電(AC)增益，該交流電(AC)增益大於該CTLE電路的一直流電(DC)增益。
  10. 如請求項9所述的CTLE電路，其中該DC增益是藉由將該源極電阻器的一數值設定至0歐姆而決定。
  11. 如請求項1所述的CTLE電路，其中該CTLE電路的一放大器結構為一兩階段運算放大器。
  12. 如請求項1所述的CTLE電路，其中該CTLE電路的一放大器結構為一摺疊疊接 (fold-cascode) 結構。
  13. 如請求項1所述的CTLE電路，其中該第一耦合電容與該第二耦合電容為一金屬-氧化物-半導體電容器(MOSCAP)、一金屬-絕緣體-金屬電容器(MIMCAP)與一多層陶瓷的電容器(MLCC)的其中一種。
  14. 一種記憶體裝置，包括如請求項1項所述的該CTLE電路作為一接收器電路。
  15. 如請求項14項所述的記憶體裝置，其中該記憶體為靜態隨機存取記憶體(SRAM)、NAND快閃記憶體、NOR快閃記憶體、電阻式隨機存取記憶體(RRAM)、磁電阻式隨機存取記憶體(MRAM)與相變隨機存取記憶體(PCRAM)的其中一種。
  16. 一種輸入緩衝電路，包括： 一差動對的第一電晶體與第二電晶體，該第一電晶體的汲極與該第二電晶體的汲極分別通過第一汲極電阻器與第二汲極電阻器連接至一汲極側電源電壓節點，該第一電晶體的源極與該第二電晶體的源極連接至一電流源，該差動對中的該第一電晶體具有一個連接至一參考電壓的閘極，且該差動對中的該第二電晶體具有一個連接至一輸入電壓的閘極；以及 一耦合電容，連接於該第二電晶體的該源極與該輸入電壓之間。
  17. 如請求項16所述的輸入緩衝電路，更包括一第一汲極側電容器，連接於該第一電晶體的該汲極與接地端之間。
  18. 如請求項16所述的輸入緩衝電路，更包括一第二汲極側電容器，連接於該第二電晶體的該汲極與接地端之間。
  19. 如請求項16所述的輸入緩衝電路，其中該第一電晶體的該源極與該第二電晶體的該源極連接至提供一偏壓電流的電流源。
  20. 如請求項16所述的輸入緩衝電路，其中該差動對的一第一差動輸出電壓是由該第一電晶體的該汲極所提供，該差動對的一第二差動輸出電壓是由該第二電晶體的該汲極所提供。
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