KR20160143264A - 팬-아웃 웨이퍼 레벨 패키지 및 그 제조방법 - Google Patents

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KR20160143264A
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KR
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wafer
chip
level package
groove
wafer level
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KR1020150079734A
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김희철
유재현
이영석
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Abstract

본 발명의 일면에 따른 웨이퍼 레벨 패키지 방법은 패터닝된 웨이퍼를 준비하는 단계; 상기 패터닝된 웨이퍼상의 반도체 칩의 부착 위치에 식각 공정으로 홈을 만드는 단계; 상기 홈 내부에 상기 칩을 고정하는 단계; 및 상기 홈 내부의 상기 칩 이외의 부분과 상기 웨이퍼 상단을 보호물질로 채우는 단계를 포함하는 것을 특징으로 한다.
또한 본 발명의 일면에 따른 웨이퍼 레벨 패키지는 식각을 통해 형성된 홈을 포함하고 반도체 칩보다 넓은 면적을 가지는 실리콘 또는 유리 재질의 웨이퍼; 상기 홈 내부에 고정된 칩; 및 상기 홈 내부의 칩 이외의 빈공간을 채우고 상기 웨이퍼 상단의 칩보다 넓은 면적에 해당하는 부분을 도포하는 보호물질을 포함하는 것을 특징으로 한다.

Description

팬-아웃 웨이퍼 레벨 패키지 및 그 제조방법{Fan-out wafer level package and method for manufacturing the same}
본 발명은 반도체 집적회로 패키지에 관한 것으로, 특히 팬-아웃(Fan-out)방식을 사용하는 웨이퍼 레벨 패키지와 그 제조방법에 관한 것이다.
최근 스마트폰, 태블릿등 다양한 종류의 디지털 기기들은 수많은 반도체 칩들로 구성된다. 이들은 반도체 팹(Fab)공정에서 웨이퍼 형태로 제작된 후 패키징 공정을 통해 각각의 칩으로 분리되어 피씨비 보드 등에 탑재되어 기능을 발휘하게 된다.
과거에는 웨이퍼 형태의 칩을 하나하나 분리한 후에 패키징(Packaging)이라는 단계를 거친 후 이를 사용하였고, 전통적으로 QFP(Quad Flat Package), CSP(Chip Scale Package), BGA(Ball Grid Array) 등의 패키징 방법이 사용되었다.
이렇게 칩을 분리하여 패키징을 하는 경우에는 칩 하나하나를 개별적으로 다루어야 하므로 패터닝(Patterning)작업 등을 수행할 때 칩의 정렬(Align)문제가 발생하고, 칩의 크기가 점점 작아지는 추세에 있기 때문에 개별적인 칩을 다루기 어려운 문제점도 있었다.
이러한 문제점을 극복하기 위한 방법이 바로 웨이퍼 레벨 패키징(Wafer Level Packaging, WLP)이다. 웨이퍼 레벨 패키지는 칩을 웨이퍼에서 분리하지 않고 통째로 패키징을 진행하거나 각각의 칩들을 웨이퍼 형태로 재배열 한 후 패키징을 진행하는 방법으로, 이러한 방법을 통해 패키징이 완성된 후에 각 칩 단위로 하나씩 잘라내는 다이싱(Dicing)이라는 공정을 거쳐서 칩을 사용하는 기법이다. 이를 통해 패키징 공정이 단순해지고 패키징 후의 칩의 사이즈도 소형화가 가능하게 됨으로써 피씨비 보드에 실장 하는 면적 또한 줄어들어 반도체 조립공정이 획기적으로 개선되었다.
웨이퍼 레벨 패키지를 통해 패키지의 크기를 줄이는 것이 가능하게 되었고 최근 칩 사이즈와 거의 흡사한 크기의 CSP도 개발되었다.
하지만, 최근 들어 스마트폰이나 태블릿 PC, 휴대용 게임기 등 모바일 시장이 커져감에 따라 칩 사이즈가 더 소형화될 것을 요구하고 있고 그에 반해 칩의 입출력단자(IO)개수는 줄어들지 않고 오히려 증가추세에 있기 때문에 기존의 CSP등의 팬인(Fan-in) 방식의 패키지로는 이러한 요구에 부응하는 것은 한계가 있다.
종래의 CSP는 명칭과 같이 입출력을 위한 솔더볼의 배열이 칩 사이즈보다 크지 않아서 이를 팬-인 형태라고 칭했다. 하지만, 최근 팹 기술의 발달로 칩 사이즈는 점점 더 소형화되는 데 비해 성능 향상을 위해 칩의 입출력 개수는 그대로이거나 오히려 늘어나는 경우도 있으므로 이러한 팬-인 형태의 패키지로는 늘어나는 입출력단자, 즉 솔더볼의 개수를 감당할 수 없는 경우가 생겨나고 있다.
이러한 문제를 해결하기 위해 솔더볼이 배치되는 영역이 칩 사이즈보다 큰 형태의 웨이퍼 레벨 패키지가 개발되고 있는데 이를 팬-아웃 형태의 웨이퍼 레벨 패키지라고 한다.
도 1은 이러한 기존 공정의 흐름을 나타낸다.
팬-아웃 형태의 패키지를 위해서는 칩 사이의 간격이 그만큼 넓어져야 하는데, 웨이퍼 상태의 칩들은 그 간격이 좁기 때문에 웨이퍼 상태의 칩들을 분리해 낸 후 이를 다시 배열하여 웨이퍼 형태로 만드는 공정이 추가로 필요하다.
기존의 팬-아웃 웨이퍼 레벨 패키지 공정은, 모기판(희생기판, 기생기판 등으로도 불린다)에 칩을 고정하기 위해 양면테이프를 부착하고, 웨이퍼에서 하나씩 분리한 칩들을 재배치한다.
재배치 된 칩들 위로 웨이퍼 레벨 몰딩이 행해진다. 이는 칩보다 넓은 솔더볼 영역을 채우기 위함인데 일반적으로 몰드 컴파운드를 사용하여 채워진다. 몰딩에 칩이 부착되고 나면 칩과 몰딩으로부터 모기판을 분리해내는 캐리어 리무벌/디본딩(Carrier removal/De-bonding) 단계가 행해진다.
이후에는 종래의 팬-인 형태의 패키징과 동일한 형태의 통상적인 웨이퍼 레벨 패키징이 행해진다. 즉, 절연이나 칩의 보호를 위한 패시베이션(Passivation), 패턴, RDL(Re-Distribution Layer), 본딩(bonding) 등을 이용한다.
이러한 기존의 팬-아웃 웨이퍼 레벨 패키징은 전술한 장점에도 불구하고 실제로 양산에 적용하기엔 문제점이 많아 널리 사용되지 못하고 있는 실정이다. 대표적인 문제점으로 칩의 정렬(Align)문제와 웨이퍼의 휨(warpage) 문제 및 오염문제가 있다.
모기판에 칩들을 재배열하는 단계에서 로봇을 사용하게 되는데 이 로봇의 정밀도가 수 마이크로 단위로 조절될 수는 없기 때문에 칩 배열 후 웨이퍼 레벨에서 칩들의 정렬에 문제가 발생할 수 있고 이로 인해 패터닝이나 RDL등에 어려움이 생긴다.
또한, 모기판에 칩들이 잘 정렬되었다고 해도 몰딩을 위해 사용하는 몰드 컴파운드는 수축과 팽창으로 변형이 일어나기 때문에 이러한 변형은 정밀함이 요구되는 패키징 과정에서는 치명적이다. 게다가 몰드 컴파운드의 파티클로 인해서 수율이 저하되고 칩이 오염될 수 있는 문제도 발생한다.
이상과 같은 문제점들로 인해 팬-아웃 형태의 웨이퍼 레벨 패키징의 속도가 느려져 양산이 어렵게 된다.
본 발명은 전술한 바와 같은 기술적 배경에서 안출된 것으로서, 칩의 사이즈에 비해 입출력단자가 더 넓은 면적을 가지는 팬-아웃 방식의 웨이퍼 레벨 패키지와 그 제조방법을 제공하는 것을 그 목적으로 한다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 목적을 달성하기 위한 본 발명의 일면에 따른 웨이퍼 레벨 패키지 방법은 패터닝된 웨이퍼를 준비하는 단계; 상기 패터닝된 웨이퍼상의 반도체 칩의 부착 위치에 식각 공정으로 홈을 만드는 단계; 상기 홈 내부에 상기 칩을 고정하는 단계; 및 상기 홈 내부의 상기 칩 이외의 부분과 상기 웨이퍼 상단을 보호물질로 채우는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 일면에 따른 웨이퍼 레벨 패키지는 식각을 통해 형성된 홈을 포함하고 반도체 칩보다 넓은 면적을 가지는 실리콘 또는 유리 재질의 웨이퍼; 상기 홈 내부에 고정된 칩; 및 상기 홈 내부의 칩 이외의 빈공간을 채우고 상기 웨이퍼 상단의 칩보다 넓은 면적에 해당하는 부분을 도포하는 보호물질을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 실리콘 또는 유리 웨이퍼를 사용하여 웨이퍼 레벨 패키지 방법을 쓰기 때문에 휨 현상이나 몰드 컴파운드 파티클로 인한 오염을 방지할 수 있는 효과가 있다.
도 1은 종래의 팬-아웃 웨이퍼 레벨 패키지 방법의 흐름을 도시한 도면.
도 2는 본 발명의 일실시예에 따른 웨이퍼 레벨 패키지 방법의 흐름도.
도 3은 본 발명의 다른 실시예에 따른 구리기둥이 포함된 웨이퍼 레벨 패키지 방법의 흐름도.
도 4 내지 도 9는 본 발명의 일실시예에 따른 웨이퍼 레벨 패키지 방법의 각 단계별 단면을 나타내는 구조도.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지 방법의 각 단계별 단면을 나타내는 구조도.
도 13은 본 발명의 일실시예에 따른 웨이퍼 레벨 패키지의 단면을 나타내는 구조도.
도 14는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지의 단면을 나타내는 구조도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성소자, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성소자, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 본 발명의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 상세히 설명하기로 한다.
본 발명은 전술한 종래 기술의 문제점들을 해결하기 위한 것으로서, 도 2는 본 발명에 따른 팬-아웃 웨이퍼 레벨 패키지의 제조방법을 나타내는 흐름도이고, 도 4 내지 도 9는 각 작업 단계별 웨이퍼 레벨 패키지의 단면을 나타내는 구조도이다.
우선 웨이퍼(100)를 준비하고(S210) 칩이 장착될 위치에 패터닝 작업(S220)을 수행한다.
종래 몰드 컴파운드를 쓰던 기술과 달리 실리콘 혹은 유리로 된 웨이퍼(100)를 사용함으로써 휨 문제가 발생하지 않고, 따라서 휨 문제 때문에 발생하던 패키징 공정에서 칩(140)의 정렬이나 RDL 공정에서의 패턴의 일치 문제 등이 발생하지 않는 장점이 있다.
또한, 패터닝 작업은 포토마스크를 이용해서 진행되고 패턴(110)에 식각작업을 하여 칩(140)이 위치할 홈을 형성하고 칩(140)을 배치하므로, 종래 로봇을 이용해 칩(140)을 배치하는 것에 비해 훨씬 높은 정밀도(나노미터 단위)를 가지게 되고, 따라서 식각작업을 마친 후 배열되는 칩(140)의 정렬문제가 발생하지 않는다.
패터닝 작업이 된 웨이퍼(100)에서 칩이 장착될 부분인 홈(120)을 만들기 위해서 식각(Etching, 에칭) 단계(S230)를 거친다. 식각 기법은 불산 액체를 사용하는 습식 식각(웨트 에칭, Wet Etching)과 4불화메탄(tetrafluoromethane) 가스를 사용하는 건식 식각(드라이 에칭, Dry Etching)이 있다.
특히, 드라이 에칭 공법은 종/횡 비의 정밀한 제어가 가능하기 때문에 칩(140)이 장착될 홈(120)의 크기를 세밀하게 조절할 수 있어서 칩(140)의 장착 후에 불필요한 공간을 줄일 수 있는 장점을 가진다.
식각에 의해 칩(140)을 마운트 하기 위한 홈(120)이 생기면 칩(140)의 고정을 위해 부착필름(DAF, Die Attach Film)이라 불리는 양면테이프(130) 혹은 에폭시(Epoxy)(130)를 홈의 내부에 붙이고 그 위에 칩(140)을 마운트한다(S240). 칩(140)의 고정을 위한 부착필름이나 에폭시는 열적, 기계적 특성이 우수하여 신뢰성이 높은 특징이 있다.
그런 다음 칩(140)의 보호와 절연을 위해 패시베이션(Passivation)물질(150)로 칩(140) 주변과 칩(140)이 부착된 면의 반대편 부분을 덮는다(S250). 패시베이션물질(150)로는 에폭시나 NCF(Non Conductive Film) 등이 사용된다.
위와 같은 작업이 끝난 후에는 종래의 패키징 기술과 같은 추가적인 패시베이션, 패턴, RDL(Re-Distribution Layer), 본딩(bonding) 등의 단계를 거친 후 칩 단위로 잘라내는 다이싱 단계를 거쳐 패키지가 완성된다.
이렇게 작업된 팬-아웃 웨이퍼 레벨 패키지는, 실리콘이나 유리 웨이퍼를 사용하기 때문에 열에 의한 팽창, 수축이 일어나지 않아 휨 문제가 발생하지 않고, 따라서 웨이퍼 레벨에서 패턴작업 등을 할 때 웨이퍼의 정렬 문제가 발생하지 않는다. 게다가 몰드 컴파운드와 달리 파티클이 발생하지 않으므로 칩이 오염되는 등의 문제도 없다.
또한, 식각 작업에 의해 칩의 위치가 정밀하게 정해져 있기 때문에 로봇팔 등에 의해 칩의 위치가 다소 정밀도가 떨어지게 옮겨지더라도 식각된 홈이 가이드 역할을 하게 되어 정확한 위치에 칩이 고정되게 되므로 칩의 RDL작업을 위한 패턴작업 등에서 정렬문제도 발생하지 않게 된다.
도 3은 신호전달 성능 향상을 위해 구리기둥(Cu Post, Copper Pillar)이 칩에 부착된 경우에 패키징 작업을 위한 공정의 흐름도를 나타내고, 도 10 내지 도 12는 각 단계별 패키지의 단면을 보여주는 구조도이다.
일반적으로 칩(140)의 입출력 패드와 구리로 이루어진 RDL을 연결하기 위해서 5마이크로미터 내지 10마이크로미터 정도의 두께를 가지는 구리가 사용된다. 그런데 최근 신호의 속도가 점점 빨라지고 있어 이 경우 얇은 구리 도선의 저항이 크게 작용하여 신호의 품질이 저하될 수 있다.
따라서 본 발명에서는 칩(140)의 입출력패드와 RDL을 연결하기 위해 50마이크로미터 정도로 종래보다 훨씬 굵기가 굵은 구리기둥(160)을 사용한다. 이렇게 구리기둥(160)을 사용하는 경우에는 입출력 패드와 RDL 사이의 통로가 넓어지는 역할을 하는 것이므로 저항이 작아지게 되어 결과적으로 신호 품질이 좋아지는 효과가 있다.
칩(140)에 구리기둥(160)이 연결된 경우에는 전술한 도 2의 패키징 공정 후에 구리기둥(160)과 RDL의 연결을 위해 필요한 단계가 추가된다.
전술한 바와 같은, 칩(140)을 보호하고 절연을 위해 패시베이션 물질(150)을 채우는 단계(S350)를 거치면 구리기둥(160) 또한 패시베이션 물질(150)에 덮이게 된다. RDL과 구리기둥(160)을 연결하기 위해서는 구리기둥(160)이 패시베이션 물질(150) 밖으로 노출되어야 하므로, 이를 위해 그라인딩(Grinding)과 CMP(Chemical Mechanical Polishing) 공정(S360)을 통해 패시베이션 물질(150)을 갈아내고 연마하여 구리기둥(160)의 한쪽 끝을 패시베이션 물질(150) 위로 노출시키는 단계(S360)를 거친다.
이렇게 노출된 구리기둥(160)의 한쪽 면이 RDL과 연결되고, 이후에는 구리기둥(160)이 없는 경우의 일반적인 공정과 같이 RDL, 절연체 도포, 솔더볼 배치, 다이싱 등의 작업을 통해 패키지를 완성한다.
도 13는 본 발명에 따른 팬-아웃 웨이퍼 레벨 패키지의 단면을 나타낸다.
최 하단에는 패터닝 후 식각된 웨이퍼(1300)가 위치한다. 식각된 위치에 칩(1320)이 위치하기 때문에 칩(1320)의 정렬 문제가 발생하지 않음은 전술한 바와 같다.
식각된 홈의 하단부에 칩(1320)의 고정을 위한 부착필름(1310) 혹은 에폭시(1310)가 위치한다. 그 위로 칩(1320)이 고정되어 있고 칩(1320)의 주변과 칩(1320)의 상부 및 칩(1320)이 위치하지 않는 부분의 웨이퍼(1300) 상부에도 패시베이션 물질(1330), 즉 보호물질이나 절연물질로 채워진다.
패시베이션 물질(1330) 위로는 통상의 웨이퍼 레벨 패키지와 같이 구리로 된 RDL(1340)과 또 다른 패시베이션 물질(1350), 입출력 신호 전달을 위한 솔더볼(1360) 등이 위치한다.
도 14는 칩의 입출력 신호 품질 향상을 위한 구리기둥(1440)이 추가로 칩(1420)에 부착된 경우의 패키지의 단면을 나타낸다. 도 13에 비해 RDL(1460)과 칩(1420)의 입출력 패드를 연결하기 위한 구리기둥(1440)이 패시베이션 물질(1430)을 뚫고 노출되어 있다는 점이 다르나 나머지 구성은 같음을 알 수 있다.
이상과 같은 팬-아웃 웨이퍼 레벨 패키지와 그 제조 방법은 웨이퍼 단위로 패키징을 진행하므로 공정을 간소화할 수 있고, 몰드 컴파운드를 사용하지 않기 때문에 이로부터 생기는 사이드이펙트들도 원천 차단할 수 있으며, 다양한 팬-아웃 기술들을 응용 개발하고 양산에 적용할 수 있는 장점을 가진다.
이상, 본 발명의 구성에 대하여 첨부 도면을 참조하여 상세히 설명하였으나, 이는 예시에 불과한 것으로서, 본 발명이 속하는 기술분야에 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 변형과 변경이 가능함은 물론이다. 따라서 본 발명의 보호 범위는 전술한 실시예에 국한되어서는 아니되며 이하의 특허청구범위의 기재에 의하여 정해져야 할 것이다.
100 : 웨이퍼 110 : 패턴
120 : 홈 130 : 접착필름 또는 접착제
140 : 반도체 칩 150 : 패시베이션물질
160 : 구리기둥

Claims (9)

  1. 패터닝된 웨이퍼를 준비하는 단계;
    상기 패터닝된 웨이퍼상의 반도체 칩의 부착 위치에 식각 공정으로 홈을 만드는 단계;
    상기 홈 내부에 상기 칩을 고정하는 단계; 및
    상기 홈 내부의 상기 칩 이외의 부분과 상기 웨이퍼 상단을 보호물질로 채우는 단계;
    를 포함하는 웨이퍼 레벨 패키지 방법.
  2. 제1항에 있어서, 상기 칩은
    입출력 면에 입출력 신호의 전달을 위한 구리기둥의 일단이 연결되어 있는 것
    인 웨이퍼 레벨 패키지 방법.
  3. 제2항에 있어서, 상기 보호물질로 채우는 단계 이후에,
    상기 구리기둥의 타단이 상기 보호물질의 외부로 노출되기 위해 상기 보호물질을 화학적 또는 기계적으로 연마하는 과정을 더 포함하는 것
    인 웨이퍼 레벨 패키지 방법.
  4. 제1항에 있어서,
    상기 웨이퍼는 실리콘 또는 유리로 이루어진 것
    인 웨이퍼 레벨 패키지 방법.
  5. 제1항에 있어서, 상기 식각 공정은
    드라이 에칭 공법으로 이루어지는 것
    인 웨이퍼 레벨 패키지 방법.
  6. 식각을 통해 형성된 홈을 포함하고 반도체 칩보다 넓은 면적을 가지는 실리콘 또는 유리 재질의 웨이퍼;
    상기 홈 내부에 고정된 칩; 및
    상기 홈 내부의 칩 이외의 빈공간을 채우고 상기 웨이퍼 상단의 칩보다 넓은 면적에 해당하는 부분을 도포하는 보호물질;
    을 포함하는 웨이퍼 레벨 패키지.
  7. 제6항에 있어서,
    상기 칩의 입출력 면에 입출력 신호의 전달을 위한 구리기둥의 일단이 연결되고 상기 구리기둥의 타단은 상기 보호물질 외부로 노출되는 것
    인 웨이퍼 레벨 패키지.
  8. 제6항에 있어서,
    상기 칩은 부착필름 또는 에폭시 접착제에 의해 상기 웨이퍼의 홈 내부에 고정되는 것
    인 웨이퍼 레벨 패키지.
  9. 제6항에 있어서,
    상기 식각은 드라이 에칭 공법으로 이루어지는 것
    인 웨이퍼 레벨 패키지.
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