KR20160137437A - An image sensor, and an image processing system including the image sensor - Google Patents

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Abstract

The present invention relates to an image sensor and an image processing system including the image sensor. According to the present invention, the image sensor comprises: a pixel array including a plurality of pixels generating a pixel signal corresponding a plurality of row lines; a row driver outputting a plurality of control signals for controlling operation of the plurality of pixels; a plurality of analog-digital converters analog-to-digital converting the pixel signal output from the plurality of pixels through a plurality of column lines to output a digital pixel signal; and a timing generator generating a control signal for controlling outputs of pixel signals corresponding to the plurality of row lines.

Description

이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템{AN IMAGE SENSOR, AND AN IMAGE PROCESSING SYSTEM INCLUDING THE IMAGE SENSOR}IMAGE SENSOR, AND AN IMAGE PROCESSING SYSTEM INCLUDING THE IMAGE SENSOR,

본 발명의 개념에 따른 실시 예는 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템에 관한 것으로, 보다 상세하게는 롤링 셔터(rolling shutter) 방식으로 동작하는 이미지 센서의 성능을 높일 수 있는 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템에 관한 것이다.An embodiment according to the concept of the present invention relates to an image sensor and an image processing system including the image sensor. More particularly, the present invention relates to an image sensor capable of enhancing the performance of an image sensor operating in a rolling shutter manner. And an image processing system including the image sensor.

이미지 센서는 광학 이미지(optical image)를 전기적 신호로 변환하는 장치이다. 상기 이미지 센서는 디지털 카메라 또는 다른 이미지 처리 장치에 사용된다. 상기 이미지 센서는 복수의 픽셀들을 포함한다.An image sensor is an apparatus for converting an optical image into an electrical signal. The image sensor is used in a digital camera or other image processing apparatus. The image sensor includes a plurality of pixels.

상기 전기적 신호의 기초가 되는 광전하(photocharge)의 양을 결정하는 노출 시간(exposure time)의 조절에는, 크게 기계적 셔터(mechanical shutter) 방식과 전기적 셔터(electrical shutter) 방식이 이용된다. The adjustment of the exposure time for determining the amount of photocharge as a basis of the electrical signal is largely accomplished by a mechanical shutter method and an electrical shutter method.

첫째로, 상기 기계적 셔터 방식은 기계적인 장치를 이용해 상기 픽셀들로 입사되는 빛을 물리적으로 차단하는 방식이다.First, the mechanical shutter method physically blocks light incident on the pixels using a mechanical device.

둘째로, 상기 전기적 셔터 방식은 주로 CMOS 이미지 센서(Complementary Metal-Oxide Semiconductor Image Sensor; CIS)에서 사용되며, 상기 광전하가 생성되어 축적되는 축적 시간(integration time)을 전기적으로 제어하는 방식이다.Second, the electrical shutter method is mainly used in a CMOS image sensor (Complementary Metal-Oxide Semiconductor Image Sensor), and is a method of electrically controlling the integration time during which the light charges are generated and accumulated.

상기 전기적 셔터 방식은 롤링 셔터(rolling shutter) 방식과 글로벌 셔터(global shutter) 방식을 포함한다. 상기 롤링 셔터 방식은 상기 축적 시간을 픽셀 어레이의 로우(row) 별로 다르게 제어하는 방식이고, 상기 글로벌 셔터 방식은 상기 축적 시간을 상기 픽셀 어레이의 모든 로우들에 대해 동일하게 제어하는 방식이다.The electric shutter system includes a rolling shutter system and a global shutter system. The rolling shutter method controls the accumulation time differently for each row of the pixel array, and the global shutter method controls the accumulation time for all the rows of the pixel array.

이때, 상기 롤링 셔터 방식은 상기 로우 별로 다른 축적 시간으로 인해 이미지에 왜곡이 발생하게 되므로, 이에 대한 개선이 필요하다.At this time, in the rolling shutter system, image distortion occurs due to different accumulation times for each row, and therefore, improvement is required.

본 발명이 이루고자 하는 기술적인 과제는, 롤링 셔터 방식으로 인해 발생하는 이미지의 왜곡을 감소시킬 수 있는 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템을 제공하는 것에 있다.An object of the present invention is to provide an image sensor capable of reducing image distortion caused by a rolling shutter system, and an image processing system including the image sensor.

본 발명의 실시예에 따른 이미지 센서는, 복수의 로우 라인에 대응하는 픽셀 신호를 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 복수의 픽셀들의 동작을 제어하기 위한 복수의 제어 신호를 출력하는 로우 드라이버; 상기 복수의 픽셀들로부터 복수의 컬럼 라인을 통해 출력되는 픽셀 신호를 아날로그 디지털 변환하여 디지털 픽셀 신호를 출력하는 복수의 아날로그 디지털 컨버터(analog-digital converter); 및 상기 복수의 로우 라인에 대응하는 픽셀 신호들의 출력을 제어하는 라인 컨트롤 신호를 생성하는 타이밍 생성기를 포함하며, 상기 타이밍 생성기는, 상기 복수의 로우 라인들 중 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 병렬로 출력되도록 상기 로우 드라이버로 상기 라인 컨트롤 신호를 출력한다.An image sensor according to an embodiment of the present invention includes: a pixel array including a plurality of pixels for generating a pixel signal corresponding to a plurality of row lines; A row driver for outputting a plurality of control signals for controlling operations of the plurality of pixels; A plurality of analog-to-digital converters (ADC) for analog-to-digital conversion of pixel signals output from the plurality of pixels through a plurality of column lines to output digital pixel signals; And a timing generator for generating a line control signal for controlling the output of the pixel signals corresponding to the plurality of row lines, wherein the timing generator is configured to select one of the plurality of row lines or one or more row lines And outputs the line control signal to the row driver so that pixel signals corresponding to a predetermined pixel unit are output in parallel.

실시예에 따라, 상기 복수의 아날로그 디지털 컨버터 각각은, 상기 복수의 컬럼 라인을 통해 상기 복수의 픽셀들로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하는 CDS(correlated double sampling) 블록; 및 상기 상관 이중 샘플링된 신호들 각각을 디지털 픽셀 신호로 변환하고, 변환 결과에 따라 복수의 디지털 픽셀 신호를 출력하는 DBS(databus) 블록을 포함하며, 상기 이미지 센서는, 상기 복수의 컬럼 라인에 상응하는 채널 수를 변환하는 채널 변환부를 더 포함한다.According to an embodiment, each of the plurality of analog digital converters includes a correlated double sampling (CDS) block for performing correlated double sampling on a pixel signal output from the plurality of pixels through the plurality of column lines; And a DBS (databus) block for converting each of the correlated double-sampled signals into a digital pixel signal and outputting a plurality of digital pixel signals in accordance with a result of the conversion, the image sensor corresponding to the plurality of column lines And a channel converting unit for converting the number of channels.

실시예에 따라, 상기 이미지 센서는, 상기 채널 변환부에 의해 변환된 채널들을 통해 상기 DBS 블록으로부터 병렬로 출력되는 상기 복수의 디지털 픽셀 신호들을 프레임 메모리에 저장하고, 상기 저장된 복수의 디지털 픽셀 신호들을 순차적으로 출력하는 프레임 컨트롤러를 더 포함한다.According to an embodiment, the image sensor may store the plurality of digital pixel signals output in parallel from the DBS block through the channels converted by the channel conversion unit in a frame memory, and store the stored plurality of digital pixel signals And a frame controller for sequentially outputting the frame data.

실시예에 따라, 상기 채널 변환부는, 상기 복수의 컬럼 라인에 상응하는 N(N은 4이상의 정수)개의 채널 수를 상기 프레임 컨트롤러의 입력 포트에 상응하는 L(L은 N보다 작은 정수)개의 채널 수로 변환한다.According to an embodiment, the channel converter converts N (N is an integer of 4 or more) channels corresponding to the plurality of column lines into L (L is an integer smaller than N) channels corresponding to input ports of the frame controller Converts to a number.

실시예에 따라, 상기 프레임 컨트롤러는, 상기 L개의 채널을 통해 출력되는 상기 복수의 디지털 픽셀 신호들을 수신하여 상기 프레임 메모리에 저장하고, 상기 저장된 복수의 디지털 픽셀 신호들을 M(M은 L 이하의 정수)개의 채널을 통해 출력한다.According to an embodiment, the frame controller may receive the plurality of digital pixel signals output through the L channels and store the plurality of digital pixel signals in the frame memory, and convert the stored plurality of digital pixel signals into M ) Channels.

실시예에 따라, 상기 타이밍 생성기는 상기 픽셀 신호들이 상기 픽셀 어레이로부터 제1 시점 간격으로 출력되도록 상기 복수의 로우 라인을 제어하고, 상기 프레임 컨트롤러는 상기 저장된 복수의 디지털 픽셀 신호들을 상기 프레임 메모리로부터 제2 시점 간격으로 출력한다.According to an embodiment, the timing generator controls the plurality of row lines such that the pixel signals are output from the pixel array at a first time interval, and the frame controller outputs the stored plurality of digital pixel signals from the frame memory Output at two-view interval.

실시예에 따라, 상기 제1 시점 간격은 상기 제2 시점 간격보다 짧은 간격이다.According to an embodiment, the first viewpoint interval is shorter than the second viewpoint interval.

실시예에 따라, 상기 프레임 컨트롤러는, 상기 DBS 블록으로부터 출력되는 상기 복수의 디지털 픽셀 신호들을 압축하여 상기 프레임 메모리로 출력하는 압축 장치; 및 상기 프레임 메모리에 저장된 신호들을 압축 해제하여 출력하는 압축 해제 장치를 포함한다.According to an embodiment, the frame controller may include: a compression device that compresses the plurality of digital pixel signals output from the DBS block and outputs the compressed digital pixel signals to the frame memory; And a decompression device for decompressing and outputting signals stored in the frame memory.

실시예에 따라, 상기 이미지 센서는, 상기 프레임 컨트롤러로부터 출력되는 상기 디지털 픽셀 신호들에 대응되는 이미지 데이터에 대한 보정을 수행하여 보정된 이미지 데이터를 출력하는 이미지 보정 블록을 더 포함하며, 상기 복수의 아날로그 디지털 컨버터는 상기 N개의 아날로그 디지털 컨버터를 포함하고, 상기 이미지 보정 블록은 상기 M개의 이미지 보정 회로를 포함한다.According to an embodiment, the image sensor further includes an image correction block for performing correction on image data corresponding to the digital pixel signals output from the frame controller to output corrected image data, The analog digital converter includes the N analog digital converters, and the image correction block includes the M image correction circuits.

실시예에 따라, 상기 프레임 메모리는 SRAM(Static random access memory) 또는 DRAM(dynamic random access memory)을 포함하는 휘발성 메모리이며, 상기 프레임 컨트롤러는 상기 프레임 메모리의 저장 영역을 관리한다.According to an embodiment, the frame memory is a volatile memory including a static random access memory (SRAM) or a dynamic random access memory (DRAM), and the frame controller manages a storage area of the frame memory.

실시예에 따라, 상기 이미지 센서는, 상기 DBS 블록으로부터 출력되는 상기 복수의 디지털 픽셀 신호들을 인코딩하여 인코딩된 데이터를 상기 프레임 컨트롤러로 출력하는 인코더; 및 상기 프레임 컨트롤러로부터 전송되는 인코딩된 데이터를 디코딩하여 디코딩된 데이터를 출력하는 디코더를 더 포함한다.According to an embodiment, the image sensor may include an encoder for encoding the plurality of digital pixel signals output from the DBS block and outputting encoded data to the frame controller; And a decoder for decoding the encoded data transmitted from the frame controller and outputting the decoded data.

실시예에 따라, 상기 프레임 메모리는 제1칩에 구현되고, 상기 픽셀 어레이와 상기 복수의 아날로그 디지털 컨버터는 상기 제1칩에 적층된 제2칩에 구현된다.According to an embodiment, the frame memory is implemented on a first chip, and the pixel array and the plurality of analog digital converters are implemented on a second chip stacked on the first chip.

본 발명의 실시예에 따른 이미지 처리 시스템은, 이미지 센서; 및 상기 이미지 센서의 동작을 제어하는 디지털 신호 프로세서를 포함하며, 상기 이미지 센서는, 복수의 로우 라인에 대응하는 픽셀 신호를 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 복수의 픽셀들의 동작을 제어하기 위한 복수의 제어 신호를 출력하는 로우 드라이버; 상기 복수의 픽셀들로부터 복수의 컬럼 라인을 통해 출력되는 픽셀 신호를 아날로그 디지털 변환하여 디지털 픽셀 신호를 출력하는 복수의 아날로그 디지털 컨버터(analog-digital converter); 및 상기 복수의 로우 라인에 대응하는 픽셀 신호들의 출력을 제어하는 라인 컨트롤 신호를 생성하는 타이밍 생성기를 포함하며, 상기 타이밍 생성기는, 상기 복수의 로우 라인들 중 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 병렬로 출력되도록 상기 로우 드라이버로 상기 라인 컨트롤 신호를 출력한다.An image processing system according to an embodiment of the present invention includes an image sensor; And a digital signal processor for controlling operation of the image sensor, the image sensor comprising: a pixel array including a plurality of pixels for generating pixel signals corresponding to a plurality of row lines; A row driver for outputting a plurality of control signals for controlling operations of the plurality of pixels; A plurality of analog-to-digital converters (ADC) for analog-to-digital conversion of pixel signals output from the plurality of pixels through a plurality of column lines to output digital pixel signals; And a timing generator for generating a line control signal for controlling the output of the pixel signals corresponding to the plurality of row lines, wherein the timing generator is configured to select one of the plurality of row lines or one or more row lines And outputs the line control signal to the row driver so that pixel signals corresponding to a predetermined pixel unit are output in parallel.

실시예에 따라, 상기 복수의 아날로그 디지털 컨버터 각각은, 상기 복수의 컬럼 라인을 통해 상기 복수의 픽셀들로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하는 CDS(correlated double sampling) 블록; 및 상기 상관 이중 샘플링된 신호들 각각을 디지털 픽셀 신호로 변환하고, 변환 결과에 따라 복수의 디지털 픽셀 신호를 출력하는 DBS(databus) 블록을 포함하며, 상기 이미지 센서는, 상기 복수의 컬럼 라인에 상응하는 N(N은 4 이상의 정수)개의 채널 수를 L(L은 N보다 작은 정수)개의 채널 수로 변환하는 채널 변환부를 더 포함한다.According to an embodiment, each of the plurality of analog digital converters includes a correlated double sampling (CDS) block for performing correlated double sampling on a pixel signal output from the plurality of pixels through the plurality of column lines; And a DBS (databus) block for converting each of the correlated double-sampled signals into a digital pixel signal and outputting a plurality of digital pixel signals in accordance with a result of the conversion, the image sensor corresponding to the plurality of column lines (L is an integer smaller than N) number of channels of N (N is an integer of 4 or more) channels.

실시예에 따라, 상기 이미지 센서는, 상기 채널 변환부에 의해 변환된 채널들을 통해 상기 DBS 블록으로부터 상기 L개의 채널을 통해 병렬로 출력되는 상기 복수의 디지털 픽셀 신호들을 프레임 메모리에 순차적으로 저장하고, 상기 저장된 복수의 디지털 픽셀 신호들을 M(M은 L 이하의 정수)개의 채널을 통해 순차적으로 출력하는 프레임 컨트롤러를 더 포함한다.The image sensor sequentially stores the plurality of digital pixel signals output in parallel through the L channels from the DBS block through the channels converted by the channel conversion unit in a frame memory, And a frame controller sequentially outputting the stored plurality of digital pixel signals through M (M is an integer equal to or less than L) channels.

실시예에 따라, 상기 타이밍 생성기는 상기 픽셀 신호들이 상기 픽셀 어레이로부터 제1 시점 간격으로 출력되도록 상기 복수의 로우 라인을 제어하고, 상기 프레임 컨트롤러는 상기 저장된 복수의 디지털 픽셀 신호들을 상기 프레임 메모리로부터 제2 시점 간격으로 출력하며, 상기 제1 시점 간격은 상기 제2 시점 간격보다 짧은 간격이다.According to an embodiment, the timing generator controls the plurality of row lines such that the pixel signals are output from the pixel array at a first time interval, and the frame controller outputs the stored plurality of digital pixel signals from the frame memory And the first viewpoint interval is shorter than the second viewpoint interval.

실시예에 따라, 상기 프레임 컨트롤러는, 상기 DBS 블록으로부터 출력되는 상기 복수의 디지털 픽셀 신호들을 압축하여 상기 프레임 메모리로 출력하는 압축 장치; 및 상기 프레임 메모리에 저장된 신호들을 압축 해제하여 출력하는 압축 해제 장치를 포함한다.According to an embodiment, the frame controller may include: a compression device that compresses the plurality of digital pixel signals output from the DBS block and outputs the compressed digital pixel signals to the frame memory; And a decompression device for decompressing and outputting signals stored in the frame memory.

실시예에 따라, 상기 프레임 메모리는 제1칩에 구현되고, 상기 픽셀 어레이와 상기 아날로그 디지털 컨버터는 상기 제1칩에 적층된 제2칩에 구현된다.According to an embodiment, the frame memory is implemented on a first chip, and the pixel array and the analog-to-digital converter are implemented on a second chip stacked on the first chip.

본 발명의 실시예에 따른 이미지 센서는, 복수의 로우 라인에 대응하는 픽셀 신호를 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 복수의 픽셀들로부터 복수의 컬럼 라인을 통해 출력되는 픽셀 신호를 아날로그 디지털 변환하여 디지털 픽셀 신호를 출력하는 복수의 아날로그 디지털 컨버터(analog-digital converter); 및 상기 복수의 로우 라인 중 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 상기 복수의 아날로그 디지털 컨버터로 병렬로 출력되도록 상기 복수의 로우 라인을 제어하는 라인 컨트롤 신호를 생성하는 타이밍 생성기를 포함한다.An image sensor according to an embodiment of the present invention includes: a pixel array including a plurality of pixels for generating a pixel signal corresponding to a plurality of row lines; A plurality of analog-to-digital converters (ADC) for analog-to-digital conversion of pixel signals output from the plurality of pixels through a plurality of column lines to output digital pixel signals; And generating a line control signal for controlling the plurality of row lines so that pixel signals corresponding to a predetermined pixel unit from one row line or one or more row lines of the plurality of row lines are output in parallel to the plurality of analog digital converters And a timing generator.

실시예에 따라, 상기 이미지 센서는, 상기 복수의 아날로그 디지털 컨버터로부터 병렬로 출력되는 상기 디지털 픽셀 신호들에 대응되는 이미지 데이터에 대한 보정을 수행하여 보정된 이미지 데이터를 출력하는 이미지 보정 블록을 더 포함하며, 상기 이미지 보정 블록은, 상기 복수의 아날로그 디지털 컨버터에 대응되는 복수의 이미지 보정 회로를 포함한다.According to an embodiment, the image sensor further includes an image correction block that performs correction for image data corresponding to the digital pixel signals output in parallel from the plurality of analog digital converters and outputs corrected image data And the image correction block includes a plurality of image correction circuits corresponding to the plurality of analog digital converters.

본 발명의 실시예에 따른 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템에 의하면, 픽셀 신호를 고속으로 리드아웃함으로써 롤링 셔터 효과를 감소시킬 수 있다.According to the image sensor according to the embodiment of the present invention, and the image processing system including the image sensor, the rolling shutter effect can be reduced by reading out pixel signals at high speed.

또한, 본 발명의 실시예에 따른 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템에 의하면, 롤링 셔터 효과를 감소시키기 위한 프레임 레이트(frame rate) 변환을 수행함으로써 소비 전력이 감소될 수 있다.Further, according to the image sensor according to the embodiment of the present invention, and the image processing system including the image sensor, the power consumption can be reduced by performing frame rate conversion to reduce the rolling shutter effect.

도 1은 본 발명의 일 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 2a는 본 발명의 일 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타낸다.
도 2b는 본 발명의 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타낸다.
도 2c는 본 발명의 또 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타낸다.
도 2d는 본 발명의 또 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타낸다.
도 3a는 도 1에 도시된 이미지 센서의 일 실시 예를 나타내는 도면이다.
도 3b는 도 1에 도시된 이미지 센서의 다른 실시 예를 나타내는 도면이다.
도 4는 본 발명의 비교 예에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 1에 도시된 이미지 센서의 다른 실시 예를 나타내는 도면이다.
도 7은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 일 실시 예를 나타내는 블록도이다.
도 8은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 다른 실시 예를 나타내는 블록도이다.1 shows a block diagram of an image processing system according to an embodiment of the present invention.
FIG. 2A shows a conceptual view of the image sensor shown in FIG. 1 having a stack structure according to an embodiment of the present invention.
2B is a conceptual diagram of the image sensor shown in FIG. 1 having a stack structure according to another embodiment of the present invention.
2C is a conceptual diagram of the image sensor shown in FIG. 1 having a stack structure according to another embodiment of the present invention.
FIG. 2D shows a conceptual view of the image sensor shown in FIG. 1 having a stack structure according to another embodiment of the present invention.
FIG. 3A is a view showing an embodiment of the image sensor shown in FIG. 1. FIG.
FIG. 3B is a view showing another embodiment of the image sensor shown in FIG. 1. FIG.
4 is a timing chart for explaining the operation of the image sensor according to the comparative example of the present invention.
5 is a timing chart for explaining the operation of the image sensor according to the embodiment of the present invention.
Fig. 6 is a view showing another embodiment of the image sensor shown in Fig. 1. Fig.
Figure 7 is a block diagram illustrating one embodiment of an electronic system including the image sensor shown in Figure 1;
8 is a block diagram illustrating another embodiment of an electronic system including the image sensor shown in Fig.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.Specific structural and functional descriptions of embodiments according to the concepts of the present invention disclosed in this specification or application are merely illustrative for the purpose of illustrating embodiments in accordance with the concepts of the present invention, The examples may be embodied in various forms and should not be construed as limited to the embodiments set forth herein or in the application.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Embodiments in accordance with the concepts of the present invention can make various changes and have various forms, so that specific embodiments are illustrated in the drawings and described in detail in this specification or application. It is to be understood, however, that it is not intended to limit the embodiments according to the concepts of the present invention to the particular forms of disclosure, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.The terms first and / or second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms are intended to distinguish one element from another, for example, without departing from the scope of the invention in accordance with the concepts of the present invention, the first element may be termed the second element, The second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, the terms "comprises ", or" having ", or the like, specify that there is a stated feature, number, step, operation, , Steps, operations, components, parts, or combinations thereof, as a matter of principle.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as ideal or overly formal in the sense of the art unless explicitly defined herein Do not.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.1 shows a block diagram of an image processing system according to an embodiment of the present invention.

도 1을 참조하면, 이미지 처리 시스템(10)은 휴대용 전자 장치, 예컨대 디지털 카메라, 이동 전화기, 스마트폰(smart phone), 태블릿 PC(tablet personal computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), 모바일 인터넷 장치(mobile internet device(MID)) 또는 웨어러블 컴퓨터(wearable computer)로 구현될 수 있다. 또한, 이미지 처리 시스템(10)은 자동차의 전방 카메라, 후방 카메라, 블랙 박스 카메라로 구현될 수도 있다.1, the image processing system 10 may be a portable electronic device such as a digital camera, a mobile phone, a smart phone, a tablet personal computer, a personal digital assistant (PDA), an enterprise digital assistant, a digital still camera, a digital video camera, a portable multimedia player (PMP), a mobile internet device (MID), or a wearable computer have. In addition, the image processing system 10 may be implemented with a front camera, a rear camera, and a black box camera of an automobile.

이미지 처리 시스템(10)은 광학 렌즈(103), CMOS 이미지 센서(100), 디지털 신호 프로세서(digital signal processor(DSP); 200), 및 디스플레이(300)를 포함한다. 각 구성 요소(100과 200)는 칩(chip)으로 구현될 수 있다.The image processing system 10 includes an optical lens 103, a CMOS image sensor 100, a digital signal processor (DSP) 200, and a display 300. Each of the components 100 and 200 may be implemented as a chip.

CMOS 이미지 센서(100)는 광학 렌즈(103)를 통하여 입력된(또는 캡쳐된(captured)) 피사체(101)에 대한 이미지 데이터(IDATA)를 생성할 수 있다.The CMOS image sensor 100 may generate image data IDATA for the subject 101 input (or captured) through the optical lens 103. [

CMOS 이미지 센서(100)는 액티브 픽셀(또는 APS(active pixel sensor)) 블록(110), 로우 드라이버(120), 아날로그-디지털 컨버터 블록(analog-to-digital converter(ADC) block; 130), 채널 변환부(137), 프레임 컨트롤러(140), 프레임 메모리(145), 타이밍 생성기(150), 램프 신호 생성기(160), 이미지 보정 블록(170), 출력 인터페이스(180) 및 제어 레지스터 블록(190)을 포함할 수 있다.CMOS image sensor 100 includes an active pixel (or APS) block 110, a row driver 120, an analog-to-digital converter (ADC) block 130, A frame memory 145, a timing generator 150, a ramp signal generator 160, an image correction block 170, an output interface 180, and a control register block 190, . ≪ / RTI >

액티브 픽셀 블록(110)은 복수의 로우 라인에 대응하는 픽셀 신호를 생성하는 복수의 픽셀들을 포함한다. 액티브 픽셀 블록(110)은 픽셀 어레이로 불릴 수 있다. 상기 복수의 픽셀들 각각은 입사광에 따라 생성된 광 전하들을 축적하고, 축적된 광 전하들에 상응하는 픽셀 신호를 생성할 수 있다.Active pixel block 110 includes a plurality of pixels that generate pixel signals corresponding to a plurality of row lines. The active pixel block 110 may be referred to as a pixel array. Each of the plurality of pixels may accumulate the photo charges generated according to the incident light and generate a pixel signal corresponding to the accumulated photo charges.

상기 복수의 픽셀들은 매트릭스(matrix) 형태로 배열될 수 있다. 상기 복수의 픽셀들 각각은 광전 변환 소자와, 상기 광전 변환 소자로부터 출력된 광 전하들을 처리하기 위한 복수의 트랜지스터들을 포함할 수 있다. 상기 복수의 픽셀들 각각은 대응되는 픽셀 신호를 컬럼 라인으로 출력할 수 있다. 예컨대, 상기 광전 변환 소자는 포토다이오드(photo diode), 포토트랜지스터(photo transistor), 포토게이트(photogate), 또는 핀드 포토다이오드(pinned photo diode)로 구현될 수 있다.The plurality of pixels may be arranged in a matrix form. Each of the plurality of pixels may include a photoelectric conversion element and a plurality of transistors for processing photo charges output from the photoelectric conversion element. Each of the plurality of pixels may output a corresponding pixel signal as a column line. For example, the photoelectric conversion element may be implemented as a photo diode, a photo transistor, a photogate, or a pinned photo diode.

로우 드라이버(120)는, 타이밍 생성기(150)로부터 수신한 라인 컨트롤 신호(LCS)에 기초하여 복수의 픽셀들 각각의 동작을 제어하기 위한 복수의 제어 신호들을 액티브 픽셀 블록(110)으로 전송할 수 있다.The row driver 120 may transmit a plurality of control signals to the active pixel block 110 for controlling the operation of each of the plurality of pixels based on the line control signal LCS received from the timing generator 150 .

아날로그-디지털 컨버터 블록(130)은 상관 이중 샘플링(correlated double sampling(CDS)) 블록(133) 및 데이터버스(databus(DBS)) 블록(135)을 포함할 수 있다.The analog-to-digital converter block 130 may include a correlated double sampling (CDS) block 133 and a data bus (databus (DBS)

CDS 블록(133)은 액티브 픽셀 블록(110)에 포함된 복수의 컬럼 라인들 각각으로부터 출력된 픽셀 신호에 대해 상관 이중 샘플링을 수행한다. DBS 블록(135)은 CDS 블록(133)으로부터 출력된 상관 이중 샘플링된 픽셀 신호들 각각을 디지털 픽셀 신호로 변환하고, 변환 결과에 따라 생성된 복수의 디지털 픽셀 신호들을 출력한다.The CDS block 133 performs correlated double sampling on the pixel signals output from each of the plurality of column lines included in the active pixel block 110. [ The DBS block 135 converts each of the correlated double sampled pixel signals output from the CDS block 133 into a digital pixel signal and outputs a plurality of digital pixel signals generated according to the conversion result.

채널 변환부(137)는 복수의 컬럼 라인들에 상응하는 채널 수를 변환할 수 있다. DBS 블록(135)으로부터 출력되는 디지털 픽셀 신호들은 채널 수가 변환된 채널들을 통해 프레임 컨트롤러(140)로 출력될 수 있다.The channel converting unit 137 may convert the number of channels corresponding to the plurality of column lines. The digital pixel signals output from the DBS block 135 may be output to the frame controller 140 through the channels on which the number of channels is converted.

프레임 컨트롤러(140)는 프레임 메모리(145)를 포함하며, 프레임 메모리(145)의 저장 영역을 관리할 수 있다. 프레임 컨트롤러(140)는 프레임 메모리(145)로 데이터를 입력하거나 프레임 메모리(145)로부터 데이터를 출력할 수 있다.The frame controller 140 includes a frame memory 145 and can manage the storage area of the frame memory 145. [ The frame controller 140 can input data to the frame memory 145 or output data from the frame memory 145. [

예컨대, 프레임 컨트롤러(140)는 입력되는 데이터가 프레임 메모리(145)의 특정 영역에만 라이트되지 않도록 프레임 메모리(145)를 제어할 수 있다. For example, the frame controller 140 can control the frame memory 145 such that input data is not written only to a specific area of the frame memory 145. [

이때, 프레임 메모리(145)는 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있으나 이에 한정되는 것은 아니다. 프레임 메모리(145)는 휘발성 메모리이거나 일부의 불휘발성 메모리 일 수 있다. 상기 휘발성 메모리는 DRAM(dynamic random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다. 상기 불휘발성 메모리는 플래시(flash) 메모리, MRAM(Magnetic RAM), PRAM(Phase change RAM), 저항 메모리일 수 있다.At this time, the frame memory 145 may be implemented as a volatile memory such as SRAM (Static Random Access Memory), but is not limited thereto. The frame memory 145 may be a volatile memory or some non-volatile memory. The volatile memory may be a dynamic random access memory (DRAM), a thyristor RAM (T-RAM), a zero capacitor RAM (Z-RAM), or a twin transistor RAM (TTRAM). The nonvolatile memory may be a flash memory, a magnetic RAM (MRAM), a phase change RAM (PRAM), or a resistive memory.

프레임 컨트롤러(140)는 DBS 블록(135)으로부터 출력되는 복수의 디지털 픽셀 신호들을 프레임 메모리(145)에 순차적으로 저장하고, 저장된 복수의 디지털 픽셀 신호들을 순차적으로 출력할 수 있다.The frame controller 140 sequentially stores a plurality of digital pixel signals output from the DBS block 135 in the frame memory 145 and sequentially outputs the stored plurality of digital pixel signals.

프레임 컨트롤러(140)의 보다 상세한 동작은 도 3a 및 도 5를 참조하여 후술하기로 한다.More detailed operation of the frame controller 140 will be described later with reference to Figs. 3A and 5.

타이밍 생성기(150)는, 제어 레지스터 블록(190)의 제어에 따라, 로우 드라이버(120), CDS 블록(133), DBS 블록(135), 및 램프 신호 생성기(160)의 작동을 제어한다. 제어 레지스터 블록(190)은, DSP(200)의 제어에 따라, 타이밍 생성기(150), 램프 신호 생성기(160), 및 출력 인터페이스(180)의 작동을 제어한다.The timing generator 150 controls the operation of the row driver 120, the CDS block 133, the DBS block 135, and the ramp signal generator 160 under the control of the control register block 190. The control register block 190 controls the operation of the timing generator 150, the ramp signal generator 160, and the output interface 180 under the control of the DSP 200. [

타이밍 생성기(150)는 복수의 로우 라인에 대응하는 픽셀 신호들의 출력을 제어하기 위한 라인 컨트롤 신호(LCS)를 생성할 수 있다. The timing generator 150 may generate a line control signal (LCS) for controlling the output of pixel signals corresponding to a plurality of row lines.

실시예에 따라, 타이밍 생성기(150)는, 복수의 로우 라인 중 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 병렬로 출력되도록 로우 드라이버(120)로 라인 컨트롤 신호(LCS)를 출력할 수 있다.According to the embodiment, the timing generator 150 generates a line control signal (" 1 ") to the row driver 120 so that pixel signals according to a predetermined pixel unit from one row line or one or more row lines among a plurality of row lines are output in parallel LCS) can be output.

이미지 보정 블록(170)은 프레임 컨트롤러(140)로부터 출력되는 복수의 디지털 픽셀 신호들에 대응되는 이미지 데이터에 대한 색조 보정, 화질 보정 또는 크기 조정 등을 수행하여 보정된 이미지 데이터를 출력할 수 있다.The image correction block 170 may perform tone correction, image quality correction, or size adjustment on image data corresponding to a plurality of digital pixel signals output from the frame controller 140 to output corrected image data.

출력 인터페이스(180)는 이미지 보정 블록(170)으로부터 출력된 이미지 데이터(IDATA)를 DSP(200)로 전송한다.The output interface 180 transmits the image data IDATA output from the image correction block 170 to the DSP 200. [

DSP(200)는 이미지 신호 프로세서(210), 센서 컨트롤러(220), 및 인터페이스 (230)를 포함한다.The DSP 200 includes an image signal processor 210, a sensor controller 220, and an interface 230.

이미지 신호 프로세서(210)는 제어 레지스터 블록(190)을 제어하는 센서 컨트롤러(220)와, 인터페이스(230)를 제어한다. 실시 예에 따라, 이미지 센서(100)와 DSP(200) 각각은 칩으로 구현되고, 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다. 다른 실시 예에 따라, 이미지 센서(100)와 이미지 신호 프로세서(210) 각각은 칩으로 구현되고 하나의 패키지, 예컨대 멀티-칩 패키지로 구현될 수 있다. 또 다른 실시 예에 따라, 이미지 센서(100)와 이미지 신호 프로세서(210)는 하나의 칩으로 구현될 수도 있다.The image signal processor 210 controls the sensor controller 220, which controls the control register block 190, and the interface 230. In accordance with an embodiment, each of the image sensor 100 and the DSP 200 may be implemented as a chip and implemented in a single package, e.g., a multi-chip package. In accordance with another embodiment, each of the image sensor 100 and the image signal processor 210 may be implemented in a chip and implemented in a single package, e.g., a multi-chip package. According to another embodiment, the image sensor 100 and the image signal processor 210 may be implemented as a single chip.

이미지 신호 프로세서(210)는 출력 인터페이스(180)로부터 전송된 이미지 데이터(IDATA)를 사람이 보기 좋도록 가공(또는 처리)하고, 가공(또는 처리)된 이미지 데이터를 인터페이스(230)로 전송한다.The image signal processor 210 processes (or processes) the image data (IDATA) transmitted from the output interface 180 so that the image data can be seen by a human being and transmits processed (or processed) image data to the interface 230.

센서 컨트롤러(220)는, 이미지 신호 프로세서(210)의 제어에 따라, 제어 레지스터 블록(190)을 제어하기 위한 다양한 제어 신호들을 생성한다.The sensor controller 220 generates various control signals for controlling the control register block 190 under the control of the image signal processor 210.

인터페이스(230)는 이미지 신호 프로세서(210)에서 처리된 이미지 데이터를 디스플레이(300)로 전송한다.The interface 230 transmits the image data processed in the image signal processor 210 to the display 300.

디스플레이(300)는 인터페이스(230)로부터 출력된 이미지 데이터를 디스플레이한다. 예컨대, 디스플레이(300)는 TFT-LCD(thin film transistor-liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, 또는 AMOLED(active-matrix OLED) 디스플레이로 구현될 수 있다.The display 300 displays the image data output from the interface 230. For example, the display 300 may be implemented as a TFT-LCD (thin film transistor-liquid crystal display), an LED (light emitting diode) display, an OLED (organic LED) display, or an AMOLED (active-matrix OLED) display.

도 2a는 본 발명의 일 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타내고, 도 2b는 본 발명의 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타내고, 도 2c는 본 발명의 또 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타내며, 도 2d는 본 발명의 또 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 센서의 개념도를 나타낸다.FIG. 2A shows a conceptual view of the image sensor shown in FIG. 1 having a stack structure according to an embodiment of the present invention, and FIG. 2B is a cross-sectional view of the image sensor shown in FIG. 1 having a stack structure according to another embodiment of the present invention. And FIG. 2C is a conceptual view of the image sensor shown in FIG. 1 having a stack structure according to another embodiment of the present invention, and FIG. 2D is a cross-sectional view of a stack structure according to another embodiment of the present invention, Fig. 5 is a conceptual diagram of an image sensor shown in Fig.

도 1 내지 도 2a를 참조하면, 이미지 센서(100-1)는 도 1에 도시된 이미지 센서(100)의 일 실시 예이다.Referring to Figs. 1 to 2A, the image sensor 100-1 is an embodiment of the image sensor 100 shown in Fig.

이미지 센서(100-1)는 제1칩(50-1), 제1칩(50-1)에 적층된(stacked) 제2칩(50-2), 및 제1칩(50-1)과 제2칩(50-2) 사이에서 픽셀 신호들을 전송하기 위한 복수의 신호 전송 라인들(SL)을 포함할 수 있다.The image sensor 100-1 includes a first chip 50-1, a second chip 50-2 stacked on the first chip 50-1, a first chip 50-1, And a plurality of signal transmission lines SL for transmitting pixel signals between the second chip 50-2.

DBS 블록(135) 및 프레임 메모리(145)는 제1칩(50-1)에 구현(또는 형성)될 수 있다. 각 구성 요소(150, 160, 170, 180, 및 190)는 제1칩(50-1)에 구현(또는 형성)될 수 있다.The DBS block 135 and the frame memory 145 may be implemented (or formed) in the first chip 50-1. Each of the components 150, 160, 170, 180, and 190 may be implemented (or formed) in the first chip 50-1.

액티브 픽셀 블록(110) 및 CDS 블록(133)은 제2칩(50-2)에 구현(또는 형성)될 수 있다. 로우 드라이버(120)는 제2칩(50-2)에 구현(또는 형성)될 수 있다.The active pixel block 110 and the CDS block 133 may be implemented (or formed) in the second chip 50-2. The row driver 120 may be implemented (or formed) in the second chip 50-2.

복수의 신호 전송 라인들(SL)은 CDS 블록(133)으로부터 출력된 신호들을 DBS 블록(135)으로 전송할 수 있다. The plurality of signal transmission lines SL may transmit the signals output from the CDS block 133 to the DBS block 135. [

도 1 내지 도 2b를 참조하면, 이미지 센서(100-2)는 도 1에 도시된 이미지 센서(100)의 다른 실시 예이다.Referring to Figs. 1 and 2B, the image sensor 100-2 is another embodiment of the image sensor 100 shown in Fig.

이미지 센서(100-2)는 제1칩(50-1), 제1칩(50-1)에 적층된 제2칩(50-2), 및 제1칩(50-1)과 제2칩(50-2) 사이에서 픽셀 신호들을 전송하기 위한 복수의 신호 전송 라인들(SL)을 포함할 수 있다.The image sensor 100-2 includes a first chip 50-1, a second chip 50-2 stacked on the first chip 50-1, and a first chip 50-1, And a plurality of signal transmission lines SL for transmitting pixel signals between the signal transmission lines 50-2.

다른 실시예에 따라, 제2칩(50-2)에는 액티브 픽셀 블록(110)만이 구현되고, CDS 블록(133), DBS 블록(135) 및 프레임 메모리(145)는 제1칩(50-1)에 구현될 수 있다. 복수의 신호 전송 라인들(SL)은 액티브 픽셀 블록(110)으로부터 출력된 신호들을 CDS 블록(133)으로 전송할 수 있다.Only the active pixel block 110 is implemented in the second chip 50-2 and the CDS block 133, the DBS block 135 and the frame memory 145 are connected to the first chip 50-1 ). ≪ / RTI > A plurality of signal transmission lines (SL) may transmit signals output from the active pixel block (110) to the CDS block (133).

도 1 내지 도 2c를 참조하면, 이미지 센서(100-3)는 도 1에 도시된 이미지 센서(100)의 또 다른 실시 예이다.Referring to Figs. 1 to 2C, the image sensor 100-3 is another embodiment of the image sensor 100 shown in Fig.

이미지 센서(100-3)는 제1칩(50-1), 제1칩(50-1)에 적층된 제2칩(50-2), 및 제1칩(50-1)과 제2칩(50-2) 사이에서 픽셀 신호들을 전송하기 위한 복수의 제1 신호 전송 라인들(SL1) 및 복수의 제2 신호 전송 라인들(SL2)을 포함할 수 있다.The image sensor 100-3 includes a first chip 50-1, a second chip 50-2 stacked on the first chip 50-1, and a first chip 50-1, A plurality of first signal transmission lines SL1 and a plurality of second signal transmission lines SL2 for transmitting pixel signals between the first and second signal transmission lines 50-2.

또 다른 실시예에 따라, 프레임 메모리(145), 제1 DBS 블록(135-1) 및 제2 DBS 블록(135-2)은 제1칩(50-1)에 구현되고, 액티브 픽셀 블록(110), 제1 CDS 블록(133-1) 및 제2 CDS 블록(133-2)은 제2칩(50-2)에 구현될 수 있다. According to yet another embodiment, the frame memory 145, the first DBS block 135-1 and the second DBS block 135-2 are implemented in the first chip 50-1 and the active pixel block 110 ), The first CDS block 133-1 and the second CDS block 133-2 may be implemented in the second chip 50-2.

복수의 제1 신호 전송 라인들(SL1)은 제1 CDS 블록(133-1)으로부터 출력된 신호들을 제1 DBS 블록(135-1)으로 전송하고, 복수의 제2 신호 전송 라인들(SL2)은 제2 CDS 블록(133-2)으로부터 출력된 신호들을 제2 DBS 블록(135-2)으로 전송할 수 있다.The plurality of first signal transmission lines SL1 transmit signals output from the first CDS block 133-1 to the first DBS block 135-1 and the plurality of second signal transmission lines SL2, May transmit the signals output from the second CDS block 133-2 to the second DBS block 135-2.

도 1 내지 도 2d를 참조하면, 이미지 센서(100-4)는 도 1에 도시된 이미지 센서(100)의 또 다른 실시 예이다.Referring to Figs. 1 to 2D, the image sensor 100-4 is another embodiment of the image sensor 100 shown in Fig.

또 다른 실시예에 따른 이미지 센서(100-4)에 있어서, 제1 CDS 블록(133-1), 제1 DBS 블록(135-1), 프레임 메모리(145), 제2 DBS 블록(135-2) 및 제2 CDS 블록(133-2)이 제1칩(50-1)에 구현되고, 액티브 픽셀 블록(110)만이 제2칩(50-2)에 구현될 수 있다,In the image sensor 100-4 according to another embodiment, the first CDS block 133-1, the first DBS block 135-1, the frame memory 145, the second DBS block 135-2 And the second CDS block 133-2 may be implemented in the first chip 50-1 and only the active pixel block 110 may be implemented in the second chip 50-2.

복수의 제1 신호 전송 라인들(SL1)은 액티브 픽셀 블록(110)으로부터 출력된 신호들을 제1 CDS 블록(133-1)으로 전송하고, 복수의 제2 신호 전송 라인들(SL2)은 액티브 픽셀 블록(110)으로부터 출력된 신호들을 제2 CDS 블록(133-2)으로 전송할 수 있다.The plurality of first signal transmission lines SL1 transmit signals output from the active pixel block 110 to the first CDS block 133-1 and the plurality of second signal transmission lines SL2 transmit the active pixels And may transmit the signals output from the block 110 to the second CDS block 133-2.

도 2c 내지 도 2d에 도시된 이미지 센서(100-3, 100-4)의 경우, 로우 드라이버(120)의 제어에 따라, 액티브 픽셀 블록(110)의 제1 영역에 포함된 픽셀들에 대응하는 픽셀 신호들이 제1 CDS 블록(133-1)으로 출력되고, 제1 영역을 제외한 제2 영역에 포함된 픽셀들에 대응하는 픽셀 신호들이 제2 CDS 블록(133-2)으로 출력될 수 있다.In the case of the image sensors 100-3 and 100-4 shown in Figs. 2c to 2d, in accordance with the control of the row driver 120, the pixels corresponding to the pixels included in the first area of the active pixel block 110 Pixel signals are output to the first CDS block 133-1 and pixel signals corresponding to pixels included in the second region except for the first region may be output to the second CDS block 133-2.

도 3a는 도 1에 도시된 이미지 센서의 일 실시 예를 나타내는 도면이다. 도 3b는 도 1에 도시된 이미지 센서의 다른 실시 예를 나타내는 도면이다. 도 3a 내지 도 3b에서는 도 1에 도시된 이미지 센서(100)의 일부 구성요소만을 예로 들어 설명한다.FIG. 3A is a view showing an embodiment of the image sensor shown in FIG. 1. FIG. FIG. 3B is a view showing another embodiment of the image sensor shown in FIG. 1. FIG. 3A to 3B illustrate only some components of the image sensor 100 shown in FIG.

도 1 내지 도 3a를 참조하면, CDS 블록(133)은 복수의 CDS 회로(CDS 1 내지 CDS N)를 포함하고, DBS 블록(135)은 복수의 DBS 회로(Databus 1 내지 Databus N)를 포함할 수 있다. 즉, CDS 블록(133) 및 DBS 블록(135)은 복수의 컬럼 라인들 각각에 상응하는 복수의 CDS 회로(CDS 1 내지 CDS N) 및 복수의 DBS 회로(Databus 1 내지 Databus N)를 포함하도록 구성될 수 있다.1 to 3A, the CDS block 133 includes a plurality of CDS circuits (CDS 1 to CDS N), and the DBS block 135 includes a plurality of DBS circuits (Databus 1 to Databus N) . That is, the CDS block 133 and the DBS block 135 are configured to include a plurality of CDS circuits (CDS 1 to CDS N) and a plurality of DBS circuits (Databus 1 to Databus N) corresponding to each of a plurality of column lines .

하나의 CDS 회로와 DBS 회로는 아날로그-디지털 컨버터이고, 복수의 CDS 회로와 복수의 DBS 회로는 아날로그-디지털 컨버터 블록(130)일 수 있다.One CDS circuit and the DBS circuit may be analog-to-digital converters, and the plurality of CDS circuits and the plurality of DBS circuits may be analog-to-digital converter block 130. [

이미지 보정 블록(170)은 복수의 이미지 보정 회로(Image Correction 1 내지 Image Correction M)를 포함할 수 있다.The image correction block 170 may include a plurality of image correction circuits (Image Correction 1 to Image Correction M).

타이밍 생성기(150)로부터 출력되는 라인 컨트롤 신호(LCS)에 기초하여, 액티브 픽셀 블록(110)의 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 CDS 블록(133)으로 병렬로 출력될 수 있다. Pixel signals according to a predetermined pixel unit from one row line or one or more row lines of the active pixel block 110 are supplied to the CDS block 133 based on the line control signal LCS output from the timing generator 150 Can be output in parallel.

이때, 소정의 픽셀 단위에 따른 픽셀 신호들은, 하나의 로우 라인 또는 하나 이상의 로우 라인에 대응되는 픽셀들에 대한 값일 수 있다. 픽셀 신호들은, 액티브 픽셀 블록(110)의 복수의 컬럼 라인들에 상응하는 N(N은 4이상의 정수)개의 채널을 통해 CDS 블록(133)으로 병렬로 출력될 수 있다.At this time, pixel signals according to a predetermined pixel unit may be values for pixels corresponding to one row line or one or more row lines. Pixel signals may be output in parallel to the CDS block 133 through N (N is an integer greater than or equal to 4) channels corresponding to a plurality of column lines of the active pixel block 110.

CDS 블록(133)은 픽셀 신호들에 대해 상관 이중 샘플링을 수행하고, DBS 블록(135)은 상관 이중 샘플링된 신호들을 디지털 픽셀 신호로 변환하여 출력할 수 있다. The CDS block 133 performs correlated double sampling on the pixel signals, and the DBS block 135 may convert the correlated double-sampled signals into a digital pixel signal and output it.

채널 변환부(137)는 복수의 컬럼 라인들에 상응하는 N개의 채널 수를 프레임 컨트롤러(140)의 입력 포트(input port)에 상응하는 채널 수로 변환할 수 있다.The channel converter 137 may convert the number of N channels corresponding to the plurality of column lines to the number of channels corresponding to the input port of the frame controller 140. [

채널 변환부(137)는 N개의 채널을 통해 소정의 픽셀 단위로 수신되는 디지털 픽셀 신호들을 그룹화된 L(L은 N보다 작은 정수)개의 채널(CH_L)을 통해 프레임 컨트롤러(140)로 출력할 수 있다. 채널 변환부(137)는 복수의 멀티플렉서(미도시)를 포함하도록 구현될 수 있으나 이에 한정되지 않는다.The channel converter 137 can output digital pixel signals received on a predetermined pixel basis through N channels to the frame controller 140 through a group of L channels (L is an integer smaller than N) channels CH_L have. The channel conversion unit 137 may be implemented to include a plurality of multiplexers (not shown), but is not limited thereto.

프레임 컨트롤러(140)는 채널 변환부(137)로부터 L개의 채널(CH_L)을 통해 출력되는 디지털 픽셀 신호들을 프레임 메모리(145)에 순차적으로 저장할 수 있다. 프레임 컨트롤러(140)는 프레임 메모리(145)에 저장된 디지털 픽셀 신호들을 M(M은 L 이하의 정수)개의 채널을 통해 순차적으로 출력할 수 있다.The frame controller 140 may sequentially store the digital pixel signals output from the channel converter 137 through the L channels CH_L in the frame memory 145. [ The frame controller 140 may sequentially output digital pixel signals stored in the frame memory 145 through M channels (M is an integer equal to or less than L).

즉, 프레임 컨트롤러(140)는 L개의 픽셀 단위로 픽셀 신호들을 수신하여 저장하고, M개의 픽셀 단위로 픽셀 신호들을 출력할 수 있다.That is, the frame controller 140 may receive and store pixel signals in units of L pixels, and may output pixel signals in units of M pixels.

이때, 프레임 컨트롤러(140)는 채널 변환부(137)로부터 출력되는 복수의 디지털 픽셀 신호들을 압축하여 프레임 메모리(145)로 출력하는 압축 장치(미도시) 및 프레임 메모리(145)에 저장된 신호들을 압축 해제하여 출력하는 압축 해제 장치(미도시)를 더 포함할 수도 있다.The frame controller 140 compresses the signals stored in the frame memory 145 and a compression device (not shown) that compresses a plurality of digital pixel signals output from the channel converter 137 and outputs the compressed digital pixel signals to the frame memory 145, (Not shown) for releasing and outputting the decompressed data.

이미지 보정 블록(170)은 프레임 컨트롤러(140)로부터 병렬로 출력되는 디지털 픽셀 신호들에 대응되는 이미지 데이터에 대한 보정을 수행하여 보정된 이미지 데이터를 출력할 수 있다.The image correction block 170 may correct the image data corresponding to the digital pixel signals output in parallel from the frame controller 140 to output the corrected image data.

이를 위해, 도 3a에 도시된 바와 같이, 이미지 보정 블록(170)은 M개의 회로들을 포함하도록 구성될 수 있다.To this end, as shown in FIG. 3A, the image correction block 170 may be configured to include M circuits.

즉, 출력 인터페이스(180)는 액티브 픽셀 블록(110)으로부터 N개의 채널을 통해 출력되는 L개의 픽셀 단위의 픽셀 신호들을 M개의 채널을 통해 ISP(210)로 출력하게 된다.That is, the output interface 180 outputs the pixel signals of the L pixels through the N channels from the active pixel block 110 to the ISP 210 via the M channels.

다른 실시예에 따라, 이미지 센서(100-1a)는 인코더 및 디코더를 더 포함할 수 있으며, 이에 대한 이미지 센서(100-1b)의 일 예가 도 3b에 도시되어 있다.According to another embodiment, the image sensor 100-1a may further include an encoder and a decoder, and an example of the image sensor 100-1b for this is shown in FIG. 3b.

도 3b를 참조하면, 인코더(20)는 채널 변환부(137)로부터 출력되는 디지털 픽셀 신호들에 대한 인코딩을 수행하고, 인코딩된 데이터를 프레임 컨트롤러(140)로 출력할 수 있다.Referring to FIG. 3B, the encoder 20 encodes the digital pixel signals output from the channel converter 137, and outputs the encoded data to the frame controller 140.

프레임 컨트롤러(140)는 인코딩된 데이터를 프레임 메모리(145)에 순차적으로 저장하고, 저장된 인코딩된 데이터를 순차적으로 출력할 수 있다.The frame controller 140 sequentially stores the encoded data in the frame memory 145, and sequentially outputs the stored encoded data.

디코더(30)는 프레임 컨트롤러(140)로부터 출력되는 인코딩된 데이터에 대한 디코딩을 수행하고, 디코딩된 데이터를 이미지 보정 블록(170)으로 출력할 수 있다.The decoder 30 may perform decoding on the encoded data output from the frame controller 140 and output the decoded data to the image correction block 170. [

도 4는 본 발명의 비교 예에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다. 도 5는 본 발명의 실시 예에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다.4 is a timing chart for explaining the operation of the image sensor according to the comparative example of the present invention. 5 is a timing chart for explaining the operation of the image sensor according to the embodiment of the present invention.

도 4를 참조하면, 라인들(Line 1 내지 Line n) 각각은, 액티브 픽셀 블록(110)으로부터 리드아웃(readout)된 픽셀 신호들이 출력 인터페이스(180)를 통해 ISP(210)로 출력되는 동작을 나타낸다.Referring to FIG. 4, each of the lines (Line 1 to Line n) represents an operation in which pixel signals read out from the active pixel block 110 are output to the ISP 210 via the output interface 180 .

이미지 센서가 롤링 셔터 방식으로 동작함에 따라, 각 라인들(Line 1 내지 Line n)에 대응하는 픽셀 신호들은, 서로 다른 시점(t1 내지 tn)에 순차적으로 리드아웃되고 소정의 구간(Tcout)동안 아날로그-디지털 변환되어 출력된다.As the image sensor operates in the rolling shutter mode, the pixel signals corresponding to the respective lines (Line 1 to Line n) are sequentially read out at different times (t1 to tn) - Digitally converted and output.

즉, 각 시점들(t1 내지 tn) 사이의 시간적인 차이로 인하여, 롤링 셔터 효과가 발생하여 출력 이미지에 왜곡이 발생할 수 있게 된다.That is, due to the time difference between the time points t1 to tn, a rolling shutter effect may occur, and distortion may occur in the output image.

반면, 도 3a 및 도 5를 참조하면, 라인들(Line 1 내지 Line n) 각각은, 하나의 로우 라인 또는 하나 이상의 로우 라인에 대응되는 소정의 픽셀들에 따른 픽셀 신호들이 액티브 픽셀 블록(110)으로부터 출력 인터페이스(180)에 의해 출력되는 동작을 나타낸다.3A and 5, each of the lines (Line 1 to Line n) includes pixel signals according to predetermined pixels corresponding to one row line or one or more row lines, And output from the output interface 180. [

제1 라인(Line 1)을 예로 들어 설명하면, 제1 시점(T1)에서부터 제1 구간(Tc) 이전의 시점까지 액티브 픽셀 블록(110)에 포함된 포토 다이오드들에 축적된 광전하에 상응하여 픽셀 신호들이 생성되고, 생성된 픽셀 신호들이 리드아웃될 수 있다.In the first line (Line 1), pixels corresponding to the photoelectrons accumulated in the photodiodes included in the active pixel block 110 from the first point of time T1 to the point of time before the first point of time Tc, Signals are generated, and the generated pixel signals can be read out.

제1 구간(Tc)동안, CDS 블록(133) 및 DBS 블록(135)에 의해 상기 픽셀 신호들에 대한 아날로그-디지털 변환이 수행되고, 변환된 디지털 픽셀 신호들이 프레임 컨트롤러(140)로 출력될 수 있다.During the first interval Tc, an analog-to-digital conversion of the pixel signals is performed by the CDS block 133 and the DBS block 135, and the converted digital pixel signals are output to the frame controller 140 have.

제2 구간(Td) 이후 제2 시점(Tout1)에서, 프레임 컨트롤러(140)는 디지털 픽셀 신호를 출력하고, 이미지 보정 블록(170)은 디지털 픽셀 신호에 대응되는 이미지 데이터에 대한 보정을 수행하여 보정된 이미지 데이터를 출력할 수 있다.At a second time point Tout1 after the second time period Td, the frame controller 140 outputs a digital pixel signal and the image correction block 170 performs correction for the image data corresponding to the digital pixel signal, Thereby outputting the image data.

이때, 제2 구간(Td)은, 디지털 픽셀 신호들이 프레임 메모리(145)에 저장된 이후부터 이미지 보정 블록(170)으로 출력되기 이전까지의 시간을 나타내는 구간으로, 액티브 픽셀 블록(110)에 의한 리드아웃 속도와 출력 인터페이스(180)에 의한 출력 속도 사이의 비율에 따라 달라질 수 있다. 즉, 프레임 컨트롤러(140)의 입력 포트 수와 출력 포트 수가 서로 다르기 때문에, 제2 구간(Td)은 프레임 컨트롤러(140)의 입력 포트에 상응하는 채널 수와 출력 포트에 상응하는 채널 수에 따라 달라질 수 있다.The second period Td is a period of time after the digital pixel signals are stored in the frame memory 145 and before being output to the image correction block 170. The second period Td is a period Out rate and the output rate by the output interface 180. [0064] That is, since the number of input ports and the number of output ports of the frame controller 140 are different from each other, the second section Td varies depending on the number of channels corresponding to the input ports of the frame controller 140 and the number of channels corresponding to the output ports .

상기와 같은 동작은, 제2 라인(Line 2) 내지 제n 라인(Line n)에 대하여 반복적으로 수행될 수 있다.The above operation may be repeatedly performed for the second line (Line 2) to the n-th line (Line n).

이러한 동작을 위해, 타이밍 생성기(150)는 액티브 픽셀 블록(110)으로부터 픽셀 신호들이 제1 시점 간격(T1 내지 Tn)으로 리드아웃되도록 로우 드라이버(120)로 라인 컨트롤 신호(LCS)를 출력할 수 있다.For this operation, the timing generator 150 may output the line control signal LCS to the row driver 120 so that the pixel signals from the active pixel block 110 are read out at a first time interval T1 to Tn have.

제1 구간(Tc)동안, 아날로그-디지털 컨버터 블록(130)은 리드아웃되는 픽셀 신호들에 대해 아날로그-디지털 변환을 수행하여 디지털 픽셀 신호들을 출력하고, 프레임 컨트롤러(140)는 디지털 픽셀 신호들을 수신하여 프레임 메모리(145)에 순차적으로 저장할 수 있다. During the first interval Tc, the analog-to-digital converter block 130 performs analog-to-digital conversion on the pixel signals to be read out to output digital pixel signals, and the frame controller 140 receives digital pixel signals And store them in the frame memory 145 sequentially.

제2 구간(Td) 이후, 프레임 컨트롤러(140)는 제2 시점 간격(Tout1 내지 Toutn)으로 디지털 픽셀 신호들을 이미지 보정 블록(170)으로 순차적으로 출력할 수 있다.After the second interval Td, the frame controller 140 may sequentially output the digital pixel signals to the image correction block 170 at the second time interval Tout1 to Toutn.

이때, 제1 시점 간격(T1 내지 Tn)은 제2 시점 간격(Tout1 내지 Toutn)보다 짧은 간격일 수 있다.At this time, the first time intervals T1 to Tn may be shorter than the second time intervals Tout1 to Toutn.

각 라인들(Line 1 내지 Line n)에 대응하여 리드아웃된 픽셀 신호들은 아날로그-디지털 컨버터 블록(130)에 의한 변환을 수행한 이후 프레임 메모리(145)에 병렬로 전송되고, 이러한 동작과는 별도로 프레임 메모리(145)에 저장된 디지털 픽셀 신호들은 출력 인터페이스(180)로 순차적으로 출력될 수 있다. 이로 인해, 라인들(Line 1 내지 Line n) 각각에 대응하는 제2 구간(Td)은, 서로 다른 시간을 가질 수 있다.The pixel signals read out corresponding to the respective lines (Line 1 to Line n) are transferred in parallel to the frame memory 145 after performing the conversion by the analog-to-digital converter block 130, The digital pixel signals stored in the frame memory 145 may be sequentially output to the output interface 180. [ Due to this, the second section Td corresponding to each of the lines (Line 1 to Line n) can have different times.

즉, 도 5에 도시된 실시 예에서의 제1 시점 간격(T1 내지 Tn)은, 도 4에 도시된 비교 예에서의 시점 간격(t1 내지 tn)보다 짧기 때문에, 출력 인터페이스(180)로의 출력 동작과 무관하게 픽셀 신호들이 빠르게 리드아웃되므로 출력 이미지의 왜곡을 최소화할 수 있게 된다.That is, since the first time interval T1 to Tn in the embodiment shown in FIG. 5 is shorter than the view interval t1 to tn in the comparative example shown in FIG. 4, the output operation to the output interface 180 The pixel signals can be quickly read out regardless of the image signal, so that the distortion of the output image can be minimized.

따라서, 픽셀 신호들이 프레임 메모리(145)에 저장되기 전의 프레임 레이트(frame rate)는, 픽셀 신호들이 프레임 메모리(145)로부터 출력된 이후의 프레임 레이트보다 높을 수 있다.The frame rate before the pixel signals are stored in the frame memory 145 may be higher than the frame rate after the pixel signals are output from the frame memory 145. [

도 6은 도 1에 도시된 이미지 센서의 다른 실시 예를 나타내는 도면이다. 도 6에서는 도 1에 도시된 이미지 센서(100)의 일부 구성요소만을 예로 들어 설명한다.Fig. 6 is a view showing another embodiment of the image sensor shown in Fig. 1. Fig. In Fig. 6, only some components of the image sensor 100 shown in Fig. 1 will be described as an example.

도 1 및 도 6을 참조하면, 다른 실시 예에 따른 이미지 센서(100-2)는, 도 3a에 도시된 이미지 센서(100-1a)와 달리 프레임 컨트롤러(140) 및 프레임 메모리(145)를 제외한 구성요소들을 포함할 수 있다.1 and 6, the image sensor 100-2 according to another embodiment differs from the image sensor 100-1a shown in FIG. 3A in that the frame controller 140 and the frame memory 145 are omitted May include components.

타이밍 생성기(150)로부터 출력되는 라인 컨트롤 신호(LCS)에 기초하여, 액티브 픽셀 블록(110)의 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 복수의 컬럼 라인에 상응하는 N(N은 4이상의 정수)개의 채널을 통해 CDS 블록(133)으로 병렬로 출력될 수 있다.Pixel signals in accordance with a predetermined pixel unit from one row line or one or more row lines of the active pixel block 110 correspond to a plurality of column lines based on the line control signal LCS output from the timing generator 150. [ (N is an integer of 4 or more) channels through the CDS block 133. [

CDS 블록(133)은 픽셀 신호들에 대해 상관 이중 샘플링을 수행하고, DBS 블록(135)은 상관 이중 샘플링된 신호들을 디지털 픽셀 신호로 변환하여 출력할 수 있다. The CDS block 133 performs correlated double sampling on the pixel signals, and the DBS block 135 may convert the correlated double-sampled signals into a digital pixel signal and output it.

채널 변환부(137)는 N개의 채널을 통해 소정의 픽셀 단위로 수신되는 디지털 픽셀 신호들을 L(L은 N보다 작은 정수)개의 채널을 통해 이미지 보정 블록(170')으로 출력할 수 있다.The channel converting unit 137 may output the digital pixel signals received on a predetermined pixel basis through the N channels to the image correcting block 170 'through L channels (L is an integer smaller than N).

이미지 보정 블록(170')은 채널 변환부(137)로부터 L개의 채널을 통해 병렬로 출력되는 디지털 픽셀 신호들에 대응되는 이미지 데이터에 대한 보정을 수행하여 보정된 이미지 데이터를 출력할 수 있다.The image correction block 170 'may correct the image data corresponding to the digital pixel signals output in parallel through the L channels from the channel converter 137 to output the corrected image data.

출력 인터페이스(180')는 액티브 픽셀 블록(110)으로부터 N개의 채널을 통해 출력되는 L개의 픽셀 단위의 픽셀 신호들을 L개의 채널을 통해 ISP(210)로 출력하게 된다.The output interface 180 'outputs the pixel signals of L pixels through the N channels from the active pixel block 110 to the ISP 210 via the L channels.

따라서, 이미지 처리 시스템(10)에 있어서, 외부의 ISP(210)가 M(M은 L보다 작은 정수)개의 채널을 갖도록 구성된 경우 도 3a 및 도 3b에 도시된 이미지 센서(100-1a, 100-1b)를 포함하도록 구현될 수 있으며, 외부의 ISP(210)가 L(L은 M보다 큰 정수)개의 채널을 갖도록 구성된 경우에는 도 6에 도시된 이미지 센서(100-2)를 포함하도록 구현될 수 있다.Therefore, in the image processing system 10, when the external ISP 210 is configured to have M (M is an integer smaller than L) channels, the image sensors 100-1a and 100- 1b, and when the external ISP 210 is configured to have L channels (L is an integer larger than M), it may be implemented to include the image sensor 100-2 shown in Fig. 6 .

도 7은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 일 실시 예를 나타내는 블록도이다.Figure 7 is a block diagram illustrating one embodiment of an electronic system including the image sensor shown in Figure 1;

도 1 및 도 7을 참조하면, 전자 시스템(800)은 MIPI 인터페이스(mobile industry processor interface)를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA(personal digital assistants), PMP(portable multimedia player), IPTV(internet protocol television) 또는 스마트 폰(smart phone)으로 구현될 수 있다. 1 and 7, the electronic system 800 includes a data processing device, such as a mobile phone, a personal digital assistant (PDA), a portable multimedia player (PMP), etc., that can use or support a mobile industry processor interface , An internet protocol television (IPTV), or a smart phone.

전자 시스템(800)은 이미지 센서(100), 어플리케이션 프로세서(application processor;810), 및 디스플레이(850)를 포함한다.The electronic system 800 includes an image sensor 100, an application processor 810, and a display 850.

어플리케이션 프로세서(810)에 구현된 CSI 호스트(camera serial interface(CSI) host; 812)는 카메라 시리얼 인터페이스를 통하여 이미지 센서(100)의 CSI 장치(841)와 시리얼 통신할 수 있다. 이때, 예컨대, CSI 호스트(812)는 광 디시리얼라이저(deserializer(DES))를 포함할 수 있고, CSI 장치(841)는 광 시리얼라이저(serializer(SER))를 포함할 수 있다.The CSI host 812 implemented in the application processor 810 can communicate with the CSI device 841 of the image sensor 100 through the camera serial interface. At this time, for example, the CSI host 812 may include an optical deserializer (DES), and the CSI device 841 may include an optical serializer (SER).

어플리케이션 프로세서(810)에 구현된 DSI 호스트(811)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(850)의 DSI 장치(851)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(811)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(851)는 광 디시리얼라이저(DES)를 포함할 수 있다.The DSI host 811 implemented in the application processor 810 can communicate with the DSI device 851 of the display 850 through a display serial interface (DSI). At this time, for example, the DSI host 811 may include an optical serializer SER, and the DSI device 851 may include an optical deserializer (DES).

실시 예에 따라, 전자 시스템(800)은 어플리케이션 프로세서(810)와 통신할 수 있는 RF 칩(860)을 더 포함할 수 있다. 어플리케이션 프로세서(810)에 포함된 PHY(PHYsical channel; 813)와 RF 칩(860)에 포함된 PHY(861)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.According to an embodiment, the electronic system 800 may further include an RF chip 860 capable of communicating with the application processor 810. The PHY (PHYsical channel) 813 included in the application processor 810 and the PHY 861 included in the RF chip 860 can exchange data according to the MIPI DigRF.

실시 예에 따라, 전자 시스템(800)은 GPS(820), 스토리지(storage; 870), 마이크(microphone(MIC); 880), DRAM(dynamic random access memory; 885) 및 스피커(speaker; 890)를 더 포함할 수 있다. 전자 시스템(800)은 Wimax(world interoperability for microwave access; 891), WLAN(wireless lan; 893) 및/또는 UWB(ultra wideband; 895) 등을 이용하여 통신할 수 있다.According to an embodiment, the electronic system 800 includes a GPS 820, a storage 870, a microphone (MIC) 880, a dynamic random access memory (DRAM) 885, and a speaker 890 . The electronic system 800 may communicate using a world interoperability for microwave access (WIMAX) 891, a wireless LAN 893, and / or an ultra wideband (UWB) 895.

도 8은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 다른 실시 예를 나타내는 블록도이다.8 is a block diagram illustrating another embodiment of an electronic system including the image sensor shown in Fig.

도 1 및 도 8을 참조하면, 전자 시스템(900)은 이미지 센서(100), 프로세서(910), 메모리(920), 디스플레이 유닛(930) 및 인터페이스(940)를 포함할 수 있다.Referring to Figures 1 and 8, an electronic system 900 may include an image sensor 100, a processor 910, a memory 920, a display unit 930, and an interface 940.

프로세서(910)는 이미지 센서(100)의 동작을 제어할 수 있다. 예컨대, 프로세서(910)는 이미지 센서(100)로부터 출력되는 픽셀 신호를 처리하여 이미지 데이터를 생성할 수 있다.The processor 910 may control the operation of the image sensor 100. [ For example, the processor 910 may process pixel signals output from the image sensor 100 to generate image data.

메모리(920)는 이미지 센서(100)의 동작을 제어하기 위한 프로그램과 프로세서(910)에 의해 생성된 이미지 데이터를 저장할 수 있다. 프로세서(910)는 메모리(920)에 저장된 프로그램을 실행할 수 있다. 예컨대, 메모리(920)는 휘발성 메모리 또는 비휘발성 메모리로 구현될 수 있다. The memory 920 may store a program for controlling the operation of the image sensor 100 and image data generated by the processor 910. The processor 910 may execute programs stored in the memory 920. [ For example, the memory 920 may be implemented as volatile memory or non-volatile memory.

디스플레이 유닛(930)은 프로세서(910) 또는 메모리(920)로부터 출력되는 상기 이미지 데이터를 디스플레이할 수 있다. 예컨대, 디스플레이 유닛(930)은 LCD(Liquid Crystal Display), LED 디스플레이, OLED 디스플레이, AMOLED(Active Matrix Organic Light Emitting Diodes) 디스플레이, 또는 플렉시블 디스플레이(flexible display)일 수 있다.The display unit 930 can display the image data output from the processor 910 or the memory 920. [ For example, the display unit 930 may be an LCD (Liquid Crystal Display), an LED display, an OLED display, an AMOLED (Active Matrix Organic Light Emitting Diodes) display, or a flexible display.

인터페이스(940)는 이미지 데이터를 입출력하기 위한 인터페이스로 구현될 수 있다. 실시 예에 따라, 인터페이스(940)는 무선 인터페이스로 구현될 수 있다.The interface 940 may be implemented as an interface for inputting and outputting image data. According to an embodiment, the interface 940 may be implemented with a wireless interface.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.The present invention can also be embodied as computer-readable codes on a computer-readable recording medium. A computer-readable recording medium includes all kinds of recording apparatuses in which data that can be read by a computer system is stored.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.Examples of the computer-readable recording medium include ROM, RAM, CD-ROM, magnetic tape, floppy disk, optical data storage, and the like.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.The computer readable recording medium may also be distributed over a networked computer system so that computer readable code can be stored and executed in a distributed manner. And functional programs, codes, and code segments for implementing the present invention can be easily inferred by programmers skilled in the art to which the present invention pertains.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

10; 이미지 처리 시스템
100; CMOS 이미지 센서
110; 픽셀 어레이
120; 로우 드라이버
130; 아날로그 디지털 컨버터
140; 프레임 컨트롤러
145; 프레임 메모리
150; 타이밍 생성기
160; 램프 신호 생성기
170; 이미지 보정 블록
180; 출력 인터페이스
190; 제어 레지스터 블록10; Image processing system
100; CMOS Image Sensor
110; Pixel array
120; Low driver
130; Analog-to-digital converter
140; Frame controller
145; Frame memory
150; Timing generator
160; Lamp signal generator
170; Image correction block
180; Output interface
190; Control register block

Claims (10)

복수의 로우 라인에 대응하는 픽셀 신호를 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이;
상기 복수의 픽셀들의 동작을 제어하기 위한 복수의 제어 신호를 출력하는 로우 드라이버;
상기 복수의 픽셀들로부터 복수의 컬럼 라인을 통해 출력되는 픽셀 신호를 아날로그 디지털 변환하여 디지털 픽셀 신호를 출력하는 복수의 아날로그 디지털 컨버터(analog-digital converter); 및
상기 복수의 로우 라인에 대응하는 픽셀 신호들의 출력을 제어하는 라인 컨트롤 신호를 생성하는 타이밍 생성기를 포함하며,
상기 타이밍 생성기는, 상기 복수의 로우 라인들 중 하나의 로우 라인 또는 하나 이상의 로우 라인으로부터 소정의 픽셀 단위에 따른 픽셀 신호들이 병렬로 출력되도록 상기 로우 드라이버로 상기 라인 컨트롤 신호를 출력하는 이미지 센서.A pixel array including a plurality of pixels for generating pixel signals corresponding to a plurality of row lines;
A row driver for outputting a plurality of control signals for controlling operations of the plurality of pixels;
A plurality of analog-to-digital converters (ADC) for analog-to-digital conversion of pixel signals output from the plurality of pixels through a plurality of column lines to output digital pixel signals; And
And a timing generator for generating a line control signal for controlling output of pixel signals corresponding to the plurality of row lines,
Wherein the timing generator outputs the line control signal to the row driver so that pixel signals according to a predetermined pixel unit from one row line or one or more row lines of the plurality of row lines are output in parallel. 제1항에 있어서, 상기 복수의 아날로그 디지털 컨버터 각각은,
상기 복수의 컬럼 라인을 통해 상기 복수의 픽셀들로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하는 CDS(correlated double sampling) 블록; 및
상기 상관 이중 샘플링된 신호들 각각을 디지털 픽셀 신호로 변환하고, 변환 결과에 따라 복수의 디지털 픽셀 신호를 출력하는 DBS(databus) 블록을 포함하며,
상기 이미지 센서는, 상기 복수의 컬럼 라인에 상응하는 채널 수를 변환하는 채널 변환부를 더 포함하는 이미지 센서.2. The apparatus of claim 1, wherein each of the plurality of analog-
A correlated double sampling (CDS) block for performing correlated double sampling on pixel signals output from the plurality of pixels through the plurality of column lines; And
And a DBS (databus) block for converting each of the correlated double sampled signals into a digital pixel signal and outputting a plurality of digital pixel signals according to a result of the conversion,
Wherein the image sensor further comprises a channel conversion unit for converting the number of channels corresponding to the plurality of column lines. 제2항에 있어서, 상기 이미지 센서는,
상기 채널 변환부에 의해 변환된 채널들을 통해 상기 DBS 블록으로부터 병렬로 출력되는 상기 복수의 디지털 픽셀 신호들을 프레임 메모리에 저장하고, 상기 저장된 복수의 디지털 픽셀 신호들을 순차적으로 출력하는 프레임 컨트롤러를 더 포함하며,
상기 프레임 메모리는 SRAM(Static random access memory) 또는 DRAM(dynamic random access memory)을 포함하는 휘발성 메모리이며, 상기 프레임 컨트롤러는 상기 프레임 메모리의 저장 영역을 관리하는 이미지 센서.3. The image sensor according to claim 2,
And a frame controller for storing the plurality of digital pixel signals output in parallel from the DBS block through the channels converted by the channel converting unit in a frame memory and sequentially outputting the stored plurality of digital pixel signals, ,
Wherein the frame memory is a volatile memory including a static random access memory (SRAM) or a dynamic random access memory (DRAM), and the frame controller manages a storage area of the frame memory. 제3항에 있어서, 상기 채널 변환부는,
상기 복수의 컬럼 라인에 상응하는 N(N은 4이상의 정수)개의 채널 수를 상기 프레임 컨트롤러의 입력 포트에 상응하는 L(L은 N보다 작은 정수)개의 채널 수로 변환하는 이미지 센서.The apparatus of claim 3,
And converts N (N is an integer of 4 or more) number of channels corresponding to the plurality of column lines into L (L is an integer smaller than N) number of channels corresponding to an input port of the frame controller. 제4항에 있어서, 상기 프레임 컨트롤러는,
상기 L개의 채널을 통해 출력되는 상기 복수의 디지털 픽셀 신호들을 수신하여 상기 프레임 메모리에 저장하고, 상기 저장된 복수의 디지털 픽셀 신호들을 M(M은 L 이하의 정수)개의 채널을 통해 출력하는 이미지 센서.5. The apparatus of claim 4,
And stores the plurality of digital pixel signals output through the L channels in the frame memory, and outputs the stored plurality of digital pixel signals through M channels (M is an integer equal to or less than L). 제3항에 있어서,
상기 타이밍 생성기는 상기 픽셀 신호들이 상기 픽셀 어레이로부터 제1 시점 간격으로 출력되도록 상기 복수의 로우 라인을 제어하고,
상기 프레임 컨트롤러는 상기 저장된 복수의 디지털 픽셀 신호들을 상기 프레임 메모리로부터 제2 시점 간격으로 출력하며,
상기 제1 시점 간격은 상기 제2 시점 간격보다 짧은 간격인 이미지 센서.The method of claim 3,
Wherein the timing generator controls the plurality of row lines so that the pixel signals are output at a first time interval from the pixel array,
Wherein the frame controller outputs the stored plurality of digital pixel signals at a second time interval from the frame memory,
Wherein the first viewpoint interval is shorter than the second viewpoint interval. 제3항에 있어서, 상기 프레임 컨트롤러는,
상기 DBS 블록으로부터 출력되는 상기 복수의 디지털 픽셀 신호들을 압축하여 상기 프레임 메모리로 출력하는 압축 장치; 및
상기 프레임 메모리에 저장된 신호들을 압축 해제하여 출력하는 압축 해제 장치를 포함하는 이미지 센서.4. The apparatus of claim 3,
A compression unit that compresses the plurality of digital pixel signals output from the DBS block and outputs the compressed digital pixel signals to the frame memory; And
And a decompression device for decompressing and outputting the signals stored in the frame memory. 제5항에 있어서, 상기 이미지 센서는,
상기 프레임 컨트롤러로부터 출력되는 상기 디지털 픽셀 신호들에 대응되는 이미지 데이터에 대한 보정을 수행하여 보정된 이미지 데이터를 출력하는 이미지 보정 블록을 더 포함하며,
상기 복수의 아날로그 디지털 컨버터는 상기 N개의 아날로그 디지털 컨버터를 포함하고, 상기 이미지 보정 블록은 상기 M개의 이미지 보정 회로를 포함하는 이미지 센서.6. The image sensor according to claim 5,
Further comprising an image correction block for performing correction on image data corresponding to the digital pixel signals output from the frame controller and outputting the corrected image data,
Wherein the plurality of analog-to-digital converters include the N analog digital converters, and the image correction block includes the M image correction circuits. 제4항에 있어서, 상기 이미지 센서는,
상기 DBS 블록으로부터 출력되는 상기 복수의 디지털 픽셀 신호들을 인코딩하여 인코딩된 데이터를 상기 프레임 컨트롤러로 출력하는 인코더; 및
상기 프레임 컨트롤러로부터 전송되는 인코딩된 데이터를 디코딩하여 디코딩된 데이터를 출력하는 디코더를 더 포함하는 이미지 센서.5. The image sensor according to claim 4,
An encoder for encoding the plurality of digital pixel signals output from the DBS block and outputting encoded data to the frame controller; And
And a decoder for decoding the encoded data transmitted from the frame controller and outputting the decoded data. 제3항에 있어서,
상기 프레임 메모리는 제1칩에 구현되고, 상기 픽셀 어레이와 상기 복수의 아날로그 디지털 컨버터는 상기 제1칩에 적층된 제2칩에 구현되는 이미지 센서.The method of claim 3,
Wherein the frame memory is implemented in a first chip and the pixel array and the plurality of analog digital converters are implemented in a second chip stacked on the first chip.
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