KR20160106026A - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명의 일 실시형태에 따르면 복수의 유전체층을 포함하는 세라믹 본체, 상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 면으로 노출되는 제1 및 제2 인출부를 가지며, 길이 방향 제3면 및 제4면으로 노출된 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 면으로 노출되되 상기 제1 및 제2 인출부와 소정 간격 이격되어 배치되는 제3 인출부를 가지며, 길이 방향 제3면 및 제4면으로 노출된 제2 내부전극, 상기 세라믹 본체의 폭 방향 제1면에 배치되며, 상기 제1 내지 제3 인출부와 각각 연결되는 제1 내지 제3 외부전극 및 상기 세라믹 본체의 폭 방향 제1 면 또는 길이 방향 제3면 및 제4면에 배치되는 절연층을 포함하고, 상기 절연층은 세라믹 슬러리로 형성된 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor part and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 회로 기판 실장 구조에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
또한, 적층 세라믹 커패시터는 LSI의 전원 회로 내에 배치되는 바이패스(bypass) 커패시터로 유용하게 사용되고 있으며, 이러한 바이패스 커패시터로 기능하기 위해서는 적층 세라믹 커패시터가 고주파 노이즈를 효과적으로 제거할 수 있어야 한다. 이러한 요구는 전자장치의 고주파화 경향에 따라 더욱 증가되고 있다. 바이패스 커패시터로 사용되는 적층 세라믹 커패시터는 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다.
적층 세라믹 커패시터는 커패시턴스 성분 외에 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분을 함께 가지며, 이러한 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분은 바이패스 커패시터의 기능을 저해하게 된다. 특히, 등가직렬인덕턴스(ESL)는 고주파에서 커패시터의 인덕턴스를 높여 고주파 노이즈 제거 특성을 저해하게 된다.
한편, 수직 적층형 커패시터의 경우에도 낮은 등가직렬인덕턴스(ESL)가 요구되고 있으며, 이를 구현하기 위하여 내부전극이 형성되지 않는 마진부 영역을 기 제작된 세라믹 적층체에 형성하는 방법이 고안되고 있으나, 이 경우 쇼트 불량 문제가 발생할 수 있다.
한국공개특허 2010-0068056
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 회로 기판 실장 구조에 관한 것이다.
본 발명의 일 실시형태는 복수의 유전체층을 포함하는 세라믹 본체, 상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 면으로 노출되는 제1 및 제2 인출부를 가지며, 길이 방향 제3면 및 제4면으로 노출된 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 면으로 노출되되 상기 제1 및 제2 인출부와 소정 간격 이격되어 배치되는 제3 인출부를 가지며, 길이 방향 제3면 및 제4면으로 노출된 제2 내부전극, 상기 세라믹 본체의 폭 방향 제1면에 배치되며, 상기 제1 내지 제3 인출부와 각각 연결되는 제1 내지 제3 외부전극 및 상기 세라믹 본체의 폭 방향 제1 면 또는 길이 방향 제3면 및 제4면에 배치되는 절연층을 포함하고, 상기 절연층은 세라믹 슬러리로 형성된 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 실시형태는 복수의 유전체층을 포함하는 세라믹 본체, 상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 면 및 제2 면으로 노출되는 제1 내지 제4 인출부를 가지며, 길이 방향 제3면 및 제4면으로 노출된 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 면 및 제2 면으로 노출되되 상기 제1 내지 제4 인출부와 각각 소정의 간격 이격되어 배치되는 제5 및 제6 인출부를 가지며, 길이 방향 제3면 및 제4면으로 노출된 제2 내부전극, 상기 세라믹 본체의 폭 방향 제1 면 및 제2 면에 배치되며, 상기 제1 내지 제6 인출부와 각각 연결되는 제1 내지 제6 외부전극 및 상기 세라믹 본체의 폭 방향 제1 면 및 제2 면 또는 길이 방향 제3면 및 제4면에 배치된 절연층을 포함하고, 상기 절연층은 세라믹 슬러리로 형성된 적층 세라믹 커패시터를 제공한다.
본 발명의 또 다른 실시형태는 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 상기 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시형태에 따르면, 내부전극은 세라믹 본체의 유전체층에 최소한의 마진부 또는 갭을 남기고, 최대한 넓은 면적으로 형성될 수 있다. 이에 따라, 제1 및 제2 내부전극의 중첩 영역이 넓어져 고용량의 적층 세라믹 커패시터를 형성할 수 있다.
또한, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 본체에 형성되는 절연층은 세라믹 본체의 일면으로 노출되는 제1 및 제2 내부전극의 단부, 제1 및 제2 내부전극의 인출부를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
본 발명의 일 실시형태에 따르면, 절연층의 높이가 조절될 수 있고, 절연층의 높이를 제1 및 제2 외부전극의 높이보다 낮게 형성하는 경우 적층 세라믹 커패시터가 회로 기판 상에 보다 안정적으로 실장될 수 있다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터의 전류의 흐름은 복수 개의 외부전극을 통하여 내부전극으로 전달될 수 있고, 이에 따라 적층 세라믹 커패시터의 커패시턴스 성분에 직렬로 연결되는 인덕턴스의 성분의 크기를 매우 작게 할 수 있다.
또한, 상기 제1 및 제2 내부전극의 인출부가 서로 중첩되지 않도록 형성함으로써, 쇼트 불량을 감소시켜 신뢰성이 우수한 효과가 있다.
도 1는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이다.
도 3은 도 1의 A-A'선에 따른 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 5는 도 4에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이다.
도 6은 도 4의 A-A'선에 따른 단면도이다.
도 7은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 8은 도 5의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 커패시터
도 1는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이다.
도 3은 도 1의 A-A'선에 따른 단면도이다.
본 실시형태에 따른 적층 세라믹 커패시터는 3단자 수직 적층형 커패시터일 수 있다. “수직 적층형(vertically laminated or vertical multilayer)”은 커패시터 내의 적층된 내부전극이 회로기판의 실장 영역 면에 수직으로 배치되는 것을 의미하고, “3단자(3-terminal)”는 커패시터의 단자로서 3개의 단자가 회로기판에 접속됨을 의미한다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 상기 세라믹 본체의 내부에 형성되는 내부전극(121, 122); 상기 세라믹 본체의 일면에 각각 형성되는 절연층(141, 142, 143, 144) 및 외부전극(131, 132, 133)을 포함할 수 있다.
본 실시형태에서, 세라믹 본체(110)는 폭 방향으로 서로 대향하는 제1면(1) 및 제2면(2)과 상기 제1면 및 제2면을 연결하는 길이 방향 제3면(3), 제4면(4), 두께 방향 제5면(5) 및 제6면(6)을 가질 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 제1면 내지 제6면을 가지는 육면체 형상일 수 있다.
본 발명의 일 실시형태에 따르면, 제3면(3)과 제4면(4)이 서로 대향하고, 제5면(5) 및 제6면(6)이 서로 대향할 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 본체의 제1면(1)은 회로기판의 실장 영역에 배치되는 실장면이 될 수 있다.
본 발명의 일 실시형태에 따르면, x-방향은 제1 내지 제3 외부전극이 소정의 간격을 두고 형성되는 방향이고, y-방향은 내부전극이 유전체층을 사이에 두고 적층되는 방향이며, z-방향은 내부전극이 회로기판에 실장되는 방향일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)는 복수의 유전체층(111)이 적층되어 형성될 수 있다. 상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 세라믹 본체의 길이 방향 길이는 1.0 mm 이하일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 본체(110) 내부에는 제1 및 제2 내부전극(121, 122)이 배치될 수 있다.
도 2는 세라믹 본체(110)를 구성하는 유전체층(111)과 상기 유전체층에 배치된 내부전극(121, 122)을 나타내는 단면도이다.
본 발명의 일 실시형태에 따르면, 제1 극성의 제1 내부전극(121)과 제2 극성의 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 일 유전체층(111)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 실장면 즉, 상기 세라믹 본체(110)의 폭 방향 제1면(1)에 수직으로 배치될 수 있다.
본 발명에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있고, 제1 및 제3은 동일한 극성을 의미할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부전극층을 인쇄할 수 있다.
내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
도 2 및 도 3을 참조하면, 제1 및 제2 내부전극(121, 122)은 서로 다른 극성의 외부전극과 연결되기 위하여 각각 인출부(121a, 121b, 122a)를 가지며, 상기 인출부(121a, 121b, 122a)는 세라믹 본체의 폭 방향 제1면(1)으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면 적층 세라믹 커패시터는 수직 적층형으로서, 제1 내부전극의 인출부 및 제2 내부전극의 인출부는 세라믹 본체의 동일면으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극의 인출부는 내부전극을 형성하는 도체 패턴 중에서 폭(W)이 증가하여 세라믹 본체의 일면으로 노출된 영역을 의미할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 내부전극은 2개의 인출부(121a, 121b)를 가질 수 있다.
상기 제1 내부전극의 2개의 인출부(121a, 121b)는 소정의 간격을 두고 배치되며, 세라믹 본체의 폭 방향 제1면(1)으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 내부전극의 제1 인출부(121a)는 세라믹 본체의 폭 방향 제1면(1)으로 노출되며 동시에 길이 방향 제3면(3)으로 노출될 수 있고, 제1 내부전극의 제2 인출부(121b)는 세라믹 본체의 폭 방향 제1면(1)으로 노출되며 동시에 길이 방향 제4면(4)으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 제2 내부전극은 1개의 인출부(122a)를 가질 수 있다.
상기 제2 내부전극의 제3 인출부(122a)는 상기 세라믹 본체의 길이 방향 제3면(3) 및 제4면(4)과 소정의 간격을 두고 배치되며, 세라믹 본체의 제1면(1)으로 노출될 수 있다.
상기 "소정의 간격을 두고"라는 의미는 상기 제2 내부전극의 제3 인출부(122a)가 상기 세라믹 본체의 길이 방향 제3면(3) 및 제4면(4)으로 노출되지 않아 절연된 상태를 의미한다.
상기 제1 내부전극의 2개의 인출부(121a, 121b)는 각각 제2 내부전극의 인출부(122a)와 소정의 간격(G)을 두고 이격될 수 있다.
상기 "소정의 간격(G)을 두고 이격"이라는 의미는 서로 중첩되지 않아 절연된 상태를 의미하며, 이하에서는 동일한 의미로 사용된다.
이에 대한 보다 구체적인 사항은 후술하도록 한다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부전극(121, 122)의 단부는 세라믹 본체(110)의 길이 방향 제3면(3) 및 제4면(4)으로 노출될 수 있다. 상기 세라믹 본체의 길이 방향 제3면(3) 및 제4면(4)에는 절연층이 형성되어 내부전극 간의 단락을 방지할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부전극(121, 122)은 세라믹 본체(110)의 폭 방향 제2면(2)에만 마진부를 형성하고, 상기 제3면(3) 및 제4면(4)에는 마진부 없이 형성될 수 있다.
일반적으로, 제1 및 제2 내부전극은 중첩되는 영역에 의하여 정전용량을 형성하며, 서로 다른 극성의 외부전극과 연결되는 인출부는 중첩되는 영역을 갖지 않는다.
한편, 상기 서로 다른 극성의 외부전극과 연결되는 인출부의 일부를 중첩되도록 형성함으로써, 정전 용량을 증가시키는 시도가 있었다.
그러나, 이 경우에 외부로 노출되는 인출부의 중첩되는 영역에서 쇼트 불량 문제가 발생할 수 있다.
본 발명의 일 실시형태에 따르면, 상기의 문제를 해결하기 위하여 상기 제1 내부전극의 2개의 인출부(121a, 121b)는 각각 제2 내부전극의 인출부(122a)와 소정의 간격을 두고 이격될 수 있다.
상기 제1 및 제2 인출부(121a, 121b)가 각각 상기 제3 인출부(122a)와 이격된 상기 소정의 간격을 G라 하면, 0 ≤ G ≤ 50 μm를 만족할 수 있다.
상기와 같이, 제1 및 제2 인출부(121a, 121b)가 각각 상기 제3 인출부(122a)와 이격된 상기 소정의 간격(G)이 0 ≤ G ≤ 50 μm를 만족하도록 조절함으로써, 쇼트 불량 문제를 해결할 수 있다.
상기 제1 및 제2 인출부(121a, 121b)가 각각 상기 제3 인출부(122a)와 이격된 상기 소정의 간격(G)이 0 μm인 경우는 상기 제1 및 제2 인출부(121a, 121b)와 제3 인출부(122a)가 일치하는 경우로서 중첩되는 영역이 없어 쇼트 불량 문제가 발생하지 않으나, 간격이 0 μm 미만(음(-)의 값을 가지는 것으로 정의함)인 경우에는 중첩되는 영역이 발생하여 칩 절단 공정에서 쇼트 불량이 발생할 수 있다.
반면, 제1 및 제2 인출부(121a, 121b)가 각각 상기 제3 인출부(122a)와 이격된 상기 소정의 간격(G)이 50 μm를 초과하는 경우에는 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 증가하여 커런트 루프(current loop)가 길어져서, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 높아질 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제3 인출부(122a)의 폭을 W1, 상기 제3 인출부(122a)와 연결되는 제3 외부전극(133)의 폭을 W2라 하면, 1.0 ≤ W1/W2 ≤ 2.0를 만족할 수 있다.
상기와 같이, 제3 인출부(122a)의 폭(W1)과 상기 제3 인출부(122a)와 연결되는 제3 외부전극(133)의 폭(W2)의 비가 1.0 ≤ W1/W2 ≤ 2.0를 만족하도록 조절함으로써, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있으며, 쇼트 불량을 막아 신뢰성이 우수한 효과가 있다.
상기 제3 인출부(122a)의 폭(W1)과 상기 제3 인출부(122a)와 연결되는 제3 외부전극(133)의 폭(W2)의 비(W1/W2)가 1.0 미만일 경우와 2.0을 초과하는 경우에는 쇼트 불량이 발생할 수 있으며, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)도 높아질 수 있어 문제가 된다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체의 일면에는 내부전극과 연결되도록 외부전극이 배치될 수 있다.
보다 구체적으로, 세라믹 본체(110)의 폭 방향 제1면(1)으로 노출된 제1 내부전극(121)의 제1 인출부(121a)와 연결되도록 제1 외부전극(131)이 배치될 수 있고, 세라믹 본체(110)의 폭 방향 제1면(1)으로 노출된 제1 내부전극의 제2 인출부(121b)와 연결되도록 제2 외부전극(132)이 배치될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 특별히 제한되는 것은 아니나, 예를 들어 상기 제1 및 제2 인출부(121a, 121b)의 일부와 연결될 수 있다.
또한, 상기 세라믹 본체(110)의 폭 방향 제1면(1)으로 인출된 제2 내부전극(122)의 제3 인출부(122a)와 연결되도록 제3 외부전극(133)이 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 본체(110)의 일면에는 절연층(141, 142, 143, 144)이 형성될 수 있다.
보다 구체적으로 세라믹 본체의 폭 방향 제1면(1)에는 제1 절연층(141) 및 제2 절연층(142)이 형성될 수 있고, 세라믹 본체의 길이 방향 제3면(3) 및 제4면(4)에는 각각 제3 절연층(143) 및 제4 절연층(144)이 형성될 수 있다.
상기 세라믹 본체(110)의 폭 방향 제1면(1)에 형성된 제1 절연층(141)은 제1 및 제3 외부전극(131, 133) 사이에 형성될 수 있고, 제2 절연층(142)은 제2 및 제3 외부전극(132, 133) 사이에 형성될 수 있다.
상기 제1 및 제2 절연층(141, 142)은 제1면으로 노출된 제1 내부전극의 인출부(121a, 121b)와 제2 내부전극의 인출부(122a)를 덮도록 형성될 수 있다.
제1 및 제2 절연층(141, 142)은 제1 내부전극의 인출부(121a, 121b)와 제2 내부전극의 인출부(122a)의 노출된 영역까지 덮도록 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 도 3에 도시된 바와 같이 상기 제1 및 제2 절연층(141, 142)은 세라믹 본체의 폭 방향 제1면(1)을 완전히 메우도록 형성될 수 있다.
또한 도시되지 않았으나, 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 절연층(141, 142)은 제1 내지 제3 외부전극(131, 132, 133)과 소정의 간격을 두고 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부전극(121, 122)의 단부가 노출된 상기 세라믹 본체(110)의 길이 방향 제3면 및 제4면에는 각각 제3 절연층(143) 및 제4 절연층(144)이 형성될 수 있다.
상기 제3 절연층(143)은 세라믹 본체의 폭 방향 제2면(2)에 형성된 마진부 유전체층(111)과 연결될 수 있다.
상기 제4 절연층(144)은 세라믹 본체의 폭 방향 제2면(2)에 형성된 마진부 유전체층(111)과 연결될 수 있다.
본 발명의 일 실시형태에 따르면 절연층은 유전체층과 동일하거나 유사한 물질로 형성될 수 있으며, 유전체층과 연결되는 경우 절연층과 세라믹 본체의 결합 강도가 향상될 수 있다.
본 발명의 일 실시형태에 따르면, 절연층(141, 142, 143, 144)은 세라믹 슬러리로 형성될 수 있다. 상기 세라믹 슬러리의 양 및 형상을 조절하여 절연층의 형성 위치 및 높이를 조절할 수 있다. 상기 절연층(141, 142, 143, 144)은 소성 공정에 의하여 세라믹 본체가 형성된 후, 상기 세라믹 본체에 세라믹 슬러리를 도포하고, 소성하여 형성될 수 있다.
또는 세라믹 본체를 형성하는 세라믹 그린시트 상에 절연층을 형성하는 세라믹 슬러리를 형성하고, 세라믹 그린시트와 함께 소성되어 형성될 수 있다.
상기 세라믹 슬러리의 형성 방법은 특별히 제한되지 않으며, 예를 들면 스프레이 방식으로 분사하거나, 롤러를 이용한 도포, 코팅, 부착 등의 방법을 이용할 수 있다.
본 발명의 일 실시형태에 따르면, 절연층(141, 142, 143, 144)은 세라믹 본체의 일면으로 노출된 제1 및 제2 내부전극의 인출부(121a, 121b, 122a), 제1 및 제2 내부전극(121, 122)의 단부를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
본 발명의 일 실시형태에 따르면, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 절연층(141, 142)의 높이는 상기 제1 내지 제3 외부전극(131, 132, 133)의 높이보다 작게 형성될 수 있다.
상기 절연층(141, 142) 및 외부전극(131, 132, 133)의 높이는 상기 제1면을 기준으로 측정될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 절연층(141, 142)의 높이가 제1 내지 제3 외부전극(131, 132, 133)의 높이보다 낮아 적층 세라믹 커패시터가 회로 기판상에 보다 안정적으로 실장될 수 있다.
또한, 도시되지 않았으나, 제1 및 제2 절연층(141, 142)의 높이는 서로 다르게 형성될 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 5는 도 4에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이다.
도 6은 도 4의 A-A'선에 따른 단면도이다.
상술한 본 발명의 일 실시형태와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 4 내지 도 6을 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 6단자 수직 적층형 커패시터일 수 있다.
“6 단자(6-terminal)”는 커패시터의 단자로서 6개의 단자가 회로기판에 접속될 수 있음을 의미한다.
본 실시 형태에 따른 적층 세라믹 커패시터(200)는 세라믹 본체(210); 상기 세라믹 본체의 내부에 배치되는 내부전극(221, 222); 상기 세라믹 본체(210)의 일면에 형성되는 절연층(241, 242, 243, 244, 245, 246) 및 외부전극(231, 232, 233, 234, 235, 236)을 포함할 수 있다.
도 5는 세라믹 본체(210)를 구성하는 유전체층(211)과 상기 유전체층에 형성된 내부전극(221, 222)을 나타내는 단면도이다.
본 발명의 일 실시형태에 따르면, 제1 극성의 제1 내부전극(221)과 제2 극성의 제2 내부전극(222)을 한 쌍으로 할 수 있으며, 일 유전체층(211)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(221, 222)은 적층 세라믹 커패시터의 실장면에 수직으로 배치될 수 있다.
본 실시형태에 따르면 적층 세라믹 커패시터의 실장면은 상기 세라믹 본체의 제1면(1) 또는 이에 대향하는 제2면(2)이 될 수 있다.
도 5 및 도 6을 참조하면, 상기 제1 및 제2 내부전극(221, 222)은 서로 다른 극성의 외부전극과 연결되기 위하여 각각 인출부(221a, 221b, 221c, 221d, 222a, 222b)를 가질 수 있다.
본 발명의 일 실시형태에 따르면 적층 세라믹 커패시터는 수직 적층형으로서, 제1 내부전극의 인출부 및 제2 내부전극의 인출부는 세라믹 본체의 동일면으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 내부전극(221)은 4개의 인출부(221a, 221b, 221c, 221d)를 가질 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 내부전극(221)의 2개의 인출부(221a, 221b)는 서로 소정의 간격을 두고 세라믹 본체의 폭 방향 제1면(1)으로 노출되고, 상기 제1 내부전극(221)의 다른 2개의 인출부(221c, 221d)는 서로 소정의 간격을 두고 세라믹 본체의 폭 방향 제1면(1)에 대향하는 제2면(2)으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 내부전극(221)의 제1 인출부(221a)는 상기 세라믹 본체(210)의 폭 방향 제1면(1)으로 노출되며 동시에 길이 방향 제3면(3)으로 노출될 수 있고, 제1 내부전극(221)의 제2 인출부(221b)는 상기 세라믹 본체(210)의 폭 방향 제1면(1)으로 노출되며 동시에 길이 방향 제4면(4)으로 노출될 수 있다.
또한, 유사한 방식으로 상기 제1 내부전극(221)의 제3 인출부(221c)는 상기 세라믹 본체(210)의 폭 방향 제2면(2)으로 노출되며 동시에 길이 방향 제3면(3)으로 노출될 수 있고, 제1 내부전극(221)의 제4 인출부(221d)는 상기 세라믹 본체(210)의 폭 방향 제2면(2)으로 노출되며 동시에 길이 방향 제4면(4)으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 내부전극(222)은 2개의 인출부(222a, 222b)를 가질 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 내부전극(222)의 제5 인출부(222a)는 세라믹 본체의 길이 방향 제3면(3) 및 제4면(4)과 소정의 간격을 두고 형성되며, 상기 세라믹 본체(210)의 폭 방향 제1면(1)으로 노출되고, 제2 내부전극(222)의 제6 인출부(222b)는 세라믹 본체(210)의 길이 방향 제3면(3) 및 제4면(4)과 소정의 간격을 두고 형성되며, 세라믹 본체(210)의 폭 방향 제1면(1)에 대향하는 제2면(2)으로 노출될 수 있다.
상기 제1 내부전극의 제1 및 제2 인출부(221a, 221b)는 각각 제2 내부전극의 제5 인출부(222a)와 서로 소정 간격(G) 이격될 수 있다.
또한, 유사한 방식으로 제1 내부전극의 제3 및 제4 인출부(221c, 221d)는 각각 제2 내부전극의 제6 인출부(222b)와 서로 소정 간격(G) 이격될 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(221, 222)의 단부는 상기 세라믹 본체(210)의 길이 방향 제3면(3) 및 제4면(4)으로 노출될 수 있다.
상기 세라믹 본체(210)의 길이 방향 제3면(3) 및 제4면(4)에는 절연층이 형성되어 제1 및 제2 내부전극 간의 단락을 방지할 수 있다.
도 6을 참조하면, 상기 세라믹 본체의 일면에는 내부전극과 연결되도록 외부전극이 형성될 수 있다.
보다 구체적으로, 상기 세라믹 본체(210)의 폭 방향 제1면(1)으로 노출된 제1 내부전극(221)의 제1 및 제2 인출부(221a, 221b)와 각각 연결되도록 제1 및 제2 외부전극(231, 233)이 형성될 수 있다.
또한, 상기 세라믹 본체(210)의 폭 방향 제1면(1)으로 노출된 제2 내부전극(222)의 제5 인출부(222a)와 연결되도록 제5 외부전극(235)이 형성될 수 있다.
또한, 이와 유사하게, 세라믹 본체의 폭 방향 제2면(2)으로 노출된 제1 내부전극의 제3 및 제4 인출부(221c, 221d)와 각각 연결되도록 제3 및 제4 외부전극(233, 234)이 형성될 수 있고, 세라믹 본체의 제2면으로 노출된 제2 내부전극의 제6 인출부(222b)와 연결되도록 제6 외부전극(236)이 형성될 수 있다.
상술한 실시예와 유사하게, 상기 제1 내지 제4 외부전극(231, 232, 233, 234)은 제1 내부전극의 제1 내지 제4 인출부(221a, 221b, 221c, 221d)의 일부와 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 본체의 일면에는 절연층(241, 242, 243, 244, 245, 246)이 형성될 수 있다.
보다 구체적으로 세라믹 본체의 폭 방향 제1면에는 제1 절연층(241) 및 제2 절연층(242)이 형성될 수 있고, 세라믹 본체의 길이 방향 제3면 및 제4면에는 각각 제3 절연층(243) 및 제4 절연층(244)이 형성될 수 있으며, 세라믹 본체의 폭 방향 제2면에는 제5 절연층(245) 및 제6 절연층(246)이 형성될 수 있다.
세라믹 본체의 폭 방향 제1면에 형성된 제1 절연층(241)은 제1 및 제5 외부전극(231, 235) 사이에 형성될 수 있고, 제2 절연층(242)은 제2 및 제5 외부전극(232, 235) 사이에 형성될 수 있다.
상기 제1 및 제2 절연층(241, 242)은 제1면으로 노출된 제1 내부전극의 인출부(221a, 221b)와 제2 내부전극의 인출부(222a)를 덮도록 형성될 수 있다. 제1 및 제2 절연층(241, 242)은 제1 내부전극의 인출부 및 제2 내부전극의 인출부의 노출된 영역까지 덮도록 형성될 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 절연층(241, 242)은 세라믹 본체의 폭 방향 제1면을 완전히 메우도록 형성될 수 있다.
또한 도시되지 않았으나, 본 발명의 일 실시형태에 따르면, 제1 및 제2 절연층(241, 242)은 제1, 제2 및 제5 외부전극(231, 232, 235)과 소정의 간격을 두고 형성될 수 있다.
또한, 상기와 유사한 방식으로 세라믹 본체의 제2면에는 제5 절연층(245) 및 제6 절연층(246)이 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(221, 222)의 단부가 노출된 세라믹 본체의 제3면 및 제4면에는 각각 제3 절연층(243) 및 제4 절연층(244)이 형성될 수 있다.
본 발명의 일 실시형태에 따르면 절연층은 유전체층과 동일하거나 유사한 물질로 형성될 수 있으며, 유전체층과 연결되는 경우 절연층과 세라믹 본체의 결합 강도가 향상될 수 있다.
또한, 상기 절연층은 세라믹 본체의 일면으로 노출된 제1 및 제2 내부전극의 단부, 제1 및 제2 내부전극의 인출부를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
본 실시형태에 따르면, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
또한 도시되지 않았으나, 제1 내부전극 또는 제2 내부전극은 2 개 이상의 인출부를 가질 수 있으며, 제1 내부전극 또는 제2 내부전극에 형성된 인출부는 세라믹 본체의 동일면으로 노출되거나 세라믹 본체의 서로 다른 면으로 노출될 수 있다. 당업자에 의하여 내부전극이 가지는 인출부의 갯수, 인출부의 위치 등은 다양하게 변경될 수 있다.
도 7은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 7을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 상기 도 4에 도시된 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 세라믹 본체(210)의 폭 방향 제2 면(2)에 배치된 제3, 제4 및 제6 외부전극(233, 234, 236)과 제5, 6 절연층(245, 246) 대신에 제5 절연층(245)이 배치될 수 있다.
이 경우, 상기 제3, 4 인출부(221c, 221d)와 상기 제6 인출부(222b)는 상기 세라믹 본체(210)의 폭 방향 제2 면(2)으로 노출되나, 상기 제5 절연층(245)에 의해 절연되어 신뢰성 저하의 문제는 발생하지 않는다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
실시예
실시예는 수직 적층형 커패시터의 제1 내부전극의 제1 및 제2 인출부가 각각 제2 내부전극의 제3 인출부와 이격된 소정의 간격(G) 및 제3 인출부의 폭(W1)과 상기 제3 인출부와 연결되는 제3 외부전극의 폭(W2)의 비(W1/W2)가 본 발명의 수치 범위를 만족하도록 제작하였다.
비교예
비교예는 수직 적층형 커패시터의 제1 내부전극의 제1 및 제2 인출부가 각각 제2 내부전극의 제3 인출부와 이격된 소정의 간격(G) 및 제3 인출부의 폭(W1)과 상기 제3 인출부와 연결되는 제3 외부전극의 폭(W2)의 비(W1/W2)가 본 발명의 범위를 벗어나는 것을 제외하고는 상기 실시예와 동일한 조건에서 제작하였다.
아래의 표 1은 본 발명의 실시 형태에 따라 수직 적층형 커패시터의 제1 내부전극의 제1 및 제2 인출부가 각각 제2 내부전극의 제3 인출부와 이격된 소정의 간격(G)의 값에 따른 등가직렬인덕턴스(ESL, Equivalent Series Inductance)와 쇼트 발생수에 따른 신뢰성을 비교한 것이다.
상기 쇼트 발생수에 따른 신뢰성 평가는 시료 50개에 대하여 쇼트 발생 개수를 측정하여 판단하였으며, 제3 인출부의 폭(W1)과 상기 제3 인출부와 연결되는 제3 외부전극의 폭(W2)의 비(W1/W2)는 1.7로 고정한 상태로 측정하였다.
샘플 제1 및 제2 인출부가 각각 제3 인출부와 이격된 간격(G)
(μm)		 등가직렬인덕턴스(ESL, Equivalent Series Inductance)
(pH)		 쇼트 발생 개수
(개)
*1 -200 19.8 25
*2 -100 20.4 12
*3 -50 20.8 6
*4 -20 21.1 2
5 0 22.8 0
6 20 23.6 0
7 50 24.7 0
*8 75 28.1 0
*9 100 32.2 0
*10 150 40.3 0
*: 비교예
상기 표 1을 참조하면, 비교예인 샘플 1 내지 4의 경우는 제1 내부전극의 제1 및 제2 인출부가 각각 제2 내부전극의 제3 인출부와 이격된 소정의 간격(G)이 음(-)의 값을 가지는 경우로서, 이는 인출부가 서로 중첩되는 경우를 의미하는 것이다.
이와 같은 경우 쇼트 발생수가 많아 신뢰성에 있어서 문제가 있음을 알 수 있다.
또한, 비교예인 샘플 8 내지 10은 제1 내부전극의 제1 및 제2 인출부가 각각 제2 내부전극의 제3 인출부와 이격된 소정의 간격(G)이 50 μm를 초과하는 경우로서, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 높아 문제가 있음을 알 수 있다.
반면, 실시예인 샘플 5 내지 7의 경우에는 본 발명의 수치 범위를 만족하는 것으로서, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮고 쇼트 발생이 없어 신뢰성이 우수함을 알 수 있다.
아래의 표 2는 본 발명의 실시 형태에 따라 수직 적층형 커패시터의 제3 인출부의 폭(W1)과 상기 제3 인출부와 연결되는 제3 외부전극의 폭(W2)의 비(W1/W2)의 값에 따른 등가직렬인덕턴스(ESL, Equivalent Series Inductance)와 쇼트 발생수에 따른 신뢰성을 비교한 것이다.
상기 쇼트 발생수에 따른 신뢰성 평가는 시료 50개에 대하여 쇼트 발생 개수를 측정하여 판단하였으며, 제1 내부전극의 제1 및 제2 인출부가 각각 제2 내부전극의 제3 인출부와 이격된 소정의 간격(G)은 0, 20, 50 μm로 고정한 상태로 측정하였다.
샘플 제1 및 제2 인출부가 각각 제3 인출부와 이격된 간격(G)
(μm)		 W1/W2 등가직렬인덕턴스(ESL, Equivalent Series Inductance)
(pH)		 쇼트 발생 개수
(개)
*11 0 0.8 23.1 4
12 0 1.0 22.9 0
13 0 1.5 22.8 0
14 0 2.0 22.9 0
*15 0 2.5 23.2 1
*16 20 0.8 24.1 3
17 20 1.0 23.8 0
18 20 1.5 23.6 0
19 20 2.0 23.7 0
*20 20 2.5 23.9 3
*21 50 0.8 25.3 1
22 50 1.0 24.8 0
23 50 1.5 24.6 0
24 50 2.0 24.7 0
*25 50 2.5 25.4 5
*: 비교예
상기 표 2를 참조하면, 비교예인 샘플 11, 15, 16, 20, 21 및 25의 경우는 제3 인출부의 폭(W1)과 상기 제3 인출부와 연결되는 제3 외부전극의 폭(W2)의 비(W1/W2)가 본 발명의 수치 범위를 벗어나는 것으로서, 쇼트 불량에 따라 신뢰성에 있어서 문제가 있으며, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 높아 문제가 있음을 알 수 있다.
반면, 실시예인 샘플 12 내지 14, 17 내지 19 및 22 내지 24의 경우에는 본 발명의 수치 범위를 만족하는 것으로서, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮고 쇼트 발생이 없어 신뢰성이 우수함을 알 수 있다.
적층 세라믹 커패시터의 실장 기판
도 8은 도 5의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
*도 8을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(200)의 실장 기판(300)은 적층 세라믹 커패시터(200)가 수직하도록 실장되는 인쇄회로기판(310)과, 인쇄회로기판(310)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(321, 322, 323)을 포함한다.
이때, 적층 세라믹 커패시터(200)는 제1, 제2 및 제5 외부 전극(231, 232, 235)이 각각 제1, 제2 전극 패드(321, 322) 및 제3 전극 패드(323) 위에 접촉되게 위치한 상태에서 솔더에 의해 인쇄회로기판(310)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200; 적층 세라믹 커패시터 110, 210; 세라믹 본체
111, 211; 유전체층
121, 122, 221, 222; 제1 및 제2 내부 전극
121a, 121b, 122a, 221a, 221b, 221c, 221d, 222a, 222b; 제1 내지 제6 인출부
131, 132, 133, 231, 232, 233, 234, 235, 236; 제1 내지 제6 외부전극
300; 실장 기판 310; 인쇄회로기판
321, 322, 323; 제1 내지 제3 전극 패드

Claims (26)

  1. 복수의 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 면으로 노출되는 제1 및 제2 인출부를 가지며, 길이 방향 제3면 및 제4면으로 노출된 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 면으로 노출되되 상기 제1 및 제2 인출부와 소정 간격 이격되어 배치되는 제3 인출부를 가지며, 길이 방향 제3면 및 제4면으로 노출된 제2 내부전극;
    상기 세라믹 본체의 폭 방향 제1면에 배치되며, 상기 제1 내지 제3 인출부와 각각 연결되는 제1 내지 제3 외부전극; 및
    상기 세라믹 본체의 폭 방향 제1 면 또는 길이 방향 제3면 및 제4면에 배치되는 절연층;을 포함하고,
    상기 절연층은 세라믹 슬러리로 형성된 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 세라믹 슬러리로 형성되는 절연층은 상기 세라믹 본체의 폭 방향 제1면인 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 세라믹 슬러리로 형성되는 절연층은 상기 세라믹 본체의 길이 방향 제3면 및 제4면인 적층 세라믹 커패시터
  4. 제1항에 있어서,
    상기 세라믹 슬러리로 형성되는 절연층은 상기 세라믹 본체의 폭 방향 제1면, 길이 방향 제3면 및 제4면인 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제3 인출부는 상기 제1 및 제2 인출부 사이에 배치되는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 인출부가 각각 상기 제3 인출부와 이격된 상기 소정의 간격을 G라 하면, 0 ≤≤ G ≤≤ 50 μm를 만족하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제3 인출부의 폭을 W1, 상기 제3 인출부와 연결되는 제3 외부전극의 폭을 W2라 하면, 1.0 ≤≤ W1/W2 ≤≤ 2.0를 만족하는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 폭 방향 제1면에 대하여 수직으로 배치되는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 및 제2 인출부의 일부와 연결되는 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 절연층은 세라믹 본체 소성 후에 세라믹 슬러리를 도포 및 소성하여 형성된 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 절연층은 세라믹 본체와 동시에 소성하여 형성된 적층 세라믹 커패시터.
  12. 제1항에 있어서,
    상기 세라믹 본체의 제1 면에 형성되는 절연층은 상기 세라믹 본체의 제1면으로부터 측정되는 제1 및 제2 외부전극의 높이보다 작게 배치된 적층 세라믹 커패시터.
  13. 제1항에 있어서,
    상기 세라믹 본체의 폭 방향 제2 면에는 제4 내지 제6 외부전극이 더 배치된 적층 세라믹 커패시터.
  14. 복수의 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 면 및 제2 면으로 노출되는 제1 내지 제4 인출부를 가지며, 길이 방향 제3면 및 제4면으로 노출된 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 면 및 제2 면으로 노출되되 상기 제1 내지 제4 인출부와 각각 소정의 간격 이격되어 배치되는 제5 및 제6 인출부를 가지며, 길이 방향 제3면 및 제4면으로 노출된 제2 내부전극;
    상기 세라믹 본체의 폭 방향 제1 면 및 제2 면에 배치되며, 상기 제1 내지 제6 인출부와 각각 연결되는 제1 내지 제6 외부전극; 및
    상기 세라믹 본체의 폭 방향 제1 면 및 제2 면 또는 길이 방향 제3면 및 제4면에 배치된 절연층;을 포함하고,
    상기 절연층은 세라믹 슬러리로 형성된 적층 세라믹 커패시터.
  15. 제14항에 있어서,
    상기 세라믹 슬러리로 형성되는 절연층은 상기 세라믹 본체의 폭 방향 제1면 및 제2면인 적층 세라믹 커패시터.
  16. 제14항에 있어서,
    상기 세라믹 슬러리로 형성되는 절연층은 상기 세라믹 본체의 길이 방향 제3면 및 제4면인 적층 세라믹 커패시터
  17. 제14항에 있어서,
    상기 세라믹 슬러리로 형성되는 절연층은 상기 세라믹 본체의 폭 방향 제1면, 제2면, 길이 방향 제3면 및 제4면인 적층 세라믹 커패시터.
  18. 제14항에 있어서,
    상기 제5 인출부는 제1 인출부와 제2 인출부 사이에 배치되고, 제6 인출부는 제3 인출부와 제4 인출부 사이에 배치되는 적층 세라믹 커패시터.
  19. 제14항에 있어서,
    상기 제1 내지 제4 인출부가 각각 상기 제5 및 제6 인출부와 이격된 상기 소정의 간격을 G라 하면, 0 ≤≤ G ≤≤ 50 μm를 만족하는 적층 세라믹 커패시터.
  20. 제14항에 있어서,
    상기 제5 또는 제6 인출부의 폭을 W1, 상기 제5 또는 제6 인출부와 연결되는 제5 또는 제6 외부전극의 폭을 W2라 하면, 1.0 ≤≤ W1/W2 ≤≤ 2.0를 만족하는 적층 세라믹 커패시터.
  21. 제14항에 있어서,
    상기 제1 및 제2 내부전극은 세라믹 본체의 실장면에 대하여 수직으로 배치된 적층 세라믹 커패시터.
  22. 제14항에 있어서,
    상기 제1 내지 제4 외부전극은 상기 제1 내지 제4 인출부의 일부와 연결되는 적층 세라믹 커패시터.
  23. 제14항에 있어서,
    상기 절연층은 세라믹 본체 소성 후에 세라믹 슬러리를 도포 및 소성하여 형성된 적층 세라믹 커패시터.
  24. 제14항에 있어서,
    상기 절연층은 세라믹 본체와 동시에 소성하여 형성된 적층 세라믹 커패시터.
  25. 제14항에 있어서,
    상기 세라믹 본체의 폭 방향 제1 면 또는 제2 면에 형성되는 절연층은 상기 세라믹 본체의 폭 방향 제1 면 또는 제2 면으로부터 측정되는 제1 내지 제6 외부전극의 높이보다 작게 형성되는 적층 세라믹 커패시터.
  26. 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 상기 제1항 또는 제14항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판.
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