KR20160051547A - 반도체 장치 - Google Patents

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KR20160051547A
KR20160051547A KR1020150091809A KR20150091809A KR20160051547A KR 20160051547 A KR20160051547 A KR 20160051547A KR 1020150091809 A KR1020150091809 A KR 1020150091809A KR 20150091809 A KR20150091809 A KR 20150091809A KR 20160051547 A KR20160051547 A KR 20160051547A
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산켄덴키 가부시키가이샤
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Abstract

(과제)
HEMT에 있어서, 게이트 전극의 끝과, 절연막과 게이트 전극의 사이에 형성된 막의 끝이 같아지게 되도록 되어 있기 때문에, 게이트 전극에 의한 필드 플레이트를 효과적으로 사용할 수 없어 전계의 완화가 충분히 되지 않기 때문에, 게이트 리크나 붕괴현상이 발생한다는 문제가 있었다.
(해결수단)
게이트 전극은 게이트로서 기능을 하는 게이트 전극의 제1부분과, 게이트 전극의 제1부분으로부터 상기 산화막 위로 연장되는 게이트 전극의 제2부분을 구비하고, 산소를 포함하는 금속막은 게이트 전극의 제1부분측으로부터 제2부분으로 연장되고, 게이트 전극의 제1부분으로부터 연장된 게이트 전극의 제2부분의 끝은 산소를 포함하는 금속막의 끝보다 상기 게이트 전극의 제1부분으로부터 먼 영역까지 연장되어 있는 것을 특징으로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 필드 플레이트 효과(field plate effect)를 사용하여 전계(電界)를 완화시킨 고전자이동도 트랜지스터(HEMT(High Electron Mobility Transistor))에 관한 것이다.
고전자이동도 트랜지스터(HEMT)에 있어서는 리크전류(leak電流)를 적게 하기 위하여, 필드 플레이트를 유효하게 활용하여 전계를 완화시킬 필요가 있다.
: 일본국 공개특허공보 특개2009-76845호
선행문헌에는, 도1에 나타내는 바와 같이 전자주행층(電子走行層)(1)과, 전자공급층(電子供給層)(2)과, 소스 전극(source 電極)(도면에는 나타내지 않는다)과, 드레인 전극(drain 電極)(도면에는 나타내지 않는다)과, 게이트 전극(gate 電極)(6a)과, 실리콘 산화물로 이루어지는 절연막(絶緣膜)(4)과, 절연막(4)과 게이트 전극(6a)의 사이에 형성된 막으로서 예를 들면 p형 금속산화물 반도체막을 구비하는 헤테로 접합형 전계효과 반도체 장치(hetero 接合型 電界效果 半導體 裝置)(반도체 소자)가 기재되어 있다.
또한 전자공급층(2)에는 오목부(리세스부(recess部))가 형성되고, 이에 따라 노멀리 오프 특성(normally-off 特性)을 가지며 또한 온저항(on抵抗) 및 게이트 리크전류(gate leak電流)가 작은 헤테로 접합형 전계효과 반도체 장치를 얻을 수 있다. 그러나 도1의 반도체 장치에서는, 절연막(4)과 게이트 전극(6a)의 사이에 형성된 막의 끝부와, 절연막(4) 위에 배치된 게이트 전극(6a)의 끝부가 같은 위치에 배치되어 있기 때문에, 게이트 전극(6a)에 의한 필드 플레이트 효과가 효과적으로 발휘되지 않아 전계의 완화가 충분하지 않게 됨으로써 게이트 리크나 붕괴현상(collapse現象)이 발생하기 쉽다는 문제가 있었다.
본 발명은 상기 문제점을 해결하여, 게이트 전극에 의한 필드 플레이트 효과를 유효하게 발휘시켜서 전계를 효과적으로 완화시킴으로써 게이트 리크, 붕괴현상을 이전보다 억제할 수 있는 HEMT를 제공하는 것을 목적으로 하는 것이다.
본 발명은, 상기 과제를 해결하기 위하여 이하에 기재되는 구성으로 하였다.
본 발명의 반도체 장치는, 전자주행층 및 전자공급층을 구비하는 반도체 기판과, 반도체 기판의 표면에 형성된 절연막 및 게이트 전극을 구비하는 고전자이동도 트랜지스터에 있어서, 게이트 전극은, 게이트로서 기능을 하는 제1부분과, 제1부분으로부터 절연막의 표면으로 연장되어 필드 플레이트로서 기능을 하는 제2부분을 가지며, 절연막과 게이트 전극의 제2부분의 사이에는, 산소를 포함하는 금속막이 형성되어 있고, 게이트 전극의 제2부분은, 산소를 포함하는 금속막보다 반도체 기판의 외주측으로 연장되어 있고, 절연막의 표면이, 게이트 전극의 제1부분측에서는 산소를 포함하는 금속막에 의하여 피복되어 있고, 반도체 기판의 외주측에서는 게이트 전극의 제2부분에 의하여 피복되어 있는 것을 특징으로 한다.
또한 본 발명의 반도체 장치는, 전자주행층 및 전자공급층을 구비하는 반도체 기판과, 반도체 기판의 표면에 형성된 절연막 및 게이트 전극을 구비하는 고전자이동도 트랜지스터에 있어서, 게이트 전극은, 절연막에 형성된 개구 내에 배치된 제1부분과, 절연막의 표면에 배치된 제2부분을 구비하고, 절연막의 개구측의 표면은, 산소를 포함하는 금속막을 사이에 두고 게이트 전극의 제2부분에 의하여 피복되어 있고, 절연막의 개구측으로부터 이간된 측의 표면은, 산소를 포함하는 금속막을 사이에 두지 않고 게이트 전극의 제2부분에 의하여 피복되어 있는 것을 특징으로 한다.
또한 본 발명의 반도체 장치는, 전자주행층 및 전자공급층을 구비하는 반도체 기판과, 반도체 기판의 표면에 형성된 절연막, 게이트 전극, 드레인 전극 및 소스 전극을 구비하는 고전자이동도 트랜지스터에 있어서, 게이트 전극은, 절연막에 형성된 개구 내에 배치된 전극부와, 절연막의 표면에 배치된 필드 플레이트부를 가지며, 게이트 전극의 전극부와 드레인 전극의 사이에 있어서는, 절연막의 개구측의 표면은 산소를 포함하는 금속막을 사이에 두고 필드 플레이트부에 의하여 피복되어 있고, 절연막의 개구측으로부터 이간된 측의 표면은 산소를 포함하는 금속막을 사이에 두지 않고 필드 플레이트부에 의하여 피복되어 있고, 게이트 전극의 전극부와 소스 전극의 사이에 있어서는, 절연막의 표면은 산소를 포함하는 금속막을 사이에 두고 필드 플레이트부에 의하여 피복되어 있고, 게이트 전극의 전극부와 소스 전극의 사이에 있어서의 필드 플레이트부의 연장 길이는, 게이트 전극의 전극부와 드레인 전극의 사이에 있어서의 필드 플레이트부의 연장 길이에 비하여 짧은 것을 특징으로 한다.
본 발명에 의하면, 필드 플레이트의 효과를 양호하게 활용할 수 있어 전계를 완화시킬 수 있다.
도1은, 종래의 HEMT의 게이트 전극 부분의 단면도이다.
도2는, 본 발명의 1실시형태에 관한 HEMT의 게이트 전극 부분의 단면도이다.
도3은, 종래품의 HEMT와 본 발명의 1실시형태에 관한 HEMT의 Vds(드레인·소스 사이 전압)와 전류붕괴의 관계를 나타낸 것이다.
이하에서는, 본 발명의 실시형태가 되는 구조에 대하여 설명한다.
도2는, 본 발명의 1실시형태에 관한 고전자이동도 트랜지스터(HEMT(High Electron Mobility Transistor))의 게이트 전극(gate 電極) 부분의 단면도이다. 본 발명은 게이트 전극 부분에 특징이 있기 때문에, 그 이외의 부분에 대한 설명은 생략한다.
본 실시형태의 반도체 장치(半導體 裝置)(반도체 소자)에서는, 제1질화물 반도체 재료(第1窒化物 半導體 材料)(예를 들면 GaN)로 이루어지는 전자주행층(電子走行層)(1) 위에, 제1질화물 반도체 재료와는 다른 격자정수(格子定數)를 갖는 제2질화물 반도체 재료(예를 들면 AlGaN)로 이루어지는 전자공급층(電子供給層)(2)과, 제3질화물 반도체 재료(예를 들면 GaN)로 이루어지는 캡층(cap層)(3)이 순차적으로 적층(積層)되어 있다. 본원 명세서에서는, 편의상 이 전자주행층(1)과 전자공급층(2)과 캡층(3)을 합하여 반도체 기판이라고 총칭한다.
반도체 기판의 표면에는, 절연막으로서의 산화막(酸化膜)(4)과, 산소를 포함하는 금속막(金屬膜)(5)과, 티탄(titanium) 위에 알루미늄 구리와 질화티탄을 순차적으로 적층하여 이루어지는 게이트 전극(6)이 형성되어 있다. 또한 도2에서는 도면에 나타내는 것을 생략하고 있지만, 도면을 향하여 우측의 반도체 기판의 표면 위에는 드레인 전극(drain 電極)이 배치되어 있고, 도면을 향하여 좌측의 반도체 기판의 표면 위에는 소스 전극(source 電極)이 배치되어 있다.
산화막(4)은 실리콘 산화물로 이루어지고, 그 일부에는 도면에 나타내는 바와 같이 개구(開口)(게이트 개구)가 형성되어 있다. 이 게이트 개구에서는 반도체 기판의 표면이 노출되어 있다. 본 실시형태의 반도체 장치(반도체 소자)에서는, 평면에서 볼 때에 있어서 게이트 개구의 내측의 반도체 기판 표면에 오목부(리세스부(recess部))가 형성되어 있다. 오목부(리세스부)는 캡층(3)보다 깊게 형성되어 있기 때문에, 본 실시형태의 반도체 장치에서는 게이트 개구를 통하여 전자공급층(2)의 표면이 노출되어 있다.
산소를 포함하는 금속막(5)은, 게이트 개구의 내측에 형성된 제1부분과, 게이트 개구의 외측에 형성되고 산화막(4)의 표면을 피복하는 제2부분을 구비한다.
산소를 포함하는 금속막(5)의 제1부분은, 도면에 나타내는 바와 같이 그 중앙측은 리세스부의 저면과 측면에 형성되어 있고, 그 외주측은 게이트 개구를 구성하는 산화막(4)의 측면을 피복하고 있다.
즉 산소를 포함하는 금속막(5)의 제1부분은, 리세스부의 저면에 노출된 전자공급층(2)의 표면과, 리세스부의 측면에 노출된 전자공급층(2)의 표면과 캡층(3)의 표면, 리세스부의 외측에 노출된 반도체 기판의 표면 및 게이트 개구의 측면(산화막(4)의 측면)을 피복하고 있다.
산소를 포함하는 금속막(5)의 제2부분은, 제1부분에 연속하여 형성되고, 반도체 기판의 외주측을 향하여 연장되어 게이트 개구의 외측의 산화막(4)의 표면을 피복한다. 여기에서 도2에서는 1개의 게이트 전극(6)밖에 기재되어 있지 않지만, 본 발명을 반도체 기판에 복수의 게이트 전극(6)을 구비하는 복수의 셀(cell)에 적응하는 경우에, 편의상 반도체 기판의 외주는 각 셀의 외주를 의미한다는 것은 말할 필요도 없다.
게이트 전극(6)은, 게이트 개구의 내측에 형성된 제1부분과, 게이트 개구의 외측에 형성된 제2부분을 구비한다.
게이트 전극(6)의 제1부분은, 도면에 나타내는 바와 같이 그 중앙측은 리세스부의 저면과 측면에 형성되어 있고, 그 외주측은 게이트 개구를 구성하는 산화막(4)의 측면을 피복하고 있다. 즉 게이트 전극(6)의 제1부분은, 리세스부의 저면에 노출된 전자공급층(2)의 표면과, 리세스부의 측면에 노출된 전자공급층(2)의 표면과 캡층(3)의 표면, 리세스부의 외측에 노출된 반도체 기판의 표면 및 게이트 개구의 측면(산화막(4)의 측면)을, 산소를 포함하는 금속막(5)을 사이에 두고 피복하고 있다.
게이트 전극(6)의 제2부분은, 제1부분에 연속하여 형성되고, 반도체 기판의 외주측을 향하여 연장되어 게이트 개구의 외측의 산화막(4)의 표면을 피복한다. 여기에서 게이트 전극(6)의 제2부분 중에서 드레인 전극을 향하여 연장되는 부분은, 산소를 포함하는 금속막(5)의 제2부분보다 드레인 전극측 즉 반도체 기판의 외주측까지 연장되어 있다. 즉 게이트 전극(6)의 제2부분 중에서 드레인 전극을 향하여 연장되는 부분의 끝부는, 산소를 포함하는 금속막(5)의 제2부분 중에서 드레인 전극을 향하여 연장되는 부분의 끝부보다 드레인 전극측 즉 반도체 기판의 외주측까지 연장되어 있다.
이 결과 게이트 전극(6)의 제2부분 중에서 드레인 전극을 향하여 연장되는 부분은, 리세스부측에서는 산소를 포함하는 금속막(5)의 제2부분의 표면을 피복하고 있고, 반도체 기판의 외주측에서는 산화막(4)의 표면을 피복하고 있다. 즉 리세스부측의 산화막(4) 위에서는 산화막(4)과 게이트 전극(6)의 사이에 산소를 포함하는 금속막(5)이 삽입되어 있지만, 반도체 기판의 외주측의 산화막(4) 위에서는 산화막(4)과 게이트 전극(6)이 직접 접촉되어 있다. 이와 같이 산화막(4)의 표면이, 반도체 기판의 외주측에서는 게이트 전극(6)에 접촉되고, 리세스부측에서는 금속막보다 도전율(導電率)이 낮지만 산화막(4)보다 도전율이 높은 산소를 포함하는 금속막에 접촉되어 있음으로써 단계적으로 완만한 전계완화효과(電界緩和效果)가 얻어져서, 붕괴현상(collapse現象)의 억제효과가 양호하게 발휘된다. 도3은, 종래의 HEMT와 본 발명의 1실시형태에 관한 HEMT의 Vds·전류붕괴관계를 나타내지만, 도면에 나타내는 바와 같이 본 발명의 1실시형태의 HEMT에 의하면, 종래의 예와 비교하여 전류붕괴를 양호하게 억제할 수 있는 것을 알 수 있다. 또한 본 출원인이 확인한 바에 의하면, 산소를 포함하는 금속막(5)을 NiOX막으로 하였을 경우에 특히 양호하게 게이트 리크(gate leak)의 감소, 붕괴현상의 억제가 도모된다는 것을 알고 있다. 또 이 경우에도 NiOX의 도전율은 게이트 전극(6)의 도전율보다 낮게 하고, 산화막(4)의 도전율보다 높게 한다. 즉 NiOX막의 산소의 조성비는, 완전한 절연막(산화막)을 구성하는 경우의 산소조성비 X = 1보다 많은 상태 즉 산소과잉의 상태로 하여야 한다. 또한 산소를 포함하는 금속막(5)은, p형 도전형의 성질을 구비하는 금속산화물막으로 하는 것이 좋다.
또 산소를 포함하는 금속막(5)에 대해서는, 그 제1부분을 산소 푸어(oxygen poor)의 금속막 즉 실질적으로 절연막으로 하더라도 좋다. 이 경우에 MIS구조의 트랜지스터를 구성한다. 또 제1부분을 산소 푸어의 금속막을 대신하여 질화막이나 산화막 등을 적용할 수도 있다.
게이트 전극(6)의 제2부분 중에서 소스 전극을 향하여 연장되는 부분에 있어서는, 종래의 반도체 장치와 마찬가지로 그 끝부가 산소를 포함하는 금속막(5)의 끝부와 같은 위치에 있다. 또한 게이트 전극(6)의 제2부분의 연장 길이는, 드레인 전극측에 비하여 소스 전극측에서 짧아지게 되어 있다. 이 결과 반도체 기판의 면적 즉 칩면적을 작게 할 수 있다. 또 게이트 전극(6)의 제2부분 중에서 소스 전극을 향하여 연장되는 부분에 대해서도, 드레인 전극을 향하여 연장되는 부분과 마찬가지로 그 끝부를 금속막(5)의 끝부보다 반도체 기판의 외주측에 위치시켜도 좋지만, 게이트 리크의 감소, 붕괴현상의 억제효과는 기대되는 만큼은 얻어지지 않아 칩면적이 커지게 된다. 본 실시형태와 같이 전위차(電位差)가 큰 게이트·드레인 사이에서 본 발명을 채용함으로써 칩면적의 소형화와 전류붕괴감소효과의 양방에서 그 효과가 최대한 발휘된다.
또 게이트 전극(6) 중에서 제2부분은 소위 게이트 필드 플레이트(gate field plate)로서 기능을 하는 부분이지만, 본 발명에서는 드레인 전극과 소스 전극 사이의 전류를 제어하는 게이트부로서 기능을 하는 제1부분과 합하여 게이트 전극이라고 총칭한다.
또한 본 출원인이 확인한 바, 게이트 개구의 끝부에서부터 산소를 포함하는 금속막(5)의 끝부까지의 거리를 a, 산소를 포함하는 금속막(5)의 끝부에서부터 게이트 전극(6)의 끝부까지의 거리를 b라고 하였을 경우에, HEMT의 게이트 리크 감소와 붕괴현상의 억제를 위해서는, 0μm < a < 2.0μm, 0μm < b < 2.0μm인 것이 바람직하고, b/a를 1부터 120의 범위에서 설정하는 것이 바람직한 것을 알았다.
또한 게이트 전극(6)의 제2부분의 하측에 있어서, 산화막(4)의 두께를 변화시킴으로써 단계적으로 완만하게 전계완화효과를 얻을 수 있다. 특히 산화막(4)의 두께를 반도체 기판의 외주측을 향하여 얇아지게 되도록 그 두께를 단계적으로 혹은 연속적으로 변화시키면, 본원발명의 작용효과와 더불어 더 완만한 전계완화효과를 얻을 수 있다.
도2의 본 발명의 1실시형태의 HEMT에 있어서, GaN캡층(3)을 형성하지 않는 구조로 하더라도 좋다. 또한 반도체 기판에 오목부(리세스부)를 형성하지 않고 있는 구조로 하더라도 좋다. 또한 본 발명은, 노멀리 온형(normally on型), 노멀리 오프형 중에서 어느 쪽의 HEMT에도 적용할 수 있다. 또한 산소를 포함하는 금속막의 표면을 텅스텐(tungsten)에 의하여 피복하면, 금속막 중의 산소가 제조공정의 과정 혹은 경년적(經年的)인 디바이스(device)의 사용에 의하여 변화되는 것이 양호하게 방지되어 높은 신뢰성이 얻어진다.
1 : 전자주행층
2 : 전자공급층
3 : GaN캡층
4 : 산화막
5 : 산소를 포함하는 금속막
6 : 게이트 전극

Claims (8)

  1. 전자주행층(電子走行層) 및 전자공급층(電子供給層)을 구비하는 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 절연막(絶緣膜) 및 게이트 전극(gate 電極)을
    구비하는 고전자이동도 트랜지스터(高電子移動度 transistor)에 있어서,
    상기 게이트 전극은, 게이트로서 기능을 하는 제1부분과, 상기 제1부분으로부터 상기 절연막의 표면으로 연장되어 필드 플레이트(field plate)로서 기능을 하는 제2부분을 가지며,
    상기 절연막과 상기 게이트 전극의 제2부분의 사이에는, 산소를 포함하는 금속막(金屬膜)이 형성되어 있고,
    상기 게이트 전극의 제2부분은, 상기 산소를 포함하는 금속막보다 상기 반도체 기판의 외주측으로 연장되어 있고, 상기 절연막의 표면이, 상기 게이트 전극의 제1부분측에서는 상기 산소를 포함하는 금속막에 의하여 피복되어 있고, 상기 반도체 기판의 외주측에서는 상기 게이트 전극의 제2부분에 의하여 피복되어 있는 것을 특징으로 하는 반도체 장치.
  2. 전자주행층 및 전자공급층을 구비하는 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 절연막 및 게이트 전극을
    구비하는 고전자이동도 트랜지스터에 있어서,
    상기 게이트 전극은, 상기 절연막에 형성된 개구(開口) 내에 배치된 제1부분과, 상기 절연막의 표면에 배치된 제2부분을 가지며,
    상기 절연막의 상기 개구측의 표면은, 산소를 포함하는 금속막을 사이에 두고 상기 게이트 전극의 제2부분에 의하여 피복되어 있고, 상기 절연막의 상기 개구측으로부터 이간(離間)된 측의 표면은, 상기 산소를 포함하는 금속막을 사이에 두지 않고 상기 게이트 전극의 제2부분에 의하여 피복되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 산소를 포함하는 금속막의 도전율(導電率)은, 상기 절연막의 도전율보다 높고, 상기 게이트 전극의 도전율보다 낮은 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 산소를 포함하는 금속막은, 산소를 포함하는 니켈막(nickel膜)인 것을 특징으로 하는 반도체 장치.
  5. 전자주행층 및 전자공급층을 구비하는 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 절연막, 게이트 전극, 드레인 전극 및 소스 전극을
    구비하는 고전자이동도 트랜지스터에 있어서,
    상기 게이트 전극은, 상기 절연막에 형성된 개구 내에 배치된 전극부와, 상기 절연막의 표면에 배치된 필드 플레이트부를 가지며,
    상기 게이트 전극의 전극부와 상기 드레인 전극의 사이에 있어서는, 상기 절연막의 상기 개구측의 표면은 산소를 포함하는 금속막을 사이에 두고 상기 필드 플레이트부에 의하여 피복되어 있고, 상기 절연막의 상기 개구측으로부터 이간된 측의 표면은 상기 산소를 포함하는 금속막을 사이에 두지 않고 상기 필드 플레이트부에 의하여 피복되어 있고,
    상기 게이트 전극의 전극부와 상기 소스 전극의 사이에 있어서는, 상기 절연막의 표면은 산소를 포함하는 금속막을 사이에 두고 상기 필드 플레이트부에 의하여 피복되어 있고,
    상기 게이트 전극의 전극부와 상기 소스 전극의 사이에 있어서의 상기 필드 플레이트부의 연장 길이는, 상기 게이트 전극의 전극부와 상기 드레인 전극의 사이에 있어서의 상기 필드 플레이트부의 연장 길이에 비하여 짧은 것을 특징으로 하는 반도체 장치.
  6. 전자주행층 위에 전자공급층을 구비하고, 상기 전자공급층 위에 캡층(cap層)을 구비하고, 상기 캡층 위에 산화막을 구비하는 구조의 고전자이동도 트랜지스터(HEMT)에 있어서,
    게이트 전극의 하부에 상기 전자공급층과 전기적으로 접속된 p형 금속산화물 반도체막을 가지며, 게이트 전극보다 p형 금속산화물 반도체막의 길이가 짧고, 상기 게이트 전극이 상기 산화막과 접하는 부분을 가지는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 게이트 전극과 접하는 부분에 있어서의 상기 산화막의 막두께가 일정하지 않고, 상기 게이트 전극이 상기 산화막과 접하는 부분에 있어서 산화막 두께가 변화되는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 게이트 전극과 접하는 부분에 있어서의 상기 산화막의 막두께가, 게이트 전극의 끝을 향하여 두껍게 되는 것을 특징으로 하는 반도체 장치.
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