KR20160047664A - Orgaiic Light Emittiig Diode - Google Patents

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Abstract

According to the present invention, a display device comprises: a display panel having a gate line formed thereon; and a gate driving unit configured to output a gate pulse to be provided to the gate line. The gate driving unit comprises: a Q node control unit for determining an output timing of a clock signal; an output control unit configured to output the clock signal in response to a high level potential of a Q node; an odd number QB node control unit configured to discharge an output terminal potential of the output control unit during a first period; and an even number QB node control unit configured to discharge the output terminal potential of the output control unit during a second period; and a low potential holding unit configured to provide a minus (-) potential to the even number QB node during the first period or provide a minus potential to the odd number QB node during the second period. Therefore, the display device restores threshold voltage features of transistors connected to a QB node.

Description

유기발광다이오드 표시장치{Orgaiic Light Emittiig Diode}[0001] The present invention relates to an organic light emitting diode (OLED) display,

본 발명은 유기발광다이오드 표시장치에 관한 것이다.
The present invention relates to an organic light emitting diode display.

평판 표시장치(FPD; Flat Paiel Display)는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터 뿐만 아니라, 노트북컴퓨터, PDA 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 평판 표시장치는 액정표시장치{Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Paiel; PDP), 전계 방출표시장치{Field Emissioi Display; FED) 및 유기발광다이오드 표시장치(Orgaiic Light Emittiig diode Display; 이하, OLED) 등이 있다. Flat panel displays (FPDs) are widely used not only for monitors of desktop computers but also for portable computers such as notebook computers, PDAs, and mobile phone terminals, because of their advantages in downsizing and light weight. Such a flat panel display device includes a liquid crystal display (LCD) (LCD), a plasma display panel (PDP), a field emission display (FED) and an organic light emitting diode (OLED) display device.

표시장치에서 스캔신호인 게이트펄스를 생성하는 게이트 구동부는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate Ii Paiel, 이하 GIP) 형태로 구현되기도 한다. A gate driver for generating a gate pulse, which is a scan signal in a display device, may be implemented as a gate-in-panel (GIP) type in which a combination of thin film transistors is formed in a bezel region which is a non-display region in a display panel.

GIP 형태의 게이트 구동부는 게이트펄스의 출력타이밍을 제어하는 Q 노드와 출력단을 방전시키기 위한 QB 노드를 제어하는 방식으로 게이트펄스를 출력한다. 1 프레임 기간에서 게이트펄스가 출력되는 스캔 기간은 매우 짧고, 스캔 기간 이외의 게이트펄스가 출력되지 않는 기간은 상대적으로 매우 길다. 게이트펄스의 출력을 차단하기 위해서는 QB 노드를 충전하여 이를 바탕으로 출력단을 방전시키는 방법을 이용한다. 즉, QB 노드는 1 프레임 기간 중에서 긴 시간 동안 충전되어 있고, 이에 따라서 QB 노드와 연결되는 트랜지스터들은 심한 바이어스 스트레스(bias stress)를 받는다. 따라서, QB 노드와 연결되는 트랜지스터들은 문턱전압(Vth)의 편차가 심해지고, 트랜지스터들의 특성이 저하된다.
The gate driver of the GIP type outputs gate pulses in a manner of controlling the Q node controlling the output timing of the gate pulse and the QB node discharging the output terminal. The scan period during which the gate pulse is output in one frame period is very short and the period during which the gate pulse other than the scan period is not output is relatively long. In order to block the output of the gate pulse, a method of charging the QB node and discharging the output terminal based on the charge is used. That is, the QB node is charged for a long period of time in one frame period, and accordingly the transistors connected to the QB node are subjected to a severe bias stress. Therefore, the transistors connected to the QB node have a large variation in the threshold voltage (Vth), and the characteristics of the transistors are degraded.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 게이트 구동부의 트랜지스터들이 바이어스 스트레스로 인해서 특성이 저하되는 것을 개선하기 위한 것이다.
SUMMARY OF THE INVENTION The present invention for solving the above-described problems of the related art is to improve the characteristics of the transistors of the gate driver due to the bias stress.

상술한 과제 해결 수단으로 본 발명의 표시장치는 게이트라인이 형성된 표시패널 및 게이트라인에 제공되는 게이트펄스를 출력하는 게이트 구동부를 포함한다. 게이트 구동부는 클락신호의 출력 타이밍을 결정하기 위한 Q 노드 제어부, Q 노드의 하이레벨 전위에 응답하여 상기 클럭신호를 출력하는 출력제어부, 제1 기간 동안 출력제어부의 출력단 전위를 방전하는 기수 QB 노드 제어부, 제2 기간 동안 출력제어부의 출력단 전위를 방전하는 우수 QB 노드 제어부 및 제1 기간 동안 우수 QB 노드에 음(-)의 전위를 제공하거나 제2 기간 동안 기수 QB 노드에 음(-)의 전위를 제공하는 저전위 홀딩부를 포함한다.
The display device of the present invention includes a display panel having a gate line formed therein and a gate driver for outputting a gate pulse provided to the gate line. The gate driver includes a Q node controller for determining the output timing of the clock signal, an output controller for outputting the clock signal in response to the high level potential of the Q node, an odd QB node controller for discharging the output terminal of the output controller during the first period, An excellent QB node controller for discharging the output terminal of the output controller during the second period and a negative potential for the odd QB node during the first period or a negative potential for the odd QB node during the second period, And a low potential holding portion for providing the low potential holding portion.

본 발명은 게이트 구동부의 QB 노드를 기수 QB 노드와 우수 QB 노드로 교번적으로 구동하고, 구동하지 않는 QB 노드는 음(-)의 전위를 유지하여 QB 노드와 접속된 트랜지스터들의 문턱전압 특성을 회복시킨다. The QB node of the gate driver is alternately driven to the odd QB node and the superior QB node and the QB node that is not driven maintains the negative potential to restore the threshold voltage characteristics of the transistors connected to the QB node .

본 발명은 구동기간과 회복기간을 구분하여 저전위전압의 레벨을 다르게 유지하기 때문에, 구동기간에는 소비전력을 줄일 수 있고, 회복기간에는 문턱전압의 편차를 빠르게 회복시킬 수 있다.Since the present invention keeps the level of the low potential voltage different by dividing the driving period and the recovery period, the power consumption can be reduced in the driving period and the variation in the threshold voltage can be recovered quickly in the recovery period.

또한, 본 발명은 회복기간에 음(-)의 전위를 갖는 리커버리전압과 저전위전압 간에 쇼트 현상을 방지하여, 저전위전압 또는 리커버리전압이 흔들리는 것을 방지할 수 있다.
Further, the present invention can prevent a short-circuit phenomenon between a recovery voltage having a negative (-) potential and a low-potential voltage during a recovery period, thereby preventing the low-potential voltage or the recovery voltage from shaking.

도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면.
도 2는 도 1에 도시된 화소구조의 일례를 나타내는 도면.
도 3은 게이트 구동부의 스테이지의 종속관계를 나타내는 블록도.
도 4는 제1 실시 예에 의한 제i 스테이지의 회로 구성도.
도 5 및 도 6은 스테이지의 동작 타이밍도.
도 7은 바이어스 스트레스와 문턱전압 편차의 관계를 나타내는 도면.
도 8은 제2 실시 예에 의한 제i 스테이지의 회로 구성도.
도 9는 비동작 구간에서의 쇼트 현상을 나타내는 도면.
도 10은 제3 실시 예에 의한 제i 스테이지의 회로 구성도.
도 11은 제4 실시 예에 의한 제i 스테이지의 회로 구성도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view showing a configuration of a display device according to the present invention;
2 is a view showing an example of the pixel structure shown in Fig.
3 is a block diagram showing a dependency of a stage of a gate driver;
Fig. 4 is a circuit configuration diagram of an i-th stage according to the first embodiment; Fig.
5 and 6 are operation timing diagrams of the stages.
7 is a graph showing a relationship between a bias stress and a threshold voltage deviation;
8 is a circuit configuration diagram of an i-th stage according to the second embodiment;
9 is a diagram showing a short phenomenon in a non-operation section;
10 is a circuit configuration diagram of an i-th stage according to the third embodiment;
11 is a circuit configuration diagram of an i-th stage according to the fourth embodiment.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1은 본 발명에 의한 표시장치의 구성을 나타내는 블록도이다. 1 is a block diagram showing a configuration of a display apparatus according to the present invention.

도 1을 참조하면, 본 발명에 의한 표시장치는 표시패널(100), 타이밍 콘트롤러(T110), 데이터 구동부(120) 및 게이트 구동부(130,140)가 포함된다.Referring to FIG. 1, a display device according to the present invention includes a display panel 100, a timing controller T 110, a data driver 120, and gate drivers 130 and 140.

표시패널(10)은 서브 픽셀들이 형성되는 표시영역(100A)과 표시영역(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시영역(100A)은 복수 개의 화소(P)를 포함하고, 각각의 화소(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 화소(P)들은 수평라인들 각각에 복수 개가 매트릭스 형태로 배치된다. 각각의 화소(P)들은 서로 직교하는 데이터라인부(DL) 및 게이트라인부(GL)와 접속한다. The display panel 10 includes a display region 100A in which subpixels are formed and a non-display region 100B in which various signal lines, pads, and the like are formed outside the display region 100A. The display region 100A includes a plurality of pixels P, and displays an image based on the gradation displayed by each of the pixels P. A plurality of pixels P are arranged in a matrix in each of the horizontal lines. Each pixel P is connected to the data line portion DL and the gate line portion GL which are orthogonal to each other.

도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 스캔 라인(GL1)과 데이터 라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 스캔신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀(SP)은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시패널이나 유기발광소자를 포함하는 유기발광표시패널 등으로 구현된다.As shown in FIG. 2, one subpixel SP is supplied with a scan signal supplied through a switching transistor SW and a switching transistor SW connected to a scan line GL1 and a data line DL1, And a pixel circuit PC that operates in response to the data signal DATA. The subpixel SP is implemented by a liquid crystal display panel including a liquid crystal element or an organic light emitting display panel including an organic light emitting element according to the configuration of the pixel circuit PC.

타이밍 콘트롤러(T110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호(Vsyic), 수평 동기신호(Hsyic), 데이터 인에이블 신호(DE), 도트 클럭(DLCK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(T110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터제어신호(DDC) 및 게이트 구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트제어신호(GDC)를 생성한다.The timing controller TlOl is connected to a timing signal Tlk such as a vertical synchronization signal Vsyic, a horizontal synchronization signal Hsyic, a data enable signal DE, a dot clock DLCK, etc. through an LVDS or TMDS interface receiving circuit, . The timing controller T110 includes a data control signal DDC for controlling the operation timing of the data driver 120 and a gate control signal GDC for controlling the operation timing of the gate drivers 130 and 140 on the basis of the input timing signal, .

데이터 구동부(120)는 다수의 소스 드라이브 IC(Iitegrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. The data driver 120 includes a plurality of source drive integrated circuits (ICs). The source drive ICs are supplied with digital video data (RGB) and source timing control signal (DDC) from the timing controller 110. The source driver ICs convert the digital video data RGB to a gamma voltage in response to the source timing control signal DDC to generate a data voltage and apply the data voltage to the data lines DL of the display panel 100 Supply.

게이트 구동부(130,140)는 레벨 시프터(130) 및 쉬프트 레지스터(140)를 포함한다. 게이트 구동부(130)는 레벨 시프터(130)와 쉬프트 레지스터(140)가 구분되고, 쉬프트 레지스터(140)가 표시패널(100)의 비표시영역(100B)에 형성되는 게이트-인-패널(Gate Ii Paiel; 이하 GIP) 방식으로 형성된다. The gate drivers 130 and 140 include a level shifter 130 and a shift register 140. The gate driver 130 separates the level shifter 130 and the shift register 140 and the shift register 140 is connected to the gate Ii (Gate Ii) formed in the non-display area 100B of the display panel 100 (GIP) method.

레벨 시프터(130)는 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성된다. 레벨 시프터(130)는 타이밍 콘트롤러(11)의 제어하에 클럭신호들(CLK) 및 스타트신호(VST)를 레벨 쉬프팅한 후 쉬프트 레지스터(140)에 공급한다. 쉬프트 레지스터(140)는 GIP 방식에 의해 표시패널(100)의 비표시영역(100B)에서 다수의 박막 트랜지스터(이하 TFT)조합으로 형성된다. 쉬프트 레지스터(140)는 클럭신호들(CLK) 및 스타트신호(VST)에 대응하여 스캔 신호를 쉬프트하고 출력하는 스테이지들로 구성된다. The level shifter 130 is formed on a printed circuit board (not shown) connected to the display panel 100 in an IC form. The level shifter 130 level-shifts the clock signals (CLK) and the start signal (VST) under the control of the timing controller 11, and supplies the level shift signals to the shift register 140. The shift register 140 is formed by a combination of a plurality of thin film transistors (hereinafter referred to as TFT) in the non-display area 100B of the display panel 100 by the GIP method. The shift register 140 is composed of stages for shifting and outputting a scan signal in response to the clock signals CLK and the start signal VST.

도 3은 본 발명의 제1 실시 예에 따른 내장형 게이트 구동부의 개략적인 스테이지별 구성도이고, 도 4는 제1 실시 예에 따른 내장형 게이트 구동부의 제i 스테이지를 나타내는 도면이다. 도 5는 본 발명의 게이트 구동부에 제공되는 기수 고전위전압 및 우수 고전위전압의 파형을 나타내는 도면이다. FIG. 3 is a schematic diagram of a built-in gate driver according to the first embodiment of the present invention, and FIG. 4 is a diagram illustrating an i-th stage of the embedded gate driver according to the first embodiment. 5 is a diagram showing waveforms of the odd high potential voltage and the excellent high potential voltage provided to the gate driver of the present invention.

도 3을 참조하여, 게이트 구동부(130,140)의 쉬프트 레지스터(140)의 실시 예를 살펴보면 다음과 같다. 쉬프트 레지스터(140)는 m개의 게이트라인에 일대일로 대응하는 m 개의 스테이지들을 포함하고, 각 스테이지는 종속적으로 접속된다. 도 3은 제i 게이트라인 내지 제(i+2) 게이트라인에 제공되는 게이트펄스를 출력하는 제i 내지 제(i+2) 스테이지(STG[i]~STG[i+2])를 도시하고 있다. 이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제i(k는 1<k<m 인 자연수) 스테이지(STGi)을 기준으로, 전단 스테이지는 제1 스테이지(ST1) 내지 제k-1 스테이지(ST[i-1]) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k(1<k<m) 스테이지(STi)을 기준으로, 후단 스테이지는 제i+1 스테이지(ST[i+1]) 내지 제m 스테이지 중 어느 하나를 지시한다.Referring to FIG. 3, an example of the shift register 140 of the gate drivers 130 and 140 will be described. The shift register 140 includes m stages corresponding one-to-one to m gate lines, and each stage is connected in a dependent manner. 3 shows the (i + 2) th to (i + 2) th stages STG [i] to STG [i + 2] outputting gate pulses provided to the i-th gate line to the (i + 2) have. In the following description, the term "front stage" means that the stage is located at the upper portion of the reference stage. For example, with respect to the stage STGi as an i-th stage (k is a natural number of 1 < k < m), the front stage is any one of the first stage ST1 to the k- Indicate. Quot; rear stage "refers to a stage located at the bottom of the reference stage. For example, with reference to the kth (1 &lt; k < m) stage STi, the trailing stage designates either the i + 1 stage ST [i + 1]

제i 스테이지(STGi)는 제1 내지 제8 단자(1~8)를 포함한다. 제1 단자(1)는 스타트신호(VST)를 입력받고, 제2 단자(2)는 리셋신호(VRST)를 입력받는다. 제3 단자(3)는 클럭신호(CLK)를 입력받는다. 제4 내지 제6 단자(4~6)는 각각 고전위전압(VDD), 기수 고전위전압(VDD_O) 및 우수 고전위전압(VDD_E)과 연결된다. 제7 및 제8 단자(7,8)는 각각 저전위전압(VSS) 및 리커버리전압(Vrec)에 연결된다. 이하, 본 명세서에서 각 단자 및 각 단자에 입력되는 신호는 도면부호를 간략하게 하기 위해서 동일한 도면부호를 사용하기로 한다. The i-th stage STGi includes the first to eighth terminals 1 to 8. The first terminal 1 receives the start signal VST and the second terminal 2 receives the reset signal VRST. The third terminal 3 receives the clock signal CLK. The fourth to sixth terminals 4 to 6 are connected to the high potential voltage VDD, the odd high potential voltage VDD_O, and the superior high potential voltage VDD_E, respectively. The seventh and eighth terminals 7 and 8 are connected to the low potential voltage VSS and the recovery voltage Vrec, respectively. In the following description, the same reference numerals are used for the signals inputted to the respective terminals and the respective terminals in order to simplify the reference numerals.

도 5에서 보는 바와 같이, 고전위전압(VDD)은 항상 하이레벨의 전압을 유지한다. 기수 QB노드 동작 기간(To) 동안에 기수 고전위전압은 클럭신호(CLK)가 제공되어서 게이트펄스를 생성하는 스캔 기간(Ts)을 제외하고는 고전위전압을 유지한다. 기수 고전위전압(VDD_O) 및 우수 고전위전압(VDD_E)은 일정간격 예컨대 수 초마다 로직하이와 로직로우 또는 로직로우와 로직하이로 번갈아서 스윙한다.As shown in FIG. 5, the high-potential voltage VDD always maintains a high-level voltage. During the odd QB node operation period To, the odd high potential voltage maintains the high potential voltage except for the scan period Ts during which the clock signal CLK is provided to generate the gate pulse. The radix high voltage VDD_O and the high high voltage VDD_E alternate between logic high and logic low or logic low and logic high at regular intervals, such as every few seconds.

저전위전압(VSS)은 게이트로우전압(VGL)을 이용할 수 있고 -5V 내지 -6V 전압레벨일 수 있다. 리커버리전압(Vrec)은 저전위전압(VSS) 보다 낮은 전압값을 갖는다.The low potential VSS may utilize the gate low voltage VGL and may be a voltage level of -5V to -6V. The recovery voltage Vrec has a voltage value lower than the low potential voltage VSS.

제i 스테이지(STG[i])는 제i 클럭신호라인(CLK[i]), 리셋신호라인(VRST), 스타트신호라인(VST), 고전위전압(VDD), 기수 고전위전압(VDD_O)(또는 우수 고전위전압(VDD_E)) 및 저전위전압(VSS) 및 리커버리전압(Vrec)을 통해 공급된 신호 및 전원을 기반으로 동작한다. 제i 스테이지(STG[i])는 자신의 출력단(Gout)을 통해 제i 스캔신호를 출력한다.The ith stage STG [i] is connected to the ith clock signal line CLK [i], the reset signal line VRST, the start signal line VST, the high potential voltage VDD, the odd high potential voltage VDD_O, (Or the superior high potential voltage VDD_E) and the signal supplied via the low potential voltage VSS and the recovery voltage Vrec and the power source. The i-th stage STG [i] outputs the i-th scan signal through its output terminal Gout.

다수의 스테이지들(STG[i] ~ STG[i+2])은 전단 스테이지의 출력단이나 후단 스테이지의 출력단 등을 통해 출력된 스캔신호를 기반으로 동작하기 위해 출력단과 입력단이 접속된다. 일례로, 제i+1 스테이지(STG[i+1])는 제i 스캔신호를 입력단의 스타트신호로 사용하기 위해 제i 스테이지(STG[i])의 출력단(Gout)에 접속될 수 있다. 그리고 제i+2 스테이지(STG[i+2])는 제i+1 스캔신호를 입력단의 스타트신호로 사용하기 위해 제i+1 스테이지(STG[i+1])의 출력단(VG_OUT[i+1])에 접속될 수 있다.The output stage and the input stage are connected to operate a plurality of stages STG [i] to STG [i + 2] based on a scan signal output through the output stage of the front stage or the output stage of the rear stage. For example, the i + 1 stage STG [i + 1] may be connected to the output stage Gout of the i-th stage STG [i] to use the i-th scan signal as the start signal of the input stage. The output stage VG_OUT [i + 1] of the (i + 1) th stage STG [i + 1] is used for the i + 2 stage STG [i + 2] 1]).

또한, 다수의 스테이지들(STG[i] ~ STG[i+2])은 후단(다음단) 스테이지의 출력단(예: VG_OUT[i+1])이나 후후단(다다음단) 스테이지의 출력단(예: VG_OUT[i+2])으로부터 출력된 스캔신호 등을 통해 출력된 스캔신호를 기반으로 동작하기 위해 출력단과 입력단이 접속된다. 일례로, 제i 스테이지(STG[i])는 제i+2 스캔신호를 입력단의 안정화신호(또는 리셋신호)로 사용하기 위해 제i+2 스테이지(STG[i+2])의 출력단(VG_OUT[i+2])에 접속될 수 있다. 그리고 제i 스테이지(STG[i])는 제i+2 스캔신호를 입력단의 안정화신호(또는 리셋신호)로 사용하기 위해 제i+2 스테이지(STG[i+2])의 출력단(VG_OUT[i+2])에 접속될 수 있다.In addition, the plurality of stages STG [i] to STG [i + 2] includes the output stage of the rear stage (next stage) (e.g., VG_OUT [i + 1]) or the stage For example, an output terminal and an input terminal are connected to operate based on a scan signal output from a scan signal or the like output from VG_OUT [i + 2]. For example, the i-th stage STG [i] outputs the output terminal VG_OUT (i + 2) of the (i + 2) th stage STG [i + 2] to use the i + 2 scan signal as a stabilization signal [i + 2]). The output stage VG_OUT [i + 2] of the (i + 2) th stage STG [i + 2] is controlled to use the i + 2 scan signal as the stabilization signal (or reset signal) +2]).

도 4를 참조하면, 제1 실시 예에 따른 게이트 구동부의 제i 스테이지는 스캔방향 제어부(T1, T3N), 노드 제어부(T3R, T3a, T3b, T4a, T5Fa, T5QIa, T5Qa, T3b, T4b, T5Fb, T5QIb, T5Qb) 및 출력 제어부(T6, T7a, T7b)를 포함한다. Referring to FIG. 4, the i-th stage of the gate driver according to the first embodiment includes scan direction controllers T1 and T3N and node controllers T3R, T3a, T3b, T4a, T5Fa, T5QIa, T5Qa, T3b, T4b, and T5Fb T5QIb, and T5Qb, and output control units T6, T7a, and T7b.

스캔방향 제어부(T1, T3N)는 제i 스테이지의 스캔신호에 대한 쉬프트 방향을 순방향 또는 역방향으로 설정한다. 노드 제어부(T3R, T3a, T4a, T5Fa, T5QIa, T5Qa, T3b, T4b, T5Fb, T5QIb, T5Qb)는 제i 스테이지의 Q 노드(Q), 기수 QB 노드(QB_O), 우수 QB 노드(QB_E)를 충전하거나 방전하는 역할을 한다. 출력 제어부(T6, T7a, T7b)는 노드 제어부의 동작에 따라서 제i 스테이지의 출력단(Gout)을 통해 하이레벨의 게이트펄스를 출력하거나 제i 스테이지의 출력단(Gout)의 전위를 저전위전압으로 방전한다. The scan direction controllers T1 and T3N set the shift direction of the scan signal of the i &lt; th &gt; stage in a forward direction or a backward direction. The node control units T3R, T3a, T4a, T5Fa, T5QIa, T5Qa, T3b, T4b, T5Fb, T5QIb and T5Qb transmit the Q node Q, the radix QB node QB_O and the QB node QB_E Charging or discharging. The output control units T6, T7a and T7b output a high-level gate pulse through the output stage Gout of the i-th stage according to the operation of the node control unit or discharge the output terminal Gout of the ith stage to a low- do.

제i 스테이지의 구성을 자세히 살펴보면 다음과 같다.The configuration of the i-th stage will be described in detail below.

스캔방향 제어부(T1, T3N)는 제1 트랜지스터(T1)와 제3N 트랜지스터(T3N)를 포함한다. 제1 트랜지스터(T1)는 스타트신호단자(VST)에 게이트전극이 연결되고 순방향 전압이 공급되는 고전위전압원(VDD)에 제1 전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제1 트랜지스터(T1)는 스타트신호(VST)에 응답하여, 고전위전압(VDD)을 이용하여 Q 노드(Q)를 충전한다. 제1 트랜지스터(T1)가 턴-온되면 제i 스테이지는 스캔신호에 대한 쉬프트 방향이 순방향으로 설정된다.The scan direction controllers T1 and T3N include a first transistor T1 and a third N transistor T3N. The first transistor T1 has a gate electrode connected to a start signal terminal VST and a first electrode connected to a high potential voltage source VDD to which a forward voltage is supplied and a second electrode connected to a Q node Q. The first transistor T1 responds to the start signal VST and charges the Q node Q using the high potential voltage VDD. When the first transistor (T1) is turned on, the shift direction for the scan signal in the i &lt; th &gt; stage is set to the forward direction.

제3N 트랜지스터(T3N)는 후단신호단자(VNEXT)에 게이트전극이 연결되고 저전위전압원(VSS)에 제1 전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제3N 트랜지스터(T3N)는 후단신호(VNEXT)에 응답하여 Q 노드(Q)를 저전위전압(VSS)으로 방전한다. 제3N 트랜지스터(T3N)가 턴-온되면 제i 스테이지는 스캔신호에 대한 쉬프트 방향이 역방향으로 설정된다.The third N-transistor T3N has a gate electrode connected to the rear-end signal terminal VNEXT, a first electrode connected to the low potential voltage source VSS, and a second electrode connected to the Q node Q. The third N-transistor T3N discharges the Q-node Q to the low-potential voltage VSS in response to the subsequent-stage signal VNEXT. When the third transistor T3N is turned on, the shift direction for the scan signal in the i &lt; th &gt; stage is set to the reverse direction.

노드 제어부는 Q 노드 제어부, 기수 QB 노드 제어부, 우수 QB 노드 제어부 및 저전위 홀딩부를 포함한다. The node control unit includes a Q node control unit, an odd QB node control unit, a superior QB node control unit, and a low potential holding unit.

Q 노드 제어부(T3R, T3a, T3b)는 Q 노드(Q)의 충전 타이밍을 결정한다. 기수 QB 노드 제어부(T4a, T5Fa,T5Qa)는 기수 QB 노드(QB_O)의 충전타이밍을 결정한다. 우수 QB 노드 제어부(T4b, T5Fb, T5Qb)는 우수 QB 노드(QB_E)의 충전타이밍을 결정한다. 저전위 홀딩부(T5QIa, T5QIb)는 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)가 동작하지 않는 구간에서 리커버리전압(Vrec)을 제공한다. The Q-node controllers T3R, T3a, and T3b determine the charging timing of the Q-node (Q). The radix QB node controllers T4a, T5Fa and T5Qa determine the charging timing of the radix QB node QB_O. The superior QB node controllers T4b, T5Fb, and T5Qb determine the charging timing of the superior QB node QB_E. The low potential holding units T5QIa and T5QIb provide the recovery voltage Vrec in a period in which the odd QB node QB_O and the superior QB node QB_E are not operating.

제T3R 트랜지스터(T3R)는 리셋단자(VRST)에 게이트전극이 연결되고 저전위전원(VSS)에 제1 전극이 연결되고 Q 노드(Q)에 제2 전극이 연결된다. 제T3R 트랜지스터(T3R)는 리셋단자(VRST)를 통해 공급되는 리셋신호에 응답하여 Q 노드(Q)를 저전위전압(VSS)까지 방전한다. The T3R transistor T3R has a gate electrode connected to the reset terminal VRST, a first electrode connected to the low potential power source VSS, and a second electrode connected to the Q node Q. The T3R transistor T3R discharges the Q node Q to the low potential voltage VSS in response to a reset signal supplied through the reset terminal VRST.

제T3a 트랜지스터(T3a)는 기수 QB 노드(QB_O)에 게이트전극이 연결되고 저전위전원(VSS)에 제1전극이 연결되고 Q 노드(Q)에 제2 전극이 연결된다. 제T3a 트랜지스터(T3a)는 기수 QB 노드(QB_O)가 하이레벨의 전압일 때 Q 노드(Q)의 전원을 저전위전압(VSS)까지 방전한다.The T3a transistor T3a has a gate electrode connected to the odd QB node QB_O, a first electrode connected to the low potential power supply VSS, and a second electrode connected to the Q node Q. The T3a transistor T3a discharges the power of the Q node Q to the low potential VSS when the odd QB node QB_O is at a high level voltage.

제T4a 트랜지스터(T4a)는 기수 고전위전압원(VDD_O)에 게이트전극과 제1 전극이 연결되고 기수 QB 노드(QB_O)에 제2 전극이 연결된다. 제T4a 트랜지스터(T4a)는 하이레벨의 기수 고전위전압(VDD_O)이 제공될 때에 기수 QB 노드(QB_O)를 충전한다. In the T4a transistor T4a, the gate electrode and the first electrode are connected to the odd high potential voltage source VDD_O, and the second electrode is connected to the odd QB node QB_O. The T4a transistor T4a charges the odd QB node QB_O when a high level odd high potential voltage VDD_O is provided.

제1 기수 QB 노드 제어 트랜지스터(T5Fa)는 스타트신호단자(VST)에 게이트전극이 연결되고 저전위전원(VSS)에 제1 전극이 연결되고 기수 QB 노드(QB_O)에 제2 전극이 연결된다. 제1 기수 QB 노드 제어 트랜지스터(T5Fa)는 스타트신호(VST)에 응답하여 기수 QB 노드(QB_O)를 저전위전압(VSS)으로 방전한다.The first odd-numbered QB node control transistor T5Fa has a gate electrode connected to the start signal terminal VST, a first electrode connected to the low-potential power supply VSS, and a second electrode connected to the odd-numbered QB node QB_O. The first odd-numbered QB node control transistor T5Fa discharges the odd-numbered QB node QB_O to the low-potential voltage VSS in response to the start signal VST.

기수 저전위홀딩 트랜지스터(T5QIa)는 우수 고전위전압원(VDD_E)에 게이트전극이 연결되고 리커버리단자(Vrec)에 제1 전극이 연결되고 기수 QB 노드(QB_O)에 제2 전극이 연결된다. 기수 저전위홀딩 트랜지스터(T5QIa)는 우수 고전위전압(VDD_E)에 응답하여, 기수 QB 노드(QB_O)의 전압을 리커버리전압(Vrec)레벨까지 방전한다.In the low potential holding transistor T5QIa, a gate electrode is connected to the superior high potential voltage source VDD_E, a first electrode is connected to the recovery terminal Vrec, and a second electrode is connected to the odd QB node QB_O. The low potential holding transistor T5QIa discharges the voltage of the odd QB node QB_O to the recovery voltage Vrec level in response to the excellent high potential voltage VDD_E.

제2 기수 QB 노드 제어 트랜지스터(T5Qa)는 Q 노드(Q)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1 전극이 연결되고 기수 QB 노드(QB_O)에 제2 전극이 연결된다. 제T5Qa트랜지스터(T5Qa)는 Q 노드(Q)가 하이레벨의 전압일 때 턴-온되어서 기수 QB 노드(QB_O)를 저전위전압(VSS)으로 방전한다. The second odd numbered QB node control transistor T5Qa has a gate electrode connected to the Q node Q, a first electrode connected to the low potential power supply line VSS, and a second electrode connected to the odd QB node QB_O. The T5Qa transistor T5Qa is turned on when the Q-node Q is at a high level voltage and discharges the odd-numbered QB node QB_O to the low-potential voltage VSS.

제T3b 트랜지스터(T3b)는 우수 QB 노드(QB_E)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1 전극이 연결되고 Q 노드(Q)에 제2 전극이 연결된다. 제T3b 트랜지스터(T3b)는 우수 QB 노드(QB_E)가 하이레벨일 때 턴-온되어서, Q 노드(Q)를 저전위전압(VSS)까지 방전한다.The T3b transistor T3b has a gate electrode connected to the well QB node QB_E, a first electrode connected to the low potential power supply line VSS, and a second electrode connected to the Q node Q. The T3b transistor T3b is turned on when the good QB node QB_E is at a high level and discharges the Q node Q to the low potential VSS.

제T4b 트랜지스터(T4b)는 우수 고전위전압원(VDD_E)에 게이트전극과 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 제T4b 트랜지스터(T4b)는 하이레벨의 우수 고전위전압(VDD_E)이 입력될 때, 우수 QB 노드(QB_E)를 충전한다.The T4b transistor T4b has the gate electrode and the first electrode connected to the well potential high voltage source VDD_E and the second electrode connected to the QB node QB_E. The T4b transistor T4b charges the superior QB node QB_E when a high-level, fine high-potential voltage VDD_E is input.

제1 우수 QB 노드 제어 트랜지스터(T5Fb)는 스타트신호단자(VST)에 게이트전극이 연결되고 저전위전원(VSS)에 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 제1 우수 QB 노드 제어 트랜지스터(T5Fb)는 스타트신호(VST)에 응답하여 우수 QB 노드(QB_E)를 저전위전압(VSS)으로 방전한다. The first well QB node control transistor T5Fb has a gate electrode connected to the start signal terminal VST, a first electrode connected to the low potential power supply VSS and a second electrode connected to the superior QB node QB_E. The first excellent QB node control transistor T5Fb responds to the start signal VST to discharge the superior QB node QB_E to the low potential voltage VSS.

우수 저전위홀딩 트랜지스터(T5QIb)는 기수 고전위전압원(VDD_O)에 게이트전극이 연결되고 리커버리전압원(Vrec)에 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 우수 저전위홀딩 트랜지스터(T5QIb)는 하이레벨의 기수 고전위전압(VDD_O)에 응답하여, 우수 QB 노드(QB_E)를 리커버리전압(Vrec)레벨까지 방전한다. In the best low potential holding transistor T5QIb, the gate electrode is connected to the odd high potential voltage source VDD_O, the first electrode is connected to the recovery voltage source Vrec, and the second electrode is connected to the superior QB node QB_E. The excellent low potential holding transistor T5QIb responds to the high level odd high potential voltage VDD_O to discharge the good QB node QB_E to the recovery voltage Vrec level.

제2 우수 QB 노드 제어 트랜지스터(T5Qb)는 Q 노드(Q)에 게이트전극이 연결되고 저전위전원(VSS)에 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 제2 우수 QB 노드 제어 트랜지스터(T5Qb)는 Q 노드(Q)가 충전될 때에 우수 QB 노드(QB_E)의 전위를 저전위전압(VSS)으로 방전한다.The second well QB node control transistor T5Qb has a gate electrode connected to the Q node Q, a first electrode connected to the low potential power supply VSS and a second electrode connected to the superior QB node QB_E. The second superior QB node control transistor T5Qb discharges the potential of the superior QB node QB_E to the low potential voltage VSS when the Q node Q is charged.

출력 제어부(T6, T7a, T7b) 풀업 트랜지스터(T6), 기수 풀다운 트랜지스터(T7a) 및 우수 풀다운 트랜지스터(T7b)를 포함한다. 풀업 트랜지스터(T6)는 게이트하이전압의 게이트신호를 출력하고 기수 풀다운 트랜지스터(T7a) 및 우수 풀다운 트랜지스터(T7b)는 출력단(Gout)의 전위를 저전위전압으로 방전한다.Output control sections T6, T7a and T7b, a pull-up transistor T6, a radix pull-down transistor T7a and an even pull-down transistor T7b. The pull-up transistor T6 outputs a gate signal of a gate high voltage and the radar pull down transistor T7a and the pull down transistor T7b discharge the potential of the output terminal Gout to a low potential.

풀업 트랜지스터(T6)는 Q 노드(Q)에 게이트전극이 연결되고 클럭신호라인(CLK)에 제1 전극이 연결되고 출력단(Gout)에 제2 전극이 연결된다. 풀업 트랜지스터(T6)는 Q 노드(Q)가 충전 상태일 때, 클럭신호(CLK)를 출력단(Gout)으로 출력한다.The pull-up transistor T6 has a gate electrode connected to the Q node Q, a first electrode connected to the clock signal line CLK, and a second electrode connected to the output terminal Gout. The pull-up transistor T6 outputs the clock signal CLK to the output terminal Gout when the Q node Q is in the charged state.

기수 풀다운 트랜지스터(T7a)는 기수 QB 노드(QB_O)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1 전극이 연결되고 출력단(Gout)에 제2 전극이 연결된다. 기수 풀다운 트랜지스터(T7a)는 기수 QB 노드(QB_O)가 충전 상태일 때, 출력단(Gout)의 전위를 저전위전압(VSS)으로 방전한다.In the nose pull down transistor T7a, the gate electrode is connected to the odd QB node QB_O, the first electrode is connected to the low potential power supply line VSS, and the second electrode is connected to the output terminal Gout. The nose pull down transistor T7a discharges the potential of the output terminal Gout to the low potential voltage VSS when the odd QB node QB_O is in the charged state.

우수 풀다운 트랜지스터(T7b)는 우수 QB 노드(QB_E)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1 전극이 연결되고 출력단(Gout)에 제2 전극이 연결된다. 우수 풀다운 트랜지스터(T7b)는 우수 QB 노드(QB_E)가 충전 상태일 때, 출력단(Gout)의 전위를 저전위전압(VSS)으로 방전한다. In the stripe pull-down transistor T7b, a gate electrode is connected to the QB node QB_E, a first electrode is connected to the low potential power line VSS, and a second electrode is connected to the output Gout. The excellent pull-down transistor T7b discharges the potential of the output terminal Gout to the low potential voltage VSS when the good QB node QB_E is in the charged state.

본 발명의 게이트 구동부는 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)를 교번적으로 구동하기 위한 기수 고전위전압(VDD_O) 및 우수 고전위전압(VDD_E)을 제공받는다.The gate driver of the present invention is provided with the odd high potential voltage VDD_O and the excellent high potential voltage VDD_E for alternately driving the odd QB node QB_O and the superior QB node QB_E.

기수 QB노드 동작 기간(To)은 기수 고전위전압단자(VDD_O)를 통해서 제공되는 전압을 바탕으로 기수 QB 노드(QB_O)를 구동하는 구간이다. 기수 QB노드 동작 기간(To) 동안에 우수 QB 노드(QB_E)는 리커버리전압(Vrec)을 유지한다.The odd QB node operation period To is a period for driving the odd QB node QB_O based on the voltage provided through the odd high potential voltage terminal VDD_O. During the odd QB node operation period To, the superior QB node QB_E maintains the recovery voltage Vrec.

우수 QB노드 동작 기간(Te)은 우수 고전위전압단자(VDD_E)를 통해서 제공되는 전압을 바탕으로 우수 QB 노드(QB_E)를 구동하는 구간이다. 우수 QB노드 동작 기간(Te) 동안에 기수 QB 노드(QB_O)는 리커버리전압(Vrec)을 유지한다.The excellent QB node operation period Te is a period for driving the superior QB node QB_E based on the voltage provided through the superior high potential voltage terminal VDD_E. During the excellent QB node operation period Te, the odd QB node QB_O maintains the recovery voltage Vrec.

저전위전압(VSS)은 '0'V의 전압값을 갖는 그라운드 전압이고, 리커버리전압(Vrec)은 저전위전압(VSS) 보다 낮은 전압, 즉 음의 전압값을 갖는다.The low potential voltage VSS is a ground voltage having a voltage value of 0 V and the recovery voltage Vrec has a voltage lower than the low potential voltage VSS, that is, a negative voltage value.

기수 QB노드 동작 기간(To) 및 우수 QB노드 동작 기간(Te)은 수 초 단위로 설정될 수 있다. 이렇듯 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)는 일정간격마다 교번적으로 구동되고, 이에 따라서 QB 노드를 구동하는 트랜지스터들에 부담되는 바이어스 스트레스(bias stress)를 줄일 수 있다. The odd QB node operation period To and the superior QB node operation period Te may be set to several seconds. As described above, the odd QB node QB_O and the superior QB node QB_E are alternately driven at regular intervals, thereby reducing the bias stress imposed on the transistors driving the QB node.

한편, 제1 실시 예에 따른 내장형 스캔 구동부의 제i 스테이지는 도 6에 도시된 바와 같이, 클럭신호(CLK), 스타트신호(VST), 고전위전원(VDD), 기수 고전위전원(VDD_O) 및 후단신호(VNEXT)에 대응하여 동작할 수 있다. 도 6은 기수 QB 노드를 구동하기 위해서 기수 고전위전압(VDD_O)이 하이레벨인 경우를 나타내고 있다. 6, the i-th stage of the built-in scan driver according to the first embodiment includes a clock signal CLK, a start signal VST, a high potential power supply VDD, a pseudo high potential power supply VDD_O, And the rear end signal VNEXT. 6 shows a case where the odd high potential voltage VDD_O is at a high level for driving the odd QB node.

도 6을 참조하여, 각 신호들의 타이밍에 따라서 게이트펄스를 출력하는 출력단(Gout)의 전위변화를 살펴보면 다음과 같다. Referring to FIG. 6, the potential change of the output terminal Gout for outputting the gate pulse according to the timing of each signal is as follows.

스타트신호(VST)가 입력되는 동안에, 제1 트랜지스터(T1)는 고전위전압(VDD)을 Q 노드(Q)에 제공한다. 따라서, Q 노드(Q)는 스타트신호(VST)가 입력되는 동안에 프리챠징(pre-charging)된다. While the start signal VST is being input, the first transistor T1 provides the high potential voltage VDD to the Q node Q. [ Therefore, the Q node Q is pre-charged while the start signal VST is input.

클럭신호(CLK)가 입력되는 동안에, 풀업 트랜지스터(T6)의 제1 전극은 클럭신호(CLK)에 의해서 전위가 올라가고 게이트전극은 부트스트래핑(boot strapping) 된다. 따라서, 스타트신호(VST)가 입력되는 동안에 프리챠징 된 Q 노드(Q)의 전위는 클럭신호(CLK)가 입력될 때 더욱 높아지면서 턴-온된다. 턴-온된 풀업 트랜지스터(T6)는 클럭신호(CLK)를 출력단(Gout)으로 출력한다. While the clock signal CLK is being input, the first electrode of the pull-up transistor T6 is boosted by the clock signal CLK and the gate electrode is bootstrapped. Therefore, the potential of the Q node Q that is precharged while the start signal VST is input is turned on higher when the clock signal CLK is input. The turn-on pull-up transistor T6 outputs the clock signal CLK to the output terminal Gout.

그리고 스타트신호(VST)와 클럭신호(CLK)에 의한 Q 노드(Q)가 충전되는 스캔 기간(Ts) 동안에, 제1 기수 QB 노드 제어 트랜지스터(T5Fa)는 기수 QB 노드(QB_O)의 전위를 저전위전압(VSS)으로 방전하고 제1 우수 QB 노드 제어 트랜지스터(T5Fb)는 우수 QB 노드(QB_E)의 전위를 저전위전압(VSS)으로 방전한다. 또한, 제1 기간(t1) 동안에 Q 노드(Q)가 충전됨에 따라서, 제2 기수 QB노드 제어 트랜지스터(T5QIa)는 기수 QB 노드(QB_O)를 저전위전압(VSS)으로 방전하고, 제2 우수 QB노드 제어 트랜지스터(T5QIb)는 우수 QB 노드(QB_E)를 저전위전압(VSS)으로 방전한다. During the scan period Ts during which the Q node Q is charged by the start signal VST and the clock signal CLK, the first odd QB node control transistor T5Fa lowers the potential of the odd QB node QB_O The first well QB node control transistor T5Fb discharges the potential of the superior QB node QB_E to the low potential voltage VSS. Further, as the Q node Q is charged during the first period t1, the second odd-numbered QB node control transistor T5QIa discharges the odd-numbered QB node QB_O to the low-potential voltage VSS, The QB node control transistor T5QIb discharges the superior QB node QB_E to the low potential voltage VSS.

즉, 스캔 기간(Ts) 동안에, Q 노드(Q)는 충전되고 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)는 저전위전압(VSS)으로 방전된다. That is, during the scan period Ts, the Q node Q is charged and the odd QB node QB_O and the QB node QB_E are discharged to the low potential VSS.

클럭신호(CLK)가 로우레벨로 반전되고, 후단신호(VNEXT)가 입력되는 동안에 제T3N 트랜지스터(T3N)는 턴-온되어 Q 노드(Q)의 전위를 저전위전압(VSS)으로 방전한다. Q 노드(Q)의 전위를 저전위전압(VSS)으로 방전됨에 따라서 제2 기수 QB노드 제어 트랜지스터(T5QIa) 및 제2 우수 QB노드 제어 트랜지스터(T5QIb)는 턴-오프되고, 기수 QB노드(QB_O) 및 우수 QB노드(QB_E)는 저전위를 유지하지 못한다. 따라서, 기수 QB노드(QB_O)는 기수 고전위전압(VDD_O)에 의해서 충전되고, 우수 QB노드(QB_E)는 우수 고전위전압(VDD_E)에 의해서 충전된다. The T3N transistor T3N is turned on to discharge the potential of the Q node Q to the low potential VSS while the clock signal CLK is inverted to the low level and the subsequent stage signal VNEXT is input. The second odd numbered QB node control transistor T5QIa and the second even numbered QB node control transistor T5QIb are turned off as the potential of the Q node Q is discharged to the low potential voltage VSS and the odd QB node QB_O ) And the superior QB node QB_E do not maintain a low potential. Thus, the odd QB node QB_O is charged by the odd high potential voltage VDD_O, and the superior QB node QB_E is charged by the good high potential voltage VDD_E.

기수 QB 노드 동작 기간(To) 동안에, 기수 QB 노드(QB_O)가 충전됨에 따라서 제T3a 트랜지스터(T3a)는 턴-온되어서 Q 노드(Q)를 저전위전압(VSS)으로 방전한다. 또는, 우수 QB 노드 동작 기간(Te) 동안에, 우수 QB 노드(QB_E)가 충전됨에 따라서 제T3b 트랜지스터(T3b)는 턴-온되어서 Q 노드(Q)를 저전위전압(VSS)으로 방전한다. During the odd QB node operation period To, the T3a transistor T3a is turned on and discharges the Q node Q to the low potential voltage VSS as the odd QB node QB_O is charged. Alternatively, during the excellent QB node operation period Te, the T3b transistor T3b is turned on and discharges the Q node Q to the low potential voltage VSS as the good QB node QB_E is charged.

살펴본 바와 같이, 제T3a 트랜지스터(T3a) 및 기수 풀다운 트랜지스터(T7a)는 기수 QB 노드(QB_O)를 구동하는 과정에서 게이트펄스를 출력하는 구간을 제외하고는 기수 QB 노드(QB_O)에 충전된 전압을 게이트전극을 통해서 입력받는다. 즉, 제T3a 트랜지스터(T3a) 및 기수 풀다운 트랜지스터(T7a)는 장시간 바이어스 스트레스(bias stress)를 받기 때문에 트랜지스터의 문턱전압(Vth) 특성이 변한다. As has been seen, the T3a transistor T3a and the radial pull-down transistor T7a have a voltage charged in the odd QB node QB_O except for a period during which the gate pulse is outputted in the process of driving the odd QB node QB_O And is inputted through the gate electrode. That is, since the T3a transistor T3a and the radial pull-down transistor T7a receive a bias stress for a long time, the threshold voltage (Vth) characteristic of the transistor is changed.

마찬가지로 제T3b 트랜지스터(T3b) 및 우수 풀다운 트랜지스터(T7b)는 우수 QB 노드(QB_E)를 구동하는 과정에서 바이어스 스트레지스에 의한 트랜지스터 특성이 변하게 된다. Likewise, the transistor characteristics of the T3b transistor T3b and the pull-down transistor T7b due to the bias resistance change in the process of driving the superior QB node QB_E.

본 발명의 쉬프트 레지스터(140)는 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)를 교번구동하며, 비구동 기간 동안에 QB 노드를 저전위로 유지하여 제T3a 트랜지스터(T3a) 및 기수 풀다운 트랜지스터(T7a) 또는 제T3b 트랜지스터(T3b) 및 우수 풀다운 트랜지스터(T7b)의 소자특성을 회복시킨다. 특히, 이 과정에서 비구동 기간의 QB 노드는 저전위전압 보다 전압레벨이 낮은 리커버리전압(Vrec)을 유지한다. 예컨대, 도 6에서와 같이 기수 QB 노드(QB_O)를 구동하는 동안에, 우수 저전위홀딩 트랜지스터(T5QIb)는 우수 QB 노드(QB_E)를 리커버리전압(Vrec)레벨까지 방전한다. The shift register 140 of the present invention alternately drives the odd QB node QB_O and the superior QB node QB_E and keeps the QB node low during the non-driving period so that the T3a transistor T3a and the radix pull down transistor T7a ) Or the element characteristics of the T3b transistor T3b and the pull-down transistor T7b. In particular, in this process, the QB node in the non-driving period maintains the recovery voltage Vrec having a voltage level lower than the low potential voltage. For example, while driving the odd QB node QB_O as shown in Fig. 6, the best-low-potential holding transistor T5QIb discharges the superior QB node QB_E to the recovery voltage Vrec level.

도 7은 게이트-소스 전위(Vgs)가 양의 전위일 경우와 음(-)의 전위일 경우에 트랜지스터 문턱전압(Vth)의 회복특성을 나타내는 도면이다. 도 7에서 보는 바와 같이, 트랜지스터는 게이트-소스 전위가 음(-)의 전위일 경우에 문턱전압의 회복이 더 빠르게 되는 것을 알 수 있다. 7 is a diagram showing recovery characteristics of the transistor threshold voltage Vth when the gate-source potential Vgs is a positive potential and a negative potential. As shown in FIG. 7, it can be seen that the recovery of the threshold voltage is faster when the gate-source potential of the transistor is negative.

제1 실시 예의 게이트 구동부는 구동기간에 따라서 QB 노드를 선택적으로 저전위전압(VSS) 또는 리커버리전압(Vrec)으로 유지한다. 만약 QB 노드를 항시 음(-)의 전압으로 유지하면, 구동기간 동안에는 QB 노드의 전압 스윙폭이 커지기 때문에 소비전력이 증가한다. 하지만, 제1 실시 예는 구동기간에는 QB 노드를 저전위전압으로 유지하기 때문에 소비전력을 낮추면서, 비구동기간에는 QB 노드를 음(-)의 전위로 유지하여 문턱전압의 회복 기능을 효과적으로 수행할 수 있다.The gate driver of the first embodiment selectively maintains the QB node at the low potential voltage (VSS) or the recovery voltage (Vrec) in accordance with the driving period. If the QB node is always maintained at a negative voltage, the voltage swing of the QB node increases during the driving period, thereby increasing the power consumption. However, in the first embodiment, since the QB node is maintained at the low potential voltage during the driving period, the QB node is maintained at the negative potential during the non-driving period, thereby lowering the power consumption and effectively performing the threshold voltage recovery function .

도 8은 제2 실시 예에 의한 스테이지를 나타내는 도면이다. 8 is a view showing a stage according to the second embodiment.

도 8을 참조하면, 제2 실시 예에 따른 게이트 구동부의 제i 스테이지는 스캔방향 제어부(T1, T3N), 노드 제어부(T3R, T3a, T3b, T4a, T5Fa, T5QIa, T5Qa, T3b, T4b, T5Fb, T5QIb, T5Qb, T5F_La, T5F_Lb, T5F_Ha, T5F_Hb, T5Q_La, T5Q_Lb, T5Q_Ha, T5Q_Hb,) 및 출력 제어부(T6, T7a, T7b)를 포함한다. 제2 실시 예에서 전술한 실시 예와 실질적으로 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다. Referring to FIG. 8, the i-th stage of the gate driver according to the second embodiment includes scan direction control units T1 and T3N and node control units T3R, T3a, T3b, T4a, T5Fa, T5QIa, T5Qa, T3b, T4b, and T5Fb T5QIb, T5Qb, T5F_La, T5F_Lb, T5F_Ha, T5F_Hb, T5Q_La, T5Q_Lb, T5Q_Ha, T5Q_Hb, and output control units T6, T7a, T7b. The same reference numerals are used for substantially the same configurations as those of the above-described embodiment in the second embodiment, and a detailed description thereof will be omitted.

노드 제어부는 Q 노드 제어부, 기수 QB 노드 제어부, 우수 QB 노드 제어부 및 저전위 홀딩부를 포함한다. The node control unit includes a Q node control unit, an odd QB node control unit, a superior QB node control unit, and a low potential holding unit.

Q 노드 제어부(T3R, T3a, T3b)는 Q 노드(Q)의 충전 타이밍을 결정한다. 기수 QB 노드 제어부(T4a, T5Fa, T5Qa, T5F_Ha, T5Q_Ha)는 기수 QB 노드(QB_O)의 충전타이밍을 결정한다. 우수 QB 노드 제어부(T4b, T5Fb, T5Qb, T5F_Hb, T5Q_Hb)는 우수 QB 노드(QB_E)의 충전타이밍을 결정한다. 저전위 홀딩부(T5QIa, T5QIb)는 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)가 동작하지 않는 구간에서 리커버리전압(Vrec)을 제공한다. The Q-node controllers T3R, T3a, and T3b determine the charging timing of the Q-node (Q). The radix QB node controllers T4a, T5Fa, T5Qa, T5F_Ha, and T5Q_Ha determine the charging timing of the radix QB node QB_O. The superior QB node control units T4b, T5Fb, T5Qb, T5F_Hb, and T5Q_Hb determine the charging timing of the superior QB node QB_E. The low potential holding units T5QIa and T5QIb provide the recovery voltage Vrec in a period in which the odd QB node QB_O and the superior QB node QB_E are not operating.

쇼트 방지부(T5F_La, T5Q_La, T5F_Lb, T5Q_Lb)는 동작하지 않는 QB노드를 통해서 쇼트 현상이 발생하는 것을 방지한다. The short-circuit prevention units T5F_La, T5Q_La, T5F_Lb, and T5Q_Lb prevent the short-circuit phenomenon from occurring through the non-operating QB node.

제T4a 트랜지스터(T4a)는 기수 고전위전압원(VDD_O)에 게이트전극과 제1 전극이 연결되고 기수 QB 노드(Qr_O)에 제2 전극이 연결된다. 제T4a 트랜지스터(T4a)는 하이레벨의 기수 고전위전압(VDD_O)이 제공될 때에 기수 QB 노드(QB_O)를 충전한다. The T4a transistor T4a has a gate electrode and a first electrode connected to the odd high potential voltage source VDD_O and a second electrode connected to the odd QB node Qr_O. The T4a transistor T4a charges the odd QB node QB_O when a high level odd high potential voltage VDD_O is provided.

제1 기수 QB 노드 제어 트랜지스터(T5Fa)는 기수 스타트 출력제어 트랜지스터(T5F_Ha)에 게이트전극이 연결되고 저전위전압(VSS)에 제1 전극이 연결되고 기수 QB 노드(QB_O)에 제2 전극이 연결된다. 기수 스타트 출력제어 트랜지스터(T5F_Ha)의 게이트전극은 기수 고전위전압(VDD_O)에 연결되고 제1 전극은 스타트신호(VST)에 연결되며 제2 전극은 제1 기수 QB 노드 제어 트랜지스터(T5Fa)에 연결된다. 즉, 제1 기수 QB 노드 제어 트랜지스터(T5Fa)는 기수 고전위전압(VDD_O)이 하이레벨일 때에 한해서 선택적으로 제공받는 스타트신호(VST)에 응답하여 기수 QB 노드(QB_O)를 저전위전압(VSS)으로 방전한다.The first quadrature QB node control transistor T5Fa has the gate electrode connected to the odd start output control transistor T5F_Ha, the first electrode connected to the low potential voltage VSS and the second electrode connected to the odd QB node QB_O do. The gate electrode of the radix start output control transistor T5F_Ha is connected to the odd high potential voltage VDD_O and the first electrode is connected to the start signal VST and the second electrode is connected to the first odd number QB node control transistor T5Fa do. That is, the first odd-numbered QB node control transistor T5Fa outputs the odd-numbered QB node QB_O in response to the start signal VST selectively provided only when the odd high-potential voltage VDD_O is at the high level, ).

제1 기수 쇼트 방지 트랜지스터(T5F_La)는 우수 고전위전압단자(VDD_E)에 게이트전극이 연결되고 제1 기수 QB 노드 제어 트랜지스터(T5Fa)에 제1 전극이 연결되며 리커버리전압원(Vrec)에 제2 전극이 연결된다. 제1 기수 쇼트 방지 트랜지스터(T5F_La)는 우수 고전위전압(VDD_E)이 제공될 때, 즉 기수 QB노드 동작 기간(Te) 동안에 제1 기수 QB 노드 제어 트랜지스터(T5Fa)를 턴-오프시킨다. The first odd number short-circuit preventing transistor T5F_La has a gate electrode connected to the superior high-potential voltage terminal VDD_E, a first electrode connected to the first odd-numbered QB node control transistor T5Fa, a second electrode connected to the recovery voltage source Vrec, Lt; / RTI &gt; The first radix short-circuit prevention transistor T5F_La turns off the first radix QB node control transistor T5Fa when the high high voltage VDD_E is provided, that is, during the radix QB node operation period Te.

제T4b 트랜지스터(T4b)는 우수 고전위전압원(VDD_E)에 게이트전극과 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 제T4b 트랜지스터(T4b)는 하이레벨의 우수 고전위전압(VDD_E)이 입력될 때, 우수 QB 노드(QB_E)를 충전한다.The T4b transistor T4b has the gate electrode and the first electrode connected to the well potential high voltage source VDD_E and the second electrode connected to the QB node QB_E. The T4b transistor T4b charges the superior QB node QB_E when a high-level, fine high-potential voltage VDD_E is input.

제1 우수 QB 노드 제어 트랜지스터(T5Fb)는 우수 스타트 출력제어 트랜지스터(T5F_Hb)에 게이트전극이 연결되고 저전위전압원(VSS)에 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 우수 스타트 출력제어 트랜지스터(T5F_Hb)의 게이트전극은 우수 고전위전압원(VDD_E)에 연결되고 제1 전극은 스타트신호(VST)에 연결되며 제2 전극은 제1 기수 QB 노드 제어 트랜지스터(T5Fa)에 연결된다. 즉, 제1 우수 QB 노드 제어 트랜지스터(T5Fb)는 우수 고전위전압(VDD_E)이 하이레벨일 때에 한해서 선택적으로 제공받는 스타트신호(VST)에 응답하여 우수 QB 노드(QB_E)를 저전위전압으로 방전한다.The first excellent QB node control transistor T5Fb has a gate electrode connected to the excellent start output control transistor T5F_Hb, a first electrode connected to the low potential voltage source VSS and a second electrode connected to the superior QB node QB_E do. The gate electrode of the excellent start output control transistor T5F_Hb is connected to the superior high potential voltage source VDD_E and the first electrode thereof is connected to the start signal VST and the second electrode is connected to the first odd numbered QB node control transistor T5Fa do. In other words, the first well QB node control transistor T5Fb discharges the well QB node QB_E to the low potential voltage in response to the start signal VST selectively provided only when the high high potential voltage VDD_E is at the high level do.

제1 우수 쇼트 방지 트랜지스터(T5F_Lb)는 기수 고전위전압단자(VDD_O)에 게이트전극이 연결되고 제1 우수 QB 노드 제어 트랜지스터(T5Fb)에 제1 전극이 연결되며 리커버리전압원(Vrec)에 제2 전극이 연결된다. 제1 우수 쇼트 방지 트랜지스터(T5F_Lb)는 기수 고전위전압(VDD_O)이 제공될 때, 즉 기수 QB노드 동작 기간 동안에 제1 우수 QB 노드 제어 트랜지스터(T5Fb)를 턴-오프시킨다. The first excellent short-circuit prevention transistor T5F_Lb has a gate electrode connected to the odd high potential terminal VDD_O, a first electrode connected to the first well QB node control transistor T5Fb, a second electrode connected to the recovery voltage source Vrec, Lt; / RTI &gt; The first excellent short-prevention transistor T5F_Lb turns off the first Excellent QB node control transistor T5Fb when the odd high potential voltage VDD_O is provided, i.e., during the odd QB node operation period.

제2 기수 QB 노드 제어 트랜지스터(T5Qa)는 기수 Q 노드 스위칭 트랜지스터(T5Q_Ha)의 제2 전극에 게이트전극이 연결되고 기수 QB 노드(QB_O)에 제1 전극이 연결되며 저전위전원라인(VSS)에 제2 전극이 연결된다. 기수 Q 노드 스위칭 트랜지스터(T5Q_Ha)는 기수 고전위전압단자(VDD_O)에 게이트전극이 연결되고 Q 노드(Q)에 제1 전극이 연결되며 제2 기수 QB 노드 제어 트랜지스터(T5Qa)의 게이트전극에 제2 전극이 연결된다. 즉, 제2 기수 QB 노드 제어 트랜지스터(T5Qa)는 기수 고전위전압(VDD_O)이 제공되는 동안에 Q 노드(Q)가 하이레벨의 전압일 때 턴-온된다. 제2 기수 QB 노드 제어 트랜지스터(T5Qa)는 턴-온되는 동안에 기수 QB 노드(QB_O)를 저전위전압(VSS)으로 방전시킨다.The second base-QB node control transistor T5Qa has a gate electrode connected to the second electrode of the odd-numbered node switching transistor T5Q_Ha, a first electrode connected to the odd-numbered QB node QB_O and a second electrode connected to the low-potential power line VSS And the second electrode is connected. The odd Q-node switching transistor T5Q_Ha has a gate electrode connected to the odd high potential terminal VDD_O, a first electrode connected to the Q node Q and a gate electrode connected to the gate electrode of the second odd-numbered QB node control transistor T5Qa Two electrodes are connected. That is, the second odd-numbered QB node control transistor T5Qa is turned on when the Q-node Q is at the high level voltage while the odd high potential voltage VDD_O is provided. The second base-QB node control transistor T5Qa discharges the base-QB node QB_O to the low-potential voltage VSS during the turn-on period.

제2 기수 쇼트 방지 트랜지스터(T5Q_La)는 기수 고전위전압단자(VDD_O)에 게이트전극이 연결되고 제2 우수 QB 노드 제어 트랜지스터(T5Qb)에 제1 전극이 연결되며 리커버리전압원(Vrec)에 제2 전극이 연결된다. 제2 기수 쇼트 방지 트랜지스터(T5Q_La)는 기수 고전위전압(VDD_O)이 제공될 때에 제2 기수 QB 노드 제어 트랜지스터(T5Qb)를 턴-오프 시킨다. 즉, 제2 기수 쇼트 방지 트랜지스터(T5Q_La)는 기수 QB 노드(QB_O)가 동작구간이고 우수 QB 노드가 비동작구간일 때에 제2 우수 QB 노드 제어 트랜지스터(T5Qb)를 턴-오프시킨다. The second odd number short prevention transistor T5Q_La has a gate electrode connected to the odd high potential terminal VDD_O and a first electrode connected to the second superior QB node control transistor T5Qb and a second electrode connected to the recovery voltage source Vrec, Lt; / RTI &gt; The second radix-short prevention transistor T5Q_La turns off the second radix QB node control transistor T5Qb when the radix high voltage VDD_O is provided. That is, the second odd-number short prevention transistor T5Q_La turns off the second superior QB node control transistor T5Qb when the odd QB node QB_O is in the active period and the superior QB node is in the non-active period.

제2 우수 QB 노드 제어 트랜지스터(T5Qb)는 우수 Q 노드 스위칭 트랜지스터(T5Q_Hb)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 우수 Q 노드 스위칭 트랜지스터(T5Q_Hb)는 우수 고전위전압단자(VDD_E)에 게이트전극이 연결되고 Q 노드(Q)에 제1 전극이 연결되며 제2 우수 QB 노드 제어 트랜지스터(T5Qb)의 게이트전극에 제2 전극이 연결된다. 즉, 제2 우수 QB 노드 제어 트랜지스터(T5Qb)는 우수 고전위전압(VDD_E)이 제공되는 동안에 Q 노드(Q)가 하이레벨의 전압일 때 턴-온된다. 제2 우수 QB 노드 제어 트랜지스터(T5Qb)는 턴-온되는 동안에 우수 QB 노드(QB_E)를 저전위전압(VSS)으로 방전시킨다.The second well QB node control transistor T5Qb has a gate electrode connected to the Q node switching transistor T5Q_Hb and a first electrode connected to the low potential power supply line VSS and a second electrode connected to the QB node QB_E . The superior Q-node switching transistor T5Q_Hb has a gate electrode connected to the superior high-potential voltage terminal VDD_E, a first electrode connected to the Q-node Q, and a gate electrode connected to the gate electrode of the second superior QB node control transistor T5Qb Two electrodes are connected. That is, the second even QB node control transistor T5Qb is turned on when the Q node Q is at the high level voltage while the high high potential voltage VDD_E is provided. The second superior QB node control transistor T5Qb discharges the superior QB node QB_E to the low potential voltage VSS during turn-on.

제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)는 우수 고전위전압단자(VDD_E)에 게이트전극이 연결되고 제1 기수 QB 노드 제어 트랜지스터(T5Fa)에 제1 전극이 연결되며 리커버리전압원(Vrec)에 제2 전극이 연결된다. 제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)는 우수 고전위전압(VDD_E)이 제공될 때에 제2 기수 QB 노드 제어 트랜지스터(T5Qa)를 턴-오프 시킨다. 즉, 제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)는 우수 QB 노드(QB_E)가 동작구간이고 기수 QB 노드(QB_O)가 비동작구간일 때에 제2 기수 QB 노드 제어 트랜지스터(T5Qa)를 턴-오프시킨다. In the second excellent short-circuit prevention transistor T5Q_Lb, a gate electrode is connected to the high-potential high-voltage terminal VDD_E, a first electrode is connected to the first odd-numbered QB node control transistor T5Fa, a second electrode is connected to the recovery voltage source Vrec, Lt; / RTI &gt; The second excellent short-circuit prevention transistor T5Q_Lb turns off the second odd-numbered QB node control transistor T5Qa when the good high-potential voltage VDD_E is provided. That is, the second excellent short-circuit prevention transistor T5Q_Lb turns off the second base-QB node control transistor T5Qa when the superior QB node QB_E is in the active period and the base-QB node QB_O is in the non-active period.

한편, 제2 실시 예에 따른 내장형 스캔 구동부의 제i 스테이지는 제1 실시 예와 마찬가지로 도 6에 도시된 클럭신호(CLK), 스타트신호(VST), 고전위전원(VDD), 기수 고전위전원(VDD_O) 및 후단신호(VNEXT)에 대응하여 동작할 수 있다. Similarly to the first embodiment, the i-th stage of the built-in scan driver according to the second embodiment includes the clock signal CLK, the start signal VST, the high potential power VDD, (VDD_O) and the rear end signal (VNEXT).

기수 QB노드 동작 기간(To) 동안에 우수 QB 노드(QB_E)는 우수 저전위 홀딩 트랜지스터(T5QIb)의 동작에 의해서 리커버리전압(Vrec)레벨을 유지하여야 한다. 하지만, 기수 QB노드 동작 기간(To)에서도 스타트신호(VST)가 입력되는 동안에는 제1 우수 QB 노드 제어 트랜지스터(T5Fb)가 턴-온되고, Q 노드(Q)가 충전되기 때문에 제2 우수 QB 노드 제어 트랜지스터(T5Qb) 또한 턴-온된다. 이에 따라, 기수 QB노드 동작 기간(To) 동안에 제1 우수 QB 노드 제어 트랜지스터(T5Fb)와 우수 저전위 홀딩 트랜지스터(T5QIb)를 통해서 저전위전압(VSS)과 리커버리전압(Vrec)이 쇼트(short)되는 현상이 발생한다. 또한, 제2 우수 QB 노드 제어 트랜지스터(T5Qb)와 우수 저전위 홀딩 트랜지스터(T5QIb)를 통해서 저전위전압(VSS)과 리커버리전압(Vrec)이 쇼트(short)되는 현상이 발생한다. 결국, 도 9에서 보는 바와 같이, 기수 QB노드 동작 기간(To) 내에서 쇼트 전압이 발생하여, 저전위전압(VSS) 및 리커버리전압(Vrec)의 전압레벨이 흔들릴 수 있다. During the odd QB node operation period To, the good QB node QB_E must maintain the recovery voltage Vrec level by the operation of the low-potential holding transistor T5QIb. However, since the first excellent QB node control transistor T5Fb is turned on and the Q node Q is charged while the start signal VST is inputted in the odd QB node operation period To, The control transistor T5Qb is also turned on. The low potential VSS and the recovery voltage Vrec are short-circuited through the first excellent QB node control transistor T5Fb and the low-potential holding transistor T5QIb during the odd-numbered QB node operation period To, . Also, a phenomenon occurs in which the low potential VSS and the recovery voltage Vrec are short-circuited through the second well QB node control transistor T5Qb and the low-potential holding transistor T5QIb. As a result, as shown in Fig. 9, a short voltage is generated within the odd QB node operation period To, so that the voltage level of the low potential voltage VSS and the recovery voltage Vrec may fluctuate.

제2 실시 예의 스테이지는 기수 QB 노드 동작기간(To) 동안에 제1 기수 QB 노드 제어 트랜지스터(T5Fa)를 정상 동작시키기 위한 기수 스타트출력제어 트랜지스터(T5F_Ha)를 포함한다. 그리고 제2 실시 예의 스테이지는 기수 QB 노드 동작기간(To) 동안에 우수 QB 노드(QB_E)를 통해서 쇼트 현상이 발생하는 것을 방지하기 위한 제1 우수 쇼트방지 트랜지스터(T5F_Lb)를 포함한다. The stage of the second embodiment includes an odd-numbered start output control transistor T5F_Ha for normally operating the first odd-numbered QB node control transistor T5Fa during the odd-numbered QB node operation period To. The stage of the second embodiment includes a first excellent short-prevention transistor T5F_Lb for preventing a short phenomenon from occurring through the superior QB node QB_E during the odd QB node operation period To.

또한, 제2 실시 예의 스테이지는 기수 QB 노드 동작기간(To) 동안에, 제2 기수 QB 노드 제어 트랜지스터(T5Qa)를 정상 동작시키기 위한 기수 Q 노드 스위칭 트랜지스터(T5Q_Ha)를 포함하고, 우수 QB 노드(QB_E)를 통해서 쇼트 현상이 발생하는 것을 방지하기 위한 제2 우수 쇼트방지 트랜지스터(T5Q_Lb)를 포함한다. The stage of the second embodiment also includes an odd Q-node switching transistor T5Q_Ha for normal operation of the second odd-numbered QB node control transistor T5Qa during the odd QB node operation period To, and the superior QB node QB_E And a second excellent short-circuit prevention transistor T5Q_Lb for preventing a short-circuit phenomenon from occurring through the transistor Tr2.

기수 스타트출력제어 트랜지스터(T5F_Ha)는 기수 고전위전압(VDD_O)에 응답하여 턴-온된다. 따라서 기수 스타트출력제어 트랜지스터(T5F_Ha)는 기수 QB노드 동작 기간(To) 동안에 제1 기수 QB 노드 제어 트랜지스터(T5Fa)를 턴-온시켜서 정상적인 구동을 한다. The radix start output control transistor T5F_Ha is turned on in response to the odd high potential voltage VDD_O. Therefore, the radix start output control transistor T5F_Ha turns on the first radix QB node control transistor T5Fa during the radix QB node operation period To and performs normal driving.

제1 우수 쇼트방지 트랜지스터(T5F_Lb)는 기수 고전위전압(VDD_O)에 응답하여 턴-온된다. 즉, 제1 우수 쇼트방지 트랜지스터(T5F_Lb)는 기수 QB노드 동작 기간(To)에서 제1 우수 QB 노드 제어 트랜지스터(T5Fb)를 턴-오프시킨다. 따라서, 제1 우수 쇼트방지 트랜지스터(T5F_Lb)는 기수 QB 노드 구동기간(To) 동안에서는 스타트신호(VST)가 입력될지라도 제1 우수 QB 노드 제어 트랜지스터(T5Fb)가 턴-온되는 것을 방지한다. 결국 제1 우수 쇼트방지 트랜지스터(T5F_Lb)는 기수 QB 노드 구동기간(To) 동안에, 제1 우수 QB 노드 제어 트랜지스터(T5Fb) 및 우수 저전위홀딩 트랜지스터(T5QIb)를 통해서 쇼트 현상이 발생하는 것을 억제할 수 있다.The first excellent short-cutout transistor T5F_Lb is turned on in response to the odd high potential voltage VDD_O. That is, the first excellent-short-prevention transistor T5F_Lb turns off the first superior QB node control transistor T5Fb in the odd-numbered QB node operation period To. Therefore, the first excellent-short-prevention transistor T5F_Lb prevents the first superior QB node control transistor T5Fb from being turned on even if the start signal VST is inputted during the odd-numbered QB node driving period To. As a result, the first excellent-short-prevention transistor T5F_Lb suppresses the occurrence of a short-circuit phenomenon through the first well QB node control transistor T5Fb and the excellent-low-potential holding transistor T5QIb during the odd-numbered QB node drive period To .

기수 Q 노드 스위칭 트랜지스터(T5Q_Ha)는 기수 고전위전압(VDD_O)에 응답하여 턴-온된다. 기수 Q 노드 스위칭 트랜지스터(T5Q_Ha)는 기수 QB노드 동작 기간(To) 동안에는 제2 기수 QB 노드 제어 트랜지스터(T5Qa)를 턴-온시켜서 정상적인 구동을 한다. The odd Q-node switching transistor T5Q_Ha is turned on in response to the radix high-potential voltage VDD_O. The odd-numbered node switching transistor T5Q_Ha turns on the second odd-numbered QB node control transistor T5Qa during the odd-numbered QB node operation period To and performs normal driving.

제2 우수 쇼트방지 트랜지스터(T5Q_Lb)는 기수 고전위전압(VDD_O)에 응답하여 턴-온된다. 즉, 제2 우수 쇼트방지 트랜지스터(T5Q_Lb)는 기수 QB노드 동작 기간(To)에서 제2 우수 QB 노드 제어 트랜지스터(T5Qb)를 턴-오프시킨다. 따라서, 제2 우수 쇼트방지 트랜지스터(T5Q_Lb)는 기수 QB 노드 구동기간(To) 동안에, 제2 우수 QB 노드 제어 트랜지스터(T5Qb) 및 우수 저전위홀딩 트랜지스터(T5QIb)를 통해서 쇼트 현상이 발생하는 것을 억제할 수 있다.The second excellent short-prevention transistor T5Q_Lb is turned on in response to the odd high potential voltage VDD_O. That is, the second excellent-short-prevention transistor T5Q_Lb turns off the second superior QB node control transistor T5Qb in the odd-numbered QB node operation period To. Therefore, the second excellent short-circuit prevention transistor T5Q_Lb suppresses the occurrence of a short phenomenon through the second superior QB node control transistor T5Qb and the superior-low potential holding transistor T5QIb during the odd-numbered QB node driving period To can do.

이와 유사하게, 제2 실시 예의 스테이지는 우수 QB 노드 동작기간(Te) 동안에 제1 우수 QB 노드 제어 트랜지스터(T5Fb)를 정상 동작시키기 위한 우수 스타트출력제어 트랜지스터(T5F_Hb)를 포함한다. 그리고 제2 실시 예의 스테이지는 우수 QB 노드 동작기간(Te) 동안에 기수 QB 노드(QB_O)를 통해서 쇼트 현상이 발생하는 것을 방지하기 위한 제1 기수 쇼트방지 트랜지스터(T5F_La)를 포함한다. Similarly, the stage of the second embodiment includes a good start output control transistor T5F_Hb for normally operating the first Excellent QB node control transistor T5Fb during the good QB node operation period Te. The stage of the second embodiment includes a first odd number short prevention transistor T5F_La for preventing a short phenomenon from occurring through the odd number QB node QB_O during the superior QB node operation period Te.

또한, 제2 실시 예의 스테이지는 우수 QB 노드 동작기간(Te) 동안에, 제2 우수 QB 노드 제어 트랜지스터(T5Qb)를 정상 동작시키기 위한 우수 Q 노드 스위칭 트랜지스터(T5Q_Hb)를 포함하고, 기수 QB 노드(QB_O)를 통해서 쇼트 현상이 발생하는 것을 방지하기 위한 제2 기수 쇼트방지 트랜지스터(T5Q_La)를 포함한다. In addition, the stage of the second embodiment includes a superior Q-node switching transistor T5Q_Hb for normally operating the second superior QB node control transistor T5Qb during the superior QB node operation period Te, and the odd QB node QB_O And a second odd-number short prevention transistor T5Q_La for preventing a short-circuit phenomenon from occurring through the second odd-number short-circuit preventing transistor T5Q_La.

도 10은 제3 실시 예에 의한 스테이지를 나타내는 도면이다. 10 is a view showing a stage according to the third embodiment.

도 10을 참조하면, 제2 실시 예에 따른 게이트 구동부의 제i 스테이지는 스캔방향 제어부(T1, T3N), 노드 제어부(T3R, T3a, T3b, T4a, T5Fa, T5QIa, T5Qa, T3b, T4b, T5Fb, T5QIb, T5Qb, T5F_La, T5F_Lb, T5Q_La, T5Q_Lb) 및 출력 제어부(T6, T7a, T7b)를 포함한다. 제3 실시 예에서 전술한 제2 실시 예와 실질적으로 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다. Referring to FIG. 10, the i-th stage of the gate driver according to the second embodiment includes scan direction controllers T1 and T3N and node controllers T3R, T3a, T3b, T4a, T5Fa, T5QIa, T5Qa, T3b, T4b, and T5Fb T5QIb, T5Qb, T5F_La, T5F_Lb, T5Q_La, T5Q_Lb, and output control units T6, T7a, T7b. In the third embodiment, substantially the same constituent elements as those of the second embodiment described above are denoted by the same reference numerals, and a detailed description thereof will be omitted.

노드 제어부는 Q 노드 제어부, 기수 QB 노드 제어부, 우수 QB 노드 제어부 및 저전위 홀딩부를 포함한다. The node control unit includes a Q node control unit, an odd QB node control unit, a superior QB node control unit, and a low potential holding unit.

Q 노드 제어부(T3R, T3a, T3b)는 Q 노드(Q)의 충전 타이밍을 결정한다. 기수 QB 노드 제어부(T4a, T5Fa, T5Qa)는 기수 QB 노드(QB_O)의 충전타이밍을 결정한다. 우수 QB 노드 제어부(T4b, T5Fb, T5Qb)는 우수 QB 노드(QB_E)의 충전타이밍을 결정한다. 저전위 홀딩부(T5QIa, T5QIb)는 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)가 동작하지 않는 구간에서 리커버리전압(Vrec)을 제공한다. 쇼트 방지부(T5F_La, T5Q_La, T5F_Lb, T5Q_Lb)는 동작하지 않는 QB노드를 통해서 쇼트 현상이 발생하는 것을 방지한다. The Q-node controllers T3R, T3a, and T3b determine the charging timing of the Q-node (Q). The radix QB node controllers T4a, T5Fa and T5Qa determine the charging timing of the radix QB node QB_O. The superior QB node controllers T4b, T5Fb, and T5Qb determine the charging timing of the superior QB node QB_E. The low potential holding units T5QIa and T5QIb provide the recovery voltage Vrec in a period in which the odd QB node QB_O and the superior QB node QB_E are not operating. The short-circuit prevention units T5F_La, T5Q_La, T5F_Lb, and T5Q_Lb prevent the short-circuit phenomenon from occurring through the non-operating QB node.

제1 기수 QB 노드 제어 트랜지스터(T5Fa)는 스타트신호단자(VST)에 게이트전극이 연결되고 저전위전압(VSS)에 제1 전극이 연결되고 제1 기수 쇼트 방지 트랜지스터(T5F_La)의 제2 전극에 제1 전극이 연결된다. 제1 기수 쇼트 방지 트랜지스터(T5F_La)는 우수 고전위전압원(VDD_E)에 게이트전극이 연결되고 기수 QB 노드(QB_O)에 제1 전극이 연결된다. 따라서, 우수 QB 노드 동작기간(Te) 동안에는 제1 기수 쇼트 방지 트랜지스터(T5F_La)가 턴-오프되어서, 제1 기수 QB 노드 제어 트랜지스터(T5Fa)와 기수 QB 노드(QB_O) 간의 전류 경로가 차단된다. 즉, 제1 기수 쇼트방지 트랜지스터(T5F_La)는 우수 QB노드 동작 기간(Te) 동안에 제1 기수 QB 노드 제어 트랜지스터(T5Fa) 및 기수 저전위홀딩 트랜지스터(T5QIa)를 통해서 쇼트 현상이 발생하는 것을 억제할 수 있다. 다시 말해서, 제1 기수 쇼트 방지 트랜지스터(T5F_La)는 우수 QB 노드 동작기간(Te) 동안에 기수 QB 노드(QB_O)를 통해서 쇼트 형상이 발생하는 것을 방지한다. The first odd-numbered QB node control transistor T5Fa has a gate electrode connected to the start signal terminal VST, a first electrode connected to the low-potential voltage VSS, and a second electrode connected to the second electrode of the first odd-number short prevention transistor T5F_La The first electrode is connected. The first IDS short-circuit prevention transistor T5F_La has a gate electrode connected to the superior high potential voltage source VDD_E and a first electrode connected to the odd QB node QB_O. Thus, during the excellent QB node operation period Te, the first odd number short prevention transistor T5F_La is turned off, so that the current path between the first odd numbered QB node control transistor T5Fa and the odd numbered QB node QB_O is cut off. That is, the first odd numbered short-circuit prevention transistor T5F_La suppresses the short-circuit phenomenon through the first odd-numbered QB node control transistor T5Fa and the low-level voltage holding transistor T5QIa during the excellent QB node operation period Te . In other words, the first odd number short prevention transistor T5F_La prevents the short shape from occurring through the radix QB node QB_O during the superior QB node operation period Te.

이와 마찬가지로, 제1 우수 쇼트 방지 트랜지스터(T5F_Lb)는 기수 QB 노드 동작기간(To) 동안에 우수 QB 노드(QB_E)를 통해서 쇼트 현상이 발생하는 것을 방지한다.Likewise, the first excellent short-circuit prevention transistor T5F_Lb prevents a short phenomenon from occurring through the superior QB node QB_E during the odd-numbered QB node operation period To.

제2 기수 QB 노드 제어 트랜지스터(T5Qa)는 Q 노드(Q)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제2 전극이 연결되고 제2 기수 쇼트 방지 트랜지스터(T5Q_La)의 제2 전극에 제1 전극이 연결된다. 제2 기수 쇼트 방지 트랜지스터(T5Q_La)는 우수 고전위전압(VDD_E)에 게이트전극이 연결되고 기수 QB 노드(QB_O)에 제1 전극이 연결된다. 즉, 제2 기수 쇼트 방지 트랜지스터(T5Q_La)는 우수 QB 노드 동작기간(Te) 동안에 제2 기수 QB 노드 제어 트랜지스터(T5Qa)를 턴-오프시킨다. 따라서, 제2 기수 쇼트방지 트랜지스터(T5Q_La)는 우수 QB노드 동작기간(Te) 동안에 제2 기수 QB 노드 제어 트랜지스터(T5Qa) 및 기수 저전위홀딩 트랜지스터(T5QIa)를 통해서 쇼트 현상이 발생하는 것을 억제할 수 있다.The second odd-numbered QB node control transistor T5Qa has a gate electrode connected to the Q node Q, a second electrode connected to the low-potential power supply line VSS, and a second electrode of the second odd-number short prevention transistor T5Q_La The first electrode is connected. In the second radix-short-circuit preventing transistor T5Q_La, the gate electrode is connected to the high-potential high voltage VDD_E and the first electrode is connected to the odd-numbered QB node QB_O. That is, the second odd-number short prevention transistor T5Q_La turns off the second odd-numbered QB node control transistor T5Qa during the superior QB node operation period Te. Therefore, the second odd number short prevention transistor T5Q_La suppresses the short circuit phenomenon through the second odd number QB node control transistor T5Qa and the low potential holding transistor T5QIa during the good QB node operation period Te .

제2 우수 QB 노드 제어 트랜지스터(T5Qb)는 Q 노드(Q)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 우수 QB 노드(QB_O)와 제2 전극 사이에는 제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)가 형성된다. 제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)의 게이트전극은 기수 고전위전압(VDD_O)에 연결된다. The second well QB node control transistor T5Qb has a gate electrode connected to the Q node Q, a first electrode connected to the low potential power supply line VSS and a second electrode connected to the superior QB node QB_E. A second excellent short-circuit prevention transistor T5Q_Lb is formed between the superior QB node QB_O and the second electrode. The gate electrode of the second excellent short-prevention transistor T5Q_Lb is connected to the odd high potential voltage VDD_O.

제2 우수 쇼트방지 트랜지스터(T5Q_Lb)는 기수 QB노드 동작기간(To) 동안에 제2 우수 QB 노드 제어 트랜지스터(T5Qb) 및 우수 저전위홀딩 트랜지스터(T5QIb)를 통해서 쇼트 현상이 발생하는 것을 억제할 수 있다.The second excellent short prevention transistor T5Q_Lb can suppress the occurrence of a short phenomenon through the second superior QB node control transistor T5Qb and the superior low potential holding transistor T5QIb during the odd QB node operation period To .

이렇듯 제3 실시 예의 게이트 구동부는 제2 실시 예와 마찬가지로, 비구동기간을 갖는 QB 노드를 통해서 쇼트 현상이 발생하는 것을 방지할 수 있다. As described above, the gate driver of the third embodiment can prevent a short-circuit phenomenon from occurring through the QB node having the non-gate-to-gate interval, as in the second embodiment.

도 11은 제4 실시 예에 의한 스테이지를 나타내는 도면이다. 제4 실시 예에서 전술한 실시 예들과 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다. 11 is a view showing a stage according to the fourth embodiment. In the fourth embodiment, the same reference numerals are used for the same components as those of the above-described embodiments, and a detailed description thereof will be omitted.

도 11에 도시된 제4 실시 예는 제3 실시 예의 변형 예이다. 제1 기수 쇼트 방지 트랜지스터(T5F_La)는 제1 기수 QB 노드 제어 트랜지스터(T5Fa) 및 저전위전압(VSS) 사이에 연결된다. 그리고 제1 우수 쇼트 방지 트랜지스터(T5F_Lb)는 제1 우수 QB 노드 제어 트랜지스터 및 저전위전압(VSS) 사이에 연결된다. The fourth embodiment shown in Fig. 11 is a modification of the third embodiment. The first odd number short prevention transistor T5F_La is connected between the first odd numbered QB node control transistor T5Fa and the low potential voltage VSS. And the first excellent short-circuit prevention transistor T5F_Lb is connected between the first excellent QB node control transistor and the low potential voltage VSS.

제2 기수 쇼트 방지 트랜지스터(T5Q_La)는 제2 기수 QB 노드 제어 트랜지스터(T5Qa) 및 저전위전압(VSS) 사이에 연결된다. 제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)는 제2 우수 QB 노드 제어 트랜지스터(T5Qb) 및 저전위전압(VSS) 사이에 연결된다. The second radix short-circuit preventing transistor T5Q_La is connected between the second odd-numbered QB node control transistor T5Qa and the low-potential voltage VSS. The second excellent short-circuit prevention transistor T5Q_Lb is connected between the second superior QB node control transistor T5Qb and the low potential voltage VSS.

제4 실시 예의 제1 기수 쇼트 방지 트랜지스터(T5F_La), 제1 우수 쇼트 방지 트랜지스터(T5F_Lb), 제2 기수 쇼트 방지 트랜지스터(T5Q_La) 및 제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)들은 각각 전술한 제3 실시 예와 동일한 동작하기 때문에 자세한 설명은 생략하기로 한다. The first odd number short prevention transistor T5F_La, the first excellent short-circuit prevention transistor T5F_Lb, the second odd number short prevention transistor T5Q_La and the second excellent short-prevention transistor T5Q_Lb of the fourth embodiment are respectively connected to the third implementation Since the operation is the same as that of the example, a detailed description will be omitted.

즉, 제4 실시 예의 게이트 구동부 역시 비구동기간을 갖는 QB 노드를 통해서 쇼트 현상이 발생하는 것을 방지할 수 있다. That is, the gate driver of the fourth embodiment can also prevent the short circuit from occurring through the QB node having the non-connection period.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.

Claims (9)

게이트라인이 형성된 표시패널; 및
상기 게이트라인에 제공되는 게이트펄스를 출력하는 게이트 구동부를 포함하되,
상기 게이트 구동부는
클락신호의 출력 타이밍을 결정하기 위한 Q 노드 제어부;
상기 Q 노드의 하이레벨 전위에 응답하여 상기 클럭신호를 출력하는 출력제어부;
제1 기간 동안 상기 출력제어부의 출력단 전위를 방전하는 기수 QB 노드 제어부;
제2 기간 동안 상기 출력제어부의 출력단 전위를 방전하는 우수 QB 노드 제어부; 및
상기 제1 기간 동안 상기 우수 QB 노드에 음(-)의 전위를 제공하거나, 상기 제2 기간 동안 상기 기수 QB 노드에 음(-)의 전위를 제공하는 저전위 홀딩부를 포함하는 표시장치.
A display panel on which gate lines are formed; And
And a gate driver for outputting a gate pulse supplied to the gate line,
The gate driver
A Q node control unit for determining an output timing of a clock signal;
An output control unit for outputting the clock signal in response to a high level potential of the Q node;
An odd QB node control unit for discharging the output terminal potential of the output control unit during a first period;
An excellent QB node control unit for discharging the output terminal potential of the output control unit during a second period; And
And a low potential holding part for providing a negative potential to the excellent QB node during the first period or providing a negative potential to the radix QB node during the second period.
제 1 항에 있어서,
상기 저전위 홀딩부는
저전위전압 보다 낮은 음(-)의 전위를 갖는 리커버리전압을 제공하는 리커버리전압원;
상기 기수 QB 노드가 구동되는 동안에 상기 우수 QB 노드를 상기 리커버리 전원으로 방전하는 우수 저전위홀딩 트랜지스터; 및
상기 우수 QB 노드가 구동되는 동안에 상기 기수 QB 노드를 상기 리커버리 전원으로 방전하는 기수 저전위홀딩 트랜지스터를 포함하는 표시장치.
The method according to claim 1,
The low-potential holding portion
A recovery voltage source for providing a recovery voltage having a negative (-) potential lower than the low potential voltage;
An even-low potential holding transistor for discharging the good QB node to the recovery power source while the odd QB node is driven; And
And a ground potential holding transistor for discharging the odd QB node to the recovery power source while the excellent QB node is driven.
제 2 항에 있어서,
상기 기수 QB 노드는 제1 기수 QB 노드 제어 트랜지스터에 의해서 제1 기간 동안 저전위전압을 유지하고, 상기 우수 QB 노드는 제1 우수 QB 노드 제어 트랜지스터에 의해서 제2 기간 동안 저전위전압을 유지하며,
상기 게이트 구동부는
상기 제1 기간 동안에 상기 제1 기수 QB 노드 제어 트랜지스터의 동작 여부를 제어하는 기수 스타트 출력제어 트랜지스터; 및
상기 제2 기간 동안에 상기 제1 우수 QB 노드 제어 트랜지스터의 동작 여부를 제어하는 우수 스타트 출력제어 트랜지스터를 더 포함하는 표시장치.
3. The method of claim 2,
Wherein the odd QB node maintains a low potential voltage for a first period by a first odd QB node control transistor and the superior QB node maintains a low potential voltage during a second period by a first even QB node control transistor,
The gate driver
An odd-numbered start output control transistor for controlling whether or not the first odd-numbered QB node control transistor operates during the first period; And
Further comprising an excellent start output control transistor for controlling whether or not the first Excellent QB node control transistor operates during the second period.
제 3 항에 있어서,
상기 제1 기수 QB 노드 제어 트랜지스터는 스타트신호단자를 통해서 제공받는 스타트신호에 응답하여 상기 기수 QB 노드를 상기 저전위전압으로 방전하고,
상기 기수 스타트 출력제어 트랜지스터는 상기 제1 기수 QB 노드 제어 트랜지스터와 상기 스타트신호단자 사이에 형성되어서 기수 고전위전압에 응답하여 상기 제1 기수 QB 노드 제어 트랜지스터와 상기 스타트신호단자 사이의 전류 경로를 연결하며,
상기 제1 우수 QB 노드 제어 트랜지스터는 스타트신호단자를 통해서 제공받는 스타트신호에 응답하여 상기 우수 QB 노드를 상기 저전위전압으로 방전하고,
상기 우수 스타트 출력제어 트랜지스터는 상기 제1 우수 QB 노드 제어 트랜지스터와 상기 스타트신호단자 사이에 형성되어서 우수 고전위전압에 응답하여 상기 제1 우수 QB 노드 제어 트랜지스터와 상기 스타트신호단자 사이의 전류 경로를 연결하는 표시장치.
The method of claim 3,
The first odd-numbered QB node control transistor discharges the odd-numbered QB node to the low-potential voltage in response to a start signal provided through a start signal terminal,
Wherein the odd start output control transistor is formed between the first odd-numbered QB node control transistor and the start signal terminal and connects the current path between the first odd-numbered QB node control transistor and the start signal terminal in response to the odd high- In addition,
The first well QB node control transistor discharging the fine QB node to the low potential voltage in response to a start signal provided through a start signal terminal,
The excellent start output control transistor is formed between the first well QB node control transistor and the start signal terminal to connect a current path between the first superior QB node control transistor and the start signal terminal in response to a good high potential voltage / RTI &gt;
제 2 항에 있어서,
상기 기수 QB 노드는 제1 기수 QB 노드 제어 트랜지스터에 의해서 제1 기간 동안 저전위전압을 유지하고, 상기 우수 QB 노드는 제1 우수 QB 노드 제어 트랜지스터에 의해서 제2 기간 동안 저전위전압을 유지하며,
상기 게이트 구동부는
상기 제2 기간 동안에 상기 제1 기수 QB 노드 제어 트랜지스터의 동작을 차단하는 제1 기수 쇼트방지 트랜지스터; 및
상기 제1 기간 동안에 상기 제1 우수 QB 노드 제어 트랜지스터의 동작을 차단하는 제1 우수 쇼트방지 트랜지스터를 더 포함하는 표시장치.
3. The method of claim 2,
Wherein the odd QB node maintains a low potential voltage for a first period by a first odd QB node control transistor and the superior QB node maintains a low potential voltage during a second period by a first even QB node control transistor,
The gate driver
A first odd-numbered short-circuit prevention transistor for interrupting the operation of the first odd-numbered QB node control transistor during the second period; And
Further comprising a first excellent short-circuit preventing transistor for interrupting the operation of the first Excellent QB node control transistor during the first period.
제 2 항에 있어서,
상기 기수 QB 노드는 상기 Q 노드 전위에 응답하여 턴-온되는 제2 기수 QB 노드 제어 트랜지스터에 의해서 상기 저전위전압으로 방전되고, 상기 우수 QB 노드는 상기 Q 노드 전위에 응답하여 턴-온되는 제2 우수 QB 노드 제어 트랜지스터에 의해서 상기 저전위전압으로 방전되고,
상기 게이트 구동부는
상기 제1 기간 동안에 상기 제2 기수 QB 노드 제어 트랜지스터의 동작 여부를 제어하는 기수 Q 노드 스위칭 트랜지스터; 및
상기 제2 기간 동안에 상기 제2 우수 QB 노드 제어 트랜지스터의 동작 여부를 제어하는 우수 Q 노드 스위칭 트랜지스터를 더 포함하는 표시장치.
3. The method of claim 2,
Wherein the odd QB node is discharged to the low potential voltage by a second odd QB node control transistor which is turned on in response to the Q node potential and the superior QB node is turned on in response to the Q node potential, 2 &gt; well QB node control transistor,
The gate driver
An odd Q node switching transistor for controlling whether the second odd QB node control transistor operates during the first period; And
Further comprising a superior Q node switching transistor for controlling whether to operate the second superior QB node control transistor during the second period.
제 2 항에 있어서,
상기 기수 QB 노드는 상기 Q 노드 전위에 응답하여 턴-온되는 제2 기수 QB 노드 제어 트랜지스터에 의해서 상기 저전위전압으로 방전되고, 상기 우수 QB 노드는 상기 Q 노드 전위에 응답하여 턴-온되는 제2 우수 QB 노드 제어 트랜지스터에 의해서 상기 저전위전압으로 방전되고,
상기 게이트 구동부는
상기 제2 기간 동안에 상기 제2 기수 QB 노드 제어 트랜지스터의 동작을 차단하는 제2 기수 쇼트방지 트랜지스터; 및
상기 제1 기간 동안에 상기 제2 우수 QB 노드 제어 트랜지스터의 동작을 차단하는 제2 우수 쇼트방지 트랜지스터를 더 포함하는 표시장치.
3. The method of claim 2,
Wherein the odd QB node is discharged to the low potential voltage by a second odd QB node control transistor which is turned on in response to the Q node potential and the superior QB node is turned on in response to the Q node potential, 2 &gt; well QB node control transistor,
The gate driver
A second odd-numbered short-circuit prevention transistor for interrupting the operation of the second odd-numbered QB node control transistor during the second period; And
And a second excellent short-circuit prevention transistor for interrupting the operation of the second well-known QB node control transistor during the first period.
제 2 항에 있어서,
상기 기수 QB 노드는 제1 기수 QB 노드 제어 트랜지스터에 의해서 제1 기간 동안 저전위전압을 유지하고, 상기 우수 QB 노드는 제1 우수 QB 노드 제어 트랜지스터에 의해서 제2 기간 동안 저전위전압을 유지하며,
상기 게이트 구동부는
상기 제1 기수 QB 노드 제어 트랜지스터의 드레인전극 또는 소스전극에 연결되어, 상기 제2 기간 동안에는 상기 제1 기수 QB 노드 제어 트랜지스터를 턴-오프시키는 제1 기수 쇼트방지 트랜지스터; 및
상기 제1 우수 QB 노드 제어 트랜지스터의 드레인전극 또는 소스전극에 연결되어, 상기 제1 기간 동안에는 상기 제1 우수 QB 노드 제어 트랜지스터를 턴-오프시키는 제1 우수 쇼트방지 트랜지스터를 더 포함하는 표시장치.
3. The method of claim 2,
Wherein the odd QB node maintains a low potential voltage for a first period by a first odd QB node control transistor and the superior QB node maintains a low potential voltage during a second period by a first even QB node control transistor,
The gate driver
A first odd-numbered short-circuit prevention transistor connected to a drain electrode or a source electrode of the first odd-numbered QB node control transistor, for turning off the first odd-numbered QB node control transistor during the second period; And
And a first excellent short-circuit prevention transistor connected to a drain electrode or a source electrode of the first well-known QB node control transistor, for turning off the first well-known QB node control transistor during the first period.
제 2 항에 있어서,
상기 기수 QB 노드는 상기 Q 노드 전위에 응답하여 턴-온되는 제2 기수 QB 노드 제어 트랜지스터에 의해서 상기 저전위전압으로 방전되고, 상기 우수 QB 노드는 상기 Q 노드 전위에 응답하여 턴-온되는 제2 우수 QB 노드 제어 트랜지스터에 의해서 상기 저전위전압으로 방전되고,
상기 게이트 구동부는
상기 제2 기수 QB 노드 제어 트랜지스터의 드레인전극 또는 소스전극에 연결되어, 상기 제2 기간 동안에는 상기 제2 기수 QB 노드 제어 트랜지스터를 턴-오프시키는 제2 기수 쇼트방지 트랜지스터; 및
상기 제2 우수 QB 노드 제어 트랜지스터의 드레인전극 또는 소스전극에 연결되어, 상기 제1 기간 동안에는 상기 제2 우수 QB 노드 제어 트랜지스터를 턴-오프시키는 제2 우수 쇼트방지 트랜지스터를 더 포함하는 표시장치.3. The method of claim 2,
Wherein the odd QB node is discharged to the low potential voltage by a second odd QB node control transistor which is turned on in response to the Q node potential and the superior QB node is turned on in response to the Q node potential, 2 &gt; well QB node control transistor,
The gate driver
A second odd-numbered short-circuit prevention transistor connected to a drain electrode or a source electrode of the second odd-numbered QB node control transistor, for turning off the second odd-numbered QB node control transistor during the second period; And
And a second excellent short-circuit prevention transistor connected to a drain electrode or a source electrode of the second superior QB node control transistor, for turning off the second superior QB node control transistor during the first period.
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