KR20060129881A

KR20060129881A - Shift register and liquid crystal display using the same

Info

Publication number: KR20060129881A
Application number: KR1020050050591A
Authority: KR
Inventors: 빈 김; 장용호; 조혁력
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2005-06-13
Filing date: 2005-06-13
Publication date: 2006-12-18
Also published as: KR101127842B1

Abstract

A shift register and a liquid crystal display using the same are provided to extend the lifetime of a pull-down transistor by reducing deterioration of the pull-down transistor due to a gate voltage stress. A shift register includes plural stages. The stage includes a controller(107) and an output unit(108). The controller supplies a first signal to a Q node and a second signal to QB_O and QB_E nodes, so that the Q, QB_O, and QB_E nodes are charged and discharged. The output unit supplies one of logic high and logic low voltages to an output node in response to the voltages of the Q, QB_O, and QB_E nodes. The output unit includes a pull-up transistor and pull-down transistors. The pull-up transistor supplies the logic high voltage to the output node in response to the first signal. The pull-down transistors supply the logic low voltage to the output node in response to the second signal.

Description

쉬프트 레지스터와 이를 이용한 액정표시장치{Shift Register and Liquid Crystal Display Using the Same}Shift Register and Liquid Crystal Display Using the Same}

도 1은 종래의 액정표시장치를 나타내는 평면도.1 is a plan view showing a conventional liquid crystal display device.

도 2는 도 1에 도시된 액정표시장치의 구동신호를 나타낸 파형도.FIG. 2 is a waveform diagram illustrating a driving signal of the liquid crystal display shown in FIG. 1.

도 3은 도 1에 도시된 액정표시장치의 게이트 구동회로를 나타낸 블럭도.FIG. 3 is a block diagram illustrating a gate driving circuit of the liquid crystal display shown in FIG. 1.

도 4는 도 3에 도시된 게이트 구동회로의 각 스테이지를 나타낸 회로도.4 is a circuit diagram showing each stage of the gate driving circuit shown in FIG.

도 5는 도 4에 도시된 회로의 각 노드 전압을 나타낸 파형도.FIG. 5 is a waveform diagram showing respective node voltages of the circuit shown in FIG. 4; FIG.

도 6은 본 발명의 실시예에 따른 액정표시장치를 나타낸 평면도.6 is a plan view illustrating a liquid crystal display according to an exemplary embodiment of the present invention.

도 7은 도 6에 도시된 액정표시장치의 구동신호를 나타낸 파형도.FIG. 7 is a waveform diagram illustrating a driving signal of the liquid crystal display shown in FIG. 6.

도 8은 도 6에 도시된 액정표시장치의 게이트 구동회로를 나타낸 블럭도.FIG. 8 is a block diagram illustrating a gate driving circuit of the liquid crystal display shown in FIG. 6.

도 9는 도 8에 도시된 게이트 구동회로의 각 스테이지를 나타낸 회로도.FIG. 9 is a circuit diagram showing each stage of the gate driving circuit shown in FIG. 8; FIG.

도 10a는 도 9에 도시된 회로의 오드 프레임 기간의 각 노드 전압을 나타낸 파형도.FIG. 10A is a waveform diagram showing respective node voltages in an odd frame period of the circuit shown in FIG. 9; FIG.

도 10b는 도 9에 도시된 회로의 이븐 프레임 기간의 각 노드 전압을 나타낸 파형도.10B is a waveform diagram showing respective node voltages in an even frame period of the circuit shown in FIG. 9;

도 11a는 게이트 구동회로 내장형 액정표시패널을 나타내는 평면도.Fig. 11A is a plan view showing a liquid crystal display panel with a built-in gate driving circuit.

도 11b는 게이트 구동회로 내장형 액정표시패널을 나타내는 평면도.Fig. 11B is a plan view showing a liquid crystal display panel with a built-in gate driving circuit.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>

11, 101 : 데이터 구동회로 11, 101: data driving circuit

12, 102, 104, 105, 106 : 게이트 구동회로12, 102, 104, 105, 106: gate driving circuit

13, 103 : 액정표시패널13, 103: liquid crystal display panel

C1, C2, C3, C4 : 클럭신호C1, C2, C3, C4: Clock Signal

S_1, S_2, … : 스테이지S_1, S_2,... : stage

Vg_1, Vg_2, … : 출력신호Vg_1, Vg_2,... : Output signal

T6 : 풀-업 트랜지스터T6: pull-up transistor

T7, T7_O, T7_E : 풀-다운 트랜지스터T7, T7_O, T7_E: Pull-Down Transistors

본 발명은 액정표시장치에 관한 것으로, 특히 쉬프트 레지스터의 풀-다운 트랜지스터의 열화에 의한 특성변화를 방지할 수 있는 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device capable of preventing a characteristic change caused by deterioration of a pull-down transistor of a shift register.

텔레비젼(Television) 및 컴퓨터(Computer) 등의 표시 장치로 사용되는 액정 표시 장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. A liquid crystal display device used as a display device such as a television and a computer displays an image by adjusting the light transmittance of the liquid crystal using an electric field.

도 1 및 도 2는 액티브 매트릭스 타입 액정표시장치와 그 구동신호를 나타낸 것이다. 1 and 2 show an active matrix type liquid crystal display device and its driving signal.

도 1 및 도 2를 참조하면, 액티브 매트릭스 타입 액정표시장치는 m×n 개의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막트랜지스터(Thin Film Transister : 이하 TFT라 한다)가 형성된 액정표시패널(13)과, 액정표시패널(13)의 데이터라인들(D1 내지 Dm)에 데이터를 공급하기 위한 데이터 구동회로(11)와, 게이트라인들(G1 내지 Gn)에 스캔펄스를 공급하기 위한 게이트 구동회로(12)를 구비한다.1 and 2, in an active matrix type liquid crystal display, m × n liquid crystal cells Clc are arranged in a matrix type, m data lines D1 to Dm, and n gate lines G1. To Gn) and the thin film transistor (hereinafter referred to as TFT) is formed at the intersection thereof, and data is transferred to the data lines D1 to Dm of the liquid crystal display panel 13. A data driving circuit 11 for supplying and a gate driving circuit 12 for supplying scan pulses to the gate lines G1 to Gn.

액정표시패널(13)은 두 장의 유리기판 사이에 액정분자들이 주입된다. 이 액정표시패널(13)의 하부 유리기판 상에 형성된 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)은 상호 직교된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 형성된 TFT는 게이트라인(G1 내지 Gn)으로부터의 스캔펄스에 응답하여 데이터라인들(D1 내지 Dn)을 경유하여 공급되는 데이터 전압을 액정셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트전극은 게이트라인(G1 내지 Gn)에 접속되며, 드레인전극은 데이터라인(D1 내지 Dm)에 접속된다. 그리고 TFT의 소스전극은 액정셀(Clc)의 화소전극에 접속된다. 액정표시패널(13)의 상부 유리기판 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고 액정표시패널(13)의 상부 유리기판과 하부 유리기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내측 면 상에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 또한, 액정표시패널(13)의 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 형성된다. 스토리지 캐패시터(Cst)는 액정셀(Clc)의 화소전극과 전단 게이트라인 사이에 형성되거나, 액정셀(Clc)의 화소전극과 도시하지 않은 공통전극라인 사이에 형성되어 액정셀(Clc)의 전압을 일정하게 유지시킨다.In the liquid crystal display panel 13, liquid crystal molecules are injected between two glass substrates. The data lines D1 to Dm and the gate lines G1 to Gn formed on the lower glass substrate of the liquid crystal display panel 13 are perpendicular to each other. The TFTs formed at the intersections of the data lines D1 to Dm and the gate lines G1 to Gn are supplied via the data lines D1 to Dn in response to scan pulses from the gate lines G1 to Gn. The data voltage is supplied to the liquid crystal cell Clc. For this purpose, the gate electrodes of the TFTs are connected to the gate lines G1 to Gn, and the drain electrodes are connected to the data lines D1 to Dm. The source electrode of the TFT is connected to the pixel electrode of the liquid crystal cell Clc. A black matrix, a color filter, and a common electrode (not shown) are formed on the upper glass substrate of the liquid crystal display panel 13. On the upper glass substrate and the lower glass substrate of the liquid crystal display panel 13, a polarizing plate having an optical axis orthogonal to each other is attached, and an alignment layer for setting the pretilt angle of the liquid crystal is formed on the inner side of the liquid crystal display panel 13. In addition, a storage capacitor Cst is formed in each of the liquid crystal cells Clc of the liquid crystal display panel 13. The storage capacitor Cst is formed between the pixel electrode of the liquid crystal cell Clc and the front gate line, or is formed between the pixel electrode of the liquid crystal cell Clc and the common electrode line (not shown) to change the voltage of the liquid crystal cell Clc. Keep it constant

데이터 구동회로(11)는 쉬프트 레지스터, 래치, 디지털-아날로그 변환기 및 출력 버퍼를 각각 포함하는 다수의 데이터 드라이브 집적회로들로 구성된다. 이 데이터 구동회로(11)는 디지털 비디오 데이터를 래치하고 그 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터라인들(D1 내지 Dm)에 공급한다. The data driving circuit 11 is composed of a plurality of data drive integrated circuits each including a shift register, a latch, a digital-to-analog converter and an output buffer. The data driving circuit 11 latches the digital video data, converts the digital video data into an analog gamma compensation voltage, and supplies the digital video data to the data lines D1 to Dm.

게이트 구동회로(12)는 1 수평주기마다 스타트펄스를 순차적으로 쉬프트시켜 스캔펄스를 발생하는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀(Clc)의 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성된다. 이 게이트 구동회로(12)는 스캔펄스를 게이트라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급되는 액정표시패널(13)의 수평라인을 선택한다. The gate driving circuit 12 may include a shift register for generating a scan pulse by sequentially shifting a start pulse every horizontal period, a level shifter for converting an output signal of the shift register into a swing width suitable for driving the liquid crystal cell Clc; A plurality of gate drive integrated circuits each include an output buffer connected between the level shifter and the gate lines G1 to Gn. The gate driving circuit 12 sequentially supplies scan pulses to the gate lines G1 to Gn to select a horizontal line of the liquid crystal display panel 13 to which data is supplied.

도 2에서, 'Vd'는 데이터 구동회로(11)에 의해 출력되어 데이터라인들(D1 내지 Dm)에 공급되는 데이터전압이며, 'Vlc'는 액정셀(Clc)에서 충방전되는 데이터전압이다. 그리고 'Scp'는 1 수평주기로 발생되는 스캔펄스이다. 'Vcom'은 액정셀들(Clc)의 공통전극에 공급되는 공통전압이다. In FIG. 2, 'Vd' is a data voltage output by the data driving circuit 11 and supplied to the data lines D1 to Dm, and 'Vlc' is a data voltage charged and discharged in the liquid crystal cell Clc. 'Scp' is a scan pulse generated in one horizontal period. 'Vcom' is a common voltage supplied to the common electrode of the liquid crystal cells Clc.

도 3 내지 도 5는 게이트 구동회로(11)의 쉬프트 레지스터 회로 구성과 그 회로의 각 노드 전압 파형을 나타낸다. 3 to 5 show the shift register circuit configuration of the gate driving circuit 11 and the voltage waveforms of the nodes of the circuit.

도 3의 쉬프트 레지스터는 종속적으로 접속된 n 개의 스테이지들(S_1 내지 S_n) 및 더미 스테이지(S_dum)을 구비한다. 스테이지들(S_1 내지 S_n)과 게이트라인들(G1 내지 Gn) 사이에는 도시하지 않은 레벨 쉬프터와 출력버퍼가 설치된다. The shift register of FIG. 3 includes n stages S_1 to S_n and dummy stages S_dum connected in cascade. A level shifter and an output buffer (not shown) are provided between the stages S_1 to S_n and the gate lines G1 to Gn.

이러한 쉬프트 레지스터에서 제1 스테이지(S_1)에는 스타트신호로서 스타트펄스(Vst)가 입력되고 제2 내지 제n 스테이지들(S_2 내지 S_n)에는 스타트신호로서 이전 단의 출력신호(Vg_1 내지 Vg_n-1)가 입력된다. 그리고, 제1 내지 제n-1 스테이지들(S_1 내지 S_n-1)에는 리셋신호로서 다음 단의 출력신호(Vg_2 내지 Vg_n)이 입력되고, 제n 스테이지에는 더미 스테이지(Dummy Stage)의 출력신호(V_dum)가 리셋신호로서 입력된다.In this shift register, the start pulse Vst is input to the first stage S_1 as a start signal, and the output signal Vg_1 to Vg_n-1 of the previous stage is used as the start signal to the second to nth stages S_2 to S_n. Is input. In addition, the output signals Vg_2 to Vg_n of the next stage are input to the first to n-th stages S_1 to S_n-1, and the output signal of the dummy stage is input to the n-th stage. V_dum) is input as a reset signal.

또한, 각 스테이지(S_1 내지 S_n)는 동일한 회로구성을 가지며 4 개의 클럭신호(C1 내지 C4) 중 두 개의 클럭신호에 응답하여 스타트펄스(Vst) 또는 이전 단의 출력신호(Vg_1 내지 Vg_n-1)를 쉬프트시킴으로써 1 수평기간의 펄스폭을 가지는 스캔펄스를 발생한다.In addition, each stage S_1 to S_n has the same circuit configuration and starts pulses Vst or output signals Vg_1 to Vg_n-1 of the previous stage in response to two clock signals among four clock signals C1 to C4. Shift is generated to generate a scan pulse having a pulse width of one horizontal period.

도 4는 도 3에 도시된 쉬프트 레지스터에서 제i 스테이지(S_i ; 단, i 는 n 보다 작거나 같은 양의 정수)를 나타낸 것으로서, 제i 스테이지(S_i)는 출력노드(NO_i)에 하이논리의 전압신호를 공급하기 위한 제6 트랜지스터(T6)와, 출력노드(NO_i)에 로우논리의 전압신호를 공급하기 위한 제7 트랜지스터(T7)를 구비한다. 이러한 제i 스테이지(S_i) 중 제1 및 제2 클럭신호에 응답하여 동작하는 제4j+1 스테이지(단, j=0, 1, 2, …)의 동작에 대하여 도 5를 결부하여 설명하기로 한다.FIG. 4 is a diagram illustrating an i th stage S_i (where i is a positive integer less than or equal to n) in the shift register illustrated in FIG. 3, and the i th stage S_i corresponds to a high logic at an output node NO_i. And a sixth transistor T6 for supplying a voltage signal and a seventh transistor T7 for supplying a low logic voltage signal to the output node NO_i. The operation of the fourth j + 1 stage (where j = 0, 1, 2, ...) in response to the first and second clock signals among the i-th stage S_i will be described with reference to FIG. 5. do.

도 4 및 도 5을 참조하면, 제1 및 제2 클럭신호(C1, C2)가 로우논리전압을 유지하는 t1 기간 동안 스타트펄스(Vst) 또는 이전 스테이지의 출력신호(Vg_i-1)가 하이논리전압으로 제1 및 제5 트랜지스터(T1, T5)의 게이트전극에 공급되어 제1 및 제5 트랜지스터(T1, T5)를 턴-온시킨다. 이 때 제1 노드(Q) 상의 전압(V_Q)이 중간전압(Vm)으로 상승하면서 제6 트랜지스터(T6)를 턴-온시키지만 출력노드(NO_i)의 전압(Vg_i)은 제1 클럭신호(C1)가 로우논리전압으로 유지되고 있으므로 로우논리전압을 유지한다. 또한, 이 때 제1 노드(Q) 상의 전압(V_Q)에 의해 제5a 트랜지스터(T5a)를 턴-온된다.4 and 5, the start pulse Vst or the output signal Vg_i-1 of the previous stage is high logic during the t1 period during which the first and second clock signals C1 and C2 maintain the low logic voltage. The voltage is supplied to the gate electrodes of the first and fifth transistors T1 and T5 to turn on the first and fifth transistors T1 and T5. At this time, while the voltage V_Q on the first node Q rises to the intermediate voltage Vm, the sixth transistor T6 is turned on, but the voltage Vg_i of the output node NO_i is the first clock signal C1. ) Is maintained at the low logic voltage so that the low logic voltage is maintained. At this time, the fifth transistor T5a is turned on by the voltage V_Q on the first node Q.

제5 트랜지스터(T5) 및 제5a 트랜지스터(T5a)의 턴-온에 의해 제 2 노드(QB) 상의 전압이 낮아지면서 제3 트랜지스터(T3)와 제7 트랜지스터(T7)는 턴-오프되어 제1 노드(Q)의 방전 경로를 차단한다.As the voltage on the second node QB is lowered by the turn-on of the fifth transistor T5 and the fifth a transistor T5a, the third transistor T3 and the seventh transistor T7 are turned off to form the first transistor. The discharge path of the node Q is blocked.

t2 기간 동안, 제1 클럭신호(C1)는 하이논리전압으로 반전되는 반면에 스타트펄스(Vst) 또는 이전 단의 출력신호(Vg_i-1)가 로우논리전압으로 반전된다. 이 때 제1 트랜지스터(T1)와 제5 트랜지스터(T5)는 턴-오프(Turn-off)되며, 제1 노드(Q) 상의 전압(V_Q)은 제1 클럭신호(C1)의 하이논리전압이 공급되는 제6 트랜지스터(T6)의 드레인전극과 게이트전극 사이의 기생 캐패시턴스에 충전되는 전압이 더해지면서 제6 트랜지스터(T6)의 문턱전압 이상으로 상승한다. 즉, 제1 노드(Q) 상의 전압(V_Q)은 부트스트래핑(Bootstraping)에 의해 t1 기간보다 더 높은 전압(Vh)으로 상승한다. 따라서, t2 기간 동안 제6 트랜지스터(T6)는 턴-온되고 출력노드(NO_i)의 전압(Vg_i)은 제6 트랜지스터(T6)의 도통에 의해 공급되는 제1 클럭신호 (C1)의 전압에 의해 상승하여 하이논리전압으로 반전된다. During the t2 period, the first clock signal C1 is inverted to the high logic voltage while the start pulse Vst or the output signal Vg_i-1 of the previous stage is inverted to the low logic voltage. At this time, the first transistor T1 and the fifth transistor T5 are turned off, and the voltage V_Q on the first node Q is the high logic voltage of the first clock signal C1. As the voltage charged to the parasitic capacitance between the drain electrode and the gate electrode of the supplied sixth transistor T6 is increased, the voltage rises above the threshold voltage of the sixth transistor T6. That is, the voltage V_Q on the first node Q rises to a voltage Vh higher than the t1 period by bootstrapping. Accordingly, during the t2 period, the sixth transistor T6 is turned on and the voltage Vg_i of the output node NO_i is driven by the voltage of the first clock signal C1 supplied by the conduction of the sixth transistor T6. Rises and inverts to a high logic voltage.

t3 기간 동안 제1 클럭신호(C1)는 로우논리전압으로 반전되고, 제2 클럭호(C2)는 하이논리전압으로 반전된다. 이 때 제4 트랜지스터(T4)는 제2 클럭신호(C2)에 응답하여 턴-온되며 고전위 전원전압(Vdd)은 제4 트랜지스터(T4)를 경유하여 제2 노드(QB)에 공급되어 제2 노드(QB) 상의 전압(V_QB)을 상승시킨다. 이렇게 상승하는 제2 노드(QB) 상의 전압(V_QB)은 제7 트랜지스터(T7)를 턴-온시켜 출력노드(NO_i) 상의 전압(Vg_i)을 기저전압(Vss)까지 방전시킴과 동시에 제3 트랜지스터(T3)를 턴-온시켜 제1 노드(Q) 상의 전압(V_Q)을 기저전압(Vss)까지 방전시킨다.During the t3 period, the first clock signal C1 is inverted to a low logic voltage, and the second clock signal C2 is inverted to a high logic voltage. In this case, the fourth transistor T4 is turned on in response to the second clock signal C2, and the high potential power voltage Vdd is supplied to the second node QB via the fourth transistor T4 to generate the fourth transistor T4. The voltage V_QB on the two nodes QB is raised. The rising voltage V_QB on the second node QB turns on the seventh transistor T7 to discharge the voltage Vg_i on the output node NO_i to the base voltage Vss and at the same time, the third transistor. The T3 is turned on to discharge the voltage V_Q on the first node Q to the base voltage Vss.

t4 기간 동안 제2 클럭신호(C2)가 로우논리전압으로 반전되면, 제4 트랜지스터(T4)가 턴-오프된다. 이 때 제2 노드(QB) 상에는 하이논리전압이 플로팅(Floating) 된다. 이러한 제2 노드(QB) 상의 하이논리전압은 남은 프레임 기간 동안 유지된다.When the second clock signal C2 is inverted to a low logic voltage during the t4 period, the fourth transistor T4 is turned off. At this time, the high logic voltage is floating on the second node QB. The high logic voltage on the second node QB is maintained for the remaining frame period.

한편, 이러한 쉬프트 레지스터에는 다음과 같은 문제점이 있다.On the other hand, such a shift register has the following problems.

도 5에서 보는 바와 같이 쉬프트 레지스터 각 스테이지의 QB 노드에는 장시간 동안 하이 전압이 인가된다. 이렇게 QB 노드에 하이 전압이 장시간 인가되면, QB 노드에 게이트전극이 연결된 풀-다운 트랜지스터에는 열화에 의한 특성변화가 발생한다. 이러한 열화에 의한 특성변화는 회로의 오동작을 유발하며, 이와 더불어 풀-다운 트랜지스터의 동작 수명 또한 짧아지게 한다.As shown in FIG. 5, a high voltage is applied to the QB node of each stage of the shift register for a long time. When a high voltage is applied to the QB node for a long time, a characteristic change due to deterioration occurs in a pull-down transistor having a gate electrode connected to the QB node. This deterioration in characteristics causes a malfunction of the circuit and shortens the operating life of the pull-down transistor.

따라서, 본 발명의 목적은 풀-다운 트랜지스터의 열화에 의한 특성변화를 방지할 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a shift register and a liquid crystal display device using the same which can prevent a characteristic change caused by deterioration of a pull-down transistor.

상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 쉬프트 레지스터는 제1 노드(Q) 상의 전압에 응답하여 출력노드에 하이논리의 전압을 공급하기 위한 제1 트랜지스터(T6), 제2 노드(QB_O) 상의 전압에 응답하여 출력노드에 로우논리의 전압을 공급하기 위한 제2 트랜지스터(T7_O), 제3 노드(QB_O) 상의 전압에 응답하여 출력노드에 로우논리의 전압을 공급하기 위한 제3 트랜지스터(T7_E), 다이오드로 동작하여 제1 고전위 전원전압(Vdd_O)을 상기 제2 노드(QB_O)에 공급하는 제4 트랜지스터(T4_O), 다이오드로 동작하여 제2 고전위 전원전압(Vdd_E)을 상기 제3 노드(QB_E)에 공급하는 제5 트랜지스터(T4_E), 다음 단의 출력신호에 응답하여 상기 제1 고전위 전원전압(Vdd_O)을 상기 제2 노드(QB_O)에 공급하는 제6 트랜지스터(T4n_O) 및 상기 다음 단의 출력신호에 응답하여 상기 제2 고전위 전원전압(Vdd_E)을 상기 제3 노드(QB_E)에 공급하는 제7 트랜지스터(T4n_E)를 구비한다.In order to achieve the above object, a shift register according to an exemplary embodiment of the present invention includes a first transistor T6 and a second node QB_O for supplying a high logic voltage to an output node in response to a voltage on the first node Q. A second transistor T7_O for supplying a low logic voltage to the output node in response to a voltage on the output node, and a third transistor for supplying a low logic voltage to the output node in response to a voltage on the third node QB_O. T7_E), a fourth transistor T4_O for supplying a first high potential power supply voltage Vdd_O to the second node QB_O, and acting as a diode to supply a second high potential supply voltage Vdd_E for the second operation. Fifth transistor T4_E for supplying three nodes QB_E and sixth transistor T4n_O for supplying the first high potential power voltage Vdd_O to the second node QB_O in response to an output signal of a next stage. And in response to the output signal of the next stage. 2 is a high-potential power-source voltage (Vdd_E) having a seventh transistor (T4n_E) to be supplied to the third node (QB_E).

상기 쉬프트 레지스터는 스타트펄스(Vst) 또는 이전 단의 출력신호(Vg_i-1)가 공급되는 제4 노드, 저전위 전원전압(Vss)이 공급되는 제5 노드, 상기 제4 노드에 접속된 게이트단자, 상기 제1 노드(Q)에 접속된 소스단자를 구비하고 드레인단자에 제3 고전위 전원전압(Vdd)이 공급되는 제8 트랜지스터(T1), 상기 제1 노드(Q)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제2 노드(QB_O)에 접속된 게이트단자를 구비하는 제9 트랜지스터(T3_O), 상기 제1 노드(Q)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제3 노드(QB_E)에 접속된 게이트단자를 구비하는 제10 트랜지스터(T3_E), 상기 제1 노드에(Q)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 다음 단의 출력신호(Vg_i+1)가 게이트단자에 공급되는 제11 트랜지스터, 상기 제2 노드(QB_O)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제4 노드에 접속된 게이트단자를 구비하는 제12 트랜지스터, 상기 제3 노드(QB_E)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제4 노드에 접속된 게이트단자를 구비하는 제13 트랜지스터, 상기 제2 노드(QB_O)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제1 노드에 접속된 게이트단자를 구비하는 제14 트랜지스터, 상기 제3 노드(QB_E)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제1 노드에 접속된 게이트단자를 구비하는 제15 트랜지스터, 상기 제3 노드(QB_E)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제1 고전위 전원전압(Vdd_O)이 게이트단자에 공급되는 제16 트랜지스터 및 상기 제2 노드(QB_O)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제2 고전위 전원전압(Vdd_E)이 게이트단자에 공급되는 제17 트랜지스터를 더 구비한다.The shift register may include a fourth node supplied with the start pulse Vst or the output signal Vg_i-1 of the previous stage, a fifth node supplied with the low potential power voltage Vss, and a gate terminal connected to the fourth node. An eighth transistor T1 having a source terminal connected to the first node Q and a third high potential power supply voltage Vdd supplied to the drain terminal and a drain terminal connected to the first node Q; And a ninth transistor T3_O having a source terminal connected to the fifth node, a gate terminal connected to the second node QB_O, a drain terminal connected to the first node Q, and the fifth node. A tenth transistor T3_E having a source terminal connected to the first node, a gate terminal connected to the third node QB_E, a drain terminal connected to the first node Q, and a source connected to the fifth node An eleventh transistor having a terminal and having an output signal Vg_i + 1 of a next stage supplied to a gate terminal; A twelfth transistor having a drain terminal connected to a second node QB_O, a source terminal connected to the fifth node, a gate terminal connected to the fourth node, and a drain terminal connected to the third node QB_E A thirteenth transistor including a source terminal connected to the fifth node, a gate terminal connected to the fourth node, a drain terminal connected to the second node QB_O, a source terminal connected to the fifth node, A fourteenth transistor including a gate terminal connected to the first node, a drain terminal connected to the third node QB_E, a source terminal connected to the fifth node, and a gate terminal connected to the first node A sixteenth transistor comprising: a fifteenth transistor; a drain terminal connected to the third node QB_E; and a source terminal connected to the fifth node; and a sixteenth transistor supplied with the first high potential power voltage Vdd_O to a gate terminal; And access to the second node QB_O. Having a drain terminal, a source terminal connected to the fifth node, and said second high-potential power-source voltage (Vdd_E) is further provided with a first transistor 17 which is supplied to the gate terminal.

상기 제1 고전위 전원전압(Vdd_O)은 제1 프레임 기간에 공급되고, 상기 제2 고전위 전원전압(Vdd_E)은 제2 프레임 기간에 공급된다.The first high potential power voltage Vdd_O is supplied in a first frame period, and the second high potential power voltage Vdd_E is supplied in a second frame period.

본 발명의 실시예에 따른 액정표시장치는 서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널, 제1 노드(Q) 상의 전압에 응답하여 출력노드에 하이논리의 전압을 공급하기 위한 제1 트랜지스터(T6), 제2 노드(QB_O) 상의 전압에 응답하여 출력노드에 로우논리의 전압을 공급하기 위한 제2 트랜지스터(T7_O), 제3 노드(QB_O) 상의 전압에 응답하여 출력노드에 로우논리의 전압을 공급하기 위한 제3 트랜지스터(T7_E), 다이오드로 동작하여 제1 고전위 전원전압(Vdd_O)을 상기 제2 노드(QB_O)에 공급하는 제4 트랜지스터(T4_O), 다이오드로 동작하여 제2 고전위 전원전압(Vdd_E)을 상기 제3 노드(QB_E)에 공급하는 제5 트랜지스터(T4_E), 다음 단의 출력신호에 응답하여 상기 제1 고전위 전원전압(Vdd_O)을 상기 제2 노드(QB_O)에 공급하는 제6 트랜지스터(T4n_O), 상기 다음 단의 출력신호에 응답하여 상기 제2 고전위 전원전압(Vdd_E)을 상기 제3 노드(QB_E)에 공급하는 제7 트랜지스터(T4n_E)를 포함한 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로, 상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비한다.An LCD according to an exemplary embodiment of the present invention includes a liquid crystal display panel having data lines and gate lines crossing each other, and a plurality of liquid crystal cells defined by intersections of the data lines and the gate lines, and a first node. A first transistor T6 for supplying a high logic voltage to the output node in response to the voltage on (Q) and a second logic for supplying a low logic voltage to the output node in response to the voltage on the second node QB_O The third transistor T7_E for supplying a low logic voltage to the output node in response to the voltage on the transistor T7_O, the third node QB_O, and a diode operates the first high potential power supply voltage Vdd_O to the first node. The fourth transistor T4_O for supplying the second node QB_O, the fifth transistor T4_E for supplying the second high potential power supply voltage Vdd_E to the third node QB_E by operating as a diode, and the output of the next stage. In response to the signal A sixth transistor T4n_O for supplying a first high potential power voltage Vdd_O to the second node QB_O and the second high potential power voltage Vdd_E in response to the output signal of the next stage. A gate driving circuit sequentially supplying scan pulses to the gate lines using a shift register including a seventh transistor T4n_E to supply to QB_E, and a data driving circuit supplying a video data voltage to the data lines; Equipped.

상기 쉬프트 레지스터는, 스타트펄스(Vst) 또는 이전 단의 출력신호(Vg_i-1)가 공급되는 제4 노드, 저전위 전원전압(Vss)이 공급되는 제5 노드, 상기 제4 노드에 접속된 게이트단자, 상기 제1 노드(Q)에 접속된 소스단자를 구비하고 드레인단자에 제3 고전위 전원전압(Vdd)이 공급되는 제8 트랜지스터(T1), 상기 제1 노드(Q)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제2 노드(QB_O)에 접속된 게이트단자를 구비하는 제9 트랜지스터(T3_O), 상기 제1 노드(Q)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제3 노드(QB_E)에 접속된 게 이트단자를 구비하는 제10 트랜지스터(T3_E), 상기 제1 노드에(Q)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 다음 단의 출력신호(Vg_i+1)가 게이트단자에 공급되는 제11 트랜지스터, 상기 제2 노드(QB_O)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제4 노드에 접속된 게이트단자를 구비하는 제12 트랜지스터, 상기 제3 노드(QB_E)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제4 노드에 접속된 게이트단자를 구비하는 제13 트랜지스터, 상기 제2 노드(QB_O)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제1 노드에 접속된 게이트단자를 구비하는 제14 트랜지스터, 상기 제3 노드(QB_E)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제1 노드에 접속된 게이트단자를 구비하는 제15 트랜지스터, 상기 제3 노드(QB_E)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제1 고전위 전원전압(Vdd_O)이 게이트단자에 공급되는 제16 트랜지스터, 상기 제2 노드(QB_O)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제2 고전위 전원전압(Vdd_E)이 게이트단자에 공급되는 제17 트랜지스터를 더 구비한다.The shift register may include a fourth node supplied with the start pulse Vst or the output signal Vg_i-1 of the previous stage, a fifth node supplied with the low potential power supply voltage Vss, and a gate connected to the fourth node. An eighth transistor T1 having a terminal, a source terminal connected to the first node Q, and a third high potential power supply voltage Vdd supplied to a drain terminal, and a drain connected to the first node Q; A ninth transistor T3_O having a terminal, a source terminal connected to the fifth node, a gate terminal connected to the second node QB_O, a drain terminal connected to the first node Q, and the fifth A tenth transistor T3_E having a source terminal connected to the node, a gate terminal connected to the third node QB_E, a drain terminal connected to the first node Q, and a connection to the fifth node An eleventh transistor having a plurality of source terminals, and having an output signal Vg_i + 1 of a next stage supplied to a gate terminal; A twelfth transistor having a drain terminal connected to a second node QB_O, a source terminal connected to the fifth node, a gate terminal connected to the fourth node, and a drain terminal connected to the third node QB_E A thirteenth transistor including a source terminal connected to the fifth node, a gate terminal connected to the fourth node, a drain terminal connected to the second node QB_O, a source terminal connected to the fifth node, A fourteenth transistor including a gate terminal connected to the first node, a drain terminal connected to the third node QB_E, a source terminal connected to the fifth node, and a gate terminal connected to the first node A sixteenth transistor comprising: a fifteenth transistor; a drain terminal connected to the third node QB_E; and a source terminal connected to the fifth node; and a sixteenth transistor supplied with the first high potential power voltage Vdd_O to a gate terminal; Connected to the second node QB_O And a seventeenth transistor having a drain terminal and a source terminal connected to the fifth node, wherein the second high potential power supply voltage Vdd_E is supplied to the gate terminal.

본 발명의 실시예에 따른 게이트 구동회로 내장형 액정표시장치는 서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널, 제1 노드(Q) 상의 전압에 응답하여 출력노드에 하이논리의 전압을 공급하기 위한 제1 트랜지스터 (T6), 제2 노드(QB_O) 상의 전압에 응답하여 출력노드에 로우논리의 전압을 공급하기 위한 제2 트랜지스터(T7_O), 제3 노드(QB_O) 상의 전압에 응답하여 출력노드에 로우논리의 전압을 공급하기 위한 제3 트랜지스터(T7_E), 다이오드로 동작하여 제1 고전위 전원전압(Vdd_O)을 상기 제2 노드(QB_O)에 공급하는 제4 트랜지스터(T4_O), 다이오드로 동작하여 제2 고전위 전원전압(Vdd_E)을 상기 제3 노드(QB_E)에 공급하는 제5 트랜지스터(T4_E), 다음 단의 출력신호에 응답하여 상기 제1 고전위 전원전압(Vdd_O)을 상기 제2 노드(QB_O)에 공급하는 제6 트랜지스터(T4n_O), 상기 다음 단의 출력신호에 응답하여 상기 제2 고전위 전원전압(Vdd_E)을 상기 제3 노드(QB_E)에 공급하는 제7 트랜지스터(T4n_E)를 포함한 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로, 상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비하고, 상기 게이트 구동회로는 상기 액정표시패널의 하부기판에 형성된다. According to an exemplary embodiment of the present invention, a liquid crystal display device having a gate driving circuit includes a liquid crystal display panel having data lines and gate lines crossing each other, and a plurality of liquid crystal cells defined by intersections of the data lines and the gate lines. The first transistor T6 for supplying the high logic voltage to the output node in response to the voltage on the first node Q and the low logic voltage to the output node in response to the voltage on the second node QB_O. The second transistor T7_O, the third transistor T7_E for supplying a low logic voltage to the output node in response to the voltage on the third node QB_O, and the first high potential power supply voltage Vdd_O. ) Is a fourth transistor T4_O for supplying the second node QB_O, a fifth transistor T4_E for supplying a second high potential power voltage Vdd_E to the third node QB_E by operating as a diode, Next stage A sixth transistor T4n_O for supplying the first high potential power voltage Vdd_O to the second node QB_O in response to a signal, and the second high potential power voltage Vdd_E in response to an output signal of the next stage. ) Is a gate driving circuit sequentially supplying scan pulses to the gate lines using a shift register including a seventh transistor T4n_E to supply the third node QB_E, and supplies a video data voltage to the data lines. And a data driving circuit for supplying the gate driving circuit. The gate driving circuit is formed on a lower substrate of the liquid crystal display panel.

상기 쉬프트 레지스터는 스타트펄스(Vst) 또는 이전 단의 출력신호(Vg_i-1)가 공급되는 제4 노드, 저전위 전원전압(Vss)이 공급되는 제5 노드, 상기 제4 노드에 접속된 게이트단자, 상기 제1 노드(Q)에 접속된 소스단자를 구비하고 드레인단자에 제3 고전위 전원전압(Vdd)이 공급되는 제8 트랜지스터(T1), 상기 제1 노드(Q)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제2 노드(QB_O)에 접속된 게이트단자를 구비하는 제9 트랜지스터(T3_O), 상기 제1 노드(Q)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제3 노드(QB_E)에 접속된 게이트단자를 구비하는 제10 트랜지스터(T3_E), 상기 제1 노드에(Q)에 접속된 드레인 단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 다음 단의 출력신호(Vg_i+1)가 게이트단자에 공급되는 제11 트랜지스터, 상기 제2 노드(QB_O)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제4 노드에 접속된 게이트단자를 구비하는 제12 트랜지스터, 상기 제3 노드(QB_E)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제4 노드에 접속된 게이트단자를 구비하는 제13 트랜지스터, 상기 제2 노드(QB_O)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제1 노드에 접속된 게이트단자를 구비하는 제14 트랜지스터, 상기 제3 노드(QB_E)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제1 노드에 접속된 게이트단자를 구비하는 제15 트랜지스터, 상기 제3 노드(QB_E)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제1 고전위 전원전압(Vdd_O)이 게이트단자에 공급되는 제16 트랜지스터, 상기 제2 노드(QB_O)에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제2 고전위 전원전압(Vdd_E)이 게이트단자에 공급되는 제17 트랜지스터를 더 구비한다.The shift register may include a fourth node supplied with the start pulse Vst or the output signal Vg_i-1 of the previous stage, a fifth node supplied with the low potential power voltage Vss, and a gate terminal connected to the fourth node. An eighth transistor T1 having a source terminal connected to the first node Q and a third high potential power supply voltage Vdd supplied to the drain terminal and a drain terminal connected to the first node Q; And a ninth transistor T3_O having a source terminal connected to the fifth node, a gate terminal connected to the second node QB_O, a drain terminal connected to the first node Q, and the fifth node. A tenth transistor T3_E having a source terminal connected to the second node, a gate terminal connected to the third node QB_E, a drain terminal connected to the first node Q, and a source connected to the fifth node An eleventh transistor having a terminal and having an output signal Vg_i + 1 of a next stage supplied to a gate terminal; A twelfth transistor having a drain terminal connected to a second node QB_O, a source terminal connected to the fifth node, a gate terminal connected to the fourth node, and a drain terminal connected to the third node QB_E A thirteenth transistor including a source terminal connected to the fifth node, a gate terminal connected to the fourth node, a drain terminal connected to the second node QB_O, a source terminal connected to the fifth node, A fourteenth transistor including a gate terminal connected to the first node, a drain terminal connected to the third node QB_E, a source terminal connected to the fifth node, and a gate terminal connected to the first node A sixteenth transistor comprising: a fifteenth transistor; a drain terminal connected to the third node QB_E; and a source terminal connected to the fifth node; and a sixteenth transistor supplied with the first high potential power voltage Vdd_O to a gate terminal; Connected to the second node QB_O And a seventeenth transistor having a drain terminal and a source terminal connected to the fifth node, wherein the second high potential power supply voltage Vdd_E is supplied to the gate terminal.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will be apparent from the description of the embodiments with reference to the accompanying drawings.

이하 도 6 내지 도 11b를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 to 11B.

도 6 및 도 7를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 n×m 개 의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 n 개의 게이트라인들(G1 내지 Gn)과 m 개의 데이터라인들(D1 내지 Dm)이 교차되며 그 교차부에 박막트랜지스터(Thin Film Transister : 이하 TFT라 한다)가 형성된 액정표시패널(103)과, 액정표시패널(103)의 데이터라인들(D1 내지 Dm)에 데이터를 공급하기 위한 데이터 구동회로(101)와, 게이트라인들(G1 내지 Gn)에 스캔펄스를 공급하기 위한 게이트 구동회로(102)를 구비한다.6 and 7, in the liquid crystal display according to the exemplary embodiment of the present invention, n × m liquid crystal cells Clc are arranged in a matrix type, n gate lines G1 to Gn and m number of gate lines. Data lines D1 to Dm intersect with each other, and a thin film transistor (hereinafter referred to as TFT) is formed at the intersection thereof, and data lines D1 to D1 of the liquid crystal display panel 103. A data driving circuit 101 for supplying data to Dm) and a gate driving circuit 102 for supplying scan pulses to the gate lines G1 to Gn.

액정표시패널(103)은 두 장의 유리기판 사이에 액정분자들이 주입된다. 이 액정표시패널(103)의 하부 유리기판 상에 형성된 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)은 상호 직교된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 형성된 TFT는 게이트라인(G1 내지 Gn)으로부터의 스캔펄스에 응답하여 데이터라인들(D1 내지 Dn)을 경유하여 공급되는 데이터 전압을 액정셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트전극은 게이트라인(G1 내지 Gn)에 접속되며, 드레인전극은 데이터라인(D1 내지 Dm)에 접속된다. 그리고 TFT의 소스전극은 액정셀(Clc)의 화소전극에 접속된다. 액정표시패널(103)의 상부 유리기판 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고 액정표시패널(103)의 상부 유리기판과 하부 유리기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내측 면 상에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 또한, 액정표시패널(103)의 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 형성된다. 스토리지 캐패시터(Cst)는 액정셀(Clc)의 화소전극과 전단 게이트라인 사이에 형성되거나, 액정셀(Clc)의 화소전극과 도시하지 않 은 공통전극라인 사이에 형성되어 액정셀(Clc)의 전압을 일정하게 유지시킨다.In the liquid crystal display panel 103, liquid crystal molecules are injected between two glass substrates. The data lines D1 to Dm and the gate lines G1 to Gn formed on the lower glass substrate of the liquid crystal display panel 103 are perpendicular to each other. The TFTs formed at the intersections of the data lines D1 to Dm and the gate lines G1 to Gn are supplied via the data lines D1 to Dn in response to scan pulses from the gate lines G1 to Gn. The data voltage is supplied to the liquid crystal cell Clc. For this purpose, the gate electrodes of the TFTs are connected to the gate lines G1 to Gn, and the drain electrodes are connected to the data lines D1 to Dm. The source electrode of the TFT is connected to the pixel electrode of the liquid crystal cell Clc. A black matrix, a color filter, and a common electrode (not shown) are formed on the upper glass substrate of the liquid crystal display panel 103. On the upper glass substrate and the lower glass substrate of the liquid crystal display panel 103, a polarizing plate having an optical axis orthogonal to each other is attached, and an alignment layer for setting the pretilt angle of the liquid crystal is formed on the inner side of the liquid crystal display panel 103. In addition, a storage capacitor Cst is formed in each of the liquid crystal cells Clc of the liquid crystal display panel 103. The storage capacitor Cst is formed between the pixel electrode of the liquid crystal cell Clc and the front gate line, or is formed between the pixel electrode of the liquid crystal cell Clc and the common electrode line (not shown) to form the voltage of the liquid crystal cell Clc. Keep it constant.

데이터 구동회로(101)는 쉬프트 레지스터, 래치, 디지털-아날로그 변환기 및 출력 버퍼를 각각 포함하는 다수의 데이터 드라이브 집적회로들로 구성된다. 이 데이터 구동회로(101)는 디지털 비디오 데이터를 래치하고 그 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터라인들(D1 내지 Dm)에 공급한다. The data driving circuit 101 is composed of a plurality of data drive integrated circuits each including a shift register, a latch, a digital-to-analog converter, and an output buffer. The data driving circuit 101 latches the digital video data, converts the digital video data into an analog gamma compensation voltage, and supplies the digital video data to the data lines D1 to Dm.

게이트 구동회로(102)는 1 수평주기마다 스타트펄스를 순차적으로 쉬프트시켜 스캔펄스를 발생하는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀(Clc)의 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성된다. 이 게이트 구동회로(102)는 스캔펄스를 게이트라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급되는 액정표시패널(103)의 수평라인을 선택한다. The gate driving circuit 102 includes a shift register for sequentially shifting the start pulse every one horizontal period to generate a scan pulse, a level shifter for converting an output signal of the shift register into a swing width suitable for driving the liquid crystal cell Clc; A plurality of gate drive integrated circuits each include an output buffer connected between the level shifter and the gate lines G1 to Gn. The gate driving circuit 102 selects a horizontal line of the liquid crystal display panel 103 to which data is supplied by sequentially supplying scan pulses to the gate lines G1 to Gn.

도 7에서, 'Vd'는 데이터 구동회로(101)에 의해 출력되어 데이터라인들(D1 내지 Dm)에 공급되는 데이터전압이며, 'Vlc'는 액정셀(Clc)에서 충방전되는 데이터전압이다. 그리고 'Scp'는 1 수평주기로 발생되는 스캔펄스이다. 'Vcom'은 액정셀들(Clc)의 공통전극에 공급되는 공통전압이다. In FIG. 7, 'Vd' is a data voltage output by the data driving circuit 101 and supplied to the data lines D1 to Dm, and 'Vlc' is a data voltage charged and discharged in the liquid crystal cell Clc. 'Scp' is a scan pulse generated in one horizontal period. 'Vcom' is a common voltage supplied to the common electrode of the liquid crystal cells Clc.

도 8 내지 도 10b은 게이트 구동회로(101)의 쉬프트 레지스터 회로 구성과 그 회로의 각 노드 전압 파형을 나타낸다.8 to 10B show the shift register circuit configuration of the gate driving circuit 101 and the voltage waveform of each node of the circuit.

도 8의 쉬프트 레지스터는 종속적으로 접속된 n 개의 스테이지들(S_1 내지 S_n) 및 더미 스테이지(S_dum)을 구비한다. 스테이지들(S_1 내지 S_n)과 게이트라 인들(G1 내지 Gn) 사이에는 도시하지 않은 레벨 쉬프터와 출력버퍼가 설치된다. The shift register of FIG. 8 includes n stages S_1 to S_n and dummy stages S_dum connected in cascade. A level shifter and an output buffer (not shown) are provided between the stages S_1 to S_n and the gate lines G1 to Gn.

또한, 각 스테이지(S_1 내지 S_n)는 동일한 회로구성을 가지며 4 개의 클럭신호(C1 내지 C4) 중 어느 하나의 클럭신호에 응답하여 스타트펄스(Vst) 또는 이전 단의 출력신호(Vg_1 내지 Vg_n-1)를 쉬프트시킴으로써 1 수평기간의 펄스폭을 가지는 스캔펄스를 발생한다.Further, each stage S_1 to S_n has the same circuit configuration and starts pulses Vst or output signals Vg_1 to Vg_n-1 of the previous stage in response to one of the four clock signals C1 to C4. ), A scan pulse having a pulse width of one horizontal period is generated.

도 9는 도 8에 도시된 쉬프트 레지스터에서 제i 스테이지(S_i ; 단, i 는 n 보다 작거나 같은 양의 정수)를 간략히 나타낸 블럭도이다. 이러한 제i 스테이지(S_i)는 Q 노드에 제1 신호를 공급하고, QB_O 및 QB_E 노드에 제2 신호를 공급하여 Q, QB_O 및 QB_E 노드를 충방전 시키는 제어부(107)와, Q, QB_O 및 QB_E 노드 상의 전압에 응답하여 하이논리의 전압 및 로우논리의 전압 중 어느 하나를 출력노드(NO_i)에 공급하는 출력부(108)로 구분된다. 출력부(108)는 이 후 설명할 도 10에서 보는 바와 같이 제1 신호에 응답하여 하이논리의 전압을 출력노드(NO_i)에 공급하기 위한 풀-업 트랜지스터(T6)와 제2 신호에 응답하여 로우논리의 전압을 출력노드(NO_i)에 공급하기 위한 풀-다운 트랜지스터들(T7_O, T7_E)을 구비한다.FIG. 9 is a block diagram schematically illustrating an ith stage S_i (where i is a positive integer less than or equal to n) in the shift register illustrated in FIG. 8. The i-th stage S_i supplies a first signal to the Q node and a second signal to the QB_O and QB_E nodes to charge and discharge the Q, QB_O and QB_E nodes, and the Q, QB_O and QB_E nodes. In response to the voltage on the node, it is divided into an output unit 108 which supplies one of a high logic voltage and a low logic voltage to the output node NO_i. The output unit 108 responds to the pull-up transistor T6 and the second signal for supplying a high logic voltage to the output node NO_i in response to the first signal as shown in FIG. 10 to be described later. And pull-down transistors T7_O and T7_E for supplying a low logic voltage to the output node NO_i.

도 10은 도 8에 도시된 쉬프트 레지스터에서 제i 스테이지(S_i ; 단, i 는 n 보다 작거나 같은 양의 정수)의 구체적인 회로를 나타낸 것으로서, 제i 스테이지(S_i)는 하이논리의 전압신호를 출력노드(NO_i)에 공급하기 위한 제6 트랜지스터(T6)와, 오드(Odd) 프레임 기간에 로우논리의 전압신호를 출력노드(NO_i)에 공급하기 위한 제7_O 트랜지스터(T7_O) 및 이븐(Even) 프레임 기간에 로우논리의 전압신호를 출력노드(NO_i)에 공급하기 위한 제7_E 트랜지스터(T7_E)를 구비한다. 즉 하나의 풀-업 트랜지스터(T6)와 두개의 풀-다운 트랜지스터(T7_O, T7_E)를 구비한다.FIG. 10 illustrates a specific circuit of an i-th stage S_i (where i is a positive integer less than or equal to n) in the shift register illustrated in FIG. 8, and the i-th stage S_i represents a high logic voltage signal. The sixth transistor T6 for supplying to the output node NO_i, and the seventh_O transistor T7_O and Even for supplying a low logic voltage signal to the output node NO_i during the odd frame period. A seventh_E transistor T7_E is provided to supply a low logic voltage signal to the output node NO_i in the frame period. That is, one pull-up transistor T6 and two pull-down transistors T7_O and T7_E are provided.

이러한 제i 스테이지(S_i)중 제1 클럭신호(C1)에 응답하여 스캔펄스를 공급하는 제4j+1 스테이지(단, j=0, 1, 2, …)의 동작에 대하여 도 11a 및 도 11b를 결부하여 설명하기로 한다.11A and 11B for the operation of the fourth j + 1 stage (where j = 0, 1, 2, ...) for supplying scan pulses in response to the first clock signal C1 among the i-th stage S_i. Will be described in conjunction with.

제4j+1 스테이지(S_4j+1)의 동작은 오드 프레임 기간의 동작과 이븐 프레임기간의 동작으로 구분된다.An operation of the fourth j + 1 stage S_4j + 1 is divided into an operation of an odd frame period and an operation of an even frame period.

우선, 오드 프레임 기간의 동작은 다음과 같다.First, the operation of the odd frame period is as follows.

도 10 및 도 11a을 참조하면, 제1 클럭신호(C1)가 로우논리전압을 유지하는 t1 기간 동안 스타트펄스(Vst) 또는 이전 스테이지의 출력신호(Vg_i-1)가 하이논리전압으로 제1, 제5_O, 제5_E 트랜지스터(T1, T5_O, T5_E)의 게이트전극에 공급되어 제1, 제5_O, 제5_E 트랜지스터(T1, T5_O, T5_E)를 턴-온시킨다.Referring to FIGS. 10 and 11A, the start pulse Vst or the output signal Vg_i-1 of the previous stage is set as the high logic voltage during the t1 period during which the first clock signal C1 maintains the low logic voltage. The gate electrodes of the fifth_5th and fifth_e transistors T1, T5_O, and T5_E are supplied to turn on the first, fifth_O, and fifth_E transistors T1, T5_O, and T5_E.

이 때 제1 노드(Q) 상의 전압(V_Q)이 중간전압(Vm)으로 상승하면서 제6 트랜지스터(T6)를 턴-온시키지만 출력노드(NO_i)의 전압(Vg_i)은 제1 클럭신호(C1)가 로우논리전압으로 유지되고 있으므로 로우논리전압을 유지한다. 또한, 이 때 제1 노드(Q) 상의 전압(V_Q)은 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 턴-온시킨다.At this time, while the voltage V_Q on the first node Q rises to the intermediate voltage Vm, the sixth transistor T6 is turned on, but the voltage Vg_i of the output node NO_i is the first clock signal C1. ) Is maintained at the low logic voltage so that the low logic voltage is maintained. In this case, the voltage V_Q on the first node Q turns on the 5a_O and 5a_E transistors T5a_O and T5a_E.

이러한 t1 기간동안 오드 프레임 고전위 전원전압(Vdd_O)에 의해 제 4_O 및 5b_E 트랜지스터(T4_0, T5b_E)가 턴-온되며, 이 때 턴-온된 제 4_O 및 5b_E 트랜지스터(T4_0, T5b_E)는 오드 프레임 기간동안 지속적으로 턴-온 상태를 유지한다. During the t1 period, the fourth_O and 5b_E transistors T4_0 and T5b_E are turned on by the odd frame high potential supply voltage Vdd_O, and the turned-on fourth_O and 5b_E transistors T4_0 and T5b_E are turned on during the odd frame period. It stays on for a while.

한편, 제4_O 트랜지스터(T4_0)는 게이트 전극과 드레인 전극이 단락된 구조로 되어 있으며, 이러한 구조는 제4_O 트랜지스터(T4_0)를 다이오드로 동작하게 한다. 이렇게 다이오드로 동작하는 제4_O 트랜지스터(T4_0)를 통해 오드 프레임 전원전압(Vdd_O)이 제2 노드(QB_O)에 전해지지만, 제 4_O 트랜지스터(T4_0)보다 큰 채널폭(적어도 5배 이상)을 가지도록 형성된 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)에 의해 제2 노드(QB_O)의 방전경로가 형성되므로 제2 노드(QB_O) 상의 전압은 로우논리전압을 유지한다. 따라서, 제3_O 및 제7_O 트랜지스터(T3_O, T7_O)가 턴-오프되며, 제5_E, 제5a_E 및 제5b_E 트랜지스터(T5_E, T5a_E, T5b_E)의 턴-온에 의해 제3 노드(QB_E) 상의 전압이 방전되어 제3_E 및 제7_E 트랜지스터(T3_E, T7_E)가 턴-오프된다. 이렇게 제3_O, 제7_O, 제3_E 및 제7_E 트랜지스터(T3_O, T7_O, T3_E, T7_E)가 턴-오프되면, 제1 노드(Q)는 방전경로가 차단된다.On the other hand, the fourth_O transistor T4_0 has a structure in which the gate electrode and the drain electrode are short-circuited, and this structure makes the fourth_O transistor T4_0 operate as a diode. The odd frame power supply voltage Vdd_O is transmitted to the second node QB_O through the fourth_O transistor T4_0 acting as a diode, but has a channel width (at least 5 times greater) than the fourth_O transistor T4_0. Since the discharge paths of the second node QB_O are formed by the formed fifth_O and fiftha_O transistors T5_O and T5a_O, the voltage on the second node QB_O maintains a low logic voltage. Thus, the third and seventh transistors T3_O and T7_O are turned off, and the voltage on the third node QB_E is turned off by turning on the fifth_E, 5a_E, and 5b_E transistors T5_E, T5a_E, and T5b_E. The discharge causes the third_E and seventh_E transistors T3_E and T7_E to be turned off. When the third_O, seventh_O, third_E, and seventh-E transistors T3_O, T7_O, T3_E, and T7_E are turned off, the discharge path of the first node Q is blocked.

t2 기간 동안, 제1 클럭신호(C1)는 하이논리전압으로 반전되는 반면에 스타트펄스(Vst) 또는 이전 단의 출력신호(Vg_i-1)가 로우논리전압으로 반전된다. 이 때 제1, 제5_O, 제5_E 트랜지스터(T1, T5_O, T5_E)는 턴-오프(Turn-off)되며, 제1 노드(Q) 상의 전압(V_Q)은 클럭신호(Ck)의 하이논리전압이 공급되는 제6 트랜지스 터(T6)의 드레인전극과 게이트전극 사이의 기생 캐패시턴스에 충전되는 전압이 더해지면서 제6 트랜지스터(T6)의 문턱전압 이상으로 상승한다. 즉, 제1 노드(Q) 상의 전압(V_Q)은 부트스트래핑(Bootstraping)에 의해 t1 기간보다 더 높은 전압(Vh)으로 상승한다. 따라서, t2 기간 동안 제6 트랜지스터(T6)는 턴-온되고 출력노드(NO_i)의 전압(Vg_i)은 제6 트랜지스터(T6)의 도통에 의해 공급되는 클럭신호(Ck)의 전압에 의해 상승하여 하이논리전압으로 반전된다.During the t2 period, the first clock signal C1 is inverted to the high logic voltage while the start pulse Vst or the output signal Vg_i-1 of the previous stage is inverted to the low logic voltage. In this case, the first, fifth, and fifth_E transistors T1, T5_O, and T5_E are turned off, and the voltage V_Q on the first node Q is the high logic voltage of the clock signal Ck. As the voltage charged to the parasitic capacitance between the drain electrode and the gate electrode of the supplied sixth transistor T6 is added, the voltage rises above the threshold voltage of the sixth transistor T6. That is, the voltage V_Q on the first node Q rises to a voltage Vh higher than the t1 period by bootstrapping. Therefore, during the t2 period, the sixth transistor T6 is turned on and the voltage Vg_i of the output node NO_i rises due to the voltage of the clock signal Ck supplied by the conduction of the sixth transistor T6. Inverted to a high logic voltage.

이러한 t2 기간동안, 제1 노드(Q) 상의 전압(V_Q)에 의하여 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)는 턴-온 상태를 유지한다. 따라서, 제5a_O 트랜지스터(T5a_O)에 의해 제2 노드(QB_O)의 방전경로가 유지되므로, 제2 노드(QB_O) 상의 전압은 로우논리의 전압을 유지한다.During this t2 period, the 5a_O and 5a_E transistors T5a_O and T5a_E remain turned on by the voltage V_Q on the first node Q. Accordingly, since the discharge path of the second node QB_O is maintained by the fifth a_O transistor T5a_O, the voltage on the second node QB_O maintains a low logic voltage.

t3 기간 동안, 제1 클럭신호(C1)는 로우논리전압으로 반전되고 다음 단의 출력신호(Vg_i+1)에 의해 제3a, 제4n_O 및 제4n_E 트랜지스터(T3a, T4n_O, T4n_E) 턴-온된다. 제3a 트랜지스터(T3a)의 턴-온에 의해 제1 노드(Q)상의 전압은 방전되어 로우논리전압으로 반전되며, 이러한 제1 노드(Q) 상의 로우논리전압은 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 턴-오프시켜 제2 노드(QB_O)의 방전경로를 차단한다.During the t3 period, the first clock signal C1 is inverted to a low logic voltage and is turned on by the third output signal Vg_i + 1 of the next stage. . The voltage on the first node Q is discharged and inverted to a low logic voltage by the turn-on of the third a transistor T3a, and the low logic voltages on the first node Q are 5a_O and 5a_E transistors T5a_O. T5a_E is turned off to block the discharge path of the second node QB_O.

따라서, 제4_O 트랜지스터(T4_O)를 경유하여 제2 노드(QB_O)에 전해지는 오드 프레임 전원전압(Vdd_O)에 의해 제2 노드(QB_O) 상의 전압은 하이논리전압으로 반전된다. 이 때, 다음 단의 출력신호(Vg_i+1)에 의해 턴-온된 제4n_O 트랜지스터(T4n_O)는 제2 노드(QB_O) 상의 전압이 하이논리의 전압으로 충전되는 시간을 단축 시킨다.Therefore, the voltage on the second node QB_O is inverted to a high logic voltage by the odd frame power supply voltage Vdd_O transmitted to the second node QB_O via the fourth_O transistor T4_O. At this time, the fourth n_O transistor T4n_O turned on by the output signal Vg_i + 1 of the next stage shortens the time for charging the voltage on the second node QB_O to a high logic voltage.

제2 노드(QB_O) 상의 하이논리전압은 제3_O 및 제7_O 트랜지스터(T3_O, T7_O)를 턴-온시키며, 이에 따라 제1 노드(Q)에는 제3a 트랜지스터(T3a)에 추가로 제3_O 트랜지스터(T3_O)를 경유하는 방전경로가 형성되며, 제7_O 트랜지스터(T7_O)를 통해 출력노드(NO_i) 상의 전압이 방전되어 출력신호(Vg_i)는 로우논리전압으로 반전된다.The high logic voltage on the second node QB_O turns on the third_O and seventh-O transistors T3_O and T7_O. Accordingly, the first node Q may further include a third_O transistor in addition to the third-a transistor T3a. A discharge path via T3_O is formed, and the voltage on the output node NO_i is discharged through the seventh-O transistor T7_O to invert the output signal Vg_i to a low logic voltage.

한편, 제4n_O 트랜지스터(T4n_O)는 제2 노드(QB_O) 상의 전압이 하이논리의 전압으로 상승되는 시간을 단축시키는 역할 외에도 다음과 같은 역할을 한다.On the other hand, the 4n_O transistor T4n_O plays the following roles in addition to shortening the time when the voltage on the second node QB_O rises to a high logic voltage.

제4_O 트랜지스터(T4_O)는 오드 프레임 전원전압(Vdd_O)에 의해 오드 프레임 기간동안 턴-온 상태를 지속적으로 유지하며, 이에 따라 제4_O 트랜지스터(T4_O)에는 열화가 발생하게 된다. 이러한 제4_O 트랜지스터(T4_O)의 열화는 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)가 턴-온되어 커런트 플로우(Current flow)가 생기면 더욱 촉진되며, 제4_O 트랜지스터(T4_O)의 크기가 커질수록 더욱 빨리 일어나게 된다. 그러나, 제2 노드(QB_O) 상의 전압은 회로의 신뢰성과 밀접한 관계가 있기 때문에 제2 노드(QB_O)를 충전시키는 역할을 하는 제4_O 트랜지스터(T4_O)의 크기는 어느 정도 커야한다. 즉, 트레이드오프(Trade off) 관계가 성립하게 되는데, 제4n_O 트랜지스터(T4n_O)는 제4_O 트랜지스터(T4_O)의 크기를 어느 정도 작게 유지하면서도 제2 노드(QB_O) 상의 전압을 높일 수 있게 해준다. 이러한 제4n_O 트랜지스터(T4n_O)는 1 프레임 기간동안 다음 단의 출력신호(Vg_i+1)가 입력되는 때 1번만 동작하므로 열화에 대한 문제는 없다. 또한, 이러한 구조는 액정표시패널의 크기가 크거나, 해상도가 높아 회로의 크기가 커질 수 밖에 없는 액정표시장치에 있어서 특히 유리하다.The fourth_O transistor T4_O is continuously turned on during the odd frame period by the odd frame power supply voltage Vdd_O, and thus, the fourth_O transistor T4_O is deteriorated. The deterioration of the fourth_O transistor T4_O is further accelerated when the fifth_O and fiftha_O transistors T5_O and T5a_O are turned on to generate a current flow, and as the size of the fourth_O transistor T4_O increases, the fourth_O transistor T4_O deteriorates. Get up quickly. However, since the voltage on the second node QB_O is closely related to the reliability of the circuit, the size of the fourth_O transistor T4_O, which serves to charge the second node QB_O, must be somewhat large. That is, a trade off relationship is established. The fourth n_O transistor T4n_O enables the voltage on the second node QB_O to be increased while keeping the size of the fourth_O transistor T4_O somewhat small. Since the fourth n_O transistor T4n_O operates only once when the output signal Vg_i + 1 of the next stage is input during one frame period, there is no problem of deterioration. In addition, such a structure is particularly advantageous in a liquid crystal display device in which a size of a liquid crystal display panel is large or a resolution is inevitably increased.

t4 기간 동안, 다음 단의 출력신호(Vg_i+1)는 로우논리의 전압으로 반전되어 제4n_O 및 제4n_E 트랜지스터(T4n_O, T4n_E)를 턴-오프시킨다.During the t4 period, the next output signal Vg_i + 1 is inverted to a low logic voltage to turn off the 4n_O and 4n_E transistors T4n_O and T4n_E.

이후, 남은 오드 프레임 기간동안 제2 노드(QB_O) 상의 전압은 제4_O 트랜지스터(T4_O)를 경유하여 공급되는 오드 프레임 전원전압(Vdd_O)에 의해 하이논리의 전압을 유지하며, 이는 제1 노드(Q)와 출력노드(NO_i) 상의 전압을 로우논리의 전압으로 유지하게끔 한다.Thereafter, the voltage on the second node QB_O maintains a high logic voltage by the odd frame power supply voltage Vdd_O supplied through the fourth_O transistor T4_O for the remaining odd frame period, which is the first node Q. ) And the voltage on the output node NO_i to be maintained at a low logic voltage.

다음으로 이븐 프레임의 동작은 다음과 같다.Next, the operation of the even frame is as follows.

도 10 및 도 11b을 참조하면, 제1 클럭신호(C1)가 로우논리전압을 유지하는 t1 기간 동안 스타트펄스(Vst) 또는 이전 스테이지의 출력신호(Vg_i-1)가 하이논리전압으로 제1, 제5_O, 제5_E 트랜지스터(T1, T5_O, T5_E)의 게이트전극에 공급되어 제1, 제5_O, 제5_E 트랜지스터(T1, T5_O, T5_E)를 턴-온시킨다.Referring to FIGS. 10 and 11B, the start pulse Vst or the output signal Vg_i-1 of the previous stage may be set as the high logic voltage during the t1 period during which the first clock signal C1 maintains the low logic voltage. The gate electrodes of the fifth_5th and fifth_e transistors T1, T5_O, and T5_E are supplied to turn on the first, fifth_O, and fifth_E transistors T1, T5_O, and T5_E.

이러한 t1 기간동안 이븐 프레임 고전위 전원전압(Vdd_E)에 의해 제 4_E 및 5b_O 트랜지스터(T4_E, T5b_O)가 턴-온되며, 이 때 턴-온된 제 4_E 및 5b_O 트랜지 스터(T4_E, T5b_O)는 이븐 프레임 기간동안 지속적으로 턴-온 상태를 유지한다.During the t1 period, the fourth_E and 5b_O transistors T4_E and T5b_O are turned on by the even frame high potential supply voltage Vdd_E, and the turned-on fourth_E and 5b_O transistors T4_E and T5b_O are even. It stays on for the duration of the frame.

한편, 제4_E 트랜지스터(T4_E)는 게이트 전극과 드레인 전극이 단락된 구조로 되어 있으며, 이러한 구조는 제4_E 트랜지스터(T4_E)를 다이오드로 동작하게 한다. 이렇게 다이오드로 동작하는 제 4_E 트랜지스터(T4_E)를 통해 이븐 프레임 전원전압(Vdd_E)이 제3 노드(QB_)에 전해지지만, 제 4_E 트랜지스터(T4_E)보다 큰 채널폭(적어도 5배 이상)을 가지도록 형성된 제5_E 및 제5a_E 트랜지스터(T5_E, T5a_E)에 의해 제3 노드(QB_E)의 방전경로가 형성되므로 제3 노드(QB_E) 상의 전압은 로우논리전압을 유지한다. 따라서, 제3_E 및 제7_E 트랜지스터(T3_E, T7_E)가 턴-오프되며, 제5_O, 제5a_O 및 제5b_O 트랜지스터(T5_O, T5a_O, T5b_O)의 턴-온에 의해 제2 노드(QB_O) 상의 전압이 방전되어 제3_O 및 제7_O 트랜지스터(T3_O, T7_O)가 턴-오프된다. 이렇게 제3_O, 제7_O, 제3_E 및 제7_E 트랜지스터(T3_O, T7_O, T3_E, T7_E)가 턴-오프되면, 제1 노드(Q)는 방전경로가 차단된다.Meanwhile, the fourth_E transistor T4_E has a structure in which the gate electrode and the drain electrode are short-circuited, and this structure makes the fourth_E transistor T4_E operate as a diode. The even frame power supply voltage Vdd_E is transmitted to the third node QB_ through the fourth_E transistor T4_E, which operates as a diode, but has a channel width (at least five times greater) than the fourth_E transistor T4_E. Since the discharge path of the third node QB_E is formed by the formed fifth_E and fiftha_E transistors T5_E and T5a_E, the voltage on the third node QB_E maintains a low logic voltage. Accordingly, the third_E and seventh_E transistors T3_E and T7_E are turned off, and the voltage on the second node QB_O is reduced by turning on the fifth_O, 5a_O, and 5b_O transistors T5_O, T5a_O, and T5b_O. The discharge causes the third and seventh transistors T3_O and T7_O to be turned off. When the third_O, seventh_O, third_E, and seventh-E transistors T3_O, T7_O, T3_E, and T7_E are turned off, the discharge path of the first node Q is blocked.

t2 기간 동안, 제1 클럭신호(C1)는 하이논리전압으로 반전되는 반면에 스타트펄스(Vst) 또는 이전 단의 출력신호(Vg_i-1)가 로우논리전압으로 반전된다. 이 때 제1, 제5_O, 제5_E 트랜지스터(T1, T5_O, T5_E)는 턴-오프(Turn-off)되며, 제1 노드(Q) 상의 전압(V_Q)은 클럭신호(Ck)의 하이논리전압이 공급되는 제6 트랜지스터(T6)의 드레인전극과 게이트전극 사이의 기생 캐패시턴스에 충전되는 전압이 더해지면서 제6 트랜지스터(T6)의 문턱전압 이상으로 상승한다. 즉, 제1 노드(Q) 상의 전압(V_Q)은 부트스트래핑(Bootstraping)에 의해 t1 기간보다 더 높은 전압(Vh)으로 상승한다. 따라서, t2 기간 동안 제6 트랜지스터(T6)는 턴-온되고 출력노드 (NO_i)의 전압(Vg_i)은 제6 트랜지스터(T6)의 도통에 의해 공급되는 클럭신호(Ck)의 전압에 의해 상승하여 하이논리전압으로 반전된다.During the t2 period, the first clock signal C1 is inverted to the high logic voltage while the start pulse Vst or the output signal Vg_i-1 of the previous stage is inverted to the low logic voltage. In this case, the first, fifth, and fifth_E transistors T1, T5_O, and T5_E are turned off, and the voltage V_Q on the first node Q is the high logic voltage of the clock signal Ck. As the voltage charged to the parasitic capacitance between the drain electrode and the gate electrode of the supplied sixth transistor T6 is increased, the voltage rises above the threshold voltage of the sixth transistor T6. That is, the voltage V_Q on the first node Q rises to a voltage Vh higher than the t1 period by bootstrapping. Therefore, during the t2 period, the sixth transistor T6 is turned on and the voltage Vg_i of the output node NO_i rises due to the voltage of the clock signal Ck supplied by the conduction of the sixth transistor T6. Inverted to a high logic voltage.

이러한 t2 기간동안, 제1 노드(Q) 상의 전압(Vh)에 의하여 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)는 턴-온 상태를 유지한다. 따라서, 제5a_E 트랜지스터(T5a_E)에 의해 제3 노드(QB_E)의 방전경로가 유지되므로, 제3 노드(QB_E) 상의 전압은 로우논리의 전압을 유지한다.During this t2 period, the 5a_O and 5a_E transistors T5a_O and T5a_E remain turned on by the voltage Vh on the first node Q. Therefore, since the discharge path of the third node QB_E is maintained by the 5a_E transistor T5a_E, the voltage on the third node QB_E maintains a low logic voltage.

t3 기간 동안, 제1 클럭신호(C1)는 로우논리전압으로 반전되고 다음 단의 출력신호(Vg_i+1)에 의해 제3a, 제4n_O 및 제4n_E 트랜지스터(T3a, T4n_O, T4n_E) 턴-온된다. 제3a 트랜지스터(T3a)의 턴-온에 의해 제1 노드(Q)상의 전압은 방전되어 로우논리전압으로 반전되며, 이러한 제1 노드(Q) 상의 로우논리전압은 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 턴-오프시켜 제3 노드(QB_E)의 방전경로를 차단한다.During the t3 period, the first clock signal C1 is inverted to a low logic voltage and is turned on by the third output signal Vg_i + 1 of the next stage. . The voltage on the first node Q is discharged and inverted to a low logic voltage by the turn-on of the third a transistor T3a, and the low logic voltages on the first node Q are 5a_O and 5a_E transistors T5a_O. T5a_E is turned off to block the discharge path of the third node QB_E.

따라서, 제4_E 트랜지스터(T4_E)를 경유하여 제3 노드(QB_E)에 전해지는 이븐 프레임 전원전압(Vdd_E)에 의해 제3 노드(QB_E) 상의 전압은 하이논리전압으로 반전된다. 이 때, 다음 단의 출력신호(Vg_i+1)에 의해 턴-온된 제4n_E 트랜지스터(T4n_O)는 제3 노드(QB_E) 상의 전압이 하이논리의 전압으로 충전되는 시간을 단축시킨다.Accordingly, the voltage on the third node QB_E is inverted to a high logic voltage by the even frame power supply voltage Vdd_E transmitted to the third node QB_E via the fourth_E transistor T4_E. At this time, the fourth n_E transistor T4n_O turned on by the output signal Vg_i + 1 of the next stage shortens the time for charging the voltage on the third node QB_E to a high logic voltage.

제3 노드(QB_E) 상의 하이논리전압은 제3_E 및 제7_E 트랜지스터(T3_E, T7_E)를 턴-온시키며, 이에 따라 제1 노드(Q)에는 제3a 트랜지스터(T3a)에 추가로 제3_E 트랜지스터(T3_E)를 경유하는 방전경로가 형성되며, 제7_E 트랜지스터(T7_E) 를 통해 출력노드(NO_i) 상의 전압이 방전되어 출력신호(Vg_i)는 로우논리전압으로 반전된다.The high logic voltage on the third node QB_E turns on the third_E and seventh-E transistors T3_E and T7_E. Accordingly, the first node Q may further include a third_E transistor (T3a) in addition to the thirda transistor T3a. A discharge path via T3_E is formed, and the voltage on the output node NO_i is discharged through the seventh-E transistor T7_E to invert the output signal Vg_i to a low logic voltage.

이후, 남은 오드 프레임 기간동안 제3 노드(QB_E) 상의 전압은 제4_E 트랜지스터(T4_E)를 경유하여 공급되는 이븐 프레임 전원전압(Vdd_E)에 의해 하이논리의 전압을 유지하며, 이는 제1 노드(Q)와 출력노드(NO_i) 상의 전압을 로우논리의 전압으로 유지하게끔 한다.Thereafter, the voltage on the third node QB_E maintains a high logic voltage by the even frame power supply voltage Vdd_E supplied through the fourth_E transistor T4_E for the remaining odd frame period, which is the first node Q. ) And the voltage on the output node NO_i to be maintained at a low logic voltage.

한편, 상술한 본 발명의 실시예에서의 쉬프트 레지스터를 포함하는 게이트 구동회로는 도 12a 및 도 12b에서 보는 바와 같이 액정표시패널(103)의 하부기판에 형성되는 방식으로 액정표시패널(13) 내장될 수도 있다. 이와 같이 액정표시패널(103)에 내장되는 게이트 구동회로는 아몰퍼스(Amorphous) 트랜지스터 이용하여 액정표시패널(103)의 하부기판에 형성된다.Meanwhile, the gate driving circuit including the shift register in the above-described embodiment of the present invention includes the liquid crystal display panel 13 in a manner formed on the lower substrate of the liquid crystal display panel 103 as shown in FIGS. 12A and 12B. May be The gate driving circuit built in the liquid crystal display panel 103 is formed on the lower substrate of the liquid crystal display panel 103 by using an amorphous transistor.

도 12a는 액정표시패널(103)이 화면표시영역(109)의 외부 일측에 게이트 구동회로(104)를 내장한 형태이며, 도 12b는 액정표시패널(103)이 화면표시영역(109)의 양측에 게이트 구동회로를 제1 및 제2 게이트 구동회로(105, 106)로 분할하여 내장하는 형태를 나타낸다. 도 12b에서와 같이 양측에 게이트 구동회로를 내장하는 형태에서는 제1 및 게이트 구동회로가 동시에 스캔펄스를 공급할 수도 있고, 서로 다른 타이밍에 교대하여 스캔펄스를 공급할 수도 있다. 이와 같은 내장형 게이트 구동회로는 공정상의 비용감소와 액정표시장치의 박막화에 유리하다.FIG. 12A illustrates the liquid crystal display panel 103 in which the gate driving circuit 104 is built in the outer side of the screen display region 109. In FIG. 12B, the liquid crystal display panel 103 has both sides of the screen display region 109. The gate driving circuit is divided into first and second gate driving circuits 105 and 106 to be embedded. As shown in FIG. 12B, in a form in which gate driving circuits are embedded at both sides, the first and gate driving circuits may simultaneously supply scan pulses, or may alternately supply scan pulses at different timings. Such an embedded gate driving circuit is advantageous in reducing the process cost and thinning the liquid crystal display device.

상술한 바와 같이, 본 발명의 실시예에 따른 쉬프트 레지스터는 두 개의 풀-다운 트랜지스터를 구비하여 오드 프레임 기간과 이븐 프레임기간에 교대로 동작시킴으로써, 풀-다운 트랜지스터의 게이트전압 인가시간을 줄여 게이트전압 스트레스에 의한 풀-다운트랜지스터의 동작 특성 열화를 줄일 수 있고, 그 결과 풀-다운트랜지스터의 동작 수명을 연장시킬 수 있다. 아울러 제4n_O 및 제 4n_E 트랜지스터를 구비함으로써 QB 노드의 충전을 빨리 시킬 수 있으며, 더불어 QB 노드를 충전시키는 역할을 하는 제4_O 및 제4_E 트랜지스터의 열화를 방지하고 동작 수명을 연장시킬 수 있다.As described above, the shift register according to the embodiment of the present invention includes two pull-down transistors and operates alternately in the odd frame period and the even frame period, thereby reducing the gate voltage application time of the pull-down transistor to reduce the gate voltage. The degradation of the operating characteristics of the pull-down transistor due to stress can be reduced, and as a result, the operating life of the pull-down transistor can be extended. In addition, since the 4n_O and 4n_E transistors are provided, the QB node can be quickly charged, and the degradation of the 4_O and 4_E transistors, which serve to charge the QB node, can be prevented and the operating life thereof can be extended.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

제1 노드 상의 전압에 응답하여 출력노드에 하이논리의 전압을 공급하기 위한 제1 트랜지스터와;A first transistor for supplying a high logic voltage to the output node in response to a voltage on the first node;

제2 노드 상의 전압에 응답하여 상기 출력노드에 로우논리의 전압을 공급하기 위한 제2 트랜지스터와;A second transistor for supplying a low logic voltage to the output node in response to a voltage on a second node;

제3 노드 상의 전압에 응답하여 상기 출력노드에 로우논리의 전압을 공급하기 위한 제3 트랜지스터와;A third transistor for supplying a low logic voltage to the output node in response to a voltage on a third node;

다이오드로 동작하여 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제4 트랜지스터와;A fourth transistor operating as a diode to supply a first high potential power supply voltage to the second node;

다이오드로 동작하여 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제5 트랜지스터와;A fifth transistor operating as a diode to supply a second high potential power supply voltage to the third node;

다음 단의 출력신호에 응답하여 상기 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제6 트랜지스터와;A sixth transistor supplying the first high potential power voltage to the second node in response to an output signal of a next stage;

상기 다음 단의 출력신호에 응답하여 상기 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제7 트랜지스터와;A seventh transistor configured to supply the second high potential power voltage to the third node in response to the output signal of the next stage;

스타트펄스 또는 이전 단의 출력신호가 공급되는 제4 노드와;A fourth node to which a start pulse or an output signal of a previous stage is supplied;

저전위 전원전압이 공급되는 제5 노드와;A fifth node to which a low potential power voltage is supplied;

상기 제4 노드에 접속된 게이트단자, 상기 제1 노드에 접속된 소스단자를 구비하고 드레인단자에 제3 고전위 전원전압이 공급되는 제8 트랜지스터와;An eighth transistor having a gate terminal connected to the fourth node, a source terminal connected to the first node, and a third high potential power supply voltage supplied to the drain terminal;

상기 제1 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제2 노드에 접속된 게이트단자를 구비하는 제9 트랜지스터와;A ninth transistor having a drain terminal connected to the first node, a source terminal connected to the fifth node, and a gate terminal connected to the second node;

상기 제1 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제3 노드에 접속된 게이트단자를 구비하는 제10 트랜지스터와;A tenth transistor including a drain terminal connected to the first node, a source terminal connected to the fifth node, and a gate terminal connected to the third node;

상기 제1 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 다음 단의 출력신호가 게이트단자에 공급되는 제11 트랜지스터와;An eleventh transistor including a drain terminal connected to the first node, a source terminal connected to the fifth node, and an output signal of a next stage is supplied to the gate terminal;

상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제4 노드에 접속된 게이트단자를 구비하는 제12 트랜지스터와;A twelfth transistor including a drain terminal connected to the second node, a source terminal connected to the fifth node, and a gate terminal connected to the fourth node;

상기 제3 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제4 노드에 접속된 게이트단자를 구비하는 제13 트랜지스터와;A thirteenth transistor including a drain terminal connected to the third node, a source terminal connected to the fifth node, and a gate terminal connected to the fourth node;

상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제1 노드에 접속된 게이트단자를 구비하는 제14 트랜지스터와;A fourteenth transistor including a drain terminal connected to the second node, a source terminal connected to the fifth node, and a gate terminal connected to the first node;

상기 제3 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제1 노드에 접속된 게이트단자를 구비하는 제15 트랜지스터와;A fifteenth transistor including a drain terminal connected to the third node, a source terminal connected to the fifth node, and a gate terminal connected to the first node;

상기 제3 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제1 고전위 전원전압이 게이트단자에 공급되는 제16 트랜지스터와;A sixteenth transistor including a drain terminal connected to the third node, a source terminal connected to the fifth node, and the first high potential power supply voltage is supplied to a gate terminal;

상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제2 고전위 전원전압이 게이트단자에 공급되는 제17 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a seventeenth transistor having a drain terminal connected to the second node and a source terminal connected to the fifth node, wherein the second high potential power supply voltage is supplied to a gate terminal.

제 1 항에 있어서,The method of claim 1,

상기 제1 고전위 전원전압은 제1 프레임 기간에 공급되고,The first high potential power voltage is supplied in a first frame period,

상기 제2 고전위 전원전압은 제2 프레임 기간에 공급되는 것을 특징으로 하는 쉬프트 레지스터.And the second high potential power supply voltage is supplied in a second frame period.

서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널과; A liquid crystal display panel having data lines and gate lines crossing each other, and a plurality of liquid crystal cells defined by intersections of the data lines and the gate lines;

제1 노드 상의 전압에 응답하여 출력노드에 하이논리의 전압을 공급하기 위한 제1 트랜지스터, 제2 노드 상의 전압에 응답하여 상기 출력노드에 로우논리의 전압을 공급하기 위한 제2 트랜지스터, 제3 노드 상의 전압에 응답하여 상기 출력노드에 로우논리의 전압을 공급하기 위한 제3 트랜지스터, 다이오드로 동작하여 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제4 트랜지스터, 다이오드로 동작하여 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제5 트랜지스터, 다음 단의 출력신호에 응답하여 상기 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제6 트랜지스터, 상기 다음 단의 출력신호에 응답하여 상기 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제7 트랜지스터, 스타트펄스 또는 이전 단의 출력신호가 공급되는 제4 노드, 저전위 전원전압이 공급되는 제5 노드, 상기 제4 노드에 접속된 게이트단자, 상기 제1 노드에 접속된 소스단자를 구비하고 드레인단자에 제3 고전위 전원전압이 공급되는 제8 트랜지스터, 상기 제1 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제2 노드에 접속된 게이트단자를 구비하는 제9 트랜지스터, 상기 제1 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제3 노드에 접속된 게이트단자를 구비하는 제10 트랜지스터, 상기 제1 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 다음 단의 출력신호가 게이트단자에 공급되는 제11 트랜지스터, 상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제4 노드에 접속된 게이트단자를 구비하는 제12 트랜지스터, 상기 제3 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제4 노드에 접속된 게이트단자를 구비하는 제13 트랜지스터, 상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제1 노드에 접속된 게이트단자를 구비하는 제14 트랜지스터, 상기 제3 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제1 노드에 접속된 게이트단자를 구비하는 제15 트랜지스터, 상기 제3 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제1 고전위 전원전압이 게이트단자에 공급되는 제16 트랜지스터, 상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제2 고전위 전원전압이 게이트단자에 공급되는 제17 트랜지스터를 포함한 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와;A first transistor for supplying a high logic voltage to an output node in response to a voltage on a first node, a second transistor for supplying a low logic voltage to the output node in response to a voltage on a second node, a third node A third transistor for supplying a low logic voltage to the output node in response to a voltage on the phase, a fourth transistor for supplying a first high potential supply voltage to the second node, and a second transistor for supplying a first high potential supply voltage to the second node. A fifth transistor supplying the power supply voltage to the third node, a sixth transistor supplying the first high potential power supply voltage to the second node in response to an output signal of a next stage, and an output signal of the next stage The fourth transistor to supply the second high potential power supply voltage to the third node, the start pulse, or the fourth node to which the output signal of the previous stage is supplied, the low potential An eighth transistor including a fifth node supplied with a source voltage, a gate terminal connected to the fourth node, a source terminal connected to the first node, and a third high potential power supply voltage supplied to a drain terminal; A ninth transistor having a drain terminal connected to the node, a source terminal connected to the fifth node, a gate terminal connected to the second node, a drain terminal connected to the first node, and connected to the fifth node A tenth transistor including a source terminal, a gate terminal connected to the third node, a drain terminal connected to the first node, and a source terminal connected to the fifth node, and an output signal of a next stage is a gate terminal. A twelfth transistor having an eleventh transistor supplied to the second node, a drain terminal connected to the second node, a source terminal connected to the fifth node, and a gate terminal connected to the fourth node; A thirteenth transistor having a drain terminal connected thereto, a source terminal connected to the fifth node, a gate terminal connected to the fourth node, a drain terminal connected to the second node, a source terminal connected to the fifth node, A fifteenth transistor including a gate terminal connected to the first node, a drain terminal connected to the third node, a source terminal connected to the fifth node, and a gate terminal connected to the first node A sixteenth transistor having a transistor, a drain terminal connected to the third node, a source terminal connected to the fifth node, and the first high potential power supply voltage supplied to a gate terminal, and a drain connected to the second node The gate by using a shift register including a seventeenth transistor having a terminal and a source terminal connected to the fifth node, wherein the second high potential power supply voltage is supplied to a gate terminal. In which the gate driving circuit for sequentially supplying a scan signal;

상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치. And a data driver circuit for supplying a video data voltage to the data lines.

제 3 항에 있어서,The method of claim 3, wherein

상기 제2 고전위 전원전압은 제2 프레임 기간에 공급되는 것을 특징으로 하는 액정표시장치And the second high potential power supply voltage is supplied in a second frame period.

제1 노드 상의 전압에 응답하여 출력노드에 하이논리의 전압을 공급하기 위한 제1 트랜지스터, 제2 노드 상의 전압에 응답하여 상기 출력노드에 로우논리의 전압을 공급하기 위한 제2 트랜지스터, 제3 노드 상의 전압에 응답하여 상기 출력노드에 로우논리의 전압을 공급하기 위한 제3 트랜지스터, 다이오드로 동작하여 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제4 트랜지스터, 다이오드로 동작하여 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제5 트랜지스터, 다음 단의 출력신호에 응답하여 상기 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제6 트랜지스터, 상기 다음 단의 출력신호에 응답하여 상기 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제7 트랜지스터, 스타트펄스 또는 이전 단의 출력신호가 공급되는 제4 노드, 저전위 전원전압이 공급되는 제5 노드, 상기 제4 노드에 접속된 게이트단자, 상기 제1 노드에 접속된 소스단자를 구비하고 드레인단자에 제3 고전위 전원전압이 공급되는 제8 트랜지스터, 상기 제1 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제2 노드에 접속된 게이트단자를 구비하는 제9 트랜지스터, 상기 제1 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소 스단자, 상기 제3 노드에 접속된 게이트단자를 구비하는 제10 트랜지스터, 상기 제1 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 다음 단의 출력신호가 게이트단자에 공급되는 제11 트랜지스터, 상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제4 노드에 접속된 게이트단자를 구비하는 제12 트랜지스터, 상기 제3 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제4 노드에 접속된 게이트단자를 구비하는 제13 트랜지스터, 상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제1 노드에 접속된 게이트단자를 구비하는 제14 트랜지스터, 상기 제3 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상기 제1 노드에 접속된 게이트단자를 구비하는 제15 트랜지스터, 상기 제3 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제1 고전위 전원전압이 게이트단자에 공급되는 제16 트랜지스터, 상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제2 고전위 전원전압이 게이트단자에 공급되는 제17 트랜지스터를 포함한 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와;A first transistor for supplying a high logic voltage to an output node in response to a voltage on a first node, a second transistor for supplying a low logic voltage to the output node in response to a voltage on a second node, a third node A third transistor for supplying a low logic voltage to the output node in response to a voltage on the phase, a fourth transistor for supplying a first high potential supply voltage to the second node, and a second transistor for supplying a first high potential supply voltage to the second node. A fifth transistor supplying the power supply voltage to the third node, a sixth transistor supplying the first high potential power supply voltage to the second node in response to an output signal of a next stage, and an output signal of the next stage The fourth transistor to supply the second high potential power supply voltage to the third node, the start pulse, or the fourth node to which the output signal of the previous stage is supplied, the low potential An eighth transistor including a fifth node supplied with a source voltage, a gate terminal connected to the fourth node, a source terminal connected to the first node, and a third high potential power supply voltage supplied to a drain terminal; A ninth transistor having a drain terminal connected to the node, a source terminal connected to the fifth node, a gate terminal connected to the second node, a drain terminal connected to the first node, and connected to the fifth node A tenth transistor having a source terminal, a gate terminal connected to the third node, a drain terminal connected to the first node, and a source terminal connected to the fifth node; A twelfth transistor including a eleventh transistor supplied to a terminal, a drain terminal connected to the second node, a source terminal connected to the fifth node, and a gate terminal connected to the fourth node; A thirteenth transistor having a drain terminal connected thereto, a source terminal connected to the fifth node, a gate terminal connected to the fourth node, a drain terminal connected to the second node, a source terminal connected to the fifth node, A fifteenth transistor including a gate terminal connected to the first node, a drain terminal connected to the third node, a source terminal connected to the fifth node, and a gate terminal connected to the first node A sixteenth transistor having a transistor, a drain terminal connected to the third node, a source terminal connected to the fifth node, and the first high potential power supply voltage supplied to a gate terminal, and a drain connected to the second node The gate by using a shift register including a seventeenth transistor having a terminal and a source terminal connected to the fifth node, wherein the second high potential power supply voltage is supplied to a gate terminal. In which the gate driving circuit for sequentially supplying a scan signal;

상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비하고,A data driver circuit for supplying a video data voltage to the data lines;

상기 게이트 구동회로는 상기 액정표시패널의 하부기판에 형성되는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치. And the gate driving circuit is formed on a lower substrate of the liquid crystal display panel.

제 5 항에 있어서,The method of claim 5,

상기 제2 고전위 전원전압은 제2 프레임 기간에 공급되는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치. And the second high potential power supply voltage is supplied in a second frame period.

제 5 항에 있어서, 상기 제1 내지 제17 트랜지스터는 아몰퍼스 실리콘으로 형성되는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치. 6. The liquid crystal display device with a built-in gate driver circuit according to claim 5, wherein the first to seventeenth transistors are formed of amorphous silicon.

제1 노드 상의 전압에 응답하여 출력노드에 하이논리의 전압을 공급하기 위한 제1 트랜지스터, 제2 노드 상의 전압에 응답하여 상기 출력노드에 로우논리의 전압을 공급하기 위한 제2 트랜지스터 및 제3 노드 상의 전압에 응답하여 상기 출력노드에 로우논리의 전압을 공급하기 위한 제3 트랜지스터를 포함하는 출력부와;A first transistor for supplying a high logic voltage to an output node in response to a voltage on a first node, a second transistor and a third node for supplying a low logic voltage to the output node in response to a voltage on a second node An output unit including a third transistor for supplying a low logic voltage to the output node in response to a voltage on the phase;

다이오드로 동작하여 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제4 트랜지스터, 다이오드로 동작하여 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제5 트랜지스터, 다음 단의 출력신호에 응답하여 상기 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제6 트랜지스터 및 상기 다음 단의 출력신호에 응답하여 상기 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제7 트랜지스터를 포함하고 상기 제1 내지 제3 노드를 충방전 시키기 위한 제어부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.A fourth transistor that operates as a diode to supply a first high potential power supply voltage to the second node, a fifth transistor that operates as a diode to supply a second high potential power supply voltage to the third node, and an output signal of a next stage. A sixth transistor in response to supplying the first high potential power voltage to the second node, and a seventh transistor in supplying the second high potential power voltage to the third node in response to an output signal of the next stage. And a control unit for charging and discharging the first to third nodes.

제 8 항에 있어서,The method of claim 8,

상기 제어부는,The control unit,

상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제2 고전위 전원전압이 게이트단자에 공급되는 제17 트랜지스터를 더 구비하는 것을 특징으로하는 쉬프트 레지스터.And a seventeenth transistor having a drain terminal connected to the second node and a source terminal connected to the fifth node, wherein the second high potential power supply voltage is supplied to a gate terminal.

제 9 항에 있어서,The method of claim 9,

제1 노드 상의 전압에 응답하여 출력노드에 하이논리의 전압을 공급하기 위한 제1 트랜지스터, 제2 노드 상의 전압에 응답하여 상기 출력노드에 로우논리의 전압을 공급하기 위한 제2 트랜지스터 및 제3 노드 상의 전압에 응답하여 상기 출력노드에 로우논리의 전압을 공급하기 위한 제3 트랜지스터를 포함하는 출력부 및 다이오드로 동작하여 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제4 트랜지스터, 다이오드로 동작하여 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제5 트랜지스터, 다음 단의 출력신호에 응답하여 상기 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제6 트랜지스터 및 상기 다음 단의 출력신호에 응답하여 상기 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제7 트랜지스터를 포함하고 상기 제1 내지 제3 노드를 충방전 시키기 위한 제어부를 포함하는 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와;A first transistor for supplying a high logic voltage to an output node in response to a voltage on a first node, a second transistor and a third node for supplying a low logic voltage to the output node in response to a voltage on a second node A fourth transistor for supplying a first high potential supply voltage to the second node, the diode being operated by an output unit and a diode including a third transistor for supplying a low logic voltage to the output node in response to a voltage on the output node A fifth transistor configured to supply a second high potential power supply voltage to the third node, a sixth transistor supplying the first high potential power supply voltage to the second node in response to an output signal of a next stage, and the next stage And a seventh transistor configured to supply the second high potential power voltage to the third node in response to an output signal of the second node. A gate driving circuit sequentially supplying scan pulses to the gate lines by using a shift register including a control unit for transferring the transfer lines;

제 11 항에 있어서,The method of claim 11,

상기 제어부는,The control unit,

상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자, 상 기 제4 노드에 접속된 게이트단자를 구비하는 제12 트랜지스터와;A twelfth transistor including a drain terminal connected to the second node, a source terminal connected to the fifth node, and a gate terminal connected to the fourth node;

상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제2 고전위 전원전압이 게이트단자에 공급되는 제17 트랜지스터를 더 구비하는 것을 특징으로하는 액정표시장치And a seventeenth transistor having a drain terminal connected to the second node and a source terminal connected to the fifth node, wherein the second high potential power supply voltage is supplied to a gate terminal.

제 12 항에 있어서,The method of claim 12,

제1 노드 상의 전압에 응답하여 출력노드에 하이논리의 전압을 공급하기 위한 제1 트랜지스터, 제2 노드 상의 전압에 응답하여 상기 출력노드에 로우논리의 전압을 공급하기 위한 제2 트랜지스터 및 제3 노드 상의 전압에 응답하여 상기 출력노드에 로우논리의 전압을 공급하기 위한 제3 트랜지스터를 포함하는 출력부 및 다이오드로 동작하여 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제4 트랜지스터, 다이오드로 동작하여 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제5 트랜지스터, 다음 단의 출력신호에 응답하여 상기 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제6 트랜지스터 및 상기 다음 단의 출력신호에 응답하여 상기 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제7 트랜지스터를 포함하고 상기 제1 내지 제3 노드를 충방전 시키기 위한 제어부를 포함하는 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와;A first transistor for supplying a high logic voltage to an output node in response to a voltage on a first node, a second transistor and a third node for supplying a low logic voltage to the output node in response to a voltage on a second node A fourth transistor for supplying a first high potential supply voltage to the second node, the diode being operated by an output unit and a diode including a third transistor for supplying a low logic voltage to the output node in response to a voltage on the output node A fifth transistor configured to supply a second high potential power supply voltage to the third node, a sixth transistor supplying the first high potential power supply voltage to the second node in response to an output signal of a next stage, and the next stage And a seventh transistor configured to supply the second high potential power voltage to the third node in response to an output signal of the second node. By using a shift register comprising a control unit for the gate driving circuit for supplying a scan signal sequentially to said gate lines;

제 14 항에 있어서,The method of claim 14,

상기 제어부는,The control unit,

상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제2 고전위 전원전압이 게이트단자에 공급되는 제17 트랜지스터를 더 구비하는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치. And a seventeenth transistor having a drain terminal connected to the second node and a source terminal connected to the fifth node, wherein the second high potential power voltage is supplied to the gate terminal. Built-in liquid crystal display device.

제 15 항에 있어서,The method of claim 15,

제 14 및 15 항에 있어서,The method according to claim 14 and 15,

상기 제1 내지 제17 트랜지스터는 아몰퍼스 실리콘으로 형성되는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치. And the first to seventeenth transistors are formed of amorphous silicon.

제1 프레임기간 동안 발생되는 제1 고전위 전원전압, 제2 프레임기간 동안 발생되는 제2 고전위 전원전압, 상기 제1 및 제2 프레임기간 동안 발생되는 제3 고전위 전원전압 및 저전위 전원전압이 공급되고 스타트펄스와 이전 단 출력신호 중 어느 하나의 스타트신호에 응답하여 제1 제어신호를 발생하고 다음 단 출력신호에 응답하여 제2 제어신호를 발생하는 제어부와;A first high potential power voltage generated during a first frame period, a second high potential power voltage generated during a second frame period, a third high potential power voltage and a low potential power voltage generated during the first and second frame periods; A control unit for supplying the first control signal in response to the start signal of any one of the start pulse and the previous stage output signal and generating a second control signal in response to the next stage output signal;

상기 제1 제어신호와 클럭신호에 응답하여 출력노드를 충전시키는 반면에 상기 제2 제어신호에 응답하여 상기 출력노드를 방전시키는 출력부를 구비하고;An output unit configured to charge an output node in response to the first control signal and a clock signal while discharging the output node in response to the second control signal;

상기 제2 제어신호는 상기 제1 프레임기간 동안 상기 제1 고전위 전원전압에 의해 발생되고 상기 제2 프레임기간 동안 상기 제2 고전위 전원전압에 의해 발생되 는 것을 특징으로 하는 쉬프트 레지스터.And the second control signal is generated by the first high potential power voltage during the first frame period and by the second high potential power voltage during the second frame period.

제 18 항에 있어서,The method of claim 18,

상기 출력부는,The output unit,

상기 제1 신호가 공급되는 제1 노드 상의 전압에 응답하여 상기 출력노드를 충전시키기 위한 제1 트랜지스터와A first transistor for charging the output node in response to a voltage on a first node to which the first signal is supplied;

상기 제2 신호가 공급되는 제2 및 제3 노드 상의 전압에 응답하여 상기 출력노드를 방전시키기 위한 제2 및 제3 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And second and third transistors for discharging the output node in response to voltages on the second and third nodes to which the second signal is supplied.

제 19 항에 있어서,The method of claim 19,

상기 제어부는,The control unit,

다이오드로 동작하여 상기 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제4 트랜지스터, 다이오드로 동작하여 상기 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제5 트랜지스터, 다음 단의 출력신호에 응답하여 상기 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제6 트랜지스터 및 상기 다음 단의 출력신호에 응답하여 상기 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제7 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.A fourth transistor that operates as a diode to supply the first high potential power supply voltage to the second node, a fifth transistor that operates as a diode to supply the second high potential power supply voltage to the third node, an output of a next stage A sixth transistor supplying the first high potential power supply voltage to the second node in response to a signal and a seventh transistor supplying the second high potential power supply voltage to the third node in response to an output signal of the next stage; And a shift register.

제 20 항에 있어서,The method of claim 20,

상기 제어부는,The control unit,

상기 제3 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구 비하고, 상기 제1 고전위 전원전압이 게이트단자에 공급되는 제16 트랜지스터와;A sixteenth transistor including a drain terminal connected to the third node and a source terminal connected to the fifth node, wherein the first high potential power voltage is supplied to a gate terminal;

상기 제2 제어신호는 상기 제1 프레임기간 동안 상기 제1 고전위 전원전압에 의해 발생되고 상기 제2 프레임기간 동안 상기 제2 고전위 전원전압에 의해 발생되는 는 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와;The second control signal is generated by the first high potential supply voltage during the first frame period and is generated by the second high potential supply voltage during the second frame period using the gate lines. A gate driving circuit which sequentially supplies a scan pulse to the gate;

제 22 항에 있어서,The method of claim 22,

상기 출력부는,The output unit,

상기 제2 신호가 공급되는 제2 및 제3 노드 상의 전압에 응답하여 상기 출력노드를 방전시키기 위한 제2 및 제3 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치. And second and third transistors for discharging the output node in response to voltages on the second and third nodes to which the second signal is supplied.

제 23 항에 있어서,The method of claim 23, wherein

상기 제어부는,The control unit,

다이오드로 동작하여 상기 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제4 트랜지스터, 다이오드로 동작하여 상기 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제5 트랜지스터, 다음 단의 출력신호에 응답하여 상기 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제6 트랜지스터 및 상기 다음 단의 출력신호에 응답하여 상기 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제7 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치. A fourth transistor that operates as a diode to supply the first high potential power supply voltage to the second node, a fifth transistor that operates as a diode to supply the second high potential power supply voltage to the third node, an output of a next stage A sixth transistor supplying the first high potential power supply voltage to the second node in response to a signal and a seventh transistor supplying the second high potential power supply voltage to the third node in response to an output signal of the next stage; Liquid crystal display comprising a.

제 24 항에 있어서,The method of claim 24,

상기 제어부는,The control unit,

상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제2 고전위 전원전압이 게이트단자에 공급되는 제17 트랜지스터를 더 구비하는 것을 특징으로하는 액정표시장치. And a seventeenth transistor having a drain terminal connected to the second node and a source terminal connected to the fifth node, wherein the second high potential power supply voltage is supplied to a gate terminal. .

상기 게이트 구동회로는 상기 액정표시패널의 하부기판에 형성되는 것을 특 징으로 하는 게이트 구동회로 내장형 액정표시장치. And the gate driving circuit is formed on a lower substrate of the liquid crystal display panel.

제 26 항에 있어서,The method of claim 26,

상기 출력부는,The output unit,

상기 제2 신호가 공급되는 제2 및 제3 노드 상의 전압에 응답하여 상기 출력노드를 방전시키기 위한 제2 및 제3 트랜지스터를 구비하는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치. And second and third transistors for discharging the output node in response to voltages on the second and third nodes to which the second signal is supplied.

제 27 항에 있어서,The method of claim 27,

상기 제어부는,The control unit,

다이오드로 동작하여 상기 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제4 트랜지스터, 다이오드로 동작하여 상기 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제5 트랜지스터, 다음 단의 출력신호에 응답하여 상기 제1 고전위 전원전압을 상기 제2 노드에 공급하는 제6 트랜지스터 및 상기 다음 단의 출력신호에 응답하여 상기 제2 고전위 전원전압을 상기 제3 노드에 공급하는 제7 트랜지스터를 구비하는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치. A fourth transistor that operates as a diode to supply the first high potential power supply voltage to the second node, a fifth transistor that operates as a diode to supply the second high potential power supply voltage to the third node, an output of a next stage A sixth transistor supplying the first high potential power supply voltage to the second node in response to a signal and a seventh transistor supplying the second high potential power supply voltage to the third node in response to an output signal of the next stage; And a gate driving circuit-embedded liquid crystal display device.

제 28 항에 있어서,The method of claim 28,

상기 제어부는,The control unit,

상기 제2 노드에 접속된 드레인단자, 상기 제5 노드에 접속된 소스단자를 구비하고, 상기 제2 고전위 전원전압이 게이트단자에 공급되는 제17 트랜지스터를 더 구비하는 것을 특징으로하는 게이트 구동회로 내장형 액정표시장치. And a seventeenth transistor having a drain terminal connected to the second node and a source terminal connected to the fifth node, wherein the second high potential power voltage is supplied to the gate terminal. Built-in liquid crystal display device.

제 27 내지 29 항에 있어서,The method of claim 27, wherein