KR20160047664A - 유기발광다이오드 표시장치 - Google Patents

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Abstract

본 발명의 표시장치는 게이트라인이 형성된 표시패널 및 게이트라인에 제공되는 게이트펄스를 출력하는 게이트 구동부를 포함한다. 게이트 구동부는 클락신호의 출력 타이밍을 결정하기 위한 Q 노드 제어부, Q 노드의 하이레벨 전위에 응답하여 상기 클럭신호를 출력하는 출력제어부, 제1 기간 동안 출력제어부의 출력단 전위를 방전하는 기수 QB 노드 제어부, 제2 기간 동안 출력제어부의 출력단 전위를 방전하는 우수 QB 노드 제어부 및 제1 기간 동안 우수 QB 노드에 음(-)의 전위를 제공하거나 제2 기간 동안 기수 QB 노드에 음(-)의 전위를 제공하는 저전위 홀딩부를 포함한다.

Description

유기발광다이오드 표시장치{Orgaiic Light Emittiig Diode}
본 발명은 유기발광다이오드 표시장치에 관한 것이다.
평판 표시장치(FPD; Flat Paiel Display)는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터 뿐만 아니라, 노트북컴퓨터, PDA 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 평판 표시장치는 액정표시장치{Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Paiel; PDP), 전계 방출표시장치{Field Emissioi Display; FED) 및 유기발광다이오드 표시장치(Orgaiic Light Emittiig diode Display; 이하, OLED) 등이 있다.
표시장치에서 스캔신호인 게이트펄스를 생성하는 게이트 구동부는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate Ii Paiel, 이하 GIP) 형태로 구현되기도 한다.
GIP 형태의 게이트 구동부는 게이트펄스의 출력타이밍을 제어하는 Q 노드와 출력단을 방전시키기 위한 QB 노드를 제어하는 방식으로 게이트펄스를 출력한다. 1 프레임 기간에서 게이트펄스가 출력되는 스캔 기간은 매우 짧고, 스캔 기간 이외의 게이트펄스가 출력되지 않는 기간은 상대적으로 매우 길다. 게이트펄스의 출력을 차단하기 위해서는 QB 노드를 충전하여 이를 바탕으로 출력단을 방전시키는 방법을 이용한다. 즉, QB 노드는 1 프레임 기간 중에서 긴 시간 동안 충전되어 있고, 이에 따라서 QB 노드와 연결되는 트랜지스터들은 심한 바이어스 스트레스(bias stress)를 받는다. 따라서, QB 노드와 연결되는 트랜지스터들은 문턱전압(Vth)의 편차가 심해지고, 트랜지스터들의 특성이 저하된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 게이트 구동부의 트랜지스터들이 바이어스 스트레스로 인해서 특성이 저하되는 것을 개선하기 위한 것이다.
상술한 과제 해결 수단으로 본 발명의 표시장치는 게이트라인이 형성된 표시패널 및 게이트라인에 제공되는 게이트펄스를 출력하는 게이트 구동부를 포함한다. 게이트 구동부는 클락신호의 출력 타이밍을 결정하기 위한 Q 노드 제어부, Q 노드의 하이레벨 전위에 응답하여 상기 클럭신호를 출력하는 출력제어부, 제1 기간 동안 출력제어부의 출력단 전위를 방전하는 기수 QB 노드 제어부, 제2 기간 동안 출력제어부의 출력단 전위를 방전하는 우수 QB 노드 제어부 및 제1 기간 동안 우수 QB 노드에 음(-)의 전위를 제공하거나 제2 기간 동안 기수 QB 노드에 음(-)의 전위를 제공하는 저전위 홀딩부를 포함한다.
본 발명은 게이트 구동부의 QB 노드를 기수 QB 노드와 우수 QB 노드로 교번적으로 구동하고, 구동하지 않는 QB 노드는 음(-)의 전위를 유지하여 QB 노드와 접속된 트랜지스터들의 문턱전압 특성을 회복시킨다.
본 발명은 구동기간과 회복기간을 구분하여 저전위전압의 레벨을 다르게 유지하기 때문에, 구동기간에는 소비전력을 줄일 수 있고, 회복기간에는 문턱전압의 편차를 빠르게 회복시킬 수 있다.
또한, 본 발명은 회복기간에 음(-)의 전위를 갖는 리커버리전압과 저전위전압 간에 쇼트 현상을 방지하여, 저전위전압 또는 리커버리전압이 흔들리는 것을 방지할 수 있다.
도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면.
도 2는 도 1에 도시된 화소구조의 일례를 나타내는 도면.
도 3은 게이트 구동부의 스테이지의 종속관계를 나타내는 블록도.
도 4는 제1 실시 예에 의한 제i 스테이지의 회로 구성도.
도 5 및 도 6은 스테이지의 동작 타이밍도.
도 7은 바이어스 스트레스와 문턱전압 편차의 관계를 나타내는 도면.
도 8은 제2 실시 예에 의한 제i 스테이지의 회로 구성도.
도 9는 비동작 구간에서의 쇼트 현상을 나타내는 도면.
도 10은 제3 실시 예에 의한 제i 스테이지의 회로 구성도.
도 11은 제4 실시 예에 의한 제i 스테이지의 회로 구성도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 본 발명에 의한 표시장치의 구성을 나타내는 블록도이다.
도 1을 참조하면, 본 발명에 의한 표시장치는 표시패널(100), 타이밍 콘트롤러(T110), 데이터 구동부(120) 및 게이트 구동부(130,140)가 포함된다.
표시패널(10)은 서브 픽셀들이 형성되는 표시영역(100A)과 표시영역(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시영역(100A)은 복수 개의 화소(P)를 포함하고, 각각의 화소(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 화소(P)들은 수평라인들 각각에 복수 개가 매트릭스 형태로 배치된다. 각각의 화소(P)들은 서로 직교하는 데이터라인부(DL) 및 게이트라인부(GL)와 접속한다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 스캔 라인(GL1)과 데이터 라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 스캔신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀(SP)은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시패널이나 유기발광소자를 포함하는 유기발광표시패널 등으로 구현된다.
타이밍 콘트롤러(T110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호(Vsyic), 수평 동기신호(Hsyic), 데이터 인에이블 신호(DE), 도트 클럭(DLCK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(T110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터제어신호(DDC) 및 게이트 구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트제어신호(GDC)를 생성한다.
데이터 구동부(120)는 다수의 소스 드라이브 IC(Iitegrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다.
게이트 구동부(130,140)는 레벨 시프터(130) 및 쉬프트 레지스터(140)를 포함한다. 게이트 구동부(130)는 레벨 시프터(130)와 쉬프트 레지스터(140)가 구분되고, 쉬프트 레지스터(140)가 표시패널(100)의 비표시영역(100B)에 형성되는 게이트-인-패널(Gate Ii Paiel; 이하 GIP) 방식으로 형성된다.
레벨 시프터(130)는 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성된다. 레벨 시프터(130)는 타이밍 콘트롤러(11)의 제어하에 클럭신호들(CLK) 및 스타트신호(VST)를 레벨 쉬프팅한 후 쉬프트 레지스터(140)에 공급한다. 쉬프트 레지스터(140)는 GIP 방식에 의해 표시패널(100)의 비표시영역(100B)에서 다수의 박막 트랜지스터(이하 TFT)조합으로 형성된다. 쉬프트 레지스터(140)는 클럭신호들(CLK) 및 스타트신호(VST)에 대응하여 스캔 신호를 쉬프트하고 출력하는 스테이지들로 구성된다.
도 3은 본 발명의 제1 실시 예에 따른 내장형 게이트 구동부의 개략적인 스테이지별 구성도이고, 도 4는 제1 실시 예에 따른 내장형 게이트 구동부의 제i 스테이지를 나타내는 도면이다. 도 5는 본 발명의 게이트 구동부에 제공되는 기수 고전위전압 및 우수 고전위전압의 파형을 나타내는 도면이다.
도 3을 참조하여, 게이트 구동부(130,140)의 쉬프트 레지스터(140)의 실시 예를 살펴보면 다음과 같다. 쉬프트 레지스터(140)는 m개의 게이트라인에 일대일로 대응하는 m 개의 스테이지들을 포함하고, 각 스테이지는 종속적으로 접속된다. 도 3은 제i 게이트라인 내지 제(i+2) 게이트라인에 제공되는 게이트펄스를 출력하는 제i 내지 제(i+2) 스테이지(STG[i]~STG[i+2])를 도시하고 있다. 이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제i(k는 1<k<m 인 자연수) 스테이지(STGi)을 기준으로, 전단 스테이지는 제1 스테이지(ST1) 내지 제k-1 스테이지(ST[i-1]) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k(1<k<m) 스테이지(STi)을 기준으로, 후단 스테이지는 제i+1 스테이지(ST[i+1]) 내지 제m 스테이지 중 어느 하나를 지시한다.
제i 스테이지(STGi)는 제1 내지 제8 단자(1~8)를 포함한다. 제1 단자(1)는 스타트신호(VST)를 입력받고, 제2 단자(2)는 리셋신호(VRST)를 입력받는다. 제3 단자(3)는 클럭신호(CLK)를 입력받는다. 제4 내지 제6 단자(4~6)는 각각 고전위전압(VDD), 기수 고전위전압(VDD_O) 및 우수 고전위전압(VDD_E)과 연결된다. 제7 및 제8 단자(7,8)는 각각 저전위전압(VSS) 및 리커버리전압(Vrec)에 연결된다. 이하, 본 명세서에서 각 단자 및 각 단자에 입력되는 신호는 도면부호를 간략하게 하기 위해서 동일한 도면부호를 사용하기로 한다.
도 5에서 보는 바와 같이, 고전위전압(VDD)은 항상 하이레벨의 전압을 유지한다. 기수 QB노드 동작 기간(To) 동안에 기수 고전위전압은 클럭신호(CLK)가 제공되어서 게이트펄스를 생성하는 스캔 기간(Ts)을 제외하고는 고전위전압을 유지한다. 기수 고전위전압(VDD_O) 및 우수 고전위전압(VDD_E)은 일정간격 예컨대 수 초마다 로직하이와 로직로우 또는 로직로우와 로직하이로 번갈아서 스윙한다.
저전위전압(VSS)은 게이트로우전압(VGL)을 이용할 수 있고 -5V 내지 -6V 전압레벨일 수 있다. 리커버리전압(Vrec)은 저전위전압(VSS) 보다 낮은 전압값을 갖는다.
제i 스테이지(STG[i])는 제i 클럭신호라인(CLK[i]), 리셋신호라인(VRST), 스타트신호라인(VST), 고전위전압(VDD), 기수 고전위전압(VDD_O)(또는 우수 고전위전압(VDD_E)) 및 저전위전압(VSS) 및 리커버리전압(Vrec)을 통해 공급된 신호 및 전원을 기반으로 동작한다. 제i 스테이지(STG[i])는 자신의 출력단(Gout)을 통해 제i 스캔신호를 출력한다.
다수의 스테이지들(STG[i] ~ STG[i+2])은 전단 스테이지의 출력단이나 후단 스테이지의 출력단 등을 통해 출력된 스캔신호를 기반으로 동작하기 위해 출력단과 입력단이 접속된다. 일례로, 제i+1 스테이지(STG[i+1])는 제i 스캔신호를 입력단의 스타트신호로 사용하기 위해 제i 스테이지(STG[i])의 출력단(Gout)에 접속될 수 있다. 그리고 제i+2 스테이지(STG[i+2])는 제i+1 스캔신호를 입력단의 스타트신호로 사용하기 위해 제i+1 스테이지(STG[i+1])의 출력단(VG_OUT[i+1])에 접속될 수 있다.
또한, 다수의 스테이지들(STG[i] ~ STG[i+2])은 후단(다음단) 스테이지의 출력단(예: VG_OUT[i+1])이나 후후단(다다음단) 스테이지의 출력단(예: VG_OUT[i+2])으로부터 출력된 스캔신호 등을 통해 출력된 스캔신호를 기반으로 동작하기 위해 출력단과 입력단이 접속된다. 일례로, 제i 스테이지(STG[i])는 제i+2 스캔신호를 입력단의 안정화신호(또는 리셋신호)로 사용하기 위해 제i+2 스테이지(STG[i+2])의 출력단(VG_OUT[i+2])에 접속될 수 있다. 그리고 제i 스테이지(STG[i])는 제i+2 스캔신호를 입력단의 안정화신호(또는 리셋신호)로 사용하기 위해 제i+2 스테이지(STG[i+2])의 출력단(VG_OUT[i+2])에 접속될 수 있다.
도 4를 참조하면, 제1 실시 예에 따른 게이트 구동부의 제i 스테이지는 스캔방향 제어부(T1, T3N), 노드 제어부(T3R, T3a, T3b, T4a, T5Fa, T5QIa, T5Qa, T3b, T4b, T5Fb, T5QIb, T5Qb) 및 출력 제어부(T6, T7a, T7b)를 포함한다.
스캔방향 제어부(T1, T3N)는 제i 스테이지의 스캔신호에 대한 쉬프트 방향을 순방향 또는 역방향으로 설정한다. 노드 제어부(T3R, T3a, T4a, T5Fa, T5QIa, T5Qa, T3b, T4b, T5Fb, T5QIb, T5Qb)는 제i 스테이지의 Q 노드(Q), 기수 QB 노드(QB_O), 우수 QB 노드(QB_E)를 충전하거나 방전하는 역할을 한다. 출력 제어부(T6, T7a, T7b)는 노드 제어부의 동작에 따라서 제i 스테이지의 출력단(Gout)을 통해 하이레벨의 게이트펄스를 출력하거나 제i 스테이지의 출력단(Gout)의 전위를 저전위전압으로 방전한다.
제i 스테이지의 구성을 자세히 살펴보면 다음과 같다.
스캔방향 제어부(T1, T3N)는 제1 트랜지스터(T1)와 제3N 트랜지스터(T3N)를 포함한다. 제1 트랜지스터(T1)는 스타트신호단자(VST)에 게이트전극이 연결되고 순방향 전압이 공급되는 고전위전압원(VDD)에 제1 전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제1 트랜지스터(T1)는 스타트신호(VST)에 응답하여, 고전위전압(VDD)을 이용하여 Q 노드(Q)를 충전한다. 제1 트랜지스터(T1)가 턴-온되면 제i 스테이지는 스캔신호에 대한 쉬프트 방향이 순방향으로 설정된다.
제3N 트랜지스터(T3N)는 후단신호단자(VNEXT)에 게이트전극이 연결되고 저전위전압원(VSS)에 제1 전극이 연결되고 Q 노드(Q)에 제2전극이 연결된다. 제3N 트랜지스터(T3N)는 후단신호(VNEXT)에 응답하여 Q 노드(Q)를 저전위전압(VSS)으로 방전한다. 제3N 트랜지스터(T3N)가 턴-온되면 제i 스테이지는 스캔신호에 대한 쉬프트 방향이 역방향으로 설정된다.
노드 제어부는 Q 노드 제어부, 기수 QB 노드 제어부, 우수 QB 노드 제어부 및 저전위 홀딩부를 포함한다.
Q 노드 제어부(T3R, T3a, T3b)는 Q 노드(Q)의 충전 타이밍을 결정한다. 기수 QB 노드 제어부(T4a, T5Fa,T5Qa)는 기수 QB 노드(QB_O)의 충전타이밍을 결정한다. 우수 QB 노드 제어부(T4b, T5Fb, T5Qb)는 우수 QB 노드(QB_E)의 충전타이밍을 결정한다. 저전위 홀딩부(T5QIa, T5QIb)는 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)가 동작하지 않는 구간에서 리커버리전압(Vrec)을 제공한다.
제T3R 트랜지스터(T3R)는 리셋단자(VRST)에 게이트전극이 연결되고 저전위전원(VSS)에 제1 전극이 연결되고 Q 노드(Q)에 제2 전극이 연결된다. 제T3R 트랜지스터(T3R)는 리셋단자(VRST)를 통해 공급되는 리셋신호에 응답하여 Q 노드(Q)를 저전위전압(VSS)까지 방전한다.
제T3a 트랜지스터(T3a)는 기수 QB 노드(QB_O)에 게이트전극이 연결되고 저전위전원(VSS)에 제1전극이 연결되고 Q 노드(Q)에 제2 전극이 연결된다. 제T3a 트랜지스터(T3a)는 기수 QB 노드(QB_O)가 하이레벨의 전압일 때 Q 노드(Q)의 전원을 저전위전압(VSS)까지 방전한다.
제T4a 트랜지스터(T4a)는 기수 고전위전압원(VDD_O)에 게이트전극과 제1 전극이 연결되고 기수 QB 노드(QB_O)에 제2 전극이 연결된다. 제T4a 트랜지스터(T4a)는 하이레벨의 기수 고전위전압(VDD_O)이 제공될 때에 기수 QB 노드(QB_O)를 충전한다.
제1 기수 QB 노드 제어 트랜지스터(T5Fa)는 스타트신호단자(VST)에 게이트전극이 연결되고 저전위전원(VSS)에 제1 전극이 연결되고 기수 QB 노드(QB_O)에 제2 전극이 연결된다. 제1 기수 QB 노드 제어 트랜지스터(T5Fa)는 스타트신호(VST)에 응답하여 기수 QB 노드(QB_O)를 저전위전압(VSS)으로 방전한다.
기수 저전위홀딩 트랜지스터(T5QIa)는 우수 고전위전압원(VDD_E)에 게이트전극이 연결되고 리커버리단자(Vrec)에 제1 전극이 연결되고 기수 QB 노드(QB_O)에 제2 전극이 연결된다. 기수 저전위홀딩 트랜지스터(T5QIa)는 우수 고전위전압(VDD_E)에 응답하여, 기수 QB 노드(QB_O)의 전압을 리커버리전압(Vrec)레벨까지 방전한다.
제2 기수 QB 노드 제어 트랜지스터(T5Qa)는 Q 노드(Q)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1 전극이 연결되고 기수 QB 노드(QB_O)에 제2 전극이 연결된다. 제T5Qa트랜지스터(T5Qa)는 Q 노드(Q)가 하이레벨의 전압일 때 턴-온되어서 기수 QB 노드(QB_O)를 저전위전압(VSS)으로 방전한다.
제T3b 트랜지스터(T3b)는 우수 QB 노드(QB_E)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1 전극이 연결되고 Q 노드(Q)에 제2 전극이 연결된다. 제T3b 트랜지스터(T3b)는 우수 QB 노드(QB_E)가 하이레벨일 때 턴-온되어서, Q 노드(Q)를 저전위전압(VSS)까지 방전한다.
제T4b 트랜지스터(T4b)는 우수 고전위전압원(VDD_E)에 게이트전극과 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 제T4b 트랜지스터(T4b)는 하이레벨의 우수 고전위전압(VDD_E)이 입력될 때, 우수 QB 노드(QB_E)를 충전한다.
제1 우수 QB 노드 제어 트랜지스터(T5Fb)는 스타트신호단자(VST)에 게이트전극이 연결되고 저전위전원(VSS)에 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 제1 우수 QB 노드 제어 트랜지스터(T5Fb)는 스타트신호(VST)에 응답하여 우수 QB 노드(QB_E)를 저전위전압(VSS)으로 방전한다.
우수 저전위홀딩 트랜지스터(T5QIb)는 기수 고전위전압원(VDD_O)에 게이트전극이 연결되고 리커버리전압원(Vrec)에 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 우수 저전위홀딩 트랜지스터(T5QIb)는 하이레벨의 기수 고전위전압(VDD_O)에 응답하여, 우수 QB 노드(QB_E)를 리커버리전압(Vrec)레벨까지 방전한다.
제2 우수 QB 노드 제어 트랜지스터(T5Qb)는 Q 노드(Q)에 게이트전극이 연결되고 저전위전원(VSS)에 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 제2 우수 QB 노드 제어 트랜지스터(T5Qb)는 Q 노드(Q)가 충전될 때에 우수 QB 노드(QB_E)의 전위를 저전위전압(VSS)으로 방전한다.
출력 제어부(T6, T7a, T7b) 풀업 트랜지스터(T6), 기수 풀다운 트랜지스터(T7a) 및 우수 풀다운 트랜지스터(T7b)를 포함한다. 풀업 트랜지스터(T6)는 게이트하이전압의 게이트신호를 출력하고 기수 풀다운 트랜지스터(T7a) 및 우수 풀다운 트랜지스터(T7b)는 출력단(Gout)의 전위를 저전위전압으로 방전한다.
풀업 트랜지스터(T6)는 Q 노드(Q)에 게이트전극이 연결되고 클럭신호라인(CLK)에 제1 전극이 연결되고 출력단(Gout)에 제2 전극이 연결된다. 풀업 트랜지스터(T6)는 Q 노드(Q)가 충전 상태일 때, 클럭신호(CLK)를 출력단(Gout)으로 출력한다.
기수 풀다운 트랜지스터(T7a)는 기수 QB 노드(QB_O)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1 전극이 연결되고 출력단(Gout)에 제2 전극이 연결된다. 기수 풀다운 트랜지스터(T7a)는 기수 QB 노드(QB_O)가 충전 상태일 때, 출력단(Gout)의 전위를 저전위전압(VSS)으로 방전한다.
우수 풀다운 트랜지스터(T7b)는 우수 QB 노드(QB_E)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1 전극이 연결되고 출력단(Gout)에 제2 전극이 연결된다. 우수 풀다운 트랜지스터(T7b)는 우수 QB 노드(QB_E)가 충전 상태일 때, 출력단(Gout)의 전위를 저전위전압(VSS)으로 방전한다.
본 발명의 게이트 구동부는 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)를 교번적으로 구동하기 위한 기수 고전위전압(VDD_O) 및 우수 고전위전압(VDD_E)을 제공받는다.
기수 QB노드 동작 기간(To)은 기수 고전위전압단자(VDD_O)를 통해서 제공되는 전압을 바탕으로 기수 QB 노드(QB_O)를 구동하는 구간이다. 기수 QB노드 동작 기간(To) 동안에 우수 QB 노드(QB_E)는 리커버리전압(Vrec)을 유지한다.
우수 QB노드 동작 기간(Te)은 우수 고전위전압단자(VDD_E)를 통해서 제공되는 전압을 바탕으로 우수 QB 노드(QB_E)를 구동하는 구간이다. 우수 QB노드 동작 기간(Te) 동안에 기수 QB 노드(QB_O)는 리커버리전압(Vrec)을 유지한다.
저전위전압(VSS)은 '0'V의 전압값을 갖는 그라운드 전압이고, 리커버리전압(Vrec)은 저전위전압(VSS) 보다 낮은 전압, 즉 음의 전압값을 갖는다.
기수 QB노드 동작 기간(To) 및 우수 QB노드 동작 기간(Te)은 수 초 단위로 설정될 수 있다. 이렇듯 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)는 일정간격마다 교번적으로 구동되고, 이에 따라서 QB 노드를 구동하는 트랜지스터들에 부담되는 바이어스 스트레스(bias stress)를 줄일 수 있다.
한편, 제1 실시 예에 따른 내장형 스캔 구동부의 제i 스테이지는 도 6에 도시된 바와 같이, 클럭신호(CLK), 스타트신호(VST), 고전위전원(VDD), 기수 고전위전원(VDD_O) 및 후단신호(VNEXT)에 대응하여 동작할 수 있다. 도 6은 기수 QB 노드를 구동하기 위해서 기수 고전위전압(VDD_O)이 하이레벨인 경우를 나타내고 있다.
도 6을 참조하여, 각 신호들의 타이밍에 따라서 게이트펄스를 출력하는 출력단(Gout)의 전위변화를 살펴보면 다음과 같다.
스타트신호(VST)가 입력되는 동안에, 제1 트랜지스터(T1)는 고전위전압(VDD)을 Q 노드(Q)에 제공한다. 따라서, Q 노드(Q)는 스타트신호(VST)가 입력되는 동안에 프리챠징(pre-charging)된다.
클럭신호(CLK)가 입력되는 동안에, 풀업 트랜지스터(T6)의 제1 전극은 클럭신호(CLK)에 의해서 전위가 올라가고 게이트전극은 부트스트래핑(boot strapping) 된다. 따라서, 스타트신호(VST)가 입력되는 동안에 프리챠징 된 Q 노드(Q)의 전위는 클럭신호(CLK)가 입력될 때 더욱 높아지면서 턴-온된다. 턴-온된 풀업 트랜지스터(T6)는 클럭신호(CLK)를 출력단(Gout)으로 출력한다.
그리고 스타트신호(VST)와 클럭신호(CLK)에 의한 Q 노드(Q)가 충전되는 스캔 기간(Ts) 동안에, 제1 기수 QB 노드 제어 트랜지스터(T5Fa)는 기수 QB 노드(QB_O)의 전위를 저전위전압(VSS)으로 방전하고 제1 우수 QB 노드 제어 트랜지스터(T5Fb)는 우수 QB 노드(QB_E)의 전위를 저전위전압(VSS)으로 방전한다. 또한, 제1 기간(t1) 동안에 Q 노드(Q)가 충전됨에 따라서, 제2 기수 QB노드 제어 트랜지스터(T5QIa)는 기수 QB 노드(QB_O)를 저전위전압(VSS)으로 방전하고, 제2 우수 QB노드 제어 트랜지스터(T5QIb)는 우수 QB 노드(QB_E)를 저전위전압(VSS)으로 방전한다.
즉, 스캔 기간(Ts) 동안에, Q 노드(Q)는 충전되고 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)는 저전위전압(VSS)으로 방전된다.
클럭신호(CLK)가 로우레벨로 반전되고, 후단신호(VNEXT)가 입력되는 동안에 제T3N 트랜지스터(T3N)는 턴-온되어 Q 노드(Q)의 전위를 저전위전압(VSS)으로 방전한다. Q 노드(Q)의 전위를 저전위전압(VSS)으로 방전됨에 따라서 제2 기수 QB노드 제어 트랜지스터(T5QIa) 및 제2 우수 QB노드 제어 트랜지스터(T5QIb)는 턴-오프되고, 기수 QB노드(QB_O) 및 우수 QB노드(QB_E)는 저전위를 유지하지 못한다. 따라서, 기수 QB노드(QB_O)는 기수 고전위전압(VDD_O)에 의해서 충전되고, 우수 QB노드(QB_E)는 우수 고전위전압(VDD_E)에 의해서 충전된다.
기수 QB 노드 동작 기간(To) 동안에, 기수 QB 노드(QB_O)가 충전됨에 따라서 제T3a 트랜지스터(T3a)는 턴-온되어서 Q 노드(Q)를 저전위전압(VSS)으로 방전한다. 또는, 우수 QB 노드 동작 기간(Te) 동안에, 우수 QB 노드(QB_E)가 충전됨에 따라서 제T3b 트랜지스터(T3b)는 턴-온되어서 Q 노드(Q)를 저전위전압(VSS)으로 방전한다.
살펴본 바와 같이, 제T3a 트랜지스터(T3a) 및 기수 풀다운 트랜지스터(T7a)는 기수 QB 노드(QB_O)를 구동하는 과정에서 게이트펄스를 출력하는 구간을 제외하고는 기수 QB 노드(QB_O)에 충전된 전압을 게이트전극을 통해서 입력받는다. 즉, 제T3a 트랜지스터(T3a) 및 기수 풀다운 트랜지스터(T7a)는 장시간 바이어스 스트레스(bias stress)를 받기 때문에 트랜지스터의 문턱전압(Vth) 특성이 변한다.
마찬가지로 제T3b 트랜지스터(T3b) 및 우수 풀다운 트랜지스터(T7b)는 우수 QB 노드(QB_E)를 구동하는 과정에서 바이어스 스트레지스에 의한 트랜지스터 특성이 변하게 된다.
본 발명의 쉬프트 레지스터(140)는 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)를 교번구동하며, 비구동 기간 동안에 QB 노드를 저전위로 유지하여 제T3a 트랜지스터(T3a) 및 기수 풀다운 트랜지스터(T7a) 또는 제T3b 트랜지스터(T3b) 및 우수 풀다운 트랜지스터(T7b)의 소자특성을 회복시킨다. 특히, 이 과정에서 비구동 기간의 QB 노드는 저전위전압 보다 전압레벨이 낮은 리커버리전압(Vrec)을 유지한다. 예컨대, 도 6에서와 같이 기수 QB 노드(QB_O)를 구동하는 동안에, 우수 저전위홀딩 트랜지스터(T5QIb)는 우수 QB 노드(QB_E)를 리커버리전압(Vrec)레벨까지 방전한다.
도 7은 게이트-소스 전위(Vgs)가 양의 전위일 경우와 음(-)의 전위일 경우에 트랜지스터 문턱전압(Vth)의 회복특성을 나타내는 도면이다. 도 7에서 보는 바와 같이, 트랜지스터는 게이트-소스 전위가 음(-)의 전위일 경우에 문턱전압의 회복이 더 빠르게 되는 것을 알 수 있다.
제1 실시 예의 게이트 구동부는 구동기간에 따라서 QB 노드를 선택적으로 저전위전압(VSS) 또는 리커버리전압(Vrec)으로 유지한다. 만약 QB 노드를 항시 음(-)의 전압으로 유지하면, 구동기간 동안에는 QB 노드의 전압 스윙폭이 커지기 때문에 소비전력이 증가한다. 하지만, 제1 실시 예는 구동기간에는 QB 노드를 저전위전압으로 유지하기 때문에 소비전력을 낮추면서, 비구동기간에는 QB 노드를 음(-)의 전위로 유지하여 문턱전압의 회복 기능을 효과적으로 수행할 수 있다.
도 8은 제2 실시 예에 의한 스테이지를 나타내는 도면이다.
도 8을 참조하면, 제2 실시 예에 따른 게이트 구동부의 제i 스테이지는 스캔방향 제어부(T1, T3N), 노드 제어부(T3R, T3a, T3b, T4a, T5Fa, T5QIa, T5Qa, T3b, T4b, T5Fb, T5QIb, T5Qb, T5F_La, T5F_Lb, T5F_Ha, T5F_Hb, T5Q_La, T5Q_Lb, T5Q_Ha, T5Q_Hb,) 및 출력 제어부(T6, T7a, T7b)를 포함한다. 제2 실시 예에서 전술한 실시 예와 실질적으로 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다.
노드 제어부는 Q 노드 제어부, 기수 QB 노드 제어부, 우수 QB 노드 제어부 및 저전위 홀딩부를 포함한다.
Q 노드 제어부(T3R, T3a, T3b)는 Q 노드(Q)의 충전 타이밍을 결정한다. 기수 QB 노드 제어부(T4a, T5Fa, T5Qa, T5F_Ha, T5Q_Ha)는 기수 QB 노드(QB_O)의 충전타이밍을 결정한다. 우수 QB 노드 제어부(T4b, T5Fb, T5Qb, T5F_Hb, T5Q_Hb)는 우수 QB 노드(QB_E)의 충전타이밍을 결정한다. 저전위 홀딩부(T5QIa, T5QIb)는 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)가 동작하지 않는 구간에서 리커버리전압(Vrec)을 제공한다.
쇼트 방지부(T5F_La, T5Q_La, T5F_Lb, T5Q_Lb)는 동작하지 않는 QB노드를 통해서 쇼트 현상이 발생하는 것을 방지한다.
제T4a 트랜지스터(T4a)는 기수 고전위전압원(VDD_O)에 게이트전극과 제1 전극이 연결되고 기수 QB 노드(Qr_O)에 제2 전극이 연결된다. 제T4a 트랜지스터(T4a)는 하이레벨의 기수 고전위전압(VDD_O)이 제공될 때에 기수 QB 노드(QB_O)를 충전한다.
제1 기수 QB 노드 제어 트랜지스터(T5Fa)는 기수 스타트 출력제어 트랜지스터(T5F_Ha)에 게이트전극이 연결되고 저전위전압(VSS)에 제1 전극이 연결되고 기수 QB 노드(QB_O)에 제2 전극이 연결된다. 기수 스타트 출력제어 트랜지스터(T5F_Ha)의 게이트전극은 기수 고전위전압(VDD_O)에 연결되고 제1 전극은 스타트신호(VST)에 연결되며 제2 전극은 제1 기수 QB 노드 제어 트랜지스터(T5Fa)에 연결된다. 즉, 제1 기수 QB 노드 제어 트랜지스터(T5Fa)는 기수 고전위전압(VDD_O)이 하이레벨일 때에 한해서 선택적으로 제공받는 스타트신호(VST)에 응답하여 기수 QB 노드(QB_O)를 저전위전압(VSS)으로 방전한다.
제1 기수 쇼트 방지 트랜지스터(T5F_La)는 우수 고전위전압단자(VDD_E)에 게이트전극이 연결되고 제1 기수 QB 노드 제어 트랜지스터(T5Fa)에 제1 전극이 연결되며 리커버리전압원(Vrec)에 제2 전극이 연결된다. 제1 기수 쇼트 방지 트랜지스터(T5F_La)는 우수 고전위전압(VDD_E)이 제공될 때, 즉 기수 QB노드 동작 기간(Te) 동안에 제1 기수 QB 노드 제어 트랜지스터(T5Fa)를 턴-오프시킨다.
제T4b 트랜지스터(T4b)는 우수 고전위전압원(VDD_E)에 게이트전극과 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 제T4b 트랜지스터(T4b)는 하이레벨의 우수 고전위전압(VDD_E)이 입력될 때, 우수 QB 노드(QB_E)를 충전한다.
제1 우수 QB 노드 제어 트랜지스터(T5Fb)는 우수 스타트 출력제어 트랜지스터(T5F_Hb)에 게이트전극이 연결되고 저전위전압원(VSS)에 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 우수 스타트 출력제어 트랜지스터(T5F_Hb)의 게이트전극은 우수 고전위전압원(VDD_E)에 연결되고 제1 전극은 스타트신호(VST)에 연결되며 제2 전극은 제1 기수 QB 노드 제어 트랜지스터(T5Fa)에 연결된다. 즉, 제1 우수 QB 노드 제어 트랜지스터(T5Fb)는 우수 고전위전압(VDD_E)이 하이레벨일 때에 한해서 선택적으로 제공받는 스타트신호(VST)에 응답하여 우수 QB 노드(QB_E)를 저전위전압으로 방전한다.
제1 우수 쇼트 방지 트랜지스터(T5F_Lb)는 기수 고전위전압단자(VDD_O)에 게이트전극이 연결되고 제1 우수 QB 노드 제어 트랜지스터(T5Fb)에 제1 전극이 연결되며 리커버리전압원(Vrec)에 제2 전극이 연결된다. 제1 우수 쇼트 방지 트랜지스터(T5F_Lb)는 기수 고전위전압(VDD_O)이 제공될 때, 즉 기수 QB노드 동작 기간 동안에 제1 우수 QB 노드 제어 트랜지스터(T5Fb)를 턴-오프시킨다.
제2 기수 QB 노드 제어 트랜지스터(T5Qa)는 기수 Q 노드 스위칭 트랜지스터(T5Q_Ha)의 제2 전극에 게이트전극이 연결되고 기수 QB 노드(QB_O)에 제1 전극이 연결되며 저전위전원라인(VSS)에 제2 전극이 연결된다. 기수 Q 노드 스위칭 트랜지스터(T5Q_Ha)는 기수 고전위전압단자(VDD_O)에 게이트전극이 연결되고 Q 노드(Q)에 제1 전극이 연결되며 제2 기수 QB 노드 제어 트랜지스터(T5Qa)의 게이트전극에 제2 전극이 연결된다. 즉, 제2 기수 QB 노드 제어 트랜지스터(T5Qa)는 기수 고전위전압(VDD_O)이 제공되는 동안에 Q 노드(Q)가 하이레벨의 전압일 때 턴-온된다. 제2 기수 QB 노드 제어 트랜지스터(T5Qa)는 턴-온되는 동안에 기수 QB 노드(QB_O)를 저전위전압(VSS)으로 방전시킨다.
제2 기수 쇼트 방지 트랜지스터(T5Q_La)는 기수 고전위전압단자(VDD_O)에 게이트전극이 연결되고 제2 우수 QB 노드 제어 트랜지스터(T5Qb)에 제1 전극이 연결되며 리커버리전압원(Vrec)에 제2 전극이 연결된다. 제2 기수 쇼트 방지 트랜지스터(T5Q_La)는 기수 고전위전압(VDD_O)이 제공될 때에 제2 기수 QB 노드 제어 트랜지스터(T5Qb)를 턴-오프 시킨다. 즉, 제2 기수 쇼트 방지 트랜지스터(T5Q_La)는 기수 QB 노드(QB_O)가 동작구간이고 우수 QB 노드가 비동작구간일 때에 제2 우수 QB 노드 제어 트랜지스터(T5Qb)를 턴-오프시킨다.
제2 우수 QB 노드 제어 트랜지스터(T5Qb)는 우수 Q 노드 스위칭 트랜지스터(T5Q_Hb)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 우수 Q 노드 스위칭 트랜지스터(T5Q_Hb)는 우수 고전위전압단자(VDD_E)에 게이트전극이 연결되고 Q 노드(Q)에 제1 전극이 연결되며 제2 우수 QB 노드 제어 트랜지스터(T5Qb)의 게이트전극에 제2 전극이 연결된다. 즉, 제2 우수 QB 노드 제어 트랜지스터(T5Qb)는 우수 고전위전압(VDD_E)이 제공되는 동안에 Q 노드(Q)가 하이레벨의 전압일 때 턴-온된다. 제2 우수 QB 노드 제어 트랜지스터(T5Qb)는 턴-온되는 동안에 우수 QB 노드(QB_E)를 저전위전압(VSS)으로 방전시킨다.
제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)는 우수 고전위전압단자(VDD_E)에 게이트전극이 연결되고 제1 기수 QB 노드 제어 트랜지스터(T5Fa)에 제1 전극이 연결되며 리커버리전압원(Vrec)에 제2 전극이 연결된다. 제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)는 우수 고전위전압(VDD_E)이 제공될 때에 제2 기수 QB 노드 제어 트랜지스터(T5Qa)를 턴-오프 시킨다. 즉, 제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)는 우수 QB 노드(QB_E)가 동작구간이고 기수 QB 노드(QB_O)가 비동작구간일 때에 제2 기수 QB 노드 제어 트랜지스터(T5Qa)를 턴-오프시킨다.
한편, 제2 실시 예에 따른 내장형 스캔 구동부의 제i 스테이지는 제1 실시 예와 마찬가지로 도 6에 도시된 클럭신호(CLK), 스타트신호(VST), 고전위전원(VDD), 기수 고전위전원(VDD_O) 및 후단신호(VNEXT)에 대응하여 동작할 수 있다.
기수 QB노드 동작 기간(To) 동안에 우수 QB 노드(QB_E)는 우수 저전위 홀딩 트랜지스터(T5QIb)의 동작에 의해서 리커버리전압(Vrec)레벨을 유지하여야 한다. 하지만, 기수 QB노드 동작 기간(To)에서도 스타트신호(VST)가 입력되는 동안에는 제1 우수 QB 노드 제어 트랜지스터(T5Fb)가 턴-온되고, Q 노드(Q)가 충전되기 때문에 제2 우수 QB 노드 제어 트랜지스터(T5Qb) 또한 턴-온된다. 이에 따라, 기수 QB노드 동작 기간(To) 동안에 제1 우수 QB 노드 제어 트랜지스터(T5Fb)와 우수 저전위 홀딩 트랜지스터(T5QIb)를 통해서 저전위전압(VSS)과 리커버리전압(Vrec)이 쇼트(short)되는 현상이 발생한다. 또한, 제2 우수 QB 노드 제어 트랜지스터(T5Qb)와 우수 저전위 홀딩 트랜지스터(T5QIb)를 통해서 저전위전압(VSS)과 리커버리전압(Vrec)이 쇼트(short)되는 현상이 발생한다. 결국, 도 9에서 보는 바와 같이, 기수 QB노드 동작 기간(To) 내에서 쇼트 전압이 발생하여, 저전위전압(VSS) 및 리커버리전압(Vrec)의 전압레벨이 흔들릴 수 있다.
제2 실시 예의 스테이지는 기수 QB 노드 동작기간(To) 동안에 제1 기수 QB 노드 제어 트랜지스터(T5Fa)를 정상 동작시키기 위한 기수 스타트출력제어 트랜지스터(T5F_Ha)를 포함한다. 그리고 제2 실시 예의 스테이지는 기수 QB 노드 동작기간(To) 동안에 우수 QB 노드(QB_E)를 통해서 쇼트 현상이 발생하는 것을 방지하기 위한 제1 우수 쇼트방지 트랜지스터(T5F_Lb)를 포함한다.
또한, 제2 실시 예의 스테이지는 기수 QB 노드 동작기간(To) 동안에, 제2 기수 QB 노드 제어 트랜지스터(T5Qa)를 정상 동작시키기 위한 기수 Q 노드 스위칭 트랜지스터(T5Q_Ha)를 포함하고, 우수 QB 노드(QB_E)를 통해서 쇼트 현상이 발생하는 것을 방지하기 위한 제2 우수 쇼트방지 트랜지스터(T5Q_Lb)를 포함한다.
기수 스타트출력제어 트랜지스터(T5F_Ha)는 기수 고전위전압(VDD_O)에 응답하여 턴-온된다. 따라서 기수 스타트출력제어 트랜지스터(T5F_Ha)는 기수 QB노드 동작 기간(To) 동안에 제1 기수 QB 노드 제어 트랜지스터(T5Fa)를 턴-온시켜서 정상적인 구동을 한다.
제1 우수 쇼트방지 트랜지스터(T5F_Lb)는 기수 고전위전압(VDD_O)에 응답하여 턴-온된다. 즉, 제1 우수 쇼트방지 트랜지스터(T5F_Lb)는 기수 QB노드 동작 기간(To)에서 제1 우수 QB 노드 제어 트랜지스터(T5Fb)를 턴-오프시킨다. 따라서, 제1 우수 쇼트방지 트랜지스터(T5F_Lb)는 기수 QB 노드 구동기간(To) 동안에서는 스타트신호(VST)가 입력될지라도 제1 우수 QB 노드 제어 트랜지스터(T5Fb)가 턴-온되는 것을 방지한다. 결국 제1 우수 쇼트방지 트랜지스터(T5F_Lb)는 기수 QB 노드 구동기간(To) 동안에, 제1 우수 QB 노드 제어 트랜지스터(T5Fb) 및 우수 저전위홀딩 트랜지스터(T5QIb)를 통해서 쇼트 현상이 발생하는 것을 억제할 수 있다.
기수 Q 노드 스위칭 트랜지스터(T5Q_Ha)는 기수 고전위전압(VDD_O)에 응답하여 턴-온된다. 기수 Q 노드 스위칭 트랜지스터(T5Q_Ha)는 기수 QB노드 동작 기간(To) 동안에는 제2 기수 QB 노드 제어 트랜지스터(T5Qa)를 턴-온시켜서 정상적인 구동을 한다.
제2 우수 쇼트방지 트랜지스터(T5Q_Lb)는 기수 고전위전압(VDD_O)에 응답하여 턴-온된다. 즉, 제2 우수 쇼트방지 트랜지스터(T5Q_Lb)는 기수 QB노드 동작 기간(To)에서 제2 우수 QB 노드 제어 트랜지스터(T5Qb)를 턴-오프시킨다. 따라서, 제2 우수 쇼트방지 트랜지스터(T5Q_Lb)는 기수 QB 노드 구동기간(To) 동안에, 제2 우수 QB 노드 제어 트랜지스터(T5Qb) 및 우수 저전위홀딩 트랜지스터(T5QIb)를 통해서 쇼트 현상이 발생하는 것을 억제할 수 있다.
이와 유사하게, 제2 실시 예의 스테이지는 우수 QB 노드 동작기간(Te) 동안에 제1 우수 QB 노드 제어 트랜지스터(T5Fb)를 정상 동작시키기 위한 우수 스타트출력제어 트랜지스터(T5F_Hb)를 포함한다. 그리고 제2 실시 예의 스테이지는 우수 QB 노드 동작기간(Te) 동안에 기수 QB 노드(QB_O)를 통해서 쇼트 현상이 발생하는 것을 방지하기 위한 제1 기수 쇼트방지 트랜지스터(T5F_La)를 포함한다.
또한, 제2 실시 예의 스테이지는 우수 QB 노드 동작기간(Te) 동안에, 제2 우수 QB 노드 제어 트랜지스터(T5Qb)를 정상 동작시키기 위한 우수 Q 노드 스위칭 트랜지스터(T5Q_Hb)를 포함하고, 기수 QB 노드(QB_O)를 통해서 쇼트 현상이 발생하는 것을 방지하기 위한 제2 기수 쇼트방지 트랜지스터(T5Q_La)를 포함한다.
도 10은 제3 실시 예에 의한 스테이지를 나타내는 도면이다.
도 10을 참조하면, 제2 실시 예에 따른 게이트 구동부의 제i 스테이지는 스캔방향 제어부(T1, T3N), 노드 제어부(T3R, T3a, T3b, T4a, T5Fa, T5QIa, T5Qa, T3b, T4b, T5Fb, T5QIb, T5Qb, T5F_La, T5F_Lb, T5Q_La, T5Q_Lb) 및 출력 제어부(T6, T7a, T7b)를 포함한다. 제3 실시 예에서 전술한 제2 실시 예와 실질적으로 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다.
노드 제어부는 Q 노드 제어부, 기수 QB 노드 제어부, 우수 QB 노드 제어부 및 저전위 홀딩부를 포함한다.
Q 노드 제어부(T3R, T3a, T3b)는 Q 노드(Q)의 충전 타이밍을 결정한다. 기수 QB 노드 제어부(T4a, T5Fa, T5Qa)는 기수 QB 노드(QB_O)의 충전타이밍을 결정한다. 우수 QB 노드 제어부(T4b, T5Fb, T5Qb)는 우수 QB 노드(QB_E)의 충전타이밍을 결정한다. 저전위 홀딩부(T5QIa, T5QIb)는 기수 QB 노드(QB_O) 및 우수 QB 노드(QB_E)가 동작하지 않는 구간에서 리커버리전압(Vrec)을 제공한다. 쇼트 방지부(T5F_La, T5Q_La, T5F_Lb, T5Q_Lb)는 동작하지 않는 QB노드를 통해서 쇼트 현상이 발생하는 것을 방지한다.
제1 기수 QB 노드 제어 트랜지스터(T5Fa)는 스타트신호단자(VST)에 게이트전극이 연결되고 저전위전압(VSS)에 제1 전극이 연결되고 제1 기수 쇼트 방지 트랜지스터(T5F_La)의 제2 전극에 제1 전극이 연결된다. 제1 기수 쇼트 방지 트랜지스터(T5F_La)는 우수 고전위전압원(VDD_E)에 게이트전극이 연결되고 기수 QB 노드(QB_O)에 제1 전극이 연결된다. 따라서, 우수 QB 노드 동작기간(Te) 동안에는 제1 기수 쇼트 방지 트랜지스터(T5F_La)가 턴-오프되어서, 제1 기수 QB 노드 제어 트랜지스터(T5Fa)와 기수 QB 노드(QB_O) 간의 전류 경로가 차단된다. 즉, 제1 기수 쇼트방지 트랜지스터(T5F_La)는 우수 QB노드 동작 기간(Te) 동안에 제1 기수 QB 노드 제어 트랜지스터(T5Fa) 및 기수 저전위홀딩 트랜지스터(T5QIa)를 통해서 쇼트 현상이 발생하는 것을 억제할 수 있다. 다시 말해서, 제1 기수 쇼트 방지 트랜지스터(T5F_La)는 우수 QB 노드 동작기간(Te) 동안에 기수 QB 노드(QB_O)를 통해서 쇼트 형상이 발생하는 것을 방지한다.
이와 마찬가지로, 제1 우수 쇼트 방지 트랜지스터(T5F_Lb)는 기수 QB 노드 동작기간(To) 동안에 우수 QB 노드(QB_E)를 통해서 쇼트 현상이 발생하는 것을 방지한다.
제2 기수 QB 노드 제어 트랜지스터(T5Qa)는 Q 노드(Q)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제2 전극이 연결되고 제2 기수 쇼트 방지 트랜지스터(T5Q_La)의 제2 전극에 제1 전극이 연결된다. 제2 기수 쇼트 방지 트랜지스터(T5Q_La)는 우수 고전위전압(VDD_E)에 게이트전극이 연결되고 기수 QB 노드(QB_O)에 제1 전극이 연결된다. 즉, 제2 기수 쇼트 방지 트랜지스터(T5Q_La)는 우수 QB 노드 동작기간(Te) 동안에 제2 기수 QB 노드 제어 트랜지스터(T5Qa)를 턴-오프시킨다. 따라서, 제2 기수 쇼트방지 트랜지스터(T5Q_La)는 우수 QB노드 동작기간(Te) 동안에 제2 기수 QB 노드 제어 트랜지스터(T5Qa) 및 기수 저전위홀딩 트랜지스터(T5QIa)를 통해서 쇼트 현상이 발생하는 것을 억제할 수 있다.
제2 우수 QB 노드 제어 트랜지스터(T5Qb)는 Q 노드(Q)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1 전극이 연결되고 우수 QB 노드(QB_E)에 제2 전극이 연결된다. 우수 QB 노드(QB_O)와 제2 전극 사이에는 제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)가 형성된다. 제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)의 게이트전극은 기수 고전위전압(VDD_O)에 연결된다.
제2 우수 쇼트방지 트랜지스터(T5Q_Lb)는 기수 QB노드 동작기간(To) 동안에 제2 우수 QB 노드 제어 트랜지스터(T5Qb) 및 우수 저전위홀딩 트랜지스터(T5QIb)를 통해서 쇼트 현상이 발생하는 것을 억제할 수 있다.
이렇듯 제3 실시 예의 게이트 구동부는 제2 실시 예와 마찬가지로, 비구동기간을 갖는 QB 노드를 통해서 쇼트 현상이 발생하는 것을 방지할 수 있다.
도 11은 제4 실시 예에 의한 스테이지를 나타내는 도면이다. 제4 실시 예에서 전술한 실시 예들과 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다.
도 11에 도시된 제4 실시 예는 제3 실시 예의 변형 예이다. 제1 기수 쇼트 방지 트랜지스터(T5F_La)는 제1 기수 QB 노드 제어 트랜지스터(T5Fa) 및 저전위전압(VSS) 사이에 연결된다. 그리고 제1 우수 쇼트 방지 트랜지스터(T5F_Lb)는 제1 우수 QB 노드 제어 트랜지스터 및 저전위전압(VSS) 사이에 연결된다.
제2 기수 쇼트 방지 트랜지스터(T5Q_La)는 제2 기수 QB 노드 제어 트랜지스터(T5Qa) 및 저전위전압(VSS) 사이에 연결된다. 제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)는 제2 우수 QB 노드 제어 트랜지스터(T5Qb) 및 저전위전압(VSS) 사이에 연결된다.
제4 실시 예의 제1 기수 쇼트 방지 트랜지스터(T5F_La), 제1 우수 쇼트 방지 트랜지스터(T5F_Lb), 제2 기수 쇼트 방지 트랜지스터(T5Q_La) 및 제2 우수 쇼트 방지 트랜지스터(T5Q_Lb)들은 각각 전술한 제3 실시 예와 동일한 동작하기 때문에 자세한 설명은 생략하기로 한다.
즉, 제4 실시 예의 게이트 구동부 역시 비구동기간을 갖는 QB 노드를 통해서 쇼트 현상이 발생하는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (9)

  1. 게이트라인이 형성된 표시패널; 및
    상기 게이트라인에 제공되는 게이트펄스를 출력하는 게이트 구동부를 포함하되,
    상기 게이트 구동부는
    클락신호의 출력 타이밍을 결정하기 위한 Q 노드 제어부;
    상기 Q 노드의 하이레벨 전위에 응답하여 상기 클럭신호를 출력하는 출력제어부;
    제1 기간 동안 상기 출력제어부의 출력단 전위를 방전하는 기수 QB 노드 제어부;
    제2 기간 동안 상기 출력제어부의 출력단 전위를 방전하는 우수 QB 노드 제어부; 및
    상기 제1 기간 동안 상기 우수 QB 노드에 음(-)의 전위를 제공하거나, 상기 제2 기간 동안 상기 기수 QB 노드에 음(-)의 전위를 제공하는 저전위 홀딩부를 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 저전위 홀딩부는
    저전위전압 보다 낮은 음(-)의 전위를 갖는 리커버리전압을 제공하는 리커버리전압원;
    상기 기수 QB 노드가 구동되는 동안에 상기 우수 QB 노드를 상기 리커버리 전원으로 방전하는 우수 저전위홀딩 트랜지스터; 및
    상기 우수 QB 노드가 구동되는 동안에 상기 기수 QB 노드를 상기 리커버리 전원으로 방전하는 기수 저전위홀딩 트랜지스터를 포함하는 표시장치.
  3. 제 2 항에 있어서,
    상기 기수 QB 노드는 제1 기수 QB 노드 제어 트랜지스터에 의해서 제1 기간 동안 저전위전압을 유지하고, 상기 우수 QB 노드는 제1 우수 QB 노드 제어 트랜지스터에 의해서 제2 기간 동안 저전위전압을 유지하며,
    상기 게이트 구동부는
    상기 제1 기간 동안에 상기 제1 기수 QB 노드 제어 트랜지스터의 동작 여부를 제어하는 기수 스타트 출력제어 트랜지스터; 및
    상기 제2 기간 동안에 상기 제1 우수 QB 노드 제어 트랜지스터의 동작 여부를 제어하는 우수 스타트 출력제어 트랜지스터를 더 포함하는 표시장치.
  4. 제 3 항에 있어서,
    상기 제1 기수 QB 노드 제어 트랜지스터는 스타트신호단자를 통해서 제공받는 스타트신호에 응답하여 상기 기수 QB 노드를 상기 저전위전압으로 방전하고,
    상기 기수 스타트 출력제어 트랜지스터는 상기 제1 기수 QB 노드 제어 트랜지스터와 상기 스타트신호단자 사이에 형성되어서 기수 고전위전압에 응답하여 상기 제1 기수 QB 노드 제어 트랜지스터와 상기 스타트신호단자 사이의 전류 경로를 연결하며,
    상기 제1 우수 QB 노드 제어 트랜지스터는 스타트신호단자를 통해서 제공받는 스타트신호에 응답하여 상기 우수 QB 노드를 상기 저전위전압으로 방전하고,
    상기 우수 스타트 출력제어 트랜지스터는 상기 제1 우수 QB 노드 제어 트랜지스터와 상기 스타트신호단자 사이에 형성되어서 우수 고전위전압에 응답하여 상기 제1 우수 QB 노드 제어 트랜지스터와 상기 스타트신호단자 사이의 전류 경로를 연결하는 표시장치.
  5. 제 2 항에 있어서,
    상기 기수 QB 노드는 제1 기수 QB 노드 제어 트랜지스터에 의해서 제1 기간 동안 저전위전압을 유지하고, 상기 우수 QB 노드는 제1 우수 QB 노드 제어 트랜지스터에 의해서 제2 기간 동안 저전위전압을 유지하며,
    상기 게이트 구동부는
    상기 제2 기간 동안에 상기 제1 기수 QB 노드 제어 트랜지스터의 동작을 차단하는 제1 기수 쇼트방지 트랜지스터; 및
    상기 제1 기간 동안에 상기 제1 우수 QB 노드 제어 트랜지스터의 동작을 차단하는 제1 우수 쇼트방지 트랜지스터를 더 포함하는 표시장치.
  6. 제 2 항에 있어서,
    상기 기수 QB 노드는 상기 Q 노드 전위에 응답하여 턴-온되는 제2 기수 QB 노드 제어 트랜지스터에 의해서 상기 저전위전압으로 방전되고, 상기 우수 QB 노드는 상기 Q 노드 전위에 응답하여 턴-온되는 제2 우수 QB 노드 제어 트랜지스터에 의해서 상기 저전위전압으로 방전되고,
    상기 게이트 구동부는
    상기 제1 기간 동안에 상기 제2 기수 QB 노드 제어 트랜지스터의 동작 여부를 제어하는 기수 Q 노드 스위칭 트랜지스터; 및
    상기 제2 기간 동안에 상기 제2 우수 QB 노드 제어 트랜지스터의 동작 여부를 제어하는 우수 Q 노드 스위칭 트랜지스터를 더 포함하는 표시장치.
  7. 제 2 항에 있어서,
    상기 기수 QB 노드는 상기 Q 노드 전위에 응답하여 턴-온되는 제2 기수 QB 노드 제어 트랜지스터에 의해서 상기 저전위전압으로 방전되고, 상기 우수 QB 노드는 상기 Q 노드 전위에 응답하여 턴-온되는 제2 우수 QB 노드 제어 트랜지스터에 의해서 상기 저전위전압으로 방전되고,
    상기 게이트 구동부는
    상기 제2 기간 동안에 상기 제2 기수 QB 노드 제어 트랜지스터의 동작을 차단하는 제2 기수 쇼트방지 트랜지스터; 및
    상기 제1 기간 동안에 상기 제2 우수 QB 노드 제어 트랜지스터의 동작을 차단하는 제2 우수 쇼트방지 트랜지스터를 더 포함하는 표시장치.
  8. 제 2 항에 있어서,
    상기 기수 QB 노드는 제1 기수 QB 노드 제어 트랜지스터에 의해서 제1 기간 동안 저전위전압을 유지하고, 상기 우수 QB 노드는 제1 우수 QB 노드 제어 트랜지스터에 의해서 제2 기간 동안 저전위전압을 유지하며,
    상기 게이트 구동부는
    상기 제1 기수 QB 노드 제어 트랜지스터의 드레인전극 또는 소스전극에 연결되어, 상기 제2 기간 동안에는 상기 제1 기수 QB 노드 제어 트랜지스터를 턴-오프시키는 제1 기수 쇼트방지 트랜지스터; 및
    상기 제1 우수 QB 노드 제어 트랜지스터의 드레인전극 또는 소스전극에 연결되어, 상기 제1 기간 동안에는 상기 제1 우수 QB 노드 제어 트랜지스터를 턴-오프시키는 제1 우수 쇼트방지 트랜지스터를 더 포함하는 표시장치.
  9. 제 2 항에 있어서,
    상기 기수 QB 노드는 상기 Q 노드 전위에 응답하여 턴-온되는 제2 기수 QB 노드 제어 트랜지스터에 의해서 상기 저전위전압으로 방전되고, 상기 우수 QB 노드는 상기 Q 노드 전위에 응답하여 턴-온되는 제2 우수 QB 노드 제어 트랜지스터에 의해서 상기 저전위전압으로 방전되고,
    상기 게이트 구동부는
    상기 제2 기수 QB 노드 제어 트랜지스터의 드레인전극 또는 소스전극에 연결되어, 상기 제2 기간 동안에는 상기 제2 기수 QB 노드 제어 트랜지스터를 턴-오프시키는 제2 기수 쇼트방지 트랜지스터; 및
    상기 제2 우수 QB 노드 제어 트랜지스터의 드레인전극 또는 소스전극에 연결되어, 상기 제1 기간 동안에는 상기 제2 우수 QB 노드 제어 트랜지스터를 턴-오프시키는 제2 우수 쇼트방지 트랜지스터를 더 포함하는 표시장치.
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