KR20160021752A - 집적된 열전 냉각 - Google Patents

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에드윈 비. 라마이야
다니엘 판투소
라파엘 리오스
켈린 제이. 쿤
세연 김
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인텔 코포레이션
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Abstract

본 개시내용의 실시예들은 집적화된 열전 냉각에 대한 기술들 및 구성들을 설명한다. 일 실시예에서, 냉각 어셈블리는 반도체 기판, 반도체 기판 상에 배치되고 동작시 열을 생성하도록 구성되는 제1 회로, 및 반도체 기판 상에 배치되고 열전 냉각에 의해 열을 제거하도록 구성되는 제2 회로를 포함한다. 다른 실시예들이 설명되고 및/또는 청구될 수 있다.

Description

집적된 열전 냉각{INTEGRATED THERMOELECTRIC COOLING}
본 개시내용의 실시예들은 일반적으로 집적 회로들의 분야에 관한 것으로, 보다 구체적으로는, 집적된 열전 냉각을 위한 기술들 및 구성들에 관한 것이다.
다이들 상에 형성되는 회로(예를 들어, 트랜지스터들)의 국부적 발열은 현존 열 제거 기술들의 한계들에 도전하고 있는데, 특히, 이러한 회로를 위한 기술이, 예를 들어, 트라이-게이트 트랜지스터 디바이스들, 양자 우물들, 나노와이어 기반의 트랜지스터들 등과 같은 핀 기반의 기술들과 같은 더 새로운 아키텍처들을 채택하기 때문이다. 이러한 기술들에서, 핀 구조들 또는 유사한 구조들은 트랜지스터들의 채널들로서 역할을 하는 반도체 재료들로 구성될 수 있다. 핀 구조들의 더 크고 더 좁은 프로필은 디바이스 성능을 바람직하게 증가시킬 수 있다. 또한, 각각의 핀 또는 디바이스는 절연 재료에 의해 전기적으로 절연될 수 있는데, 이는 핀 구조들을 열적으로 절연시킬 수 있다.
더 작은 다이들에 더 큰 성능을 제공하기 위해서 핀 구조들이 더 작은 치수들(예를 들어, 10 나노미터 미만의 핀 폭)로 계속 크기 조정됨에 따라, 핀 구조들의 반도체 재료의 열 전도성은 포논 스캐터링(phonon scattering)으로 인해 저하될 수 있다. 따라서, 각 트랜지스터 동작에 의해 생성되는 열은, 채널 영역(예를 들어, 게이트 아래)에서 적은 볼륨으로 제한될 수 있고, 벌크 재료(예를 들어, 반도체 기판의 벌크 실리콘)로의 얇은 핀을 따른, 또는 게이트나 소스/드레인 접촉 금속들을 통한, 열 전도에 의해 비효율적으로 소모될 수 있다. 이러한 경우들에서는, "핫 스폿들(hot spots)"로서 종종 지칭되는 고도 국부적 발열이 채널 영역에서 관찰될 수 있고, 이는 디바이스 및/또는 상호접속 신뢰성에 악영향을 줄 수 있다.
실시예들은 첨부 도면들과 함께 이하의 상세한 설명에 의해 용이하게 이해될 것이다. 이러한 설명을 용이하게 하기 위해서, 유사한 참조 번호들은 유사한 구조 엘리먼트들을 표기한다. 실시예들은 첨부 도면들에서 제한으로서가 아니라 예로서 설명된다.
도 1은, 일부 실시예들에 따라, 웨이퍼 형태인 및 싱귤레이션된 형태(singulated form)인 예시적 다이의 상면도를 개략적으로 도시한다.
도 2는, 일부 실시예들에 따라, IC(Integrated Circuit) 어셈블리의 단면 측면도를 개략적으로 도시한다.
도 3은, 일부 실시예들에 따라, TEC(ThermoElectric Cooling) 디바이스를 개략적으로 도시한다.
도 4는, 일부 실시예들에 따라, 반도체 기판 상의 열 생성 회로 및 TEC 회로에 대한 예시적인 구성의 단면 사시도를 개략적으로 도시한다.
도 5는, 일부 실시예들에 따라, 반도체 기판 상의 열 생성 회로 및 TEC 회로에 대한 다른 예시적인 구성의 단면 사시도를 개략적으로 도시한다.
도 6은, 일부 실시예들에 따라, 반도체 기판 상의 열 생성 회로 및 TEC 회로에 대한 다른 예시적인 구성의 단면도를 개략적으로 도시한다.
도 7은, 일부 실시예들에 따라, 반도체 기판 상의 열 생성 회로 및 TEC 회로에 대한 다른 예시적인 구성의 단면 사시도를 개략적으로 도시한다.
도 8은, 일부 실시예들에 따라, 도 7의 TEC 회로에 대한 예시적인 구성의 단면도를 개략적으로 도시한다.
도 9는, 일부 실시예들에 따라, 반도체 기판 상의 열 생성 회로 및 TEC 회로에 대한 다른 예시적인 구성의 단면도를 개략적으로 도시한다.
도 10은, 일부 실시예들에 따라, TEC 회로를 제조하는 방법에 대한 흐름도를 개략적으로 도시한다.
도 11은, 일부 실시예들에 따라, 본 명세서에 설명되는 바와 같은 TEC 회로를 포함할 수 있는 예시적인 시스템을 개략적으로 도시한다.
본 개시내용의 실시예들은 집적된 열전 냉각을 위한 기술들 및 구성들을 설명한다. 예를 들어, 열전 냉각 회로는, 다양한 실시예들에 따라, 다이의 트랜지스터 회로 또는 다른 열 생성 회로와 함께 일체로 형성될 수 있다. 이하의 상세한 설명에서는, 유사한 번호들이 유사한 부분들을 전반적으로 표기하고, 본 개시내용의 주제가 실시될 수 있는 실시예들이 예시로서 도시되는, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어진다. 본 개시내용의 범위로부터 벗어나지 않고도, 다른 실시예들이 이용될 수 있고, 구조적 또는 논리적 변경들이 이루어질 수 있다는 점이 이해되어야 한다. 따라서, 이하의 상세한 설명은 제한적인 의미로 취해져서는 안 되며, 실시예들의 범위는 첨부된 청구항들 및 이들의 균등물에 의해 정의된다.
본 개시내용의 목적들을 위해, "A 및/또는 B"라는 어구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적들을 위해, "A, B 및/또는 C"라는 어구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
이러한 설명은, 상부/하부, 측부, 위/아래 등과 같은 관점 기반의 설명들(perspective-based descriptions)을 사용할 수 있다. 이러한 설명들은, 단지 논의를 용이하게 하는데 사용되며, 본 명세서에 설명되는 실시예들의 적용을 임의의 특정 방향으로 제한하고자 의도되는 것은 아니다.
이러한 설명은, 동일하거나 상이한 실시예들 중 하나 이상을 각각 지칭할 수 있는, "일 실시예에서" 또는 "실시예들에서"라는 어구들을 사용할 수 있다. 또한, 본 개시내용의 실시예들과 관련하여 사용되는 바와 같은, "포함하는(comprising)", "포함하는(including)", "갖는(having)" 등의 용어들은 동의어들이다.
"~와 연결되는"이란 용어는, 그 파생어들과 함께, 본 명세서에 사용될 수 있다. "연결되는"은 다음 중 하나 이상을 의미할 수 있다. "연결되는"은 둘 이상의 엘리먼트들이 직접적인 물리적 또는 전기적 접촉에 있는 것을 의미할 수 있다. 그러나, "연결되는"은 또한 둘 이상의 엘리먼트들이 상호 간접적으로 접촉하지만, 여전히 상호 협조하거나 상호작용함을 의미할 수 있고, 하나 이상의 다른 엘리먼트들이 상호 연결되는 것으로 언급되는 엘리먼트들 사이에 연결 또는 접속되는 것을 의미할 수 있다. "직접 연결되는"이란 용어는 둘 이상의 엘리먼트들이 직접 접촉에 있음을 의미할 수 있다.
다양한 실시예들에서, "제2 특징부 상에 형성되거나, 퇴적되거나, 또는 다른 방식으로 배치되는 제1 특징부"라는 어구는, 제1 특징부가 제2 특징부 위에 형성되거나, 적층되거나, 또는 배치되고, 제1 특징부의 적어도 일부가 제2 특징부의 적어도 일부와 직접 접촉(예를 들어, 직접 물리적 및/또는 전기적 접촉)에 또는 간접 접촉(예를 들어, 제1 특징부와 제2 특징부 사이에 하나 이상의 다른 특징부들을 가짐)에 있음을 의미할 수 있다.
본 명세서에 사용되는 바와 같이, "모듈"이라는 용어는, 하나 이상의 소프트웨어 또는 펌웨어 프로그램들을 실행하는 ASIC(Application Specific Integrated Circuit), 전자 회로, (공유된, 전용의, 또는 그룹) 프로세서 및/또는 (공유된, 전용의, 또는 그룹) 메모리, 설명된 기능성을 제공하는 조합형 논리 회로 및/또는 다른 적합한 컴포넌트들을 지칭할 수 있거나, 그 일부이거나, 이를 포함할 수 있다.
도 1은, 일부 실시예들에 따라, 웨이퍼 형태(10) 및 싱귤레이션된 형태(100)의 예시적 다이(102)의 상면도를 개략적으로 도시한다. 일부 실시예들에서, 다이(102)는, 예를 들어, 실리콘 또는 다른 적합한 재료와 같은, 반도체 재료로 구성되는 웨이퍼(11)의 복수의 다이들(예를 들어, 다이들(102, 102a, 102b)) 중 하나일 수 있다. 이러한 복수의 다이들은 웨이퍼(11)의 표면 상에 형성될 수 있다. 다이들 각각은 본 명세서에 설명되는 바와 같이 열 생성 회로 및 TEC(ThermoElectric Cooling) 회로를 포함하는 반도체 제품의 반복 유닛일 수 있다.
열 생성 회로는, 예를 들어, 트랜지스터들 등을 포함하여, 동작시 열을 생성하도록 구성되는 임의의 적합한 회로를 포함할 수 있다. 열 생성 회로는, 예를 들어, 트랜지스터들의 채널 바디들을 형성하는데 사용될 수 있는 핀 구조들, QW들(Quantum Wells), 나노와이어들 또는 평면 구조들과 같은, 본 명세서에 설명되는 바와 같은 트랜지스터 엘리먼트들(104)을 사용하여 형성될 수 있다. TEC 회로는 트랜지스터 엘리먼트들(104)와 유사한 기술들 및 구조들을 사용하여 또는 본 명세서에 설명되는 다른 실시예들에 따라 형성되는 TEC 엘리먼트들(105)을 포함할 수 있다. 열 생성 회로 및 TEC 회로는, 다이(102) 상에 배치되거나 또는 다이(102)와 연결되는 IC 패키지(예를 들어, 도 2의 IC 패키지(200))의 다른 컴포넌트 상에 배치되는 제어 모듈 또는 각각의 제어 모듈들에 의해 독립적으로 제어될 수 있다. 예를 들어, TEC 회로는 주기적 또는 간헐적 냉각 또는 임의의 다른 소정 기준에 따른 냉각을 제공하도록 제어될 수 있다.
트랜지스터 엘리먼트들(104) 및 TEC 엘리먼트들(105)이 도 1에서 다이(102)의 상당 부분을 가로지르는 열들(rows)에 묘사되지만, 주제가 이러한 점에 제한되는 것은 아니며, 다이(102) 상의 트랜지스터 엘리먼트들(104) 및 TEC 엘리먼트들(105)의 임의의 다른 적절한 배열이 다양한 실시예들에 따라 사용될 수 있다.
다이들에 구현되는 반도체 제품의 제조 공정이 완료된 후, 웨이퍼(11)는, 반도체 제품의 개별 "칩들"을 제공하도록 다이들 각각(예를 들어, 다이(102))이 상호로부터 분리되는 싱귤레이션 공정을 겪을 수 있다. 웨이퍼(11)는 다양한 사이즈들 중 임의의 것일 수 있다. 일부 실시예들에서, 웨이퍼(11)는 약 25.4 ㎜에서 약 450 ㎜의 범위인 직경을 갖는다. 웨이퍼(11)는 다른 실시예들에서 다른 사이즈들 및/또는 다른 형태들을 포함할 수 있다. 다양한 실시예들에 따라, 트랜지스터 엘리먼트들(104) 및/또는 TEC 엘리먼트들(105)은 웨이퍼 형태(10) 또는 싱귤레이션된 형태(100)로 반도체 기판 상에 배치될 수 있다. 본 명세서에 설명되는 트랜지스터 엘리먼트들(104) 및/또는 TEC 엘리먼트들(105)은, 로직 또는 메모리, 또는 이들의 조합들을 위해 다이(102)에 포함될 수 있다. 일부 실시예들에서, 트랜지스터 엘리먼트들(104) 및/또는 TEC 엘리먼트들(105)은 SoC(System-on-Chip) 어셈블리의 일부일 수 있다.
도 2는, 일부 실시예들에 따라, IC(Integrated Circuit) 어셈블리(200)의 단면 측면도를 개략적으로 도시한다. 일부 실시예들에서, IC 어셈블리(200)는 패키지 기판(121)과 전기적으로 및/또는 물리적으로 연결되는 하나 이상의 다이들(이하, "다이(102)")을 포함할 수 있다. 다이(102)는 본 명세서에 설명되는 바와 같이 열 생성 회로 및 TEC 회로를 포함할 수 있다. 일부 실시예들에서는, 볼 수 있는 바와 같이, 패키지 기판(121)이 회로 보드(122)와 전기적으로 연결될 수 있다.
다이(102)는, CMOS 디바이스들을 형성하는 것과 관련하여 사용되는 박막 퇴적, 리소그래피, 에칭 등과 같은 반도체 제조 기술들을 사용하여 반도체 재료(예를 들어, 실리콘)로부터 만들어진 개별 제품을 나타낼 수 있다. 일부 실시예들에서, 다이(102)는, 프로세서, 메모리, SoC 또는 ASIC일 수 있거나, 이를 포함할 수 있거나, 또는 그 일부일 수 있다. 일부 실시예들에서, 예를 들어, 성형 혼합물 또는 언더필 재료(도시되지 않음)와 같은 전기 절연성 재료가 다이(102) 및/또는 상호접속 구조들(106)의 적어도 일부를 캡슐화할 수 있다.
다이(102)는, 예를 들어, 도시된 바와 같이, 플립 칩 구성으로 패키지 기판(121)과 직접 연결되는 것을 포함하여, 매우 다양한 적합한 구성들에 따라 패키지 기판(121)에 부착될 수 있다. 플립칩 구성에서, 열 생성 회로를 포함하는 다이(102)의 액티브 사이드(S1)는, 다이(102)를 패키지 기판(121)과 전기적으로 연결시킬 수도 있는, 범프들, 필러들, 또는 기타 적합한 구조들과 같은 다이 레벨 상호접속 구조들(106)을 사용하여 패키지 기판(121)의 표면에 부착된다. 다이(102)의 액티브 사이드(S1)는, 예를 들어, 트랜지스터 디바이스들 및 TEC 회로와 같은 열 생성 회로를 포함할 수 있다. 인액티브 사이드(S2)는, 볼 수 있는 바와 같이, 액티브 사이드(S1)의 반대에 배치될 수 있다.
일부 실시예들에서, 다이 레벨 상호접속 구조들(106)은 다이들 사이에 전기 신호들을 라우팅하도록 구성될 수 있다. 이러한 전기 신호들은, 예를 들어, 다이의 동작과 관련되어 사용되는 I/O(Input/Output) 신호들 및/또는 전원/접지 신호들을 포함할 수 있다. 일 실시예에서, 다이레벨 상호접속들은, 열 생성 회로의 동작을 위한 제1 전기 에너지(예를 들어, 제1 전압)를 라우팅하도록 구성되는 제1 상호접속(106a) 및 TEC 회로의 동작을 위한 제2 전기 에너지(예를 들어, 제2 전압)을 라우팅하도록 구성되는 제2 상호접속(106b)을 포함할 수 있다. 제1 상호접속(106a)은 제1 상호접속(106a)을 열 생성 회로와 전기적으로 연결시키도록 다이(102)의 액티브 사이드(S1) 상에 형성되는 대응 제1 상호접속 구조(도시되지 않음)와 연결될 수 있고, 제2 상호접속(106b)은 제2 상호접속(106b)을 TEC 회로와 전기적으로 연결시키도록 다이(102)의 액티브 사이드(S1) 상에 형성되는 대응 제2 상호접속 구조(도시되지 않음)와 연결될 수 있다. 이러한 대응 제1 상호접속 구조 및 제2 상호접속 구조는, 예를 들어, 다이(102)의 액티브 사이드(S1) 상에 형성되는 패드들, 비아들, 트렌치들, 트레이스들 및/또는 콘택트들을 포함할 수 있다.
일부 실시예들에서, 패키지 기판(121)은, 예를 들어, ABF(Ajinomoto Build-up Film) 기판과 같은, 코어 및/또는 빌드 업 층들을 갖는 에폭시 기반의 라미네이트 기판이다. 패키지 기판(121)은, 다른 실시예들에서, 예를 들어, 유리, 세라믹 또는 반도체 재료들로 형성되는 기판들을 포함하는 다른 적합한 타입들의 기판들을 포함할 수 있다.
패키지 기판(121)은 다이(102)에 또는 다이(102)로부터 전기 신호들을 라우팅하도록 구성되는 전기적 라우팅 특징들을 포함할 수 있다. 이러한 전기적 라우팅 특징들은, 예를 들어, 패키지 기판(121)의 하나 이상의 표면들 상에 배치되는 패드들 또는 트레이스들(도시되지 않음) 및/또는 예를 들어, 패키지 기판(121)을 통해 전기 신호들을 라우팅하는 트렌치들, 비아들 또는 다른 상호접속 구조들과 같은, 내부 라우팅 특징들(도시되지 않음)을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 패키지 기판(121)은, 다이(102)의 각각의 다이 레벨 상호접속 구조들(106, 106a, 106b)을 수용하도록 구성되는 패드들(도시되지 않음)과 같은 전기 라우팅 특징들을 포함할 수 있다.
회로 보드(122)는 에폭시 라미네이트와 같은 전기 절연성 재료로 구성되는 PCB(Printed Circuit Board)일 수 있다. 예를 들어, 회로 보드(122)는, 예를 들어 폴리테트라플루오로에틸렌(polytetrafluoroethylene)과 같은 재료들, FR-4(Flame Retardant 4), FR-1과 같은 페놀 코튼지(phenolic cotton paper) 재료들, CEM-1 또는 CEM-3와 같은 코튼지 및 에폭시 재료들, 또는 에폭시 수지 프리프레그 재료를 사용하여 함께 라미네이트되는 직조 유리 재료들로 구성되는 전기적 절연 층들을 포함할 수 있다. 트레이스들, 트렌치들, 비아들과 같은 상호접속 구조들(도시되지 않음)이, 다이(102)의 전기 신호들을 회로 보드(122)를 통해 라우팅하도록, 전기 절연층들을 통해 형성되어 수 있다. 회로 보드(122)는 다른 실시예들에서 다른 적합한 재료들로 구성될 수 있다. 일부 실시예들에서, 회로 보드(122)는 마더보드(예를 들어, 도 11의 마더보드(1102))이다.
예를 들어, 솔더 볼들(112)과 같은 패키지 레벨 상호접속들이, 패키지 기판(121)과 회로 보드(122) 사이에서 전기 신호들을 더욱 라우팅하도록 구성되는 대응 솔더 조인트들(solder joints)을 형성하도록, 패키지 기판(121) 상의 및/또는 회로 보드(122) 상의 하나 이상의 패드들(이하, "패드들(110)")에 연결될 수 있다. 패드(110)는, 예를 들어, 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 및 이들의 조합을 포함하는 금속과 같은 임의의 적합한 전기 전도성 재료로 구성될 수 있다. 일부 실시예들에서, 하나 이상의 제1 패드들(110a)은 제1 상호접속(106a)에 의해 라우팅된 전기 신호들을 솔더 볼(112a)을 통해 라우팅하도록 구성될 수 있고, 하나 이상의 제2 패드들(110b)은 제2 상호접속(106b)에 의해 라우팅된 전기 신호들을 솔더 볼(112b)을 통해 라우팅하도록 구성될 수 있다. 패키지 기판(121)을 회로 보드(122)와 물리적으로 및/또는 전기적으로 연결하기에 적합한 다른 기술들이 다른 실시예들에서 사용될 수 있다.
IC 어셈블리(100)는 다른 실시예들에서 광범위한 다른 적합한 구성들을 포함할 수 있는데, 예를 들어, 플립 칩 및/또는 와이어 본딩 구성들, 인터포저들, SiP(System-in-Package) 및/또는 PoP(Package-on-Package) 구성들을 포함하는 멀티 칩 패키지 구성들의 적합한 조합들을 포함한다. 다이(102)와 IC 어셈블리(100)의 다른 컴포넌트들 사이에 전기 신호들을 라우팅하는데 적합한 다른 기술들이 일부 실시예들에서 사용될 수 있다.
도 3은, 일부 실시예들에 따라, TEC(ThermoElectric Cooling) 디바이스(300)를 개략적으로 도시한다. 다이(102) 상의 TEC 회로는 TEC 디바이스(300)과 관련하여 설명되는 원리들에 따라 동작하는 하나 이상의 TEC 디바이스들을 포함할 수 있다.
TEC 디바이스(300)에서, 소스(311)에 의해 제공되는 액티브 전류 I는 열을 제거하는 캐리어로서 사용될 수 있다. TEC 디바이스(300)는 펠티에(Peltier) 냉각을 제공하기 위해 펠티에 효과에 기초하는 TEC 냉각을 사용할 수 있다. 펠티에 냉각은, 냉각 대상(315)과 반도체- n-형 반도체(317a) 및/또는 p-형 반도체(317b)를 포함할 수 있음 - 사이에 배치되는 금속 또는 다른 고도 전기적 전도성 재료로 구성되는 콘택트(313)에 액티브 전류 I가 인가될 때, 달성될 수 있다. n-형 반도체(317a)에서, 전자들은 냉각 대상(315)으로부터 히트 싱크 쪽으로 열을 제거해내는 캐리어들로서 역할을 할 수 있고, p-형 반도체(317b)에서, 정공들은 냉각 대상(315)으로부터 히트 싱크(321)와 열 접촉 제벡(Seebeck) 계수가 낮은 금속 또는 다른 고도 전기적 전도성 재료로 구성되는 콘택트(319) 쪽으로 열을 제거해내는 캐리어들로서 역할을 할 수 있다. 이러한 캐리어들(예를 들어, 전자들 또는 정공들)은 제백 계수(S)로 표현되는 바와 같이 상이한 재료들에서 상이한 양의 열을 전달할 수 있다. 냉각 대상(315)과 반도체(예를 들어, 317a 및 317b) 사이의 콘택트(313)의 금속성 접합에서 제벡 효과의 급변은, 그 계면에서의 열 제거 및 반도체(예를 들어, 317a 및 317b)와 히트 싱크(321) 사이의 콘택트(319)의 금속성 접합에 있는 대향 단부에서의 열 생성을 초래한다.
수학식 1은 TEC 디바이스(300)의 열 유속(heat flux)을 정의하며, 여기서 Q C 는 반도체 재료와의 접촉 계면에서의 열 유속이고, S는 반도체 재료의 제백 계수이고, I는 전류이고, T C 는 접촉 계면에서의 온도이고, K는 반도체 재료의 열 전도도(thermal conductance)이고, ΔT는 열전 엘리먼트(예를 들어, 콘택트들(313 및 319) 사이의 재료)를 가로지르는 열 변화도(thermal gradient)이며, R은 반도체(317a 및/또는 317b)의 전기 저항이다.
Figure pct00001
TEC 디바이스(300)에서 수학식 1의
Figure pct00002
항은 열전 효과 또는 "냉각"을 나타낼 수 있고,
Figure pct00003
항은 열 전도 효과를 나타낼 수 있으며,
Figure pct00004
항은 주울(Joule) 열 효과를 나타낼 수 있다. 따라서, TEC 디바이스(300)의 냉각 효율성은 TEC 디바이스(300)을 통한 주울 열에 의해 제한될 수 있다. 더 우수한 효율성을 위해, 반도체(317a 및/또는 317b)의 재료는 제백 계수 S가 높고 저항 R이 더 낮은 것으로 선택될 수 있다.
일부 실시예들에서, 제벡 계수는 온도에서 일정하지 않아서 제벡 계수에서 변화도를 초래할 수 있다. 펠티에 효과의 관련된 효과는, 변화도를 통해 전류가 구동되면 연속적 펠티에 효과가 발생할 수 있는 톰슨(Thomson) 효과이다. 본 명세서에 설명되는 TEC 디바이스(300) 및/또는 TEC 회로는 다양한 실시예들에 따르면 펠티에 효과 및/또는 톰슨 효과에 따라 냉각될 수 있다.
도 4는, 일부 실시예들에 따라, 반도체 기판(420) 상의 열 생성 회로(404) 및 TEC 회로(405)에 대한 예시적인 구성(400)(예를 들어, IC 냉각 어셈블리)의 단면 사시도를 개략적으로 도시한다. TEC 회로(405)는 도 3의 TEC 디바이스(300)와 관련하여 설명되는 실시예들에 적합할 수 있다. 구성(400)은 다이의 액티브 사이드(예를 들어, 도 1의 액티브 사이드(S1)) 상에 형성되는 열 생성 회로(404) 및 TEC 회로(405)의 일부만을 나타낼 수 있다.
반도체 기판(420)은, 예를 들어, 실리콘, 또는, 예를 들어, 게르마늄, 실리콘 게르마늄, III-V족 재료들 또는 II-VI족 재료들을 포함하는 임의의 다른 적합한 재료, 또는 이들의 조합들과 같은, 반도체 재료로 구성될 수 있다. 열 생성 회로(404)의 하나 이상의 핀 구조들(이하, "핀 구조들(404a)")이 반도체 기판(420) 상에 형성될 수 있다. 핀 구조들(404a) 각각은, 예를 들어, 트라이-게이트 또는 다른 핀 FET(Field Effect Transistor) 디바이스와 같은, 하나 이상의 트랜지스터 디바이스들의 채널로서 역할을 하도록 구성될 수 있다.
일부 실시예들에서, 핀 구조들(404a)은 반도체 기판(420)의 재료로부터 형성될 수 있다. TEC 회로(405)의 하나 이상의 핀 구조들(이하, "핀 구조(405a)")는 핀 구조들(404a)와 동시에 반도체 기판(420) 상에 형성될 수 있다. 예를 들어, 반도체 기판(420)은 핀 구조들(404a 및 405a)를 형성하도록 반도체 기판(420)의 재료를 제거하는 리소그래피 및/또는 에치 공정들을 사용하여 패터닝될 수 있다. 일 실시예에서, 핀 구조들(404a 및 405a)은 반도체 기판(420)과 동일한 반도체 재료로 구성된다. 다른 실시예들에서, 핀 구조들(404a 및 405a)은 반도체 기판(420)의 반도체 재료와 화학적으로 상이한 적합한 반도체 재료로 구성될 수 있다.
도시된 실시예에서, 핀 구조들(404a 및 405a)은 반도체 기판(420)의 표면(420a)에 의해 정의되는 평면과 실질적으로 평행한 수평 평면에 배치된다. 즉, 핀 구조들(404a 및 405a)은, 볼 수 있듯이, 반도체 기판(420) 상에 형성되는 동일한 액티브 디바이스 층을 차지한다. 핀 구조들(404a 및 405a)은 핀 구조들(404a 및 405a)이 상호 실질적으로 평행하게 되는 길이 방향으로 연장된다. 다양한 실시예들에 따라, 핀 구조(405a)는 길이 방향으로 열을 제거하도록 구성된다. 도시된 실시예에서, 핀 구조(405a)는 2개의 핀 구조들(404a) 사이에 배치된다. 일부 실시예들에서, 핀 구조들(404a, 405a)은 정규 피치 또는 하프-피치 공정, 또는 이들의 조합들, 또는 다른 피치 감소 기술들을 사용하여 형성될 수 있다. 핀 구조들(404a 및 405a)은 다른 실시예들에서 상호에 대해 임의의 다른 적합한 구성으로 배열될 수 있다.
전기 절연 재료(422)는, 볼 수 있는 바와 같이, 핀 구조들(404a, 405a) 사이에서 반도체 기판 상에 퇴적될 수 있다. 전기 절연 재료(422)는, STI(Shallow Trench Isolation)을 제공하는, 예를 들어, 실리콘 산화물(예를 들어, SiO2) 또는 유사한 재료와 같은, 유전체 재료를 포함할 수 있다.
열 생성 회로(404)의 핀 구조들(404a)은 전압원(예를 들어, 제1 전압원)과 전기적으로 연결될 수 있고, TEC 회로(405)의 핀 구조(405a)는 다른 전압원(예를 들어, 제2 전압원)과 전기적으로 연결될 수 있다. 제1 전압원 및 제2 전압원은 일부 실시예들에서 독립적으로 제어될 수 있다. 예를 들어, 제1 전압원의 제1 전압은 다이의 트랜지스터들의 동작을 위해 사용될 수 있고(예를 들어, 트랜지스터의 게이트에 임계 전압을 인가함), 제2 전압원의 제2 전압은 다이의 냉각 및/또는 전력 요구들을 위해 사용될 수 있다(예를 들어, 열전 냉각에 의해 열을 제거함). 제1 전압 및 제2 전압이 설명된 바와 같이 상이한 기능들을 제공할 수 있지만, 제1 전압 및 제2 전압은, 일부 실시예들에서, 동일하거나 또는 유사한 전압을 가질 수 있다. 제1 전압원 및 제2 전압원은, 예를 들어, 열 생성 회로(404)를 포함하는 다이(102)의 액티브 사이드(S1) 또는 인액티브 사이드(S2) 상에, 패키지 기판(예를 들어, 도 2의 패키지 기판(121)) 상에, 회로 보드(122)(예를 들어, 도 2의 회로 보드(122)) 상에 또는 이들의 적합한 조합들을 포함하는, 다양한 적합한 위치들 중 임의의 곳에 배치될 수 있다. 일부 실시예들에서, TEC 회로의 전압원(들)은 열 생성 회로에 대한 전압원(들)과 공존할 수 있다.
열 생성 회로(404)의 핀 구조들(404a)은 하나 이상의 제1 상호접속 구조들을 사용하여 제1 전압원과 전기적으로 연결될 수 있다. 예를 들어, 제1 상호접속 구조들은, 열 생성 회로(404)의 게이트 또는 소스/드레인 콘택트들로서 역할을 하는 전극들(424a, 424b)을 포함할 수 있다. 제1 상호접속 구조들은, 제1 전압원으로부터의 제1 전압을 핀 구조들(404a)에 더욱 라우팅하는, 예를 들어, 트렌치들, 비아들, 패드들, 및/또는 다이 레벨 상호접속 구조들(예를 들어, 도 1의 제1 상호접속(106a)) 등과 같은 추가적 회로를 더 포함할 수 있다.
열 생성 회로(404)의 핀 구조(405a)는 하나 이상의 제2 상호접속 구조들을 사용하여 제2 전압원과 전기적으로 연결될 수 있다. 예를 들어, 제2 상호접속 구조들은 열 생성 회로(404)의 게이트 또는 소스/드레인 콘택트들로서 역할을 하는 TEC 콘택트들(405b)을 포함할 수 있다. 제2 상호접속 구조들은, 제2 전압원으로부터의 제2 전압을 핀 구조들(405a)에 더욱 라우팅하는, 예를 들어, 트렌치들, 비아들, 패드들, 및/또는 다이 레벨 상호접속 구조들(예를 들어, 도 1의 제2 상호접속(106b)) 등과 같은 추가적 회로를 더 포함할 수 있다.
다양한 실시예들에 따라, 열 생성 회로(404)의 핀 구조들(404a)은 TEC 회로(405)의 핀 구조들(405a)과 열적으로 연결될 수 있다. 예를 들어, 금속과 같은 고도 전기적 전도성 재료로 구성되는 전극들(424a, 424b)은 핀 구조들(404a) 및 핀 구조(405a) 중 적어도 하나와 열적으로 연결될 수 있다. 전극들(424a, 424b)은, 예를 들어, 게이트 및/또는 소스/드레인 콘택트들 또는 단자들을 포함할 수 있거나 또는 이들일 수 있다. 일 실시예에서, 전극(424a)은 전극(424b)에 비해 더 뜨거운 콘택트를 나타낸다(예를 들어, 전극(424b)은 더 차갑고 전극(424a)에 대한 히트 싱크로서 동작함).
다른 재료들 또는 층들이 전극들(424a, 424b)의 재료와 핀 구조들(404a, 405a)의 재료 사이에 개입될 수 있다. 예를 들어, 도시된 실시예에서, TEC 회로(405)는 전극들(424a, 424b)과 핀 구조(405a) 사이에 배치되는 전기 절연체(405c)를 더 포함할 수 있다. 전기 절연체(405c)는, 예를 들어, 전기적으로 절연성이고 열적으로 전도성인 재료를 포함할 수 있다. 이러한 관점에서, 전기 절연체(405c)는, 전극들(424a, 424b)과 핀 구조(405a) 사이에 열 경로 또는 열 경로의 일부를 제공하면서, TEC 회로(405)와 열 생성 회로(404) 사이에 단락 및/또는 전류 누설을 방지하는 전기 절연체를 제공할 수 있다. 예를 들어, 전기 절연체(405c)는, 실리콘 탄화물, 실리콘 질화물, 알루미늄 질화물, 붕소 질화물 등과 같은 재료, 또는 다른 적합한 재료로 구성될 수 있다.
전기 절연체(405c)는 TEC 콘택트(405b) 및/또는 핀 구조(405a)와 직접 접촉할 수 있다. TEC 콘택트들(405b)은, 다양한 실시예들에 따라, 핀 구조(405a)를 둘러싸고/둘러싸거나 핀 구조(405a)의 단부에 인접할 수 있다. 전극(424a)와 핀 구조(405a) 사이의 전기 절연체(405c)에 대해 도시된 바와 같이 전극(424b)와 핀 구조(405a) 사이에 전기 절연체(도시되지 않음)가 유사하게 구성될 수 있다. 도시된 실시예에서, TEC 회로(405)의 핀 구조(405a)는 전극들(424a, 424b) 사이의 영역 내에서 종단되는 반면, 열 생성 회로(404)의 핀 구조들(404a)은 전극들(424a, 424b)를 통과할 수 있다.
핀 구조들(404a, 405a)의 재료는 n-형 또는 p-형 핀 구조들(404a, 405a)을 제공하기 위해 불순물들로 도핑될 수 있다. 일부 실시예들에서, 핀 구조들(404a, 405a)은 양자 모두 n-형일 수 있거나 또는 양자 모두 p-형일 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 핀 구조(405a)는, 핀 구조들(404a)과 동일한 전극(예를 들어, 전극들(424a, 424b))과 전기적으로 연결되지 않을 수 있고, 그 대신 동작을 위해 독립적 콘택트들(예를 들어, TEC 콘택트들(405b))과 전기적으로 연결될 수 있다. 핀 구조(405a)가 동일한 유형의 불순물(예를 들어, n-형 또는 p-형)로 도핑되는 이러한 실시예에서, 핀 구조(405a)에 인가되는 전압의 극성은 열 제거를 용이하게 하도록 핀 구조들(404a)에 인가되는 전압의 극성과 반대일 수 있다.
다른 실시예들에서, TEC 회로(405)의 핀 구조(405a)는 열 생성 회로(404)의 핀 구조들(404a)와 반대인 유형의 도핑(예를 들어, n-형 또는 p-형)을 가질 수 있다. 예를 들어, 일 실시예에서, 핀 구조들(404a)은 n-형일 수 있고, 핀 구조(405a)는 p-형일 수 있다. 다른 실시예에서, 핀 구조들(404a)은 p-형일 수 있고, 핀 구조(405a)는 n-형일 수 있다. 다양한 실시예들에 따라, TEC 회로(405)는, 캐리어들(예를 들어, 정공들 또는 전자들)이 열 생성 회로에서의 캐리어들(예를 들어, 정공들 또는 전자들)에 대해 상대적으로 TEC 회로(405)에서 반대 방향으로 이동하도록, 열 생성 회로(404)에 대해 상대적으로 설계되거나 또는 배열될 수 있다.
열 생성 회로(404)의 다양한 특징들이 명확성을 위해 생략될 수 있다. 예를 들어, 전극들(424a, 424b)이 게이트 전극들을 나타내는 일 실시예에서, 게이트 유전체 재료는 핀 구조들(404a)과 전극들(424a, 424b) 사이에 배치될 수 있다. 구성(400)은 직사각형 프로필들을 갖는 특징들을 도시하지만, 다양한 실시예들에 따라, 구성(400)의 특징들(예를 들어, 핀 구조들(404a, 405a))은 핀 구조들을 형성하는데 사용되는 패터닝 공정들에 일치하는 아치형, 곡선 프로필들을 포함할 수 있다. 다른 실시예들에서 구성(400)에서의 특징들의 프로필은 잘 알려진 반도체 제조 기술들에 일치하는 다른 형상들 또는 구성들을 가질 수 있다.
도 5는, 일부 실시예들에 따라, 반도체 기판(420) 상의 열 생성 회로(404) 및 TEC 회로(405)에 대한 다른 예시적인 구성(500)(예를 들어, IC 냉각 어셈블리)의 단면 사시도를 개략적으로 도시한다. 이러한 구성(500)은 도 4의 구성(400)과 관련하여 설명된 실시예들에 적합한 열 생성 회로(404) 및 TEC 회로(405)의 컴포넌트들을 포함할 수 있다.
구성(500)에서, 전극들(524a)은, 핀 구조들(404a)과 전기적으로 연결될 수 있고, 열 생성 회로(404)의 소스 콘택트로서 역할을 할 수 있다. 전극들(524b) 또한 핀 구조들(404a)과 전기적으로 연결될 수 있고, 열 생성 회로(404)의 드레인 콘택트로서 역할을 할 수 있다. 일부 실시예들에서, 드레인 콘택트(예를 들어, 도시된 실시예들에서의 전극들(524b))는, 특히 전류의 포화 상태(Idsat)에서 또는 그 근처에서, 소스 및 게이트보다 더 뜨거울 수 있다. 전극들(524b)은, 볼 수 있는 바와 같이, 핀 구조(405a)와 열적으로 및 전기적으로 더욱 연결될 수 있고, TEC 회로(405)의 소스 콘택트로서 역할을 할 수 있다. TEC 콘택트들(405b)은 TEC 회로(405)의 드레인 콘택트로서 역할을 할 수 있다. 다른 실시예들에서, 위에 설명된 소스 및 드레인 기능들은 전환될 수 있다. 구성(500)과 관련하여 설명된 것과 유사한 원리들이 열 생성 회로(404)의 소스 콘택트 또는 게이트 콘택트를 냉각시키는 구성을 제공하는데 사용될 수 있다.
다양한 실시예들에 따라, TEC 회로(405)의 핀 구조(405a)와 전극들(524a) 사이의 계면(500a)은, 도 5에 파선 화살표로 표시되는 구성(500)의 일부의 확대도에서 볼 수 있는 바와 같이, 핀 구조(405)와 전기적으로 연결되는 TEC 콘택트(405b), 및 전극들(524a) 및 핀 구조(405a)와 열적으로 연결되는 열 절연체(405c)를 포함할 수 있다.
반도체 재료들(예를 들어, 실리콘)의 열 전도 속성들은 더 적은 치수들에서 저하될 수 있다. 예를 들어, 열 전도는, 도핑으로 인한 동작에 충분한 전기적 속성을 유지하면서, 박형 트랜지스터 엘리먼트들(예를 들어, 핀 구조의 길이 방향에 직교하는 수평 방향으로 10 nm 미만의 두께를 갖는 박형 구조)에 대해 20배 보다 많이 저하될 수 있는데, 이는 트랜지스터 디바이스의 과도한 자체-발열(self-heat)을 초래할 수 있다. 이러한 핀 구조들(또는 나노와이어 구조들)의 열악한 열 전도는 전기장을 사용하여 더 뜨거운 영역으로부터 더 차가운 영역으로 열 캐리어들을 이동시키는 열전 냉각에 의해 완화될 수 있다. 본 명세서에 설명되는 구성들에서, TEC 회로(405)는, 열 생성 회로(404)에서 국부적 발열을 완화하는 모델 또는 설계에 따라, 디바이스 자체-발열 문제점들이 존재하거나 또는 존재할 것으로 예상되는 국부적 핫 스폿들에 일체형으로 배치될 수 있다. 핀 구조들(404a)이 미래 기술들에서 더 작은 치수들로 계속 크기 조정됨에 따라, 악화되는 열 전도성은 비-전도성 수단에 의해 열을 제거하는 TEC 회로(405)에 대한 중요성과 신뢰성을 증가시킬 수 있다.
도 6은, 일부 실시예들에 따라, 반도체 기판(420) 상의 열 생성 회로(404) 및 TEC 회로(405)에 대한 다른 예시적인 구성(600)(예를 들어, IC 냉각 어셈블리)의 단면도를 개략적으로 도시한다. 구성(600)에서, TEC 콘택트들(405b)은, 볼 수 있는 바와 같이, 본 명세서에 설명되는 열전 냉각 원리들을 사용하여 수직 방향으로 열 제거를 용이하게 하도록, TEC 회로(405)의 핀 구조(405a)의 대향 단부들에 배치될 수 있다.
구성(600)에서, TEC 회로(405)의 핀 구조(405a)는 높이(h1)을 정의하는 핀 구조(405a)의 길이 방향에 실질적으로 직교하는 수직 방향으로 연장된다. 일부 실시예들에서, 핀 구조들(404a)은 높이(h1)보다 더 작은 높이(h2)를 가질 수 있다. 핀 구조(405a)의 높이(h1)는 열 생성 회로(404)의 핀 구조들(404a) 상에 배치되는 층(예를들면, 예를 들어, 금속 트렌치 또는 비아 층과 같은, 상호접속층)에 수직 방향으로 열을 제거하도록 구성될 수 있다.
도 7은, 일부 실시예들에 따라, 반도체 기판(420) 상의 열 생성 회로(404) 및 TEC 회로(405)에 대한 예시적인 구성(700)(예를 들어, IC 냉각 어셈블리)의 단면 사시도를 개략적으로 도시한다. 구성(700)에서, TEC 회로(405)는 열 생성 회로(404)와 반도체 기판(420) 사이에 배치된다. 도시된 실시예에서, TEC 회로(405)의 일부는 확대된 형태로 도시된다. TEC 회로(405)는 파선들로 표시된 바와 같이 핀 구조들(404a) 아래에 또는 전극들(524a, 524b)과 같은 열 생성 회로(404)의 다른 컴포넌트들 아래에 배치될 수 있다.
TEC 회로(405)는, 볼 수 있는 바와 같이, 핀 구조들(405a)의 대향 단부들과 연결되는 TEC 콘택트들(405b)을 포함할 수 있다. 도시된 실시예에서, 핀 구조들(405a)은, 전류 I 또는 부하가 인가될 때, 수직 방향으로(예를 들어, 위에 있는 열 생성 회로(404)로부터 히트 싱크로서 역할을 할 수 있는 반도체 기판(420)을 향해 멀리) 열을 라우팅하도록 일련의 n-형 및 p-형 엘리먼트들에서 접속되는 필러들로서 구성될 수 있다. 예를 들어, 상부 TEC 콘택트들(405b)은, 상부 전기 절연체(405c) 층을 통해 열 생성 회로(404)의 핀 구조들(404a) 또는 전극들(524a, 524b)과 열적으로 연결될 수 있고, 이는 전기 절연체(405c)를 통한 열 전도를 여전히 허용하면서 열 생성 회로(404)로부터 TEC 콘택트들(405b)을 전기적으로 절연할 수 있다. 하부 TEC 콘택트들(405b)은 하부 전기 절연체(405c) 층에 의해 반도체 기판(420)으로부터 유사하게 전기적으로 절연될 수 있다. 상부 전기 절연체(405c) 층은 아래에 있는 특징들을 가리는 것을 회피하도록 일부 투명한 것으로서 도시될 수 있다.
일부 실시예들에서, 전기 절연체(405c) 층들 사이의 영역은 TEC 회로(405)의 특징들을 가리는 것을 회피하도록 도시되지 않는다. 이러한 영역은 일부 실시예들에서, 예를 들어, 실리콘 탄화물, 실리콘 질화물 또는 실리콘 산화물을 포함하는 전기적으로 절연성인 재료로 실질적으로 채워질 수 있다. 핀 구조들(405a)은 다른 적합한 형상들 및/또는 구성들을 포함할 수 있다. 예를 들어, 일부 실시예들에서는 핀 구조들(405a)에 대해 n-형 및 p-형 도핑이 전환될 수 있다. n-형 및 p-형 엘리먼트들의 수가 더 클수록 TEC 회로(405)의 열전 냉각 효율을 증가시킬 수 있다. 일부 실시예들에서, 핀 구조들(405a) 및/또는 TEC 콘택트들(405b)은 일반적으로 열 라우팅 구조들이라 할 수 있다. 일부 실시예들에서, 구성(700)은, 예를 들어, 열 생성 회로(404)가 과열될 것으로 예상될 수 있는 영역 아래에 TEC 회로(405)가 위치될 수 있는 웨이퍼-투-웨이퍼 본딩(wafer-to-wafer bonding)과 같은, 3차원(3D) 적층 공정들을 갖는 집적화에 대해 순응하거나 적절할 수 있다.
도 8은, 일부 실시예들에 따라, 도 7의 TEC 회로(405)에 대한 예시적인 구성(700)(예를 들어, IC 냉각 어셈블리)의 단면도를 개략적으로 도시한다. 전류 I(화살표의 경로로 표시됨) 또는 부하의 인가시, 상부 TEC 콘택트(405b)로부터의 열은, 볼 수 있는 바와 같이, n-형 및 p-형 핀 구조들(405a)을 통해 하부 TEC 콘택트(405b) 쪽으로 제거될 수 있다. 일부 실시예들에서, 전기 절연 재료(422)는 전기 절연체(405c) 층들 사이에 배치될 수 있다.
도 9는, 일부 실시예들에 따라, 반도체 기판(420) 상의 열 생성 회로 및 TEC 회로에 대한 다른 예시적인 구성(900)(예를 들어, IC 냉각 어셈블리)의 단면도를 개략적으로 도시한다. 구성(900)에서, 열 생성 회로는 전극들(904b)을 통해 대응 전압원(예를 들어, 제1 전압원)과 연결되는 하나 이상의 나노와이어들(이하, "나노와이어(904a)")을 포함할 수 있고, 이는 도시된 실시예에서 스위칭 디바이스(예를 들어, 트랜지스터(933))의 소스/드레인 콘택트들로서 역할을 할 수 있다. 예를 들어, 나노와이어(904a)는, 트랜지스터(933)에서 이동 전하 캐리어들에 대한 채널로서 역할을 할 수 있고, 따라서 "액티브 나노와이어"라 할 수 있다. 구성(900)에서, TEC 회로는 전극들(905b)을 통해 대응 TEC 전압원(예를 들어, 제2 전압원)과 연결되는 하나 이상의 나노와이어들(이하, "나노와이어(905a)")을 포함할 수 있고, 이는 TEC 회로의 소스/드레인 콘택트들로서 역할을 할 수 있다. TEC 회로가 동작 중일 때, 나노와이어(905a)는 열을 수평 방향으로(예를 들어, 나노와이어(905a)의 길이 방향으로) 라우팅할 수 있다.
나노와이어들(904a, 905a)은, 전극들(905b)에 의해 열적으로 및 전기적으로 연결될 수 있고, 전기 절연 재료(930)에 의해 분리될 수 있다. 전기 절연 재료(930)는, 예를 들어, 실리콘 탄화물, 실리콘 산화물 또는 실리콘 질화물과 같은, 유전체를 포함할 수 있다. 전기 절연 재료(930)는 트랜지스터(933)의 채널(예를 들어, 나노와이어(904a))로부터 TEC 엘리먼트(예를 들어, 나노와이어(905a))로의 열 전달을 용이하게 하도록 열적으로 전도성일 수 있다. 예를 들어, 전기 절연 재료(930)는, 실리콘 탄화물과 같은 열적으로 전도성인 재료, 또는 실리콘 산화물과 같은 더 열적으로 전도성인 재료- 더 열적으로 절연성인 재료의 두께는, 전기 절연 재료(930)을 통한 열 전도를 증가시키거나, 허용하거나 또는 용이하게 하도록, 설계되거나, 선택되거나 또는 다른 방식으로 제어됨 -를 포함할 수 있다. 에피택셜 재료("epi"라 함) 또는 실리사이드(932)가, 전극들(905b)과 나노와이어(905a) 사이의 열 및/또는 전기 접촉을 증가시키도록, 전극들(905b)과 나노와이어(905a) 사이의 계면에 배치될 수 있다. 전기 절연 재료(934)가 적어도 액티브 나노와이어를 캡슐화하도록 배치될 수 있다. 도시된 실시예에서는, 전기 절연 재료(934)가 나노와이어들(904a, 905a)을 캡슐화하도록 배치된다. 전기 절연 재료(934)는, 예를 들어, 실리콘 산화물 또는 실리콘 질화물과 같은, 유전체를 포함할 수 있다.
나노와이어들(904a, 905a)은, 일부 실시예들에서, 적층형 구성으로 있을 수 있고, 도시된 것보다 많은 나노와이어들을 포함할 수 있다. 이러한 나노와이어들은, 예를 들어, 실리콘, 탄소 또는 반도체 응용들에 적합한 다른 재료들을 포함하는 임의의 적합한 재료로 구성될 수 있다. 전극들(904b, 905b)은, 예를 들어, 금속 또는 폴리실리콘을 포함하는 임의의 적합한 전기적으로 전도성인 재료로 구성될 수 있다.
트랜지스터(933)는, 볼 수 있는 바와 같이 연결되는, 게이트 전극(935), 게이트 유전체(937) 및 스페이서(939)를 포함할 수 있다. 게이트 전극(935), 게이트 유전체(937) 및/또는 스페이서(939)는, 일부 실시예들에서, 적어도 액티브 나노와이어(예를 들어, 나노와이어(904a)) 주변을 둘러쌀 수 있고, 나노와이어들(904a, 905a) 양자 모두(또는 존재하는 경우 더 많은 나노와이어들)의 주변을 둘러쌀 수 있다. 전기 절연 재료(922)가, 트랜지스터(933)와 전극들(904b, 905b) 사이에 전기 절연을 제공하도록, 전기 절연 재료(934) 상에 퇴적될 수 있다. 이러한 전기 절연 재료(922)는, 예를 들어, 실리콘 산화물 또는 실리콘 질화물과 같은, 유전체를 포함할 수 있다. 트랜지스터(933) 및 관련된 채널(예를 들어, 나노와이어(904a))에서 생성되는 열은, 전극들(905b)을 통해 및/또는 전기 절연 재료(930)를 통해 전달될 수 있는데, 이는 채널(예를 들어, 나노와이어(904a))과 TEC 엘리먼트(예를 들어, 나노와이어(905a)) 사이에 열 결합을 제공할 수 있다.
일부 실시예들에서, 본 명세서에 설명되는 TEC 회로는 제2 회로에서 열에 의해 생성되는 전류로부터 전기 에너지(예를 들어, 전력)를 회복하도록 더욱 구성될 수 있다. 예를 들어, 신뢰성 관점으로부터 높은 트랜지스터 온도가 용인될 수 있으면, 트랜지스터가 포화 상태에 또는 그 근처에 있을 때 소스와 드레인 사이에 강한 국부적 온도 변화도가 유지될 수 있다. 펠티에 효과의 보완은 제벡 효과이고, 여기서 온도 차분들은 직접 전기로 변환될 수 있다. 예를 들어, 개방 회로형 도체를 가로지르는 열 변화도는 제벡 계수에 의존하여 이를 가로지르는 전압을 초래할 수 있다. 도 3의 TEC 디바이스(300)과 관련하여 설명된 것과 유사한 원리들에 기초하여, 국부적 제벡 효과는 뜨거운 전자들 또는 정공들이 차가운 단부를 향해 흐르게 하여 전류를 생산하게 할 수 있다. 이러한 전류는, 열 생성 회로 또는 TEC 회로의 성능을 향상시키는데 사용될 수 있거나, 또는 다이에 대해 전력을 제공하는 전력 전달 네트워크에 (예를 들어, 반도체 기판 또는 상호접속 경로를 통해 병렬 접지를 경유하여) 수집될 수 있다. 이러한 전류는, 예를 들어, 다이에 내장되는 커패시터들 또는 패키지 기판 상의 커패시터들과 같은 커패시터들 또는 IC 어셈블리(예를 들어, 도 2의 IC 어셈블리(200))의 다른 컴포넌트들에 의해 수집될 수 있다. 다이의 추가적 회로에 전력을 공급하는 시간이 경과하며 전하가 수집될 수 있다. TEC 회로의 동작을 지속하는데 필요한 입력 전력에 대해 재생성 요구의 균형을 맞추는 제어 모듈 또는 회로가 구현될 수 있다. 도 3-9와 관련하여 설명된 기술들 및 구성들의 실시예들은 다양한 실시예들에 따라 적합하게 조합될 수 있다. 본 명세서에 설명된 (예를 들어, 나노와이어 재료들을 포함하는) 전기적으로 절연성인 재료들, 전기적으로 전도성인 재료들 및 반도체 재료들은 다른 실시예들에서 매우 다양한 다른 적합한 잘 알려진 재료들을 포함할 수 있다.
도 10은, 일부 실시예들에 따라, TEC 회로(예를 들어, IC 냉각 어셈블리)를 제조하는 방법(1000)에 대한 흐름도를 개략적으로 도시한다. 이러한 방법(1000)은 도 1-9와 관련하여 설명된 실시예들에 적합할 수 있고 그렇지 않을 수도 있다.
1002에서, 본 방법(1000)은 반도체 기판(예를 들어, 본 명세서에 설명된 반도체 기판(420))을 제공하는 것을 포함할 수 있다. 일부 실시예들에서, 반도체 기판은 SoC(System-on-Chip) 구성의 기판을 포함할 수 있다. 예를 들어, 도 9의 수직으로 적층된 나노와이어 구성(900)은, 디바이스 자체-발열이 벌크 실리콘으로의 액세스의 부족으로 인해 더 국한될 수 있는, 다수 디바이스 층들 또는 3D 상호접속을 갖는 3D 적층형 디바이스들에 의해 TEC 회로의 집적화를 용이하게 할 수 있다. TEC 회로에 의하면, 열 관리는 다이의 설계의 일부일 수 있다. 레이아웃 및 제어의 최적화를 통해, 국부적 핫 스폿들을 수용하도록 통상적으로 제한될 수 있는 다이 상의 스페이스가 활용될 수 있다. TEC 회로를 열 생성 회로와 집적화하는 것은 다이 상의 국부적 핫 스폿들에 대한 냉각의 미세한 제어를 제공할 수 있고, 이는 과열에 의한 신뢰성 문제점들 또는 실패들을 초래하는 디바이스 상의 디바이스들의 자체 발열에 의존하는 악의적 공격들을 완화하고 이에 대해 방어하는 능력을 더욱 증가시킬 수 있다.
1004에서, 방법(1000)은 반도체 기판 상에 제1 회로(예를 들어, 본 명세서에 설명되는 열 생성 회로)를 형성하는 것을 포함할 수 있고, 이러한 제1 회로는 동작시 열을 생성하도록 구성된다. 제1 회로의 동작은, 예를 들어, 트랜지스터들의 액세스 및/또는 스위칭을 포함할 수 있다. 일부 실시예들에서, 제1 회로를 형성하는 것은 하나 이상의 트랜지스터 디바이스들의 채널로서 역할을 하도록 구성되는 제1 핀 구조 또는 제1 나노와이어를 형성하는 것을 포함할 수 있다. 이러한 제1 핀 구조 또는 제1 나노와이어는 반도체 기판의 표면(예를 들어, 도 4의 표면(420a))에 의해 정의되는 평면과 실질적으로 평행한 수평 평면에 배치될 수 있다.
1006에서, 방법(1000)은 반도체 기판 상에 제2 회로(예를 들어, 본 명세서에 설명되는 TEC 회로)를 형성하는 것을 포함할 수 있고, 이러한 제2 회로는 열전 냉각에 의해 열을 제거하도록 구성된다. 일부 실시예들에서, 제2 회로를 형성하는 것은 수평 평면에 배치되고 제1 핀 구조 또는 제1 나노와이어와 열적으로 연결되는 제2 핀 구조 또는 제2 나노와이어를 형성하는 것을 포함할 수 있다. 다양한 실시예들에 따라, 제1 회로를 형성하는 것 및 제2 회로를 형성하는 것은 동시에 수행될 수 있다. 예를 들어, 제1 회로를 형성하는데 사용되는 반도체 제조 공정은, 제2 회로가 제1 회로와 일체로 형성되도록, 제2 회로를 형성하는데 또한 사용될 수 있다. 일부 실시예들에서, 제1 핀 구조 또는 제1 나노와이어 및 제2 핀 구조 또는 제2 나노와이어는 각각 공통 길이 방향으로 연장될 수 있다.
일부 실시예들에서, 제1 회로 및 제2 회로는 이러한 길이 방향으로 열을 제거하도록 구성될 수 있다. 다른 실시예들에서, 제1 회로를 형성하는 것은 제1 핀의 제1 높이(h1)를 정의하는 제1 핀 구조의 길이 방향에 실질적으로 직교하는 수직 방향으로 연장되는 제1 핀 구조를 형성하는 것을 포함할 수 있고, 제2 회로를 형성하는 것은 제2 핀의 제2 높이(h2)를 정의하는 수직 방향으로 제2 핀 구조가 연장되도록 제2 핀 구조를 형성하는 것을 포함할 수 있다. 높이(h1)는 h2보다 더 클 수 있으며, 제2 핀은 수직 방향으로 열을 제거하도록 구성될 수 있다.
또 다른 실시예들에서, 제1 회로를 형성하는 것은 하나 이상의 트랜지스터 디바이스들을 형성하는 것을 포함할 수 있고, 제2 회로를 형성하는 것은 하나 이상의 트랜지스터 디바이스들과 열적으로 연결되는 열 라우팅 구조들을 형성하는 것을 포함할 수 있다. 열 라우팅 구조들은, 하나 이상의 트랜지스터 디바이스들로부터 반도체 기판 쪽으로 열을 제거해내도록, 하나 이상의 트랜지스터 디바이스들과 반도체 기판 사이에 배치되는 TEC 디바이스의 컴포넌트들을 포함할 수 있다.
일 실시예에서, 제2 회로를 형성하는 것은 제2 회로에서 열에 의해 생성되는 전류로부터 전력을 회복하도록 더욱 구성되는 제2 회로를 제공할 수 있다. 예를 들어, 제2 회로의 제벡 효과에 의해 생성되는 전기 에너지를 저장하거나 또는 라우팅하는데 커패시터들 또는 유사한 구조들이 사용될 수 있다.
1008에서, 방법(1000)은 제1 회로와 연결되고 제1 회로의 동작을 위한 제1 전압을 라우팅하도록 구성되는 제1 상호접속들을 형성하는 것을 포함할 수 있다. 이러한 제1 상호접속들은, 제1 회로를 다이 외부에 있는 전원과 전기적으로 연결하도록, 예를 들어, 제1 회로 상에 형성되는 상호접속 층들에 배치되는 트렌치들 및/또는 비아들과 같은, 상호접속 구조들을, 예를 들어, 포함할 수 있다. 제1 상호접속들은, 예를 들어, 패드들, FLI들(First-Level Interconnets)과 같은 다이 레벨 상호접속 구조들 및/또는 제1 회로로 전기 신호들(예를 들어, 제1 전압)을 라우팅하는 SLI들(Second-Level Interconnects)과 같은 패키지 레벨 상호접속 구조들을 더 포함할 수 있다.
1010에서, 방법(1000)은 제2 회로와 연결되고 열전 냉각을 위한 제2 전압을 라우팅하도록 구성되는 제2 상호접속들을 형성하는 것을 포함할 수 있다. 이러한 제2 상호접속들은 1008에서 제1 상호접속들을 형성하는 것과 관련하여 설명된 것과 유사한 기술들을 사용하여 수행될 수 있다. 이러한 제2 전압은, 제1 전압과는 별개의 제어하에 있을 수 있고/있거나 제1 전압과는 상이한 전압원과 연결될 수 있다. 일부 실시예들에서, 제1 상호접속들은 전력 전달 네트워크의 전기 라우팅 특징들을 포함하고, 제2 상호접속들은 전력 전달 네트워크의 다른 전기 라우팅 특징들을 포함한다. 제1 상호접속들 및 제2 상호접속들과 대응하는 전기 특징들은, 예를 들어, 다이, 패키지 기판 또는 회로 보드를 포함하는 IC 어셈블리의 다양한 컴포넌트들 상에 배치될 수 있다.
1012에서, 방법(1000)은 제1 회로 및 제2 회로를 IC(Integrated Circuit) 어셈블리의 다른 컴포넌트들과 연결시키는 것을 포함할 수 있다. 일부 실시예들에서, 제1 회로 및 제2 회로는, 제1 회로 및 제2 회로를 위한 대응 전기 접속들을 갖는 다이를 패키지 기판에 연결하는 잘 알려진 기술들을 사용하여 IC 어셈블리의 다른 컴포넌트들과 연결될 수 있다. 예를 들어, 이러한 다이는 플립 칩 또는 와이어본딩 구성으로 패키지 기판에 장착되거나 또는 패키지 기판에 내장될 수 있거나, 또는 이러한 다이는 PoP(Package-on-Package) 어셈블리와 연결될 수 있다. 패키지 기판은, 제1 회로 및/또는 제2 회로를 위한 전기 접속들을 더욱 라우팅하도록, 회로 보드와 더욱 연결될 수 있다.
다양한 동작들이 청구된 주제를 이해하는데 있어서 가장 도움이 되는 방식으로 차례로 다수 이산 동작들로서 설명된다. 그러나, 설명의 순서는 이들 동작들이 반드시 순서 종속적이라는 것을 암시하는 것으로 해석되어서는 안 된다. 본 개시내용의 실시예들은 바라는 대로 구성하는데 적합한 임의의 하드웨어 및/또는 소프트웨어를 사용하여 시스템으로 구현될 수 있다. 도 11은, 일부 실시예들에 따라, 본 명세서에 설명되는 바와 같이 TEC 회로를 포함할 수 있는 예시적 시스템(예를 들어, 컴퓨팅 디바이스(1100))을 개략적으로 도시한다. 컴퓨팅 디바이스(1100)는 마더보드(1102)와 같은 보드를 수용할 수 있다. 마더보드(1102)는 프로세서(1104) 및 적어도 하나의 통신 칩(1106)을 포함하지만 이에 제한되는 것은 아닌 다수의 컴포넌트들을 포함할 수 있다. 프로세서(1104)는 마더보드(1102)에 물리적으로 및 전기적으로 연결될 수 있다. 일부 구현들에서, 적어도 하나의 통신 칩(1106) 또한 마더보드(1102)에 물리적으로 및 전기적으로 연결될 수 있다. 추가 구현들에서, 통신 칩(1106)은 프로세서(1104)의 일부일 수 있다.
그 응용들에 의존하여, 컴퓨팅 디바이스(1100)는 마더보드(1102)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가이거 계수기(Geiger counter), 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 스토리지 디바이스(예를 들어, 하드 디스크 드라이브, CD(Compact Disk), DVD(Digital Versatile Disk) 등)를 포함할 수 있다.
통신 칩(1106)은 컴퓨팅 디바이스(1100)에게의 및 이것으로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 할 수 있다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이 용어는, 연관된 디바이스들이 배선을 전혀 포함하지 않는다는 것을 시사하는 것은 아니지만, 일부 실시예들에서 이들은 그렇지 않을 수도 있다. 통신 칩(1106)은 Wi-Fi(IEEE 802.11 계열), IEEE 802.16 표준들(예로, IEEE 802.16-2005 보정), 임의의 보정들, 업데이트들, 및/또는 개정들(예를 들어, 진보된 LTE 프로젝트, UMB(Ultra Mobile Broadband) 프로젝트("3GPP2"라고도 함) 등)을 수반하는 LTE(Long Term Evolution) 프로젝트를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들을 포함하지만 이에 제한되는 것은 아닌, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환가능 BWA 네트워크들은 일반적으로, IEEE 802.16 표준들에 대한 적합성 및 상호운용성 테스트들을 통과한 제품들에 대한 인증 마크인, Worldwide interoperability for Microwave Access를 나타내는 머리글자인 WiMAX 네트워크들이라 한다. 통신 칩(1106)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1106)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)을 따라 동작할 수 있다. 통신 칩(1106)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 이것들의 파생물들 뿐만 아니라, 3G, 4G, 5G, 및 이를 넘어선 것들로서 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(1106)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(1100)는 복수의 통신 칩들(1106)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1106)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있으며, 제2 통신 칩(1106)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(1100)의 프로세서(1104)는 본 명세서에 설명되는 바와 같이 열 생성 회로 및 TEC 회로를 갖는 다이(예를 들어, 도 1-2의 다이(102))를 포함할 수 있다. 예를 들어, 도 1-2의 다이(102)는 마더보드(1102) 상에 장착되는 패키지 어셈블리에 장착될 수 있다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 해당 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 말할 수 있다.
통신 칩(1106) 또한 본 명세서에 설명되는 바와 같이 열 생성 회로 및 TEC 회로를 갖는 다이(예를 들어, 도1-2의 다이(102))를 포함할 수 있다. 추가적 구현들에서는, 컴퓨팅 디바이스(1100) 내에 수용되는 다른 컴포넌트(예를 들어, 메모리 디바이스 또는 다른 집적 회로 디바이스)가 본 명세서에 설명되는 바와 같이 열 생성 회로 및 TEC 회로를 갖는 다이(예를 들어, 도 1-2의 다이(102))를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1100)는, 모바일 컴퓨팅 디바이스, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(Personal Digital Assistant), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더일 수 있다. 추가적 구현들에서, 컴퓨팅 디바이스(1100)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예들
다양한 실시예들에 따르면, 본 개시내용은 장치(예를 들어, IC(Integrated Circuit) 냉각 어셈블리)를 설명하며, 이는, 반도체 기판, 반도체 기판 상에 배치되고 동작시 열을 생성하도록 구성되는 제1 회로, 및 반도체 기판 상에 배치되고 열전 냉각에 의해 열을 제거하도록 구성되는 제2 회로를 포함한다. 일부 실시예들에서, 제1 회로는 하나 이상의 트랜지스터 디바이스들의 채널로서 역할을 하도록 구성되는 제1 핀 구조를 포함하고, 제1 핀 구조는 반도체 기판의 표면에 의해 정의되는 평면과 실질적으로 평행인 수평 평면에 배치되며, 제2 회로는 수평 평면에 배치되고 제1 핀 구조와 열적으로 연결되는 제2 핀 구조를 포함한다. 일부 실시예들에서, 제1 핀 구조는 길이 방향으로 연장되고, 제2 핀 구조는 제2 핀 구조가 제1 핀 구조와 실질적으로 평행하도록 길이 방향으로 연장되며, 제2 핀 구조는 길이 방향으로 열을 제거하도록 구성된다.
일부 실시예들에서, 이러한 장치는, 소스 콘택트 또는 드레인 콘택트를 더 포함하고, 소스 콘택트 또는 드레인 콘택트는 제1 핀 구조 및 제2 핀 구조와 열적으로 연결되며, 제1 핀 구조는 n-형 또는 p-형 중 하나이고, 제1 핀 구조가 n-형이면 제2 핀 구조는 p-형이고, 제1 핀 구조가 p-형이면 제2 핀 구조는 n-형이다. 일부 실시예들서, 제1 핀 구조는 제1 핀의 제1 높이를 정의하는 길이 방향에 실질적으로 직교하는 수직 방향으로 연장되고, 제2 핀 구조는 제2 핀의 제2 높이를 정의하는 수직 방향으로 연장되고, 제2 높이는 제1 높이보다 더 높으며, 제2 핀은 수직 방향과 평행인 방향으로 열을 제거하도록 구성된다. 일부 실시예들에서, 제1 회로는 하나 이상의 트랜지스터 디바이스들을 포함하며, 제2 회로는 하나 이상의 트랜지스터 디바이스들과 열적으로 연결되고 하나 이상의 트랜지스터 디바이스들과 반도체 기판 사이에 배치되는 열 라우팅 구조들을 포함한다.
일부 실시예들에서, 제2 회로는 나노와이어를 포함한다. 일부 실시예들에서, 나노와이어는 제2 나노와이어이고, 제1 회로는 제2 나노와이어와 열적으로 연결되는 제1 나노와이어를 포함하며, 제1 나노와이어는 트랜지스터 디바이스의 일부이다. 일부 실시예들에서, 제1 회로는 제1 전압원의 제1 전압을 사용하여 동작하도록 구성되고, 제2 회로는 제2 전압원의 제2 전압을 사용하여 열전 냉각에 의해 열을 제거하도록 구성되며, 제1 전압원은 제2 전압원과 상이하다. 일부 실시예들에서, 이러한 장치는, 제1 회로와 연결되고 제1 회로의 동작을 위한 제1 전압을 라우팅하도록 구성되는 제1 상호접속, 및 제2 회로와 연결되고 열전 냉각을 위한 제2 전압을 라우팅하도록 구성되는 제2 상호접속을 더 포함한다. 일부 실시예들에서, 제2 회로는 제2 회로에서 열에 의해 생성되는 전류로부터 전력을 회복하도록 더욱 구성되고, 반도체 기판은 SoC(System-on-Chip)의 기판이다.
다양한 실시예들에 따라, 본 개시내용은 냉각 어셈블리를 제조하는 방법을 설명하며, 이러한 방법은, 반도체 기판을 제공하는 단계, 반도체 기판 상에 제1 회로를 형성하는 단계- 제1 회로는 동작시 열을 생성하도록 구성됨 -, 및 반도체 기판 상에 제2 회로를 형성하는 단계- 제2 회로는 열전 냉각에 의해 열을 제거하도록 구성됨 -를 포함한다. 일부 실시예들에서, 제1 회로를 형성하는 단계는, 하나 이상의 트랜지스터 디바이스들의 채널로서 역할을 하도록 구성되고 반도체 기판의 표면에 의해 정의되는 평면과 실질적으로 평행한 수평 평면에 배치되는 제1 핀 구조를 형성하는 단계를 포함하며, 제2 회로를 형성하는 단계는, 수평 평면에 배치되고 제1 핀 구조와 열적으로 연결되는 제2 핀 구조를 형성하는 단계를 포함한다. 일부 실시예들에서, 제1 핀 구조를 형성하는 단계 및 제2 핀 구조를 형성하는 단계는 동시에 수행되고, 제1 핀 구조 및 제2 핀 구조는 각각 상호에 대해 실질적으로 평행한 길이 방향으로 연장되며, 제2 핀 구조는 길이 방향으로 열을 제거하도록 구성된다.
일부 실시예들에서, 이러한 방법은, 소스 콘택트 또는 드레인 콘택트를 형성하는 단계- 소스 콘택트 또는 드레인 콘택트는 제1 핀 구조 및 제2 핀 구조와 열적으로 연결됨 -를 더 포함한다. 일부 실시예들에서, 제1 핀 구조를 형성하는 단계는, 제1 핀 구조가 제1 핀의 제1 높이를 정의하는 길이 방향에 실질적으로 직교하는 수직 방향으로 연장되도록 제1 핀 구조를 형성하는 단계를 포함하며, 제2 핀 구조를 형성하는 단계는, 제2 핀 구조가 제2 핀의 제2 높이를 정의하는 수직 방향으로 연장되도록 제2 핀 구조를 형성하는 단계를 포함하고, 제2 높이는 제1 높이보다 높으며, 제2 핀은 수직 방향과 평행인 방향으로 열을 제거하도록 구성된다. 일부 실시예들에서, 제1 회로를 형성하는 단계는 하나 이상의 트랜지스터 디바이스들을 형성하는 단계를 포함하며, 제2 회로를 형성하는 단계는 하나 이상의 트랜지스터 디바이스들과 열적으로 연결되는 열 라우팅 구조들을 형성하는 단계를 포함하고, 열 라우팅 구조는 하나 이상의 트랜지스터 디바이스들과 반도체 기판 사이에 배치된다.
일부 실시예들에서, 제2 회로를 형성하는 단계는 나노와이어를 형성하는 단계를 포함한다. 일부 실시예들에서, 나노와이어는 제2 나노와이어이며, 제1 회로를 형성하는 단계는, 제2 나노와이어와 열적으로 연결되고 트랜지스터 디바이스의 일부인 제1 나노와이어를 형성하는 단계를 포함한다. 일부 실시예들에서, 이러한 방법은, 제1 회로와 연결되고 제1 회로의 동작을 위한 제1 전압을 라우팅하도록 구성되는 제1 상호접속을 형성하는 단계, 및 제2 회로와 연결되고 열전 냉각을 위한 제2 전압을 라우팅하도록 구성되는 제2 상호접속을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 제2 회로를 형성하는 단계는 제2 회로에서 열에 의해 생성되는 전류로부터 전력을 회복하도록 더욱 구성되는 제2 회로를 제공한다. 일부 실시예들에서, 반도체 기판을 제공하는 단계는 SoC(System-on-Chip)의 반도체 기판을 제공하는 단계를 포함한다.
다양한 실시예들에 따라, 본 개시내용은 시스템(예를 들어, 컴퓨팅 디바이스)를 설명하며, 이는, 회로 보드, 및 회로 보드와 연결되는 다이를 포함하고, 다이는, 반도체 기판, 반도체 기판 상에 배치되고 동작시 열을 생성하도록 구성되는 제1 회로, 및 반도체 기판 상에 배치되고 열전 냉각에 의해 열을 제거하도록 구성되는 제2 회로를 포함하고, 제1 회로는 제1 전압원의 제1 전압을 사용하여 동작하도록 구성되고, 제2 회로는 제2 전압원의 제2 전압을 사용하여 열전 냉각에 의해 열을 제거하도록 구성되며, 제1 전압원은 제2 전압원과 상이하다. 일부 실시예들에서, 이러한 시스템은, 회로 보드와 연결되는 패키지 기판을 더 포함하고, 다이는 패키지 기판 상에 장착되거나 또는 이에 내장되며, 패키지 기판 또는 회로 보드는 제1 전압을 제1 회로에 라우팅하는 제1 전기적 라우팅 특징들 및 제2 전압을 제2 회로에 라우팅하는 제2 전기적 라우팅 특징들을 포함하는 전력 전달 네트워크를 포함한다. 일부 실시예들에서, 이러한 시스템은, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침판, 가이거 계수기(Geiger counter), 가속도계, 자이로스코프, 스피커 및 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스이다.
다양한 실시예들이 접속사 형태 (및) 그 이상으로 설명되는 실시예들(예를 들어, "및"은 "및/또는"일 수도 있음)의 대안적 (또는) 구현들을 포함하는 상술된 실시예들의 임의의 적합한 조합을 포함할 수 있다. 더욱이, 일부 실시예들은, 실행될 때 상술된 실시예들 중 임의의 것의 액션들을 초래하는, 명령어들을 저장하고 있는 하나 이상의 제조 물품들(예를 들어, 비-일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 또한, 일부 실시예들은 상술된 실시예들의 다양한 동작들을 수행하는데 적합한 임의의 수단을 갖는 장치들 또는 시스템들을 포함할 수 있다.
요약서에 설명되는 것을 포함하여, 예시된 실시예들의 이상의 설명은, 배타적인 것으로 의도되거나, 또는 본 개시내용의 실시예들을 개시된 정확한 형태로 제한하고자 의도된 것이 아니다. 예시적 목적을 위해 특정 구현들 및 예들이 본 명세서에 설명되었지만, 관련 분야에 숙련된 자들이 인식할 수 있듯이, 본 개시내용의 범위 내에서 다양한 등가의 수정들이 가능하다.
이러한 수정들은 상기 상세한 설명에 비추어 보아 본 개시내용의 실시예들에 대해 이루어질 수 있다. 이하 청구항들에 사용되는 용어들은 본 개시내용의 다양한 실시예들을 상세한 설명 및 청구항에 개시되는 특정 구현들에 제한하는 것으로 해석해서는 안 된다. 오히려, 그 범위는 완전히 이하 청구항에 의해서 결정되어야 하고, 이는 특허청구범위 해석의 확립된 원칙들에 따라서 해석되어야 한다.

Claims (25)

  1. IC(Integrated Circuit) 냉각 어셈블리로서,
    반도체 기판;
    상기 반도체 기판 상에 배치되고 동작시 열을 생성하도록 구성되는 제1 회로; 및
    상기 반도체 기판 상에 배치되고 열전 냉각(thermoelectric cooling)에 의해 상기 열을 제거하도록 구성되는 제2 회로
    를 포함하는 IC 냉각 어셈블리.
  2. 제1항에 있어서,
    상기 제1 회로는 하나 이상의 트랜지스터 디바이스들의 채널로서 기능하도록 구성되는 제1 핀 구조를 포함하고,
    상기 제1 핀 구조는 상기 반도체 기판의 표면에 의해 정의되는 평면과 실질적으로 평행인 수평 평면에 배치되며,
    상기 제2 회로는 상기 수평 평면에 배치되고 상기 제1 핀 구조와 열적으로 연결되는 제2 핀 구조를 포함하는 IC 냉각 어셈블리.
  3. 제2항에 있어서,
    상기 제1 핀 구조는 길이 방향으로 연장되고,
    상기 제2 핀 구조는 상기 제2 핀 구조가 상기 제1 핀 구조와 실질적으로 평행하도록 상기 길이 방향으로 연장되며,
    상기 제2 핀 구조는 상기 길이 방향으로 상기 열을 제거하도록 구성되는 IC 냉각 어셈블리.
  4. 제3항에 있어서,
    소스 콘택트 또는 드레인 콘택트를 더 포함하고, 상기 소스 콘택트 또는 상기 드레인 콘택트는 상기 제1 핀 구조 및 상기 제2 핀 구조와 열적으로 연결되며, 상기 제1 핀 구조는 n-형 또는 p-형 중 하나이고, 상기 제1 핀 구조가 n-형이면 상기 제2 핀 구조는 p-형이고, 상기 제1 핀 구조가 p-형이면 상기 제2 핀 구조는 n-형인 IC 냉각 어셈블리.
  5. 제2항에 있어서,
    상기 제1 핀 구조는 상기 제1 핀의 제1 높이를 정의하는 상기 길이 방향에 실질적으로 직교하는 수직 방향으로 연장되고,
    상기 제2 핀 구조는 상기 제2 핀의 제2 높이를 정의하는 상기 수직 방향으로 연장되고,
    상기 제2 높이는 상기 제1 높이보다 더 높으며,
    상기 제2 핀은 상기 수직 방향과 평행인 방향으로 상기 열을 제거하도록 구성되는 IC 냉각 어셈블리.
  6. 제1항에 있어서,
    상기 제1 회로는 하나 이상의 트랜지스터 디바이스들을 포함하며,
    상기 제2 회로는 상기 하나 이상의 트랜지스터 디바이스들과 열적으로 연결되고 상기 하나 이상의 트랜지스터 디바이스들과 상기 반도체 기판 사이에 배치되는 열 라우팅 구조들을 포함하는 IC 냉각 어셈블리.
  7. 제1항에 있어서,
    상기 제2 회로는 나노와이어를 포함하는 IC 냉각 어셈블리.
  8. 제7항에 있어서,
    상기 나노와이어는 제2 나노와이어이고,
    상기 제1 회로는 상기 제2 나노와이어와 열적으로 연결되는 제1 나노와이어를 포함하며,
    상기 제1 나노와이어는 트랜지스터 디바이스의 일부인 IC 냉각 어셈블리.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 회로는 제1 전압원의 제1 전압을 사용하여 동작하도록 구성되고, 상기 제2 회로는 제2 전압원의 제2 전압을 사용하여 열전 냉각에 의해 상기 열을 제거하도록 구성되며, 상기 제1 전압원은 상기 제2 전압원과 상이한 IC 냉각 어셈블리.
  10. 제9항에 있어서,
    상기 제1 회로와 연결되고 상기 제1 회로의 동작을 위한 상기 제1 전압을 라우팅하도록 구성되는 제1 상호접속; 및
    상기 제2 회로와 연결되고 열전 냉각을 위한 상기 제2 전압을 라우팅하도록 구성되는 제2 상호접속
    을 더 포함하는 IC 냉각 어셈블리.
  11. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제2 회로는 상기 제2 회로에서 열에 의해 생성되는 전류로부터 전력을 회복하도록 더 구성되며,
    상기 반도체 기판은 SoC(System-on-Chip)의 기판인 IC 냉각 어셈블리.
  12. 냉각 어셈블리를 제조하는 방법으로서,
    반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 제1 회로를 형성하는 단계 - 상기 제1 회로는 동작시 열을 생성하도록 구성됨 -; 및
    상기 반도체 기판 상에 제2 회로를 형성하는 단계 - 상기 제2 회로는 열전 냉각에 의해 상기 열을 제거하도록 구성됨 -
    를 포함하는 방법.
  13. 제12항에 있어서,
    상기 제1 회로를 형성하는 단계는, 하나 이상의 트랜지스터 디바이스들의 채널로서 기능하도록 구성되고 상기 반도체 기판의 표면에 의해 정의되는 평면과 실질적으로 평행한 수평 평면에 배치되는 제1 핀 구조를 형성하는 단계를 포함하며,
    상기 제2 회로를 형성하는 단계는, 상기 수평 평면에 배치되고 상기 제1 핀 구조와 열적으로 연결되는 제2 핀 구조를 형성하는 단계를 포함하는 방법.
  14. 제13항에 있어서,
    상기 제1 핀 구조를 형성하는 단계 및 상기 제2 핀 구조를 형성하는 단계는 동시에 수행되고,
    상기 제1 핀 구조 및 상기 제2 핀 구조는 각각 서로에 대해 실질적으로 평행한 길이 방향으로 연장되며,
    상기 제2 핀 구조는 상기 길이 방향으로 상기 열을 제거하도록 구성되는 방법.
  15. 제13항 또는 제14항에 있어서,
    소스 콘택트 또는 드레인 콘택트를 형성하는 단계를 더 포함하고, 상기 소스 콘택트 또는 상기 드레인 콘택트는 상기 제1 핀 구조 및 상기 제2 핀 구조와 열적으로 연결되는 방법.
  16. 제13항에 있어서,
    상기 제1 핀 구조를 형성하는 단계는, 상기 제1 핀 구조가 상기 제1 핀의 제1 높이를 정의하는 상기 길이 방향에 실질적으로 직교하는 수직 방향으로 연장되도록 상기 제1 핀 구조를 형성하는 단계를 포함하며,
    상기 제2 핀 구조를 형성하는 단계는, 상기 제2 핀 구조가 상기 제2 핀의 제2 높이를 정의하는 상기 수직 방향으로 연장되도록 상기 제2 핀 구조를 형성하는 단계를 포함하고, 상기 제2 높이는 상기 제1 높이보다 높으며, 상기 제2 핀은 상기 수직 방향과 평행인 방향으로 상기 열을 제거하도록 구성되는 방법.
  17. 제12항에 있어서,
    상기 제1 회로를 형성하는 단계는 하나 이상의 트랜지스터 디바이스들을 형성하는 단계를 포함하며,
    상기 제2 회로를 형성하는 단계는 상기 하나 이상의 트랜지스터 디바이스들과 열적으로 연결되는 열 라우팅 구조들을 형성하는 단계를 포함하고, 상기 열 라우팅 구조들은 상기 하나 이상의 트랜지스터 디바이스들과 상기 반도체 기판 사이에 배치되는 방법.
  18. 제12항에 있어서,
    상기 제2 회로를 형성하는 단계는 나노와이어를 형성하는 단계를 포함하는 방법.
  19. 제18항에 있어서,
    상기 나노와이어는 제2 나노와이어이며,
    상기 제1 회로를 형성하는 단계는, 상기 제2 나노와이어와 열적으로 연결되고 트랜지스터 디바이스의 일부인 제1 나노와이어를 형성하는 단계를 포함하는 방법.
  20. 제12항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 회로와 연결되고 상기 제1 회로의 동작을 위한 제1 전압을 라우팅하도록 구성되는 제1 상호접속을 형성하는 단계; 및
    상기 제2 회로와 연결되고 열전 냉각을 위한 제2 전압을 라우팅하도록 구성되는 제2 상호접속을 형성하는 단계
    를 더 포함하는 방법.
  21. 제12항 내지 제19항 중 어느 한 항에 있어서,
    상기 제2 회로를 형성하는 단계는 상기 제2 회로에서 열에 의해 생성되는 전류로부터 전력을 회복하도록 더 구성되는 제2 회로를 제공하는 방법.
  22. 제12항 내지 제19항 중 어느 한 항에 있어서,
    상기 반도체 기판을 제공하는 단계는 SoC(System-on-Chip)의 상기 반도체 기판을 제공하는 단계를 포함하는 방법.
  23. 컴퓨팅 디바이스로서,
    회로 보드; 및
    상기 회로 보드와 연결되는 다이
    를 포함하고,
    상기 다이는,
    반도체 기판;
    상기 반도체 기판 상에 배치되고 동작시 열을 생성하도록 구성되는 제1 회로; 및
    상기 반도체 기판 상에 배치되고 열전 냉각에 의해 상기 열을 제거하도록 구성되는 제2 회로를 포함하고, 상기 제1 회로는 제1 전압원의 제1 전압을 사용하여 동작하도록 구성되고, 상기 제2 회로는 제2 전압원의 제2 전압을 사용하여 열전 냉각에 의해 상기 열을 제거하도록 구성되며, 상기 제1 전압원은 상기 제2 전압원과 상이한 컴퓨팅 디바이스.
  24. 제23항에 있어서,
    상기 회로 보드와 연결되는 패키지 기판을 더 포함하고, 상기 다이는 상기 패키지 기판 상에 장착되거나 또는 상기 패키지 기판에 내장되며, 상기 패키지 기판 또는 상기 회로 보드는 상기 제1 전압을 상기 제1 회로에 라우팅하는 제1 전기적 라우팅 특징들 및 상기 제2 전압을 상기 제2 회로에 라우팅하는 제2 전기적 라우팅 특징들을 포함하는 전력 전달 네트워크를 포함하는 컴퓨팅 디바이스.
  25. 제23항 또는 제24항에 있어서,
    상기 컴퓨팅 디바이스는, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침판, 가이거 계수기(Geiger counter), 가속도계, 자이로스코프, 스피커 및 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스인 컴퓨팅 디바이스.
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