KR20160017279A

KR20160017279A - 표시 장치

Info

Publication number: KR20160017279A
Application number: KR1020140099275A
Authority: KR
Inventors: 박형준; 나병선; 이성영; 유동현
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-08-01
Filing date: 2014-08-01
Publication date: 2016-02-16
Also published as: US9734777B2; US20160035261A1

Abstract

표시 장치는 열 방향 및 행 방향으로 배열되는 복수의 화소들, 제k열(k는 자연수)의 제j 행 및 제(j+1) 행(j는 자연수)의 화소에 연결되고, 제(k-1) 열의 제(j+2) 행 및 제(j+3) 행의 화소에 연결되는 복수의 데이터 배선들, 상기 제4m-3 게이트 배선에 게이트 신호를 출력하는 제1 게이트 회로부, 상기 제4m-2 게이트 배선에 게이트 신호를 출력하는 제2 게이트 회로부, 상기 제4m-1 게이트배선에 게이트 신호를 출력하는 제3 게이트 회로부 및 상기 제4m 게이트배선에 게이트 신호를 출력하는 제4 게이트 회로부를 포함한다.

Description

표시 장치 {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 3차원 입체 영상을 표시할 수 있는 표시 장치에 관한 것이다.

일반적으로 액정 표시 장치는 2차원 평면 영상을 표시한다. 최근 게임, 영화 등과 같은 분야에서 3차원 입체 영상에 대한 수요가 증가함에 따라, 상기 액정표시장치를 이용하여 3차원 입체 영상을 표시하고 있다.

일반적으로, 입체 영상은 사람의 두 눈을 통한 양안시차(binocular parallax)의 원리를 이용하여 입체 영상을 표시한다. 예를 들어, 사람의 두 눈은 일정 정도 떨어져 존재하기 때문에 각각의 눈으로 다른 각도에서 관찰한 영상은 뇌에 입력된다. 상기 입체 영상 표시 장치는 사람의 상기 양안시차를 이용한다.

상기 양안시차를 이용하는 방식으로는, 안경 방식(stereoscopic)과 비안경 방식(autostereoscopic)이 있다. 상기 안경 방식은 양안에 각각 청색과 적색의 색안경을 쓰는 애너그러프(anaglyph) 방식과, 시간 분할되어 좌안 영상과 우안 영상을 주기적으로 표시하고, 이 주기에 동기된 좌안 셔터와 우안 셔터를 개폐하는 안경을 쓰는 셔터 안경(Shutter Glass) 방식 등이 있다.

3차원 입체 영상을 표시하기 위한 구동방식에는 120 Hz 구동을 하는 방식과 240 Hz 구동을 하는 방식이 이용된다. 상기 120 Hz 구동을 하는 방식은 1Dot 엇갈림 배치 화소 구조를 가지며, 상기 240 Hz 구동을 하는 방식은 1Dot 비엇갈림 배치 화소 구조를 가진다. 비엇갈림 구조를 120 Hz 구동을 하는 방식과 240 Hz 구동을 하는 방식에 공용으로 사용 시 세로줄 불량 등이 발생되고, 엇갈림 구조를 120 Hz 구동을 하는 방식과 240 Hz 구동을 하는 방식에 공용으로 사용 시 가로줄 불량 등이 발생된다. 따라서, 120 Hz 구동을 하는 방식과 240 Hz 구동을 하는 방식이 이원화 개발되고 있다.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 120 Hz 구동을 하는 방식과 240 Hz 구동을 하는 방식에 공용으로 사용될 수 있는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 열 방향 및 행 방향으로 배열되는 복수의 화소들, 제k열(k는 자연수)의 제j 행 및 제(j+1) 행(j는 자연수)의 화소에 연결되고, 제(k-1) 열의 제(j+2) 행 및 제(j+3) 행의 화소에 연결되는 복수의 데이터 배선들, 상기 제4m-3 게이트 배선에 게이트 신호를 출력하는 제1 게이트 회로부, 상기 제4m-2 게이트 배선에 게이트 신호를 출력하는 제2 게이트 회로부, 상기 제4m-1 게이트 배선에 게이트 신호를 출력하는 제3 게이트 회로부 및 상기 제4m 게이트 배선에 게이트 신호를 출력하는 제4 게이트 회로부를 포함한다.

본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 데이터 배선들에 데이터 신호를 인가하는 데이터 구동부를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 한 프레임 동안, 제(n+1) 데이터 배선(n은 자연수)에는 제1 극성의 데이터 신호를 인가하고, 상기 제(n+1) 데이터 배선과 인접한 제n 데이터 배선 및 제(n+2) 데이터 배선들 각각에는 제2 극성의 데이터 신호를 인가할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 내지 제4 게이트 회로부의 상기 제1 클럭단자 신호는 각각 4H(H는 수평구간) 구간마다 반전되는 제1 내지 제4 클럭신호이고, 상기 제2 클럭단자 신호는 각각 상기 제1 내지 제4 클럭신호와 위상이 반대인 제5 내지 제8 클럭신호일 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 내지 제4 클럭신호는 1H 구간씩 순차적으로 지연되어 인가될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 내지 제4 게이트 회로부에는 각각 2H(H는 수평구간) 구간마다 반전되는 제1 내지 제4 클럭신호 및 상기 제1 내지 제4 클럭 신호와 위상이 반대인 제5 클럭신호 내지 제8 클럭신호가 인가될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 및 제2 클럭신호는 동시에 인가되고, 제3 및 제4 클럭신호는 상기 제1 및 상기 제2 클럭신호 보다 1H 구간 지연되어 동시에 인가될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 내지 제4 게이트 회로부는 아몰퍼스 실리콘 게이트(Amorphous Silicon Gate, ASG)를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 내지 제4 게이트 회로부는 집적 회로(IC)를 포함할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 열 방향 및 행 방향으로 배열되는 복수의 화소들, 제k열(k는 자연수)의 제j 행, 제(j+1) 행, 제(j+2) 행 및 제(j+3) 행 (j는 자연수)의 화소에 연결되고, 제(k-1) 열의 제(j+4) 행, 제(j+5) 행, 제(j+6) 행 및 제(j+7) 행의 화소에 연결되는 복수의 데이터 배선들, 상기 제4m-3 게이트 배선에 게이트 신호를 출력하는 제1 게이트 회로부, 상기 제4m-2 게이트 배선에 게이트 신호를 출력하는 제2 게이트 회로부, 상기 제4m-1 게이트 배선에 게이트 신호를 출력하는 제3 게이트 회로부 및 상기 제4m 게이트 배선에 게이트 신호를 출력하는 제4 게이트 회로부를 포함한다.

본 발명의 실시예들에 따르면, 표시 장치는 2의 배수 도트(Dot) 엇갈림 구조 및 게이트 회로가 4의 배수개 배치되는 구조를 가진다. 또한, 클럭 신호가 순차적으로 1H 구간씩 지연되어 인가되는 방식과 2개의 클럭 신호마다 순차적으로 1H 구간씩 지연되어 인가되는 방식으로 구동될 수 있다. 이에 따라, 120 Hz 구동을 하는 방식과 240 Hz 구동을 하는 방식의 공용화가 가능하다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 구동부를 설명하기 위한 구성 블록도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 화소 구조를 나타낸 개념도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 화소 구조를 나타낸 개념도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 화소 구조를 나타낸 개념도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 화소 구조를 나타낸 개념도이다.
도 7 내지 도 10은 도 1에 도시된 게이트 구동부를 설명하기 위한 블록도이다.
도 11은 본 발명의 일 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 신호 파형도이다.
도 12는 본 발명의 일 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 신호 파형도이다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도2는 도 1에 도시된 구동부를 설명하기 위한 구성 블록도이다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 패널(100), 구동 회로부 및 연성회로기판(130)을 포함한다. 구동 회로부는 구동부(200) 및 게이트 구동부(310)를 포함하며, 연성회로기판(Flexible Printed Circuit Board; FPC)은 외부의 시스템과 구동 회로부를 전기적으로 연결한다.

표시 패널(100)은 어레이 기판(110), 어레이 기판(110)과 소정간격 이격하여 대향하는 대향 기판(120) 및 두 기판(110, 120) 사이에 개재된 액정층(미도시)을 포함하며, 영상이 표시되는 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 주변 영역(PA1, PA2, PA3)으로 구분된다.

표시 영역(DA)에는 게이트 배선들(GL1 ~ GL2n)이 일방향으로 연장되고, 데이터 배선들(DL1 ~ DLm)이 게이트 배선들(GL1 ~ GL2n)과 교차하는 방향으로 연장되며, 게이트 배선들(GL1 ~ GL2n) 및 데이터 배선들(DL1 ~ DLm)에 의해 정의되는 복수의 화소부가 형성된다. 각 화소부에는 스위칭 소자인 박막트랜지스터(TFT)와, 박막트랜지스터(TFT)에 전기적으로 연결되는 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 형성된다. 구체적으로, 박막트랜지스터(TFT)의 게이트 전극 및 소스 전극은 각각 하나의 게이트 배선(GL) 및 하나의 데이터 배선(DL)에 전기적으로 연결되고, 드레인 전극에는 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 전기적으로 연결된다.

주변 영역(PA1, PA2, PA3)은 제1 주변 영역(PA1), 제2 주변 영역(PA2) 및 제3 주변 영역(PA3)을 포함하며, 제1 주변 영역(PA1)은 게이트 배선들(GL1 ~ GL2n)의 일단부에 위치하고, 제2 주변 영역(PA2)은 게이트 배선들(GL1 ~ GL2n)의 타단부에 위치하며, 제3 주변 영역(PA3)은 데이터 배선들(DL1 ~ DLm)의 일단부에 위치한다.

구동부(200)는 단일 칩(chip) 형태로 형성되어 제3 주변 영역(PA3)에 실장되며, 연성회로기판(130)을 통해 외부의 그래픽 기기 등으로부터 원시 영상 데이터(210a) 및 동기신호들(210b)을 제공받는다.

구동부(200)는 제어부(210), 게이트 제어부(220), 전압 발생부(240) 및 데이터 구동부(250)를 포함한다.

제어부(210)는 연성회로기판(130)을 통해 원시 영상 데이터(210a) 및 동기신호들(210b)을 제공받으며, 동기신호들(210b)은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 메인 클럭신호(MCLK) 및 데이터 인에이블 신호(DE)를 포함한다. 제어부(210)는 제공받은 동기신호들(210b)을 기초로 하여 게이트 제어신호들(210c) 및 데이터 제어신호들(210e)을 생성하여 각각 게이트 제어부(220) 및 데이터 구동부(250)에 제공하며, 원시 영상 데이터(210a)에 기초한 영상 데이터(210f)를 데이터 제어신호(210e)와 함께 데이터 구동부(250)에 제공한다.

또한, 제어부(210)는 전압 발생부(240)를 제어하기 전압 제어신호(210g)를 생성하여 제공한다.

전압 발생부(240)는 외부에서 인가된 전원전압을 이용하여 각 부에서 필요로 하는 구동전압들을 생성하여 공급한다. 즉, 오프 전압(VOFF)을 포함하는 게이트 전압(240a)을 생성하여 게이트 제어부(220)에 제공하고, 감마기준전압(240b)을 생성하여 데이터 구동부(250)에 제공하며, 공통전압(240c)을 생성하여 대향 기판(120)에 형성되는 공통전극(미도시)에 제공한다.

상기 게이트 제어부(220)는 제공받은 상기 게이트 제어신호들(210c) 및 게이트 전압(240a)을 게이트 구동부(310)에 제공한다. 여기서, 게이트 제어신호들(210c)은 제1 수직 개시신호(STV1), 제2 수직 개시신호(STV2), 제3 수직 개시신호(STV3), 제4 수직 개시신호(STV4), 제1 클럭신호(CLK1), 제2 클럭신호(CLK2), 제3 클럭신호(CLK3), 제4 클럭신호(CLK4), 제5 클럭신호(CLK5), 제6 클럭신호(CLK6), 제7 클럭신호(CLK7) 및 제8 클럭신호(CLK8)를 포함한다.

데이터 구동부(250)는 제공받은 감마기준전압(240b)에 기초하여 영상 데이터(210f)를 대응하는 아날로그 데이터 전압으로 변환한 후, 데이터 제어신호(210e)의 타이밍에 동기하여 데이터 배선들(DL1 ~ DLm)에 출력한다.

이처럼, 구동부(200)는 데이터 배선들(DL1 ~ DLm)에 데이터 전압을 출력하고, 제어신호들을 제공하여 게이트 구동부(310)를 구동시킨다.

상기 게이트 구동부(310)는 집적회로 형태로 제1 주변 영역(PA1)에 형성되며, 구동부(200)로부터 제공되는 게이트 제어신호들(210c) 및 게이트 전압(240a)에 기초하여 홀수 번째 게이트 배선들에 게이트 신호를 출력한다. 상기 게이트 구동부(310)는 복수의 스테이지들로 이루어지며, 제1 내지 제4 게이트 회로부로 구분된다. 그러나 이에 한정되는 것을 아니며 상기 게이트 구동부(310)는 아몰퍼스 실리콘 게이트(Amorphous Silicon Gate, ASG) 형태로 형성될 수 있다.

도 3은 본 발명의 일 실시예에 따른 표시 장치의 화소 구조를 나타낸 개념도이다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 패널(100)은 제1 방향(D1)과 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된 복수의 화소들을 포함한다. 상기 제1 방향(D1)으로는 적색(R), 녹색(G) 및 청색(B)의 화소들이 주기적으로 배치되고, 상기 제2 방향(D2)으로는 동일한 색의 화소들이 배치될 수 있다.

상기 복수의 데이터 배선들은 상기 표시 패널(100)의 단변 방향인 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다.

제(m+1) 데이터 배선은 제k열(k는 자연수)의 제j 행 및 제(j+1) 행(j는 자연수)의 화소에 연결되고, 제(k-1) 열의 제(j+2) 행 및 제(j+3) 행의 화소에 연결된다. 본 발명의 일 실시예에 따른 표시 패널(100)은 제(m+1) 데이터 배선의 연결구조가 반복된다.

상기 데이터 구동부(250)는 상기 표시 패널(100)에 포함된 복수의 데이터 배선들 각각에 데이터 신호를 인가한다. 예를 들면, 상기 데이터 구동부(250)는 제N 프레임 동안, 제(m+1) 데이터 배선(DLm+1)에는 음극성(-)의 데이터 신호를 인가하고, 제(m+1) 데이터 배선(DLm+1)과 인접한 제m 데이터 배선(DLm) 및 제(m+2) 데이터 배선(DLm+2)에는 양극성(+)의 데이터 신호를 인가한다.

이에 따라, 화소 열에는 "+, +, -, -, +, +, -, -"와 같이 반전된 데이터 전압이 인가되고, 화소 행에는 "+, -, +, -, +, -"와 같이 반전된 데이터 전압이 인가된다.

본 실시예에서는 제n 게이트 배선(GLn)에 제1 게이트 신호가 인가되고, 제 제n+1 게이트 배선(GLn+1)에는 상기 제1 게이트 신호 보다 1H 구간 지연되는 제2 게이트 신호가 인가된다. 따라서, 게이트 신호들이 복수의 게이트 배선들에 1H 구간씩 순차적으로 지연되어 인가될 수 있다.

본 실시예에서는 2 도트(Dot) 엇갈림 구조를 설명하였으나, 이에 한정되는 것은 아니며, 모든 2의 배수 도트(Dot) 엇갈림 구조에도 적용될 수 있다.

도 4는 본 발명의 일 실시예에 따른 표시 장치의 화소 구조를 나타낸 개념도이다.

도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 패널(100)은 제1 방향(D1)과 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된 복수의 화소들을 포함한다. 상기 제1 방향(D1)으로는 적색(R), 녹색(G) 및 청색(B)의 화소들이 주기적으로 배치되고, 상기 제2 방향(D2)으로는 동일한 색의 화소들이 배치될 수 있다.

본 실시예에서는 제n 게이트 배선(GLn) 및 제 제n+1 게이트 배선(GLn+1)에는 제1 게이트 신호가 인가되고, 제 제n+2 게이트 배선(GLn+1) 및 제 제n+3 이트 배선(GLn+3)에는 에는 상기 제1 게이트 신호 보다 1H 구간 지연되는 제2 게이트 신호가 인가된다. 따라서, 게이트 신호들이 2개의 게이트 배선들 마다 1H 구간씩 순차적으로 지연되어 인가될 수 있다.

도 5는 본 발명의 일 실시예에 따른 표시 장치의 화소 구조를 나타낸 개념도이다.

도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 패널(100)은 제1 방향(D1)과 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된 복수의 화소들을 포함한다. 상기 제1 방향(D1)으로는 적색(R), 녹색(G) 및 청색(B)의 화소들이 주기적으로 배치되고, 상기 제2 방향(D2)으로는 동일한 색의 화소들이 배치될 수 있다.

제(m+1) 데이터 배선은 제k열(k는 자연수)의 제j 행, 제(j+1) 행, 제(j+2) 행 및 제(j+3) 행 (j는 자연수)의 화소에 연결되고, 제(k-1) 열의 제(j+4) 행, 제(j+5) 행, 제(j+6) 행 및 제(j+7) 행의 화소에 연결된다. 본 발명의 일 실시예에 따른 표시 패널(100)은 제(m+1) 데이터배선의 연결구조가 반복된다.

이에 따라, 화소 열에는 "+, +, +, +, -, -, -, -"와 같이 반전된 데이터 전압이 인가되고, 화소 행에는 "+, -, +, -, +, -"와 같이 반전된 데이터 전압이 인가된다.

본 실시예에서는 4 도트(Dot) 엇갈림 구조를 설명하였으나, 이에 한정되는 것은 아니며, 모든 2의 배수 도트(Dot) 엇갈림 구조에도 적용될 수 있다.

도 6은 본 발명의 일 실시예에 따른 표시 장치의 화소 구조를 나타낸 개념도이다.

도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 패널(100)은 제1 방향(D1)과 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된 복수의 화소들을 포함한다. 상기 제1 방향(D1)으로는 적색(R), 녹색(G) 및 청색(B)의 화소들이 주기적으로 배치되고, 상기 제2 방향(D2)으로는 동일한 색의 화소들이 배치될 수 있다.

도 7 내지 도 10은 도 1에 도시된 게이트 구동부를 설명하기 위한 블록도이다.

본 발명의 실시예에 따른 게이트 구동부(310)는 제1 내지 제n+4 스테이지(SRC1 ~ SRCn+4)를 포함하며, 제1 내지 제n 스테이지(SRC1 ~ SRCn)는 구동 스테이지로 정의되고, 제n+1 내지 제n+4 스테이지는 더미(dummy) 스테이지로 정의된다. 제1 내지 제n+4 스테이지(SRC1 ~ SRCn+4)의 일측에는 제1 내지 제4 클럭신호(CLK1 ~ CLK4) 및 제1 내지 제4 수직 개시신호(STV1 ~ STV4)를 포함하는 게이트 제어신호들(210c)과 오프전압(VOFF)이 인가되는 복수의 배선들이 형성되며, 연결배선을 통해 해당 스테이지에 전기적으로 연결된다.

여기서, 설명의 편의를 위해 제1 내지 제4 게이트 회로부(310a, 310b, 310c, 310d)별로 각각 도시하였으나, n+4개의 스테이지(SRC1 ~ SRCn+4)는 일대일 대응하는 게이트 배선의 순서에 따라 차례로 배치된다. 즉, 제1 내지 제n+4 스테이지(SRC1 ~ SRCn+4)는 차례로 배치되어 형성된다.

도 7을 참조하면, 상기 게이트 회로부(310a)는 게이트 구동부(310)의 제1 내지 제n+4 스테이지(SRC1 ~ SRCn+4) 중에서 서로 종속적으로 연결된 4t-3(t는 자연수)번째 스테이지들로 정의되며, 마지막 스테이지는 더미 스테이지인 제n+1 스테이지(SRCn+1)이다.

제1 게이트 회로부(310a)의 각 스테이지는 제1 입력단자(IN1), 제2 입력단자(IN2), 제1 클럭단자(CK1), 제2 클럭단자(CK2), 전원단자(VSS) 및 출력단자(OUT)를 포함하며, 전원단자(VSS)에는 오프전압(VOFF)이 입력된다.

제1 클럭단자(CK1) 및 제2 클럭단자(CK2)에는 위상이 반대인 제1 클럭신호(CLK1) 및 제5 클럭신호(CLK5)가 번갈아 제공된다. 즉, 홀수 번째 스테이지의 제1 클럭단자(CK1) 및 제2 클럭단자(CK2)에는 제1 클럭신호(CLK1) 및 제5 클럭신호(CLK5)가 제공되고, 짝수 번째 스테이지의 제1 클럭단자(CK1) 및 제2 클럭단자(CK2)에는 반대로 제5 클럭신호(CLK5) 및 제1 클럭신호(CLK1)가 제공된다.

출력단자(OUT)는 제1 클럭단자(CK1) 신호에 기초하여 게이트 신호(예컨대 게이트 온 신호)를 출력한다. 즉, 홀수 번째 스테이지의 출력단자(OUT)는 제1 클럭단자(CK1)에 제공되는 제1 클럭신호(CLK1)에 기초하여 게이트 신호를 출력하고, 짝수 번째 스테이지의 출력단자(OUT)는 제2 클럭단자(CK2)에 제공되는 제5 클럭신호(CLK5)에 기초하여 게이트 신호를 출력한다. 여기서, 구동 스테이지들의 출력단자(OUT)는 표시 패널(100)에 형성된 게이트 배선들(GL1 ~ GL2n)중에서 제4k-3(k는 자연수) 게이트 배선에 일대일 대응하여 연결된다.

제1 입력단자(IN1)는 전단 스테이지의 출력신호를 제공받고, 제2 입력단자(IN2)는 다음단 스테이지의 출력신호를 제공받는다. 즉, 제1 입력단자(IN1)에는 전단 스테이지의 출력단자(OUT)에서 출력되는 게이트 신호가 제공되고, 제2 입력단자(IN2)는 다음단 스테이지의 출력단자(OUT)에서 출력되는 게이트 신호가 제공된다. 여기서, 첫 번째 스테이지(SRC1)의 제1 입력단자(IN1) 및 마지막 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 제1 수직 개시신호(STV1)가 제공된다.

이와 같이, 제1 게이트 회로부(310a)는 복수의 스테이지들로 이루어지며, 제1 클럭신호(CLK1), 제5 클럭신호(CLK5), 제1 수직 개시신호(STV1) 및 오프전압(VOFF)에 기초하여 제4k-3 게이트 배선에 게이트 신호를 출력한다.

한편, 제2 내지 제4 게이트 회로부(310b, 310c, 310d)는 제1 게이트 회로부(310a)와 비교하여 각 스테이지의 구성은 동일하고, 제어신호에 있어서 차이점을 가지므로, 설명의 편의를 위하여 제1 게이트 회로부(310a)와의 차이점 위주로 간략하게 설명한다.

도 8을 참조하면, 제2 게이트 회로부(310b)는 제1 게이트 구동부(310)의 제1 내지 제n+4 스테이지(SRC1 ~ SRCn+4) 중에서 서로 종속적으로 연결된 4t-2 번째 스테이지들로 정의되며, 마지막 스테이지는 더미 스테이지인 제n+2 스테이지(SRCn+2)이다.

이러한, 제2 게이트 회로부(310b)는 제2 클럭신호(CLK2), 제6 클럭신호(CLK6), 제2 수직 개시신호(STV3) 및 오프전압(VOFF)에 기초하여 표시 패널(100)에 형성된 게이트 배선들(GL1 ~ GL2n)중에서 제4K-2 게이트 배선에 게이트 신호를 출력한다. 여기서, 제2 클럭신호(CLK2)와, 제6 클럭신호(CLK6)는 서로 위상이 반대이다.

도 9를 참조하면, 제3 게이트 회로부(310c)는 제1 게이트 구동부(310)의 제1 내지 제n+4 스테이지(SRC1 ~ SRCn+4) 중에서 서로 종속적으로 연결된 4t-1 번째 스테이지들로 정의되며, 마지막 스테이지는 더미 스테이지인 제n+3 스테이지(SRCn+3)이다.

이러한, 제3 게이트 회로부(310c)는 제3 클럭신호(CLK3), 제7 클럭신호(CLK7), 제3 수직 개시신호(STV3) 및 오프전압(VOFF)에 기초하여 표시 패널(100)에 형성된 게이트 배선들(GL1 ~ GL2n)중에서 제4k-1 게이트 배선에 게이트 신호를 출력한다. 여기서, 제3 클럭신호(CLK3)와, 제7 클럭신호(CLK7)는 서로 위상이 반대이다.

도 10을 참조하면, 제4 게이트 회로부(310d)는 제1 게이트 구동부(310)의 제1 내지 제n+4 스테이지(SRC1 ~ SRCn+4) 중에서 서로 종속적으로 연결된 4t 번째 스테이지들로 정의되며, 마지막 스테이지는 더미 스테이지인 제n+4 스테이지(SRCn+4)이다.

이러한, 제4 게이트 회로부(310d)는 제4 클럭신호(CLK4), 제8 클럭신호(CLK15), 제4 수직 개시신호(STV4) 및 오프전압(VOFF)에 기초하여 표시 패널(100)에 형성된 게이트 배선들(GL1 ~ GL2n)중에서 제4k 게이트 배선에 게이트 신호를 출력한다. 여기서, 제4 클럭신호(CLK4)와, 제8 클럭신호(CLK8)는 서로 위상이 반대이다.

본 실시예에서는 게이트 회로가 4개 배치되는 구조를 설명하였으나, 이에 한정되는 것은 아니며, 게이트 회로가 4의 배수로 배치되는 모든 구조에도 적용될 수 있다.

도 11은 본 발명의 일 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 신호 파형도이다. 도 12는 본 발명의 일 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 신호 파형도이다.

여기서, 제1 내지 제4 게이트 회로부의 스테이지들의 구성은 동일하므로 설명의 편의를 위하여 제1 게이트 회로부(310a)의 스테이지 중에서 제1 및 제2 클럭단자(CK1, CK2)에 각각 제1 및 제5 클럭신호(CLK1, CLK5)를 제공받아 구동하는 임의의 스테이지(예컨대 홀수 번째 스테이지)를 대표예로 설명한다.

도 7 및 도 11을 참조하면, 스테이지(SRC)는 풀업부(311), 풀다운부(312), 풀업 구동부(313), 리플 방지부(314) 및 풀다운 제어부(315)를 포함한다.

풀업부(311)는 제1 클럭단자(CK1) 신호 즉, 제1 클럭단자(CK1)에 제공되는 제1 클럭신호(CLK1)의 하이(high) 구간을 출력단자(OUT)로 출력하여, 게이트 신호를 풀-업(pull-up)시킨다.

구체적으로, 풀업부(311)는 입력 전극이 제1 클럭단자(CK1)에 연결되고, 출력 전극은 출력단자(OUT)에 연결되는 제1 트랜지스터로 이루어진다. 풀업부(311)는 제1 트랜지스터의 제어 전극과 출력 전극 사이에 형성되는 충전 커패시터(C1)를 더 포함한다. 충전 커패시터(C1)는 제1 입력단자(IN1)에 제공되어 제1 트랜지스터의 제어 전극에 인가되는 전단 스테이지의 출력신호(또는 제1 수직 개시신호)의 하이 값을 저장하여 제1 트랜지스터를 턴-온 시킨다. 이러한 제1 커패시터(C1)는 제1 트랜지스터의 제어 전극과 출력 전극의 오버랩 영역에 의해 정의될 수 있다.

풀다운부(312)는 제1 풀다운부(312a) 및 제2 풀다운부(312b)를 포함하며, 제1 풀다운부(312a)는 제2 클럭단자(CK2) 신호인 제5 클럭신호(CLK5)에 응답하여 출력단자(OUT)로 출력되는 게이트 신호를 오프전압(VOFF, 로우 값)으로 전환시켜 풀-다운(pull-down)시킨다. 제2 풀다운부(312b)는 제1 클럭단자(CK1) 신호인 제1 클럭신호(CLK1)에 응답하여 출력단자(OUT)로 출력되는 게이트 신호를 오프전압(VOFF)으로 유지하여 풀-다운(pull-down) 시킨다. 여기서, 제2 풀다운부(312b)를 턴-온(turn-on)시키는 제1 클럭신호(CLK1)는 뒤에 설명하게될 스위칭 커패시터(C2)에 충전된 신호이다.

구체적으로, 제1 풀다운부(312a)는 입력 전극이 전압단자(VSS)에 연결되어 오프전압(VOFF)을 입력받고, 제어 전극이 제2 클럭단자(CK2)에 연결되어 제5 클럭신호(CLK5)를 입력받으며, 출력 전극이 출력단자(OUT)에 연결되는 제2 트랜지스터로 이루어진다. 제2 풀다운부(312b)는 입력 전극이 전압단자(VSS)에 연결되어 오프전압(VOFF)을 입력받고, 제어 전극이 스위칭 커패시터(C2)에 연결되며, 출력 전극은 출력단자(OUT)에 연결되는 제3 트랜지스터로 이루어진다.

풀업 구동부(313)는 제1 입력단자(IN1) 신호인 전단 스테이지의 출력신호의 하이 값에 응답하여 풀업부(311)를 턴-온 시키고, 제2 입력단자(IN2) 신호인다음단 스테이지의 출력신호의 하이 값에 응답하여 풀업부(311)를 턴-오프 시킨다.

구체적으로, 풀업 구동부(313)는 제1 풀업 구동부(313a) 및 제2 풀업 구동부(313b)를 포함한다. 제1 풀업 구동부(313a)는 입력 전극과 제어 전극이 제1 입력단자(IN1)에 공통으로 연결되고, 출력 전극이 제1 트랜지스터의 제어 전극과 연결되어 제1 노드를 이루는 제4 트랜지스터로 이루어진다. 이 때, 제1 트랜지스터의 제어 전극은 풀업부(311)의 온/오프를 스위칭하는 제어전극으로 정의할 수 있다. 제2 풀업 구동부(313b)는 입력 전극이 전압단자(VSS)에 연결되고, 출력 전극은 제1 트랜지스터의 제어 전극과 연결되어 제1 노드를 이루며, 제어 전극은 제2 입력단자(IN2)에 연결된 제5 트랜지스터로 이루어진다.

이러한 풀업 구동부(313)는 전단 스테이지의 출력신호의 하이 값에 응답하여 제4 트랜지스터가 턴-온 되면, 전단 스테이지의 출력신호의 하이 값이 제1 노드에 인가되어 충전 커패시터에 충전된다. 충전 커패시터에 제1 트랜지스터의 문턱전압 이상의 전하가 충전되고, 로우 값이던 제1 클럭신호(CLK1)가 하이 값으로 반전(전환)되면서 제2 스위칭 소자가 부트스트랩(Bootstrap) 되어 제1 클럭신호(CLK1)의 하이 값을 출력단자(OUT)로 출력한다.

이 후, 다음 단 스테이지의 출력신호의 하이 값에 응답하여 제5 트랜지스터가 턴-온 되면, 충전 커패시터에 충전된 전하는 전압단자(VSS)의 오프전압(VOFF)으로 방전된다. 충전 커패시터의 방전으로 제1 노드는 로우 값으로 전환되고, 제1 트랜지스터는 턴-오프 되어 제1 클럭신호(CLK1)의 출력을 멈춘다.

제1 트랜지스터의 턴-오프와 함께, 제5 클럭신호(CLK5)의 하이 값에 응답하여 제2 트랜지스터가 턴-온 되면, 출력단자(OUT)로 출력되는 게이트 신호는 오프전압(VOFF)으로 전환된다. 또한, 충전 커패시터에 충전된 제1 클럭신호(CLK1)의 하이 값에 응답하여 제3 트랜지스터가 턴-온 되고, 출력단자(OUT)로 출력되는 신호는 계속해서 로우 값으로 유지된다. 즉, 제2 트랜지스터 및 제3 트랜지스터는 교번하면서 턴-온 되어 출력단자(OUT)로 출력되는 게이트 신호를 로우 값으로 풀-다운시킨다.

리플 방지부는 제1 노드를 오프전압(VOFF)으로 유지시켜, 제1 클럭신호(CLK1)의 커플링에 의해 발생되는 제1 노드의 리플(ripple)을 방지한다.

구체적으로, 리플 방지부는 입력 전극이 전압단자(VSS)에 연결되어 오프전압(VOFF)을 입력받고, 제어 전극은 스위칭 커패시터에 연결되어 제1 클럭신호(CLK1)를 입력받으며, 출력 전극은 제1 노드에 연결되는 제6 트랜지스터로 이루어진다. 이러한, 리플 방지부는 게이트 신호가 풀다운부에 의해 로우 값으로 전환된 후, 제1 노드를 로우 값으로 유지하여 풀업부를 턴-오프 시키고, 제1 클럭신호(CLK1)에 의한 커플링(coupling)으로 제1 노드에 발생되는 리플을 방지한다. 즉, 리플 방지부는 스위칭 커패시터에 충전된 제1 클럭신호(CLK1)의 하이 값에 응답하여 제6 트랜지스터가 턴-온 되면, 오프전압(VOFF)을 제1 노드에 인가하여 유지시킨다.

풀다운 제어부는 제1 노드의 신호에 응답하여 리플 방지부를 턴-오프 시킨다.

구체적으로, 풀다운 제어부는 입력 전극이 전압단자(VSS)에 연결되어 오프전압(VOFF)을 입력받고, 출력 전극은 제2 노드에 연결되며, 제어 전극은 제1 노드에 연결되는 제7 트랜지스터로 이루어진다. 풀다운 제어부 스위칭 커패시터를 통해 제1 클럭신호(CLK1)의 하이 값이 제2 노드에 인가되는 경우에, 제1 노드의 신호가 하이 값인 경우에 제7 트랜지스터가 턴-온 되어 제2 노드를 로우 값으로 전환시킨다. 따라서, 제1 노드가 하이 값이 되어 풀업부가 턴-온 동작하는 구간에는 제1 클럭신호(CLK1)가 하이 값이 되더라도 제2 리플 방지부는 턴-오프 된다.

스위칭 커패시터는 일측 전극이 제1 클럭단자(CK1)에 연결되고, 타측 전극이 제3 및 제6 트랜지스터의 제어 전극 및 제7 트랜지스터의 출력 전극과 연결되어 제2 노드를 이룬다. 스위칭 커패시터는 제1 클럭신호(CLK1)를 입력받아 저장하고, 저장된 제1 클럭신호(CLK1)를 제2 노드에 인가하여 제3 및 제6 트랜지스터를 온/오프 시킨다.

여기서, 제1 및 제5 클럭신호(CLK1, CLK5)는 4H(H는 수평구간) 주기로 반전되며, 서로 위상이 반대이다. 따라서, 제1 수직 개시신호(STV1)에 의해 게이트 신호의 출력이 개시되는 제1 게이트 회로부(310a)는 4H의 펄스 폭을 갖는 게이트 신호를 제4k-3 게이트 배선에 순차적으로 출력한다.

도 11을 참조하면, 제1 내지 제4 수직 개시신호(STV1 ~ STV4)는 4H 구간에 대응하는 펄스 폭을 가지며, 순차적으로 1H 구간씩 지연되어 인가된다. 따라서, 제1, 제2, 제3 및 제4 게이트 회로부가 순차적으로 1H 구간씩 지연되어 게이트 신호의 출력동작을 개시한다.

제1 내지 제8 클럭신호(CLK1 ~ CLK8)는 4H 구간마다 반전된다. 즉, 제1 내지 제8 클럭신호(CLK1 ~ CLK8)는 4H 구간에 대응하는 펄스 폭과, 8H 구간에 대응하는 주기를 갖는다. 이러한, 제1 내지 제4 클럭신호(CLK1 ~ CLK4)가 순차적으로 1H 구간씩 지연되어 인가된다. 제1 내지 제4 클럭신호(CLK1 ~ CLK4)는 각각 제1 내지 제4 수직 개시신호(STV1 ~ STV4)에 동기하여 로우 값을 시작으로 인가되며, 제5 내지 제8 클럭신호(CLK5 ~ CLK8)는 제1 내지 제4 클럭신호(CLK1 ~ CLK4)와 위상이 반대이다.

이러한 신호들을 제공받은 제1 내지 제4 게이트 회로부는 해당하는 게이트 배선들에 게이트 신호를 출력하며, 제1 내지 제4 게이트 회로부가 각각 제1 내지 제4 수직 개시신호(STV1 ~ STV4)에 동기하여 게이트 신호의 출력을 시작하여, 서로 위상이 반대인 두 클럭신호에 기초하여 게이트 신호를 출력한다. 따라서, 게이트 배선들에는 순차적으로 4H 구간에 대응하는 펄스 폭을 갖는 게이트 신호가 출력됨으로써, 게이트 신호의 마진을 확보할 수 있다.

도 12를 참조하면, 제1 내지 제4 수직 개시신호(STV1 ~ STV4)는 2H 구간에 대응하는 펄스 폭을 가지며, 2 개의 수직신호 마다 순차적으로 1H 구간씩 지연되어 인가된다. 예를 들어, 제1 및 제2 수직 개시신호(STV1, STV2)가 동시에 인가되고, 제3 및 제4 수직 개시신호(STV3, STV4)가 동시에 인가된다.

제1 내지 제8 클럭신호(CLK1 ~ CLK8)는 2H 구간마다 반전된다. 즉, 제1 내지 제8 클럭신호(CLK1 ~ CLK8)는 2H 구간에 대응하는 펄스 폭과, 4H 구간에 대응하는 주기를 갖는다. 이러한, 제1 내지 제4 클럭신호(CLK1 ~ CLK4)가 2개의 클럭신호마다 순차적으로 1H 구간씩 지연되어 인가된다. 제1 내지 제4 클럭신호(CLK1 ~ CLK4)는 각각 제1 내지 제4 수직 개시신호(STV1 ~ STV4)에 동기하여 로우 값을 시작으로 인가되며, 제5 내지 제8 클럭신호(CLK5 ~ CLK8)는 제1 내지 제4 클럭신호(CLK1 ~ CLK4)와 위상이 반대이다. 예를 들어, 제1 및 제2 클럭신호(CKL1, CKL2)에 동일한 타이밍이 적용되고, 제3 및 제4 클럭신호(CKL3, CKL4)에 동일한 타이밍이 적용된다.

이러한 신호들을 제공받은 제1 내지 제4 게이트 회로부는 해당하는 게이트 배선들에 게이트 신호를 출력하며, 제1 내지 제4 게이트 회로부가 각각 제1 내지 제4 수직 개시신호(STV1 ~ STV4)에 동기하여 게이트 신호의 출력을 시작하여, 서로 위상이 반대인 두 클럭신호에 기초하여 게이트 신호를 출력한다. 따라서, 게이트 배선들에는 2개의 게이트 배선들 마다 순차적으로 2H 구간에 대응하는 펄스 폭을 갖는 게이트 신호가 출력됨으로써, 게이트 신호의 마진을 확보할 수 있다.

본 발명의 실시예들에 따르면, 표시 장치는 2의 배수 도트(Dot) 엇갈림구조 및 게이트 회로가 4의 배수개 배치되는 구조를 가진다. 또한, 클럭 신호가 순차적으로 1H 구간씩 지연되어 인가되는 방식과 2개의 클럭 신호마다 순차적으로 1H 구간씩 지연되어 인가되는 방식으로 구동될 수 있다. 이에 따라, 120 Hz 구동을 하는 방식과 240 Hz 구동을 하는 방식의 공용화가 가능하다.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 110: 어레이 기판
120: 대향 기판 130: 연성회로기판
200: 구동부 310: 제1 게이트 구동부
320: 제2 게이트 구동부 DA: 표시 영역
PA1 ~ PA3: 주변 영역 TFT: 박막트랜지스터
CLC: 액정 커패시터 CST: 스토리지 커패시터
GL1 ~ GLn: 게이트 배선들 DL1 ~ DL: 데이터 배선들

Claims

열 방향 및 행 방향으로 배열되는 복수의 화소들;
제k열(k는 자연수)의 제j 행 및 제(j+1) 행(j는 자연수)의 화소에 연결되고, 제(k-1) 열의 제(j+2) 행 및 제(j+3) 행의 화소에 연결되는 복수의데이터 배선들;
상기 제4m-3 게이트 배선에 게이트 신호를 출력하는 제1 게이트 회로부;
상기 제4m-2 게이트 배선에 게이트 신호를 출력하는 제2 게이트 회로부;
상기 제4m-1 게이트 배선에 게이트 신호를 출력하는 제3 게이트 회로부; 및
상기 제4m 게이트 배선에 게이트 신호를 출력하는 제4 게이트 회로부를 포함하는 표시 장치(m은자연수).
제1항에 있어서, 상기 데이터 배선들에 데이터 신호를 인가하는 데이터 구동부를 더 포함하는 것을 특징으로 하는 표시 장치.
제2항에 있어서, 상기 데이터 구동부는,
한 프레임 동안, 제(n+1) 데이터 배선(n은 자연수)에는 제1 극성의 데이터 신호를 인가하고, 상기 제(n+1) 데이터 배선과 인접한 제n 데이터 배선 및 제(n+2) 데이터 배선들 각각에는 제2 극성의 데이터 신호를 인가하는 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 제1 내지 제4 게이트회로부의 제1 클럭단자 신호는 각각 4H(H는 수평구간) 구간마다 반전되는 제1 내지 제4 클럭신호이고, 제2 클럭단자 신호는 각각 상기 제1 내지 제4 클럭신호와 위상이 반대인 제5 내지 제8 클럭신호인 것을 특징으로 하는 표시 장치.
제4항에 있어서, 상기 제1 내지 제4 클럭신호는 1H 구간씩 순차적으로 지연되어 인가되는 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 제1 내지 제4 게이트 회로부에는 각각 2H(H는 수평구간) 구간마다 반전되는 제1 내지 제4 클럭신호 및 상기 제1 내지 제4 클럭 신호와위상이 반대인 제5 클럭신호 내지 제8 클럭신호가 인가되는 것을 특징으로 하는 표시 장치.
제6항에 있어서,
상기 제1 및 제2 클럭신호는 동시에 인가되고,
제3 및 제4 클럭신호는 상기 제1 및 상기 제2 클럭신호 보다 1H구간 지연되어 동시에 인가되는 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 제1 내지 제4 게이트 회로부는 아몰퍼스 실리콘 게이트(AmorphousSilicon Gate; ASG)를 포함하는 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 제1 내지 제4 게이트 회로부는 집적 회로(IC)를 포함하는 것을 특징으로 하는 표시 장치.
열 방향 및 행 방향으로 배열되는 복수의 화소들;
제k열(k는 자연수)의 제j 행, 제(j+1) 행, 제(j+2) 행 및 제(j+3) 행 (j는 자연수)의 화소에 연결되고, 제(k-1) 열의 제(j+4) 행, 제(j+5) 행, 제(j+6) 행 및 제(j+7) 행의 화소에 연결되는 복수의 데이터 배선들;
상기 제4m-3 게이트 배선에 게이트 신호를 출력하는 제1 게이트 회로부;
상기 제4m-2 게이트 배선에 게이트 신호를 출력하는 제2 게이트 회로부;
상기 제4m-1 게이트 배선에 게이트 신호를 출력하는 제3 게이트 회로부; 및
상기 제4m 게이트 배선에 게이트 신호를 출력하는 제4 게이트 회로부를 포함하는 표시 장치(m은자연수).
제10항에 있어서, 상기 데이터 배선들에 데이터 신호를 인가하는 데이터 구동부를 더 포함하는 것을 특징으로 하는 표시 장치.
제11항에 있어서, 상기 데이터 구동부는
한 프레임 동안, 제(n+1) 데이터 배선(n은 자연수)에는 제1 극성의 데이터 신호를 인가하고, 상기 제(n+1) 데이터 배선과 인접한 제n 데이터 배선 및 제(n+2) 데이터 배선들 각각에는 제2 극성의 데이터 신호를 인가하는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제1 내지 제4 게이트 회로부의 제1 클럭단자신호는 각각 4H(H는 수평구간) 구간마다 반전되는 제1 내지 제4 클럭신호이고, 제2 클럭단자 신호는 각각 상기 제1 내지 제4 클럭신호와 위상이 반대인 제5 내지 제8 클럭신호인 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제1 내지 제4 클럭신호는 1H 구간씩 순차적으로 지연되어 인가되는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제1 내지 제4 게이트 회로부에는 각각 2H(H는 수평구간) 구간마다 반전되는 제1 내지 제4 클럭신호 및 상기 제1 내지 제4 클럭 신호와위상이 반대인 제5 클럭신호 내지 제8 클럭신호가 인가되는 것을 특징으로 하는 표시 장치.
제16항에 있어서,
상기 제1 및 제2 클럭신호는 동시에 인가되고,
제3 및 제4 클럭신호는 상기 제1 및 상기 제2 클럭신호 보다 1H구간 지연되어 동시에 인가되는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제1 내지 제4 게이트 회로부는 아몰퍼스 실리콘 게이트(Amorphous Silicon Gate;ASG)를 포함하는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제1 내지 제4 게이트 회로부는 집적 회로(IC)를 포함하는 것을 특징으로 하는 표시 장치.