CN113870757B - 显示面板的驱动方法、驱动电路及显示装置 - Google Patents
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Abstract
本公开公开了显示面板的驱动方法、驱动电路及显示装置,其中,驱动方法包括:在第一显示频率时,在一帧扫描时间内,分别对4N条时钟信号线加载不同的第一时钟信号,控制栅极驱动电路中的多个移位寄存器顺序工作,使各移位寄存器输出不同的信号,以逐行驱动栅线;在第二显示频率时,在一帧扫描时间内,对同一单元组电连接的各时钟信号线加载相同的第二时钟信号,对不同的单元组电连接的时钟信号线加载不同的第二时钟信号,控制各单元组顺序工作,使同一单元组中的移位寄存器向电连接的栅线输出相同的信号,以及使不同单元组中的移位寄存器向电连接的栅线输出不同的信号,以驱动栅线;其中,第二显示频率为第一显示频率的升频。
Description
技术领域
本公开涉及显示技术领域,特别涉及显示面板的驱动方法、驱动电路及显示装置。
背景技术
随着显示技术的飞速发展,显示装置越来越向着高集成度和低成本的方向发展。其中,GOA(Gate Driver on Array,阵列基板行驱动)技术将TFT(Thin Film Transistor,薄膜晶体管)栅极驱动电路100集成在显示装置的阵列基板上以形成对显示装置的扫描驱动。
发明内容
本公开实施例提供的显示面板的驱动方法,所述显示面板包括多条栅线、与各条所述栅线电连接的栅极驱动电路以及与所述栅极驱动电路电连接的4N条时钟信号线;所述栅极驱动电路包括沿所述时钟信号线的延伸方向排列的多个移位寄存器,每一所述移位寄存器与一条所述栅线对应电连接;其中,N为正整数;
所述多个移位寄存器分为4N个寄存器组,一个所述寄存器组电连接同一条所述时钟信号线,不同所述寄存器组电连接的所述时钟信号线不同,且同一所述寄存器组中相邻的移位寄存器之间间隔4N-1个移位寄存器;
所述4N个寄存器组分为多个单元组,一个所述单元组包括相邻的2K个寄存器组,不同所述单元组包括的所述寄存器组不同;其中,1≤K≤N,且K为整数;
所述驱动方法包括:
在第一显示频率时,在一帧扫描时间内,分别对所述4N条时钟信号线加载不同的第一时钟信号,控制所述栅极驱动电路中的所述多个移位寄存器顺序工作,使各所述移位寄存器输出不同的信号,以逐行驱动栅线;
在第二显示频率时,在一帧扫描时间内,对同一所述单元组电连接的各时钟信号线加载相同的第二时钟信号,对不同的所述单元组电连接的时钟信号线加载不同的第二时钟信号,使不同所述单元组中的移位寄存器向电连接的栅线输出不同的信号,以使相邻的移位寄存器同时驱动相邻的至少两条栅线;其中,所述第二显示频率为所述第一显示频率的升频。
在一些示例中,在第一显示频率时,对相邻两个寄存器组电连接的时钟信号线加载的第一时钟信号的相位差为T1/4N;T1代表所述第一时钟信号的周期。
在一些示例中,在第二显示频率时,对相邻两个单元组电连接的时钟信号线加载的第二时钟信号的相位差为T1/2N。
在一些示例中,所述第一时钟信号的周期和所述第二时钟信号的周期相同。
在一些示例中,针对一个单元组,所述单元组在所述第二显示频率时加载的所述第二时钟信号的时序,与所述单元组中顺序出现的第一个寄存器组在所述第一显示频率时加载的所述第一时钟信号的时序相同。
在一些示例中,所述多个移位寄存器分为2N个级联组,同一所述级联组中相邻的移位寄存器之间间隔2N-1个移位寄存器;
同一所述级联组中,第一级移位寄存器的输入信号端与帧触发信号端电连接;并且,每相邻两级移位寄存器中,上一级移位寄存器的输出信号端与下一级移位寄存器的输入信号端电连接,且下一级移位寄存器的输出信号端与上一级移位寄存器的复位信号端电连接。
在一些示例中,所述显示面板还包括数据线;
所述驱动方法还包括:
在各条所述栅线进行驱动的同时,对所述数据线加载对应的显示信号,以控制所述显示面板显示一个画面。
在一些示例中,在所述第二显示频率时,在同时驱动相邻的至少两条栅线时,对同一所述数据线加载的显示信号相同。
在一些示例中,所述第二显示频率为所述第一显示频率的M倍;其中,M>1且M为整数。
本公开实施例还提供了显示面板的驱动电路,被配置为:
在第一显示频率时,在一帧扫描时间内,分别对所述4N条时钟信号线加载不同的第一时钟信号,控制所述栅极驱动电路中的所述多个移位寄存器顺序工作,使各所述移位寄存器输出不同的信号,以逐行驱动栅线;
在第二显示频率时,在一帧扫描时间内,对同一所述单元组电连接的各时钟信号线加载相同的第二时钟信号,对不同的所述单元组电连接的时钟信号线加载不同的第二时钟信号,使不同所述单元组中的移位寄存器向电连接的栅线输出不同的信号,以使相邻的移位寄存器同时驱动相邻的至少两条栅线;其中,所述第二显示频率为所述第一显示频率的升频;
其中,所述显示面板包括多条栅线、与各条所述栅线电连接的栅极驱动电路以及与所述栅极驱动电路电连接的4N条时钟信号线;所述栅极驱动电路包括沿所述时钟信号线的延伸方向排列的多个移位寄存器,每一所述移位寄存器与一条所述栅线对应电连接;其中,N为正整数;
所述多个移位寄存器分为4N个寄存器组,一个所述寄存器组电连接同一条所述时钟信号线,不同所述寄存器组电连接的所述时钟信号线不同,且同一所述寄存器组中相邻的移位寄存器之间间隔4N-1个移位寄存器;
所述4N个寄存器组分为多个单元组,所述单元组包括相邻的2K个寄存器组,不同所述单元组包括的所述寄存器组不同;其中,1≤K≤N,且K为整数。
本公开实施例还提供了显示装置,包括显示面板以及与所述的显示面板电连接的驱动电路;
所述显示面板包括多条栅线、与各条所述栅线电连接的栅极驱动电路以及与所述栅极驱动电路电连接的4N条时钟信号线;所述栅极驱动电路包括沿所述时钟信号线的延伸方向排列的多个移位寄存器,每一所述移位寄存器与一条所述栅线对应电连接;其中,N为正整数;
所述多个移位寄存器分为4N个寄存器组,一个所述寄存器组电连接同一条所述时钟信号线,不同所述寄存器组电连接的所述时钟信号线不同,且同一所述寄存器组中相邻的移位寄存器之间间隔4N-1个移位寄存器;
所述4N个寄存器组分为多个单元组,一个所述单元组包括相邻的2K个寄存器组,不同所述单元组包括的所述寄存器组不同;其中,1≤K≤N,且K为整数;
驱动电路,被配置为:
在第一显示频率时,在一帧扫描时间内,分别对所述4N条时钟信号线加载不同的第一时钟信号,控制所述栅极驱动电路中的所述多个移位寄存器顺序工作,使各所述移位寄存器输出不同的信号,以逐行驱动栅线;
在第二显示频率时,在一帧扫描时间内,对同一所述单元组电连接的各时钟信号线加载相同的第二时钟信号,对不同的所述单元组电连接的时钟信号线加载不同的第二时钟信号,使不同所述单元组中的移位寄存器向电连接的栅线输出不同的信号,以使相邻的移位寄存器同时驱动相邻的至少两条栅线;其中,所述第二显示频率为所述第一显示频率的升频。
附图说明
图1为本公开实施例中的显示面板的结构示意图;
图2为本公开实施例中的显示面板的一些具体结构示意图;
图3为本公开实施例中的显示面板的又一些具体结构示意图;
图4为本公开实施例中的移位寄存器的一些具体结构示意图;
图5为本公开实施例中的一些信号时序图;
图6为本公开实施例中的又一些信号时序图;
图7为本公开实施例中的又一些信号时序图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚,下面将结合本公开实施例的附图,对本公开实施例的技术方案进行清楚、完整地描述。显然,所描述的实施例是本公开的一部分实施例,而不是全部的实施例。并且在不冲突的情况下,本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例,本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例,都属于本公开保护的范围。
除非另外定义,本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性,而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同,而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接,而是可以包括电性的连接,不管是直接的还是间接的。
需要注意的是,附图中各图形的尺寸和形状不反映真实比例,目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
本公开实施例提供的显示面板,如图1至图3所示,可以包括:位于衬底基板10上的多个像素单元PX、多条栅线GA-q(1≤q≤Q,q和Q均为整数;如图1和图2以Q=8为例,图3以Q=16为例)、与各条栅线GA-q电连接的栅极驱动电路100以及与栅极驱动电路100电连接的4N条时钟信号线(如图1至图3,以8条时钟信号线为例,即N=2);栅极驱动电路100包括沿时钟信号线的延伸方向排列的多个移位寄存器,每一移位寄存器与一条栅线对应电连接;其中,N为正整数。
在一些示例中,如图1所示,每个像素单元包括多个子像素。示例性地,像素单元可以包括红色子像素R,绿色子像素G以及蓝色子像素B,这样可以通过红绿蓝进行混色,以实现彩色显示。或者,像素单元也可以包括红色子像素,绿色子像素、蓝色子像素以及白色子像素,这样可以通过红绿蓝白进行混色,以实现彩色显示。当然,在实际应用中,像素单元中的子像素的发光颜色可以根据实际应用环境来设计确定,在此不作限定。
示例性地,如图4所示,移位寄存器可以包括:
第1个第一晶体管M1-1,第1个第一晶体管M1-1的控制端与第一端均与第1个选择控制信号端VN-1电连接,第1个第一晶体管M1-1的第二端与第1个第二晶体管M2-1的控制端电连接;
第1个第二晶体管M2-1,第1个第二晶体管M2-1的第一端与第1个选择控制信号端VN-1电连接,第1个第二晶体管M2-1的第二端与第1个第二子节点N2-1电连接;
第1个第三晶体管M3-1,第1个第三晶体管M3-1的控制端与第一节点N1电连接,第1个第三晶体管M3-1的第一端与参考信号端VREF电连接,第1个第三晶体管M3-1的第二端与第1个第二子节点N2-1电连接;
第1个第四晶体管M4-1,第1个第四晶体管M4-1的控制端与第一节点N1电连接,第1个第四晶体管M4-1的第一端与参考信号端VREF电连接,第1个第四晶体管M4-1的第二端与第1个第二晶体管M2-1的控制端电连接;
第1个第五晶体管M5-1,第1个第五晶体管M5-1的控制端与第1个第二子节点N2-1电连接,第1个第五晶体管M5-1的第一端与参考信号端VREF电连接,第1个第五晶体管M5-1的第二端与第一节点N1电连接。
第2个第一晶体管M1-2,第2个第一晶体管M1-2的控制端与第一端均与第2个选择控制信号端VN-2电连接,第2个第一晶体管M1-2的第二端与第2个第二晶体管M2-2的控制端电连接;
第2个第二晶体管M2-2,第2个第二晶体管M2-2的第一端与第2个选择控制信号端VN-2电连接,第2个第二晶体管M2-2的第二端与第2个第二子节点N2-2电连接;
第2个第三晶体管M3-2,第2个第三晶体管M3-2的控制端与第一节点N1电连接,第2个第三晶体管M3-2的第一端与参考信号端VREF电连接,第2个第三晶体管M3-2的第二端与第2个第二子节点N2-2电连接;
第2个第四晶体管M4-2,第2个第四晶体管M4-2的控制端与第一节点N1电连接,第2个第四晶体管M4-2的第一端与参考信号端VREF电连接,第2个第四晶体管M4-2的第二端与第2个第二晶体管M2-2的控制端电连接;
第2个第五晶体管M5-2,第2个第五晶体管M5-2的控制端与第2个第二子节点N2-2电连接,第2个第五晶体管M5-2的第一端与参考信号端VREF电连接,第2个第五晶体管M5-2的第二端与第一节点N1电连接;
第六晶体管M6,第六晶体管M6的控制端与第一节点N1电连接,第六晶体管M6的第一端与时钟信号端CLK电连接,第六晶体管M6的第二端与输出信号端GO电连接;
第1个第七晶体管M7-1,第1个第七晶体管M7-1的控制端与第1个第二子节点N2-1电连接,第1个第七晶体管M7-1的第一端与参考信号端VREF电连接,第1个第七晶体管M7-1的第二端与输出信号端GO电连接;
第2个第七晶体管M7-2,第2个第七晶体管M7-2的控制端与第2个第二子节点N2-2电连接,第2个第七晶体管M7-2的第一端与参考信号端VREF电连接,第2个第七晶体管M7-2的第二端与输出信号端GO电连接;
第一电容C1,第一电容C1的第一端与第一节点N1电连接,第一电容C1的第二端与输出信号端GO电连接;
第1个第九晶体管M9-1,第1个第九晶体管M9-1的控制端与输入信号端IP电连接,第1个第九晶体管M9-1的第一端与参考信号端VREF电连接,第1个第九晶体管M9-1的第二端与第1个第二子节点N2-1电连接;
第2个第九晶体管M9-2,第2个第九晶体管M9-2的控制端与输入信号端IP电连接,第2个第九晶体管M9-2的第一端与参考信号端VREF电连接,第2个第九晶体管M9-2的第二端与第2个第二子节点N2-2电连接;
第十晶体管M10,第十晶体管M10的控制端与其第一端均与输入信号端IP电连接,第十晶体管M10的第二端与第一节点N1电连接;
第十一晶体管M11,第十一晶体管M11的控制端与复位信号端RE电连接,第十一晶体管M11的第二端与第一节点N1电连接;
第十二晶体管M12,第十二晶体管M12的控制端与初始复位信号端CRE电连接,第十二晶体管M12的第一端与参考信号端VREF电连接,第十二晶体管M12与第一节点N1电连接。
其中,控制端可以为栅极,第一端和第二端可以根据信号的流动方向从源极和漏极中进行选择。栅极驱动电路100中的每个移位寄存器的结构可以如图4所示,当然,在实际应用中,栅极驱动电路100中的每个移位寄存器的结构也可以采用其他结构,在此不作限定。并且,图4所示的移位寄存器对应的信号时序图,如图5所示,其工作过程可以与相关技术中的基本相同,具体在此不作赘述。
在一些示例中,如图2所示,栅极驱动电路100中的多个移位寄存器可以分为2N个级联组(如图2所示分为了4个级联组),同一级联组中相邻的移位寄存器之间间隔2N-1个移位寄存器(如图2所示同一级联组中相邻的移位寄存器之间间隔3个移位寄存器)。并且,同一级联组中,第一级移位寄存器的输入信号端与帧触发信号端电连接;并且,每相邻两级移位寄存器中,上一级移位寄存器的输出信号端与下一级移位寄存器的输入信号端电连接,且下一级移位寄存器的输出信号端与上一级移位寄存器的复位信号端电连接。
示例性地,如图2所示,栅极驱动电路100中的多个移位寄存器可以分为4个级联组:100-1、100-2、100-3、100-4。例如,在级联组100-1中,第一级移位寄存器SR(1)-1与第二级移位寄存器SR(2)-1之间间隔3个移位寄存器,第二级移位寄存器SR(2)-1与第三级移位寄存器SR(3)-1(图2中未示出)之间也间隔3个移位寄存器。并且,第一级移位寄存器SR(1)-1的输入信号端IP与帧触发信号端S-1电连接,第一级移位寄存器SR(1)-1的复位信号端RE与第二级移位寄存器SR(2)-1的输出信号端GO电连接,第二级移位寄存器SR(2)-1的输入信号端IP与第一级移位寄存器SR(1)-1的输出信号端GO电连接。其余同理,在此不作赘述。
例如,在级联组100-2中,第一级移位寄存器SR(1)-2与第二级移位寄存器SR(2)-2之间间隔3个移位寄存器,第二级移位寄存器SR(2)-2与第三级移位寄存器SR(3)-2(图2中未示出)之间也间隔3个移位寄存器。并且,第一级移位寄存器SR(1)-2的输入信号端IP与帧触发信号端S-2电连接,第一级移位寄存器SR(1)-2的复位信号端RE与第二级移位寄存器SR(2)-2的输出信号端GO电连接,第二级移位寄存器SR(2)-2的输入信号端IP与第一级移位寄存器SR(1)-2的输出信号端GO电连接。其余同理,在此不作赘述。
例如,在级联组100-3中,第一级移位寄存器SR(1)-3与第二级移位寄存器SR(2)-3之间间隔3个移位寄存器,第二级移位寄存器SR(2)-3与第三级移位寄存器SR(3)-3(图2中未示出)之间也间隔3个移位寄存器。并且,第一级移位寄存器SR(1)-3的输入信号端IP与帧触发信号端S-3电连接,第一级移位寄存器SR(1)-3的复位信号端RE与第二级移位寄存器SR(2)-3的输出信号端GO电连接,第二级移位寄存器SR(2)-3的输入信号端IP与第一级移位寄存器SR(1)-3的输出信号端GO电连接。其余同理,在此不作赘述。
例如,在级联组100-4中,第一级移位寄存器SR(1)-4与第二级移位寄存器SR(2)-4之间间隔3个移位寄存器,第二级移位寄存器SR(2)-4与第三级移位寄存器SR(3)-4(图2中未示出)之间也间隔3个移位寄存器。并且,第一级移位寄存器SR(1)-4的输入信号端IP与帧触发信号端S-4电连接,第一级移位寄存器SR(1)-4的复位信号端RE与第二级移位寄存器SR(2)-4的输出信号端GO电连接,第二级移位寄存器SR(2)-4的输入信号端IP与第一级移位寄存器SR(1)-4的输出信号端GO电连接。其余同理,在此不作赘述。
在一些示例中,如图3所示,栅极驱动电路100中的多个移位寄存器可以分为4N个寄存器组(如图3所示分为了8个寄存器组),一个寄存器组电连接同一条时钟信号线,不同寄存器组电连接的时钟信号线不同,且同一寄存器组中相邻的移位寄存器之间间隔4N-1个移位寄存器。并且,4N个寄存器组分为多个单元组,一个单元组包括相邻的2K个寄存器组,不同单元组包括的寄存器组不同;其中,1≤K≤N,且K为整数。其中,可以使K=1,K=2,N=1,N=2,N=3等数值,在此不作限定。
示例性地,在N=2时,栅极驱动电路100中的多个移位寄存器可以分为8个寄存器组:JZ-1、JZ-2、JZ-3、JZ-4、JZ-5、JZ-6、JZ-7、JZ-8。例如,寄存器组JZ-1中的所有移位寄存器的时钟信号端均电连接同一条时钟信号线ck-1。寄存器组JZ-2中的所有移位寄存器的时钟信号端均电连接同一条时钟信号线ck-2。寄存器组JZ-3中的所有移位寄存器的时钟信号端均电连接同一条时钟信号线ck-3。寄存器组JZ-4中的所有移位寄存器的时钟信号端均电连接同一条时钟信号线ck-4。寄存器组JZ-5中的所有移位寄存器的时钟信号端均电连接同一条时钟信号线ck-5。寄存器组JZ-6中的所有移位寄存器的时钟信号端均电连接同一条时钟信号线ck-6。寄存器组JZ-7中的所有移位寄存器的时钟信号端均电连接同一条时钟信号线ck-7。寄存器组JZ-8中的所有移位寄存器的时钟信号端均电连接同一条时钟信号线ck-8。
需要说明的是,一个单元组包括相邻的2K个寄存器组,指的可以为:沿时钟信号线的延伸方向排列的多个移位寄存器中相邻的两个移位寄存器所在的寄存器组,示例性地,如图3所示,在K=1时,这8个寄存器组可以分为4个单元组:DZ-1、DZ-2、DZ-3、DZ-4。例如,单元组DZ-1包括相邻的寄存器组JZ-1和寄存器组JZ-2;其中,寄存器组JZ-1和寄存器组JZ-2中的移位寄存器沿时钟信号线的延伸方向上相邻。单元组DZ-2包括寄存器组JZ-3和寄存器组JZ-4;其中,寄存器组JZ-3和寄存器组JZ-4中的移位寄存器沿时钟信号线的延伸方向上相邻。单元组DZ-3包括寄存器组JZ-5和寄存器组JZ-6;其中,寄存器组JZ-5和寄存器组JZ-6中的移位寄存器沿时钟信号线的延伸方向上相邻。单元组DZ-4包括寄存器组JZ-7和寄存器组JZ-8;其中,寄存器组JZ-7和寄存器组JZ-8中的移位寄存器沿时钟信号线的延伸方向上相邻。
基于上述显示面板的结构,本公开实施例提供了显示面板的驱动方法。该驱动方法包括:
在第一显示频率时,在一帧扫描时间内,分别对4N条时钟信号线加载不同的第一时钟信号,控制栅极驱动电路100中的多个移位寄存器顺序工作,使各移位寄存器输出不同的信号,以逐行驱动栅线;
在第二显示频率时,在一帧扫描时间内,对同一单元组电连接的各时钟信号线加载相同的第二时钟信号,对不同的单元组电连接的时钟信号线加载不同的第二时钟信号,使不同单元组中的移位寄存器向电连接的栅线输出不同的信号,以使相邻的移位寄存器同时驱动相邻的至少两条栅线;其中,第二显示频率为第一显示频率的升频。
本公开实施例提供的上述显示面板的驱动方法,在第一显示频率时,在一帧扫描时间内,分别对4N条时钟信号线加载不同的第一时钟信号,控制栅极驱动电路100中的多个移位寄存器顺序工作,使各移位寄存器输出不同的信号,从而可以控制其全部工作一次,以对全部栅线逐行扫描驱动一次,进而可以完成显示一个画面。在进行升频显示即第二显示频率时,通过变更每帧扫描时间内时钟信号线上传输的信号,使得在一帧扫描时间内,对同一单元组电连接的各时钟信号线加载相同的第二时钟信号,对不同的单元组电连接的时钟信号线加载不同的第二时钟信号,以控制全部移位寄存器在一帧扫描时间内均工作,实现在一帧扫描时间内使相邻的两条栅线加载的信号相同,进而达到显示一个画面。因此,本公开实施例提供的上述显示面板可以实现升频(例如倍频)驱动。
在一些示例中,如图1所示,显示面板还包括数据线DA;在本公开实施例中,驱动方法还可以包括:在各条栅线进行驱动的同时,对数据线加载对应的显示信号,以控制显示面板显示一个画面。这样可以在栅线上传输的信号驱动子像素打开时,通过数据线上传输的信号对子像素充电。
在一些示例中,如图1所示,显示面板还包括源极驱动电路200,;该源极驱动电路200被配置为各条栅线进行驱动的同时,对数据线加载对应的显示信号。
在一些示例中,在第二显示频率时,在同时驱动相邻的至少两条栅线时,对同一条数据线加载的显示信号相同。这样可以避免显示异常。
在一些示例中,各第一时钟信号的周期相同。在第一显示频率时,对相邻两个寄存器组电连接的时钟信号线加载的第一时钟信号的相位差为T1/4N;T1代表第一时钟信号的周期。示例性地,如图6所示,N=2时,在第一显示频率时,对时钟信号线ck-1加载第一时钟信号ck1-1,对时钟信号线ck-2加载第一时钟信号ck1-2,对时钟信号线ck-3加载第一时钟信号ck1-3,对时钟信号线ck-4加载第一时钟信号ck1-4,对时钟信号线ck-5加载第一时钟信号ck1-5,对时钟信号线ck-6加载第一时钟信号ck1-6,对时钟信号线ck-7加载第一时钟信号ck1-7,对时钟信号线ck-8加载第一时钟信号ck1-8。移位寄存器SR(1)-1对栅线GA-1输出信号GA1-1,移位寄存器SR(1)-2对栅线GA-2输出信号GA1-2,移位寄存器SR(1)-3对栅线GA-3输出信号GA1-3,移位寄存器SR(1)-4对栅线GA-4输出信号GA1-4,移位寄存器SR(2)-1对栅线GA-5输出信号GA1-5,移位寄存器SR(2)-2对栅线GA-6输出信号GA1-6,移位寄存器SR(2)-3对栅线GA-7输出信号GA1-7,移位寄存器SR(2)-4对栅线GA-8输出信号GA1-8。其中,第一时钟信号ck1-1和第一时钟信号ck1-2之间的相位差为T1/8,第一时钟信号ck1-2和第一时钟信号ck1-3之间的相位差为T1/8,第一时钟信号ck1-3和第一时钟信号ck1-4之间的相位差为T1/8。其余同理,在此不作赘述。
在一些示例中,各第二时钟信号的周期相同。在第二显示频率时,对相邻两个单元组电连接的时钟信号线加载的第二时钟信号的相位差为T1/2N。示例性地,如图7所示,N=2时,在第二显示频率时,对时钟信号线ck-1加载第二时钟信号ck2-1,对时钟信号线ck-2加载第二时钟信号ck2-2,对时钟信号线ck-3加载第二时钟信号ck2-3,对时钟信号线ck-4加载第二时钟信号ck2-4,对时钟信号线ck-5加载第二时钟信号ck2-5,对时钟信号线ck-6加载第二时钟信号ck2-6,对时钟信号线ck-7加载第二时钟信号ck2-7,对时钟信号线ck-8加载第二时钟信号ck2-8。移位寄存器SR(1)-1对栅线GA-1输出信号GA2-1,移位寄存器SR(1)-2对栅线GA-2输出信号GA2-2,移位寄存器SR(1)-3对栅线GA-3输出信号GA2-3,移位寄存器SR(1)-4对栅线GA-4输出信号GA2-4,移位寄存器SR(2)-1对栅线GA-5输出信号GA2-5,移位寄存器SR(2)-2对栅线GA-6输出信号GA2-6,移位寄存器SR(2)-3对栅线GA-7输出信号GA2-7,移位寄存器SR(2)-4对栅线GA-8输出信号GA2-8。其中,第二时钟信号ck2-1和第二时钟信号ck2-2相同,第二时钟信号ck2-3和第二时钟信号ck2-4相同,第二时钟信号ck2-5和第二时钟信号ck2-6相同,第二时钟信号ck2-7和第二时钟信号ck2-8相同。并且,第二时钟信号ck2-1和第二时钟信号ck2-3之间的相位差为T1/4,第二时钟信号ck2-3和第二时钟信号ck2-5之间的相位差为T1/4,第二时钟信号ck2-5和第二时钟信号ck2-7之间的相位差为T1/4。其余同理,在此不作赘述。
在一些示例中,第一时钟信号的周期和第二时钟信号的周期相同。示例性地,如图6与图7所示,第一时钟信号ck1-1和第二时钟信号ck2-1的周期相同。其余同理,在此不作赘述。
在一些示例中,针对一个单元组,单元组在第二显示频率时加载的第二时钟信号的时序,与单元组中顺序出现的第一个寄存器组在第一显示频率时加载的第一时钟信号的时序相同。示例性地,如图6与图7所示,第二时钟信号ck2-1和ck2-2的时序与第一时钟信号ck1-1的时序相同。第二时钟信号ck2-3和ck2-4的时序与第一时钟信号ck1-3的时序相同。第二时钟信号ck2-5和ck2-6的时序与第一时钟信号ck1-5的时序相同。第二时钟信号ck2-7和ck2-8的时序与第一时钟信号ck1-7的时序相同。
在一些示例中,第二显示频率为第一显示频率的M倍;其中,M>1且M为整数。示例性地,可以使M=2,第一显示频率可以为60Hz,对应地,第二显示频率为60Hz的2倍,例如可以为120Hz。当然,第一显示频率也可以为30Hz,120Hz等其他频率,在此不做限定。下面以第一显示频率为60Hz,对应的第二显示频率为120Hz为例。
在第一显示频率为60Hz时,如图6所示,对时钟信号线ck-1加载第一时钟信号ck1-1,对时钟信号线ck-2加载第一时钟信号ck1-2,对时钟信号线ck-3加载第一时钟信号ck1-3,对时钟信号线ck-4加载第一时钟信号ck1-4,对时钟信号线ck-5加载第一时钟信号ck1-5,对时钟信号线ck-6加载第一时钟信号ck1-6,对时钟信号线ck-7加载第一时钟信号ck1-7,对时钟信号线ck-8加载第一时钟信号ck1-8。其中,第一时钟信号ck1-1和第一时钟信号ck1-2之间的相位差为T1/8,第一时钟信号ck1-2和第一时钟信号ck1-3之间的相位差为T1/8,第一时钟信号ck1-3和第一时钟信号ck1-4之间的相位差为T1/8。第一时钟信号ck1-4和第一时钟信号ck1-5之间的相位差为T1/8。第一时钟信号ck1-5和第一时钟信号ck1-6之间的相位差为T1/8。第一时钟信号ck1-6和第一时钟信号ck1-7之间的相位差为T1/8。第一时钟信号ck1-7和第一时钟信号ck1-8之间的相位差为T1/8。
栅极驱动电路100工作中的移位寄存器顺序工作,可以使移位寄存器SR(1)-1对栅线GA-1输出信号GA1-1,移位寄存器SR(1)-2对栅线GA-2输出信号GA1-2,移位寄存器SR(1)-3对栅线GA-3输出信号GA1-3,移位寄存器SR(1)-4对栅线GA-4输出信号GA1-4,移位寄存器SR(2)-1对栅线GA-5输出信号GA1-5,移位寄存器SR(2)-2对栅线GA-6输出信号GA1-6,移位寄存器SR(2)-3对栅线GA-7输出信号GA1-7,移位寄存器SR(2)-4对栅线GA-8输出信号GA1-8。其余同理,在此不作赘述。这样可以使所有栅线逐行扫描驱动。并且在每条栅线扫描驱动时,对各数据线DA加载对应的显示信号,以使显示面板显示一个画面。
在第二显示频率为120Hz时,如图7所示,对时钟信号线ck-1加载第二时钟信号ck2-1,对时钟信号线ck-2加载第二时钟信号ck2-2,对时钟信号线ck-3加载第二时钟信号ck2-3,对时钟信号线ck-4加载第二时钟信号ck2-4,对时钟信号线ck-5加载第二时钟信号ck2-5,对时钟信号线ck-6加载第二时钟信号ck2-6,对时钟信号线ck-7加载第二时钟信号ck2-7,对时钟信号线ck-8加载第二时钟信号ck2-8。其中,第二时钟信号ck2-1和第二时钟信号ck2-2相同,第二时钟信号ck2-3和第二时钟信号ck2-4相同,第二时钟信号ck2-5和第二时钟信号ck2-6相同,第二时钟信号ck2-7和第二时钟信号ck2-8相同。并且,第二时钟信号ck2-1和第二时钟信号ck2-3之间的相位差为T1/4,第二时钟信号ck2-3和第二时钟信号ck2-5之间的相位差为T1/4,第二时钟信号ck2-5和第二时钟信号ck2-7之间的相位差为T1/4。
栅极驱动电路100工作中的移位寄存器工作,可以使移位寄存器SR(1)-1对栅线GA-1输出信号GA2-1,移位寄存器SR(1)-2对栅线GA-2输出信号GA2-2,移位寄存器SR(1)-3对栅线GA-3输出信号GA2-3,移位寄存器SR(1)-4对栅线GA-4输出信号GA2-4,移位寄存器SR(2)-1对栅线GA-5输出信号GA2-5,移位寄存器SR(2)-2对栅线GA-6输出信号GA2-6,移位寄存器SR(2)-3对栅线GA-7输出信号GA2-7,移位寄存器SR(2)-4对栅线GA-8输出信号GA2-8。其余同理,在此不作赘述。这样可以使相邻两条栅线同时扫描驱动。并且在每条栅线扫描驱动时,对各数据线DA加载对应的显示信号,以使显示面板显示一个画面。其中,在相邻两条栅线同时扫描驱动时,对同一条数据线加载的两次数据信号的电压相同。并且,可以对不同数据线加载的数据信号的电压可以不同,也可以相同,在此不作限定。
本公开实施例还提供了显示面板的驱动电路,被配置为:
在第一显示频率时,在一帧扫描时间内,分别对4N条时钟信号线加载不同的第一时钟信号,控制栅极驱动电路100中的多个移位寄存器顺序工作,使各移位寄存器输出不同的信号,以逐行驱动栅线;
在第二显示频率时,在一帧扫描时间内,对同一单元组电连接的各时钟信号线加载相同的第二时钟信号,对不同的单元组电连接的时钟信号线加载不同的第二时钟信号,使不同单元组中的移位寄存器向电连接的栅线输出不同的信号,以使相邻的移位寄存器同时驱动相邻的至少两条栅线;其中,第二显示频率为第一显示频率的升频;
其中,显示面板包括多条栅线、与各条栅线电连接的栅极驱动电路100以及与栅极驱动电路100电连接的4N条时钟信号线;栅极驱动电路100包括沿时钟信号线的延伸方向排列的多个移位寄存器,每一移位寄存器与一条栅线对应电连接;其中,N为正整数;
多个移位寄存器分为4N个寄存器组,一个寄存器组电连接同一条时钟信号线,不同寄存器组电连接的时钟信号线不同,且同一寄存器组中相邻的移位寄存器之间间隔4N-1个移位寄存器;
4N个寄存器组分为多个单元组,一个单元组包括相邻的2K个寄存器组,不同单元组包括的寄存器组不同;其中,1≤K≤N,且K为整数。
需要说明的是,驱动电路可以采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。并且,驱动电路的工作过程可以参见上述驱动方法的工作过程,在此不作赘述。
本公开实施例还提供了显示装置,包括显示面板以及与的显示面板电连接的驱动电路;显示面板包括多条栅线、与各条栅线电连接的栅极驱动电路100以及与栅极驱动电路100电连接的4N条时钟信号线;栅极驱动电路100包括沿时钟信号线的延伸方向排列的多个移位寄存器,每一移位寄存器与一条栅线对应电连接;其中,N为正整数;多个移位寄存器分为4N个寄存器组,一个寄存器组电连接同一条时钟信号线,不同寄存器组电连接的时钟信号线不同,且同一寄存器组中相邻的移位寄存器之间间隔4N-1个移位寄存器;4N个寄存器组分为多个单元组,单元组包括相邻的2K个寄存器组,不同单元组包括的寄存器组不同;其中,1≤K≤N,且K为整数。显示面板的结构可以参见上述描述,在此不作赘述。
并且,驱动电路,被配置为:
在第一显示频率时,在一帧扫描时间内,分别对4N条时钟信号线加载不同的第一时钟信号,控制栅极驱动电路100中的多个移位寄存器顺序工作,使各移位寄存器输出不同的信号,以逐行驱动栅线;
在第二显示频率时,在一帧扫描时间内,对同一单元组电连接的各时钟信号线加载相同的第二时钟信号,对不同的单元组电连接的时钟信号线加载不同的第二时钟信号,使不同单元组中的移位寄存器向电连接的栅线输出不同的信号,以使相邻的移位寄存器同时驱动相邻的至少两条栅线;其中,第二显示频率为第一显示频率的升频。
在一些示例中,显示装置可以为:手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的,在此不做赘述,也不应作为对本公开的限制。
显然,本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样,倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内,则本公开也意图包含这些改动和变型在内。
Claims (7)
1.一种显示面板的驱动方法,其中,所述显示面板包括多条栅线、多条数据线、与各条所述栅线电连接的栅极驱动电路以及与所述栅极驱动电路电连接的4N条时钟信号线;所述栅极驱动电路包括沿所述时钟信号线的延伸方向排列的多个移位寄存器,每一所述移位寄存器与一条所述栅线对应电连接;其中,N为正整数;
所述多个移位寄存器分为4N个寄存器组,一个所述寄存器组电连接同一条所述时钟信号线,不同所述寄存器组电连接的所述时钟信号线不同,且同一所述寄存器组中相邻的移位寄存器之间间隔4N-1个移位寄存器;
所述4N个寄存器组分为多个单元组,一个所述单元组包括相邻的2K个寄存器组,不同所述单元组包括的所述寄存器组不同;其中,1≤K≤N,且K为整数;
所述驱动方法包括:
在第一显示频率时,在一帧扫描时间内,分别对所述4N条时钟信号线加载不同的第一时钟信号,控制所述栅极驱动电路中的所述多个移位寄存器顺序工作,使各所述移位寄存器输出不同的信号,以逐行驱动栅线;以及,在各条所述栅线进行驱动的同时,对所述数据线加载对应的显示信号,以控制所述显示面板显示一个画面;
在第二显示频率时,在一帧扫描时间内,对同一所述单元组电连接的各时钟信号线加载相同的第二时钟信号,对不同的所述单元组电连接的时钟信号线加载不同的第二时钟信号,使不同所述单元组中的移位寄存器向电连接的栅线输出不同的信号,以使相邻的移位寄存器同时驱动相邻的至少两条栅线;以及,在各条所述栅线进行驱动的同时,对所述数据线加载对应的显示信号,以控制所述显示面板显示一个画面;其中,所述第二显示频率为所述第一显示频率的升频;
在所述第一显示频率时,对相邻两个寄存器组电连接的时钟信号线加载的第一时钟信号的相位差为T1/4N;T1代表所述第一时钟信号的周期;
在所述第二显示频率时,对相邻两个单元组电连接的时钟信号线加载的第二时钟信号的相位差为T1/2N;以及,在同时驱动相邻的至少两条栅线时,对同一条所述数据线加载的显示信号相同。
2.如权利要求1所述的驱动方法,其中,所述第一时钟信号的周期和所述第二时钟信号的周期相同。
3.如权利要求1或2所述的驱动方法,其中,针对一个单元组,所述单元组在所述第二显示频率时加载的所述第二时钟信号的时序,与所述单元组中顺序出现的第一个寄存器组在所述第一显示频率时加载的所述第一时钟信号的时序相同。
4.如权利要求1或2所述的驱动方法,其中,所述多个移位寄存器分为2N个级联组,同一所述级联组中相邻的移位寄存器之间间隔2N-1个移位寄存器;
同一所述级联组中,第一级移位寄存器的输入信号端与帧触发信号端电连接;并且,每相邻两级移位寄存器中,上一级移位寄存器的输出信号端与下一级移位寄存器的输入信号端电连接,且下一级移位寄存器的输出信号端与上一级移位寄存器的复位信号端电连接。
5.如权利要求1或2所述的驱动方法,其中,所述第二显示频率为所述第一显示频率的M倍;其中,M>1且M为整数。
6.一种显示面板的驱动电路,其中,被配置为:
在第一显示频率时,在一帧扫描时间内,分别对4N条时钟信号线加载不同的第一时钟信号,控制栅极驱动电路中的多个移位寄存器顺序工作,使各所述移位寄存器输出不同的信号,以逐行驱动栅线;以及,在各条所述栅线进行驱动的同时,对数据线加载对应的显示信号,以控制所述显示面板显示一个画面;
在第二显示频率时,在一帧扫描时间内,对同一单元组电连接的各时钟信号线加载相同的第二时钟信号,对不同的所述单元组电连接的时钟信号线加载不同的第二时钟信号,使不同所述单元组中的移位寄存器向电连接的栅线输出不同的信号,以使相邻的移位寄存器同时驱动相邻的至少两条栅线;以及,在各条所述栅线进行驱动的同时,对所述数据线加载对应的显示信号,以控制所述显示面板显示一个画面;其中,所述第二显示频率为所述第一显示频率的升频;
其中,所述显示面板包括多条栅线、多条数据线、与各条所述栅线电连接的栅极驱动电路以及与所述栅极驱动电路电连接的4N条时钟信号线;所述栅极驱动电路包括沿所述时钟信号线的延伸方向排列的多个移位寄存器,每一所述移位寄存器与一条所述栅线对应电连接;其中,N为正整数;
所述多个移位寄存器分为4N个寄存器组,一个所述寄存器组电连接同一条所述时钟信号线,不同所述寄存器组电连接的所述时钟信号线不同,且同一所述寄存器组中相邻的移位寄存器之间间隔4N-1个移位寄存器;
所述4N个寄存器组分为多个单元组,所述单元组包括相邻的2K个寄存器组,不同所述单元组包括的所述寄存器组不同;其中,1≤K≤N,且K为整数;
在所述第一显示频率时,对相邻两个寄存器组电连接的时钟信号线加载的第一时钟信号的相位差为T1/4N;T1代表所述第一时钟信号的周期;
在所述第二显示频率时,对相邻两个单元组电连接的时钟信号线加载的第二时钟信号的相位差为T1/2N;以及,在同时驱动相邻的至少两条栅线时,对同一条所述数据线加载的显示信号相同。
7.一种显示装置,其中,包括显示面板以及与所述的显示面板电连接的驱动电路;
所述显示面板包括多条栅线、多条数据线、与各条所述栅线电连接的栅极驱动电路以及与所述栅极驱动电路电连接的4N条时钟信号线;所述栅极驱动电路包括沿所述时钟信号线的延伸方向排列的多个移位寄存器,每一所述移位寄存器与一条所述栅线对应电连接;其中,N为正整数;
所述多个移位寄存器分为4N个寄存器组,一个所述寄存器组电连接同一条所述时钟信号线,不同所述寄存器组电连接的所述时钟信号线不同,且同一所述寄存器组中相邻的移位寄存器之间间隔4N-1个移位寄存器;
所述4N个寄存器组分为多个单元组,一个所述单元组包括相邻的2K个寄存器组,不同所述单元组包括的所述寄存器组不同;其中,1≤K≤N,且K为整数;
驱动电路,被配置为:
在第一显示频率时,在一帧扫描时间内,分别对所述4N条时钟信号线加载不同的第一时钟信号,控制所述栅极驱动电路中的所述多个移位寄存器顺序工作,使各所述移位寄存器输出不同的信号,以逐行驱动栅线;以及,在各条所述栅线进行驱动的同时,对所述数据线加载对应的显示信号,以控制所述显示面板显示一个画面;
在第二显示频率时,在一帧扫描时间内,对同一所述单元组电连接的各时钟信号线加载相同的第二时钟信号,对不同的所述单元组电连接的时钟信号线加载不同的第二时钟信号,使不同所述单元组中的移位寄存器向电连接的栅线输出不同的信号,以使相邻的移位寄存器同时驱动相邻的至少两条栅线;以及,在各条所述栅线进行驱动的同时,对所述数据线加载对应的显示信号,以控制所述显示面板显示一个画面;其中,所述第二显示频率为所述第一显示频率的升频;
在所述第一显示频率时,对相邻两个寄存器组电连接的时钟信号线加载的第一时钟信号的相位差为T1/4N;T1代表所述第一时钟信号的周期;
在所述第二显示频率时,对相邻两个单元组电连接的时钟信号线加载的第二时钟信号的相位差为T1/2N;以及,在同时驱动相邻的至少两条栅线时,对同一条所述数据线加载的显示信号相同。
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