KR20160010267A - Composition for etching and manufacturing method of semiconductor device using the same - Google Patents
Composition for etching and manufacturing method of semiconductor device using the same Download PDFInfo
- Publication number
- KR20160010267A KR20160010267A KR1020140169524A KR20140169524A KR20160010267A KR 20160010267 A KR20160010267 A KR 20160010267A KR 1020140169524 A KR1020140169524 A KR 1020140169524A KR 20140169524 A KR20140169524 A KR 20140169524A KR 20160010267 A KR20160010267 A KR 20160010267A
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- film
- nitride film
- acid
- composition
- Prior art date
Links
Images
Classifications
-
- C—CHEMISTRY; METALLURGY
- C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
- C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
- C09K13/00—Etching, surface-brightening or pickling compositions
- C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
- C09K13/08—Etching, surface-brightening or pickling compositions containing an inorganic acid containing a fluorine compound
-
- C—CHEMISTRY; METALLURGY
- C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
- C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
- C09K13/00—Etching, surface-brightening or pickling compositions
- C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
- C09K13/06—Etching, surface-brightening or pickling compositions containing an inorganic acid with organic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Abstract
Description
본 발명은 식각용 조성물, 특히 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있는 고선택비의 식각용 조성물 및 이 식각용 조성물을 이용한 식각 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a composition for etching a high selectivity ratio capable of selectively removing a nitride film while minimizing an etching rate of an etching composition, particularly an oxide film, and a method of manufacturing a semiconductor device including an etching process using the composition for etching .
반도체 제조 공정에 있어서, 실리콘 산화막(SiO2) 등의 산화막 및 실리콘질화막(SiNx) 등의 질화막은 대표적인 절연막으로 각각 단독으로, 또는 1층 이상의 막들이 교대로 적층되어 사용된다. 또한, 이러한 산화막 및 질화막은 금속 배선 등의 도전성 패턴을 형성하기 위한 하드마스크로도 이용된다. In the semiconductor manufacturing process, an oxide film such as a silicon oxide film (SiO 2 ) and a nitride film such as a silicon nitride film (SiN x ) are used as representative insulating films, respectively, or one or more films are alternately laminated. These oxide films and nitride films are also used as hard masks for forming conductive patterns such as metal wirings.
상기 질화막을 제거하기 위한 습식 식각 공정에서는 일반적으로 인산(phosphoric acid)과 탈이온수(deionized water)의 혼합물이 사용되고 있다. 상기 탈이온수는 식각율 감소 및 산화막에 대한 식각 선택성의 변화를 방지하기 위하여 첨가되는 것이나, 공급되는 탈이온수의 양의 미세한 변화에도 질화막 식각 제거 공정에 불량이 발생하는 문제가 있다. 또한, 인산은 강산으로서 부식성을 가지고 있어 취급에 어려움이 있다.In the wet etching process for removing the nitride film, a mixture of phosphoric acid and deionized water is generally used. The deionized water is added in order to prevent the decrease of the etching rate and the change of the etching selectivity to the oxide film, but there is also a problem that the nitriding film etching process is defective even when the amount of the supplied deionized water is changed. In addition, phosphoric acid is corrosive as a strong acid, which makes handling difficult.
이를 해결하기 위하여, 종래에는 인산(H3PO4)에 불산(HF) 또는 질산(HNO3) 등을 포함하는 식각용 조성물을 이용하여 질화막을 제거하는 기술이 공지되었으나, 오히려 질화막과 산화막의 식각 선택비를 저해시키는 결과를 초래하였다. 또한, 인산과 규산염, 또는 규산을 포함하는 식각용 조성물을 이용하는 기술도 공지되어 있으나, 규산이나 규산염은 기판에 영향을 미칠 수 있는 파티클을 유발하여 오히려 반도체 제조 공정에 적합하지 못한 문제점이 있다.In order to solve this problem, there has been known a technique for removing a nitride film using a composition for etching including phosphoric acid (HF) or nitric acid (HNO 3 ) as a phosphoric acid (H 3 PO 4 ). However, Resulting in the inhibition of the selectivity. In addition, although a technique using an etching composition containing phosphoric acid, silicate, or silicic acid is also known, silicate or silicate causes particles that can affect the substrate, which is not suitable for semiconductor manufacturing processes.
도 1a 및 1b는 플래시 메모리 소자의 소자 분리 공정을 나타내는 공정 단면도이다. 1A and 1B are process sectional views showing a device isolation process of a flash memory device.
먼저 도 1a에 도시된 바와 같이, 기판(10) 상에 터널산화막(11), 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 차례로 형성한 후, 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 선택적으로 식각하여 트렌치를 형성한다. 이어서, 트렌치를 갭필할 때까지 SOD 산화막(15)을 형성한 후, 패드질화막(14)을 연마정지막으로 하여 SOD 산화막(15)에 대해 CMP 공정을 실시한다.A
다음으로, 도 1b에 도시된 바와 같이, 인산 용액을 이용한 습식 식각에 의하여 패드질화막(13)을 제거한 후, 세정 공정에 의하여 버퍼산화막(13)을 제거한다. 이로써, 필드 영역에 소자분리막(15A)이 형성된다. 그러나, 이러한 질화막 제거를 위한 습식 식각 공정에서 인산을 이용하는 경우, 질화막과 산화막의 식각 선택비 저하로 인하여 질화막뿐 아니라 SOD 산화막까지 식각되어 유효 산화막 높이(Effective Field Oxide Height, EFH)를 조절하는 것이 어려워진다. 이에 따라 질화막 제거를 위한 충분한 습식 식각 시간을 확보할 수 없거나, 추가적인 공정을 필요로 하게 되며, 변화를 유발하여 소자 특성에 악영항을 미치게 된다.Next, as shown in FIG. 1B, the
따라서, 반도체 제조 공정에서 산화막에 대하여 질화막을 선택적으로 식각하면서도 파티클 발생과 같은 문제점을 갖지 않는 고선택비의 식각용 조성물이 요구되는 실정이다.Accordingly, there is a need for a composition for etching with a high selectivity that does not have problems such as generation of particles while selectively etching a nitride film with respect to an oxide film in a semiconductor manufacturing process.
본 발명은 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있으며, 소자 특성에 악영향을 미치는 파티클 발생 등의 문제점을 갖지 않는 고선택비의 식각용 조성물 및 이를 이용한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention provides a composition for etching a high selectivity layer which can selectively remove a nitride layer while minimizing the etching rate of the oxide layer and does not cause problems such as generation of particles that adversely affect device characteristics, and a method of manufacturing a semiconductor device using the composition It has its purpose.
본 발명의 일 실시예에 따른 식각용 조성물은 제1 무기산, 제2 무기산과 실란 화합물을 반응시켜 제조된 실란 무기산염, 그리고 용매를 포함한다.The etching composition according to an embodiment of the present invention includes a first inorganic acid, a silane inorganic acid salt prepared by reacting a second inorganic acid with a silane compound, and a solvent.
상기 식각용 조성물은 상기 실란 무기산염 0.01 내지 15 중량%, 상기 제1 무기산 70 내지 99 중량% 및 잔부의 용매를 포함할 수 있다.The composition for etching may include 0.01 to 15% by weight of the silane inorganic acid salt, 70 to 99% by weight of the first inorganic acid, and the balance solvent.
상기 제2 무기산은 황산, 발연 황산, 질산, 인산, 무수 인산, 피로인산, 폴리인산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.The second inorganic acid may be any one selected from the group consisting of sulfuric acid, fuming sulfuric acid, nitric acid, phosphoric acid, anhydrous phosphoric acid, pyrophosphoric acid, polyphosphoric acid and mixtures thereof.
상기 실란 화합물은 하기 화학식 1 내지 2로 표시되는 화합물 및 이들의 조합으로 이루어진 군에서 선택되는 어느 하나일 수 있다.The silane compound may be any one selected from the group consisting of compounds represented by the following formulas (1) to (2), and combinations thereof.
[화학식 1][Chemical Formula 1]
[화학식 2](2)
상기 화학식 1 내지 2에 있어서, 상기 R1 내지 R10은 각각 독립적으로 수소 원자, 할로겐 원자, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 알콕시기 및 탄소수 6 내지 30의 아릴기로 이루어진 군에서 선택되는 어느 하나이고, 상기 R1 내지 R4 중 적어도 어느 하나는 할로겐 원자 또는 탄소수 1 내지 10의 알콕시기이고, 상기 R5 내지 R10 중 적어도 어느 하나는 할로겐 원자 또는 탄소수 1 내지 10의 알콕시기이고, 상기 n은 1 내지 10의 정수이다.In the general formulas (1) and (2), R 1 to R 10 are each independently selected from the group consisting of a hydrogen atom, a halogen atom, an alkyl group having 1 to 10 carbon atoms, an alkoxy group having 1 to 10 carbon atoms, and an aryl group having 6 to 30 carbon atoms , At least one of R 1 to R 4 is a halogen atom or an alkoxy group having 1 to 10 carbon atoms, and at least one of R 5 to R 10 is a halogen atom or an alkoxy group having 1 to 10 carbon atoms , And n is an integer of 1 to 10.
상기 제1 무기산은 황산, 질산, 인산, 규산, 불산, 붕산, 염산, 과염소산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.The first inorganic acid may be any one selected from the group consisting of sulfuric acid, nitric acid, phosphoric acid, silicic acid, hydrofluoric acid, boric acid, hydrochloric acid, perchloric acid, and mixtures thereof.
상기 제1 무기산은 인산이고, 상기 식각용 조성물은 황산을 첨가제로 더 포함할 수 있다.The first inorganic acid may be phosphoric acid, and the etching composition may further include sulfuric acid as an additive.
상기 제2 무기산과 상기 실란 화합물을 반응시켜 상기 실란 무기산염을 제조하는 반응은 상기 제2 무기산에 상기 실란 화합물을 첨가한 후, 20 내지 300℃에서 반응시키는 것일 수 있다.The reaction of reacting the second inorganic acid with the silane compound to produce the silane inorganic acid salt may be performed by adding the silane compound to the second inorganic acid and then performing the reaction at 20 to 300 ° C.
상기 실란 무기산염을 제조하는 반응에서 상기 제2 무기산 100 중량부에 대하여 상기 실란 화합물 0.001 내지 50 중량부를 반응시키는 것일 수 있다.In the reaction for preparing the silane inorganic acid salt, 0.001 to 50 parts by weight of the silane compound may be reacted with 100 parts by weight of the second inorganic acid.
상기 식각용 조성물은 상기 식각용 조성물 전체에 대하여 암모늄계 화합물을 0.01 내지 20 중량%로 더 포함할 수 있다.The composition for etching may further include an ammonium compound in an amount of 0.01 to 20% by weight based on the entirety of the etching composition.
상기 암모늄계 화합물은 암모니아수, 암모늄클로라이드, 암모늄아세트산, 암모늄인산염, 암모늄과옥시이황산염, 암모늄황산염, 암모늄불산염 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.The ammonium-based compound may be any one selected from the group consisting of ammonia water, ammonium chloride, ammonium acetic acid, ammonium phosphate, ammonium and oxysulfate, ammonium sulfate, ammonium fluorate and mixtures thereof.
상기 식각용 조성물은 상기 식각용 조성물 전체에 대하여 불소계 화합물을 0.01 내지 1 중량%로 더 포함할 수 있다.The etching composition may further include 0.01 to 1% by weight of a fluorine-based compound in the etching composition as a whole.
상기 불소계 화합물은 불화수소, 불화암모늄, 불화수소암모늄 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.The fluorine-based compound may be any one selected from the group consisting of hydrogen fluoride, ammonium fluoride, ammonium hydrogen fluoride, and mixtures thereof.
상기 실란 무기산염의 함량이 0.7 중량% 이상인 경우, 상기 식각용 조성물의 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비는 200 : 1 이상 (질화물 식각 속도 : 산화물 식각 속도)일 수 있다.The selection ratio of the nitride etching rate (Å / min) to the oxide etching rate (Å / min) of the etching composition is 200: 1 or more when the content of the silane mineral acid salt is 0.7 wt% or more (nitride etching rate: Speed).
상기 실란 무기산염의 함량이 1.4 중량% 이상인 경우, 상기 식각용 조성물의 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비가 200 : 무한대 (질화물 식각 속도 : 산화물 식각 속도)일 수 있다.(Nitrate etching rate: oxide etching rate) of the etching composition of the etching composition (A / min) and the oxide etching rate (Å / min) is not more than 200: Lt; / RTI >
본 발명의 다른 일 실시예에 따른 반도체 소자의 제조 방법은 상기 식각용 조성물을 이용하여 수행되는 식각 공정을 포함한다.A method of manufacturing a semiconductor device according to another embodiment of the present invention includes an etching process performed using the etching composition.
상기 식각 공정은 산화막에 대하여 질화막을 선택적으로 식각하는 것이며, 상기 질화막 식각 공정은 50 내지 300℃의 온도에서 수행될 수 있다.The etching process selectively etches the nitride film with respect to the oxide film, and the nitride film etching process may be performed at a temperature of 50 to 300 ° C.
상기 반도체 소자의 제조 방법은 구체적으로 기판 상에 질화막을 형성하는 단계, 하드 마스크를 이용하여 상기 질화막에 트렌치를 형성하는 단계, 상기 트렌치를 매립하도록 산화막을 형성하는 단계, 상기 질화막을 연마 정지막으로 하여 상기 질화막이 노출될 때까지 화학적 기계적 평탄화 공정을 실시하는 단계, 그리고 상기 식각용 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계를 포함할 수 있다.The method of manufacturing a semiconductor device according to the present invention includes the steps of forming a nitride film on a substrate, forming a trench in the nitride film using a hard mask, forming an oxide film to fill the trench, Performing a chemical mechanical planarization process until the nitride film is exposed, and removing the nitride film by a wet etching process using the etching composition.
상기 반도체 소자의 제조 방법은 구체적으로 기판 상에 파이프 채널 형성을 위한 제1 질화막이 매립된 파이프 게이트 전극막을 형성하는 단계, 상기 단계의 공정 결과물 상에 층간 절연막 및 게이트 전극막이 교대로 적층된 셀 게이트 구조물을 형성하는 단계, 상기 셀 게이트 구조물을 선택적으로 식각하여 제1 질화막을 노출시키도록 형성된 한 쌍의 제1 및 제2 홀 내에 매립되는 제2 질화막을 형성하는 단계, 상기 셀 게이트 구조물을 선택적으로 식각하여 복수층의 상기 제1 게이트 전극막을 일 방향으로 분리시키는 트렌치를 형성하는 단계, 상기 트렌치가 형성된 결과물 상에 선택 트랜지스터 형성을 위한 제2 층간 절연막 및 제2 게이트 전극막을 포함하는 선택 게이트 구조물을 형성하는 단계, 상기 선택 게이트 구조물을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀 내에 매립된 제2 질화막을 노출시키는 제3 및 제4 홀을 형성하는 단계, 그리고 상기 식각용 조성물을 이용하여 습식 식각 공정에 의하여 제3 및 제4 홀에 의하여 드러나는 제1 질화막 및 그 하부의 제2 질화막을 제거하는 단계를 포함할 수 있다.The method includes the steps of forming a pipe gate electrode film having a first nitride film embedded therein for forming a pipe channel on a substrate, forming a gate electrode film of a cell gate in which an interlayer insulating film and a gate electrode film are alternately stacked on the process result of the step Forming a first gate electrode on the first gate electrode layer and a second gate electrode layer on the first gate electrode layer; Forming a trench for separating the first gate electrode film in a plurality of layers in one direction by etching; forming a selection gate structure including a second interlayer insulating film and a second gate electrode film for forming a selection transistor on the trench- Selectively etching the select gate structure to form a pair of Forming third and fourth holes exposing a second nitride film buried in the first and second holes, and forming a third and a fourth hole exposing by the third and fourth holes by the wet etching process using the etching composition, And removing the nitride film and the second nitride film below the nitride film.
상기 반도체 소자의 제조 방법은 구체적으로 기판 상에 도전 영역을 노출하는 개구부를 갖는 절연 구조물을 제공하는 단계, 상기 개구부 내에 도전 영역에 접하는 다이오드를 형성하는 단계, 상기 다이오드 상부에, 티타늄실리사이드막, 티타늄질화막 및 질화막을 순서대로 형성하는 단계, 건식 식각 공정에 의하여 형성된 다이오드 사이의 고립된 공간에 산화막을 형성한 후, 화학적 기계적 평탄화 공정을 수행하는 단계, 상기 식각용 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계, 그리고 질화막이 제거된 공간에 티타늄을 증착하여 하부전극을 형성하는 단계를 포함할 수 있다.The method comprises the steps of: providing an insulating structure having an opening exposing a conductive region on a substrate; forming a diode in contact with the conductive region in the opening; forming a titanium silicide film, a titanium silicide film, Forming a nitride film and a nitride film in order; forming an oxide film in an isolated space between the diodes formed by the dry etching process; thereafter performing a chemical mechanical planarization process; a wet etching process using the etching composition; Removing the nitride film, and depositing titanium on the nitride film-removed space to form a lower electrode.
본 발명에 따른 식각용 조성물은 산화막에 대한 질화막의 식각 선택비가 높은 특징을 가지므로, 산화막의 식각속도를 조절하여, EFH를 용이하게 조절할 수 있다.Since the etching composition of the present invention has a high etching selectivity ratio of the nitride film to the oxide film, the etching rate of the oxide film can be controlled to easily control the EFH.
또한, 본 발명의 식각용 조성물을 이용하면 질화막 제거 시에 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하를 방지하고, 파티클 발생을 방지하여, 소자 특성을 향상시킬 수 있다.Further, when the composition for etching of the present invention is used, deterioration of the film quality of the oxide film or deterioration of the electrical characteristics due to etching of the oxide film at the time of removing the nitride film can be prevented, particle generation can be prevented, and device characteristics can be improved.
따라서, 본 발명은 산화막에 대하여 질화막의 선택적 제거가 요구되는 반도체 제조 공정, 예를 들어 플래시 메모리 소자의 소자 분리 공정, 3D 플래시 메모리 소자의 파이프 채널(pipe channel) 형성 공정, 상변화 메모리의 다이오드 형성 공정 등과 같은 다양한 공정에 광범위하게 적용되어, 공정 효율을 향상시킬 수 있다.Therefore, the present invention is applicable to a semiconductor manufacturing process in which selective removal of a nitride film is required for an oxide film, for example, a device isolation process of a flash memory device, a pipe channel formation process of a 3D flash memory device, Process, and the like, so that the process efficiency can be improved.
도 1a 및 1b는 종래 기술에 따른 플래시 메모리 소자의 소자 분리 공정을 나타내는 공정 단면도이다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 3a 내지 3f는 본 발명의 일 실시예에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 파이프 채널 형성 공정을 설명하기 위한 공정 단면도이다.
도 4a 및 4b는 본 발명의 다른 일 실시예에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 상변화 메모리에서의 다이오드 형성 공정을 설명하기 위한 공정 단면도이다.
도 5는 본 발명의 실시예 1에서 제조된 실란 무기산염의 핵자기공명(NMR) 데이터를 나타내는 그래프이다.1A and 1B are process sectional views showing a device isolation process of a flash memory device according to the prior art.
2A to 2C are cross-sectional views illustrating a device isolation process of a flash memory device including an etching process using an etching composition according to an embodiment of the present invention.
3A to 3F are cross-sectional views illustrating a process of forming a pipe channel of a flash memory device including an etching process using an etching composition according to an embodiment of the present invention.
4A and 4B are process cross-sectional views illustrating a process of forming a diode in a phase-change memory including an etching process using an etching composition according to another embodiment of the present invention.
5 is a graph showing nuclear magnetic resonance (NMR) data of the silane inorganic acid salt prepared in Example 1 of the present invention.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예를 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention is capable of various modifications and various embodiments and is intended to illustrate and describe the specific embodiments in detail. It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 발명에서, '포함하다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present invention, terms such as "comprises" or "having" are used to designate the presence of stated features, integers, steps, operations, elements, components, or combinations thereof, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.
본 명세서에서, 탄소수 1 내지 10의 알킬기는 1 내지 10개의 탄소 원자를 갖는, 직쇄 또는 가지 달린 비-사이클릭 포화 탄화수소를 나타내고, 탄소수 1 내지 10의 알콕시기는 한개 이상의 에테르기, 및 1 내지 10개의 탄소 원자를 갖는 직쇄 또는 가지달린 비-사이클릭 탄화수소를 나타낸다.In the present specification, the alkyl group having 1 to 10 carbon atoms represents a straight-chain or branched non-cyclic saturated hydrocarbon having 1 to 10 carbon atoms, and the alkoxy group having 1 to 10 carbon atoms may contain one or more ether groups, Quot; refers to straight or branched non-cyclic hydrocarbons having carbon atoms.
본 발명의 일 실시예에 따른 식각용 조성물은 제1 무기산, 제2 무기산과 실란 화합물을 반응시켜 제조된 실란 무기산염, 그리고 용매를 포함한다.The etching composition according to an embodiment of the present invention includes a first inorganic acid, a silane inorganic acid salt prepared by reacting a second inorganic acid with a silane compound, and a solvent.
상기 실란 무기산염은 산화막의 식각 속도를 조절하여 유효 산화막 높이(Effective Field Oxide Height, EFH) 조절을 용이하게 할 수 있다.The silane inorganic acid salt can easily control the effective oxide height (EFH) by controlling the etching rate of the oxide film.
상기 실란 무기산염은 상기 제2 무기산과 상기 실란 화합물을 반응시켜 제조된다.The silane inorganic acid salt is prepared by reacting the second inorganic acid with the silane compound.
상기 제2 무기산은 황산, 발연 황산, 질산, 인산, 무수 인산, 피로인산, 폴리인산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있고, 바람직하게 황산, 질산, 인산일 수 있다.The second inorganic acid may be any one selected from the group consisting of sulfuric acid, fuming sulfuric acid, nitric acid, phosphoric acid, phosphoric anhydride, pyrophosphoric acid, polyphosphoric acid and mixtures thereof, preferably sulfuric acid, nitric acid and phosphoric acid.
상기 실란 화합물은 하기 화학식 1 내지 2로 표시되는 화합물 및 이들의 조합으로 이루어진 군에서 선택되는 어느 하나일 수 있다.The silane compound may be any one selected from the group consisting of compounds represented by the following formulas (1) to (2), and combinations thereof.
[화학식 1][Chemical Formula 1]
상기 화학식 1에 있어서, 상기 R1 내지 R4는 각각 독립적으로 수소 원자, 할로겐 원자, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 알콕시기 및 탄소수 6 내지 30의 아릴기로 이루어진 군에서 선택되는 어느 하나이고, 상기 R1 내지 R4 중 적어도 어느 하나는 할로겐 원자 또는 탄소수 1 내지 10의 알콕시기이다.Wherein R 1 to R 4 are each independently selected from the group consisting of a hydrogen atom, a halogen atom, an alkyl group having 1 to 10 carbon atoms, an alkoxy group having 1 to 10 carbon atoms, and an aryl group having 6 to 30 carbon atoms. And at least one of R 1 to R 4 is a halogen atom or an alkoxy group having 1 to 10 carbon atoms.
상기 할로겐 원자는 플루오르기, 클로로기, 브롬기, 또는 요오드기일 수 있고, 바람직하게 플루오르기 또는 클로로기일 수 있다.The halogen atom may be a fluorine group, a chloro group, a bromine group, or an iodine group, and may preferably be a fluorine group or a chloro group.
구체적으로, 상기 화학식 1로 표시되는 화합물은 할로 실란 또는 알콕시 실란 화합물일 수 있다.Specifically, the compound represented by Formula 1 may be a halosilane or an alkoxysilane compound.
상기 할로 실란 화합물은 트리메틸클로로실란, 트리에틸클로로실란, 트리프로필클로로실란, 트리메틸플루오로실란, 트리에틸플루오로실란, 트리프로필플루오로실란, 디메틸디클로로실란, 디에틸디클로로실란, 디프로필디클로로실란, 디메틸디플루오로실란, 디에틸디플루오로실란, 디프로필디플루오로실란, 에틸트리클로로실란, 프로필트리클로로실란, 메틸트리플루오로실란, 에틸트리플루오로실란, 프로필트리플루오로실란 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.The halosilane compound may be selected from the group consisting of trimethylchlorosilane, triethylchlorosilane, tripropylchlorosilane, trimethylfluorosilane, triethylfluorosilane, tripropylfluorosilane, dimethyldichlorosilane, diethyldichlorosilane, Methyltrifluorosilane, ethyltrifluorosilane, ethyltrifluorosilane, ethyltrifluorosilane, ethyltrifluorosilane, ethyltrifluorosilane, ethyltrifluorosilane, ethyltrifluorosilane, ethyltrichlorosilane, And mixtures thereof.
상기 알콕시 실란 화합물은 테트라메톡시실란(TMOS), 테트라프로폭시실란, 메틸트리메톡시실란(MTMOS), 메틸트리에톡시실란(MTEOS), 메틸트리프로폭시실란, 에틸트리메톡시실란, 에틸트리에톡시실란, 에틸트리프로폭시실란, 프로필트리메톡시실란(PrTMOS), 프로필트리에톡시실란(PrTEOS), 프로필트리프로폭시실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 디메틸디프로폭시실란, 디에틸디메톡시실란, 디에틸디에톡시실란, 디에틸디프로폭시실란, 디프로필디메톡시실란, 디프로필디에톡시실란, 디프로필디프로폭시실란, 트리메틸메톡시실란, 트리메틸에톡시실란, 트리메틸프로폭시실란, 트리에틸메톡시실란, 트리에틸에톡시실란, 트리에틸프로폭시실란, 트리프로필메톡시실란, 트리프로필에톡시실란, 트리프로필프로폭시실란, 3-클로로프로필트리메톡시실란, 3-아미노프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, [3-(2-아미노에틸)아미노프로필]트리메톡시실란, 3-머캅토프로필트리메톡시실란, 3-메타크릴옥시프로필트리메톡시실란, 3-아크릴옥시프로필트리메톡시실란 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.The alkoxysilane compound may be selected from the group consisting of tetramethoxysilane (TMOS), tetrapropoxysilane, methyltrimethoxysilane (MTMOS), methyltriethoxysilane (MTEOS), methyltripropoxysilane, ethyltrimethoxysilane, But are not limited to, ethoxysilane, ethyltripropoxysilane, propyltrimethoxysilane (PrTMOS), propyltriethoxysilane (PrTEOS), propyltripropoxysilane, dimethyldimethoxysilane, dimethyldiethoxysilane, Diethyldimethoxysilane, diethyldimethoxysilane, diethyldiethoxysilane, diethyldipropoxysilane, dipropyldimethoxysilane, dipropyldiethoxysilane, dipropyldipropoxysilane, trimethylmethoxysilane, trimethylethoxysilane, trimethylpropyl But are not limited to, polyoxyethylene, polyoxyethylene, polyoxyethylene, polyoxyethylene, polyoxyethylene, polyoxyethylene, polyoxyethylene, polyoxyethylene, polyoxyethylene, polyoxyethylene, polyoxyethylene, polyoxyethylene, polyoxyethylene Silane, 3-aminopropyltrimethoxysilane, 3-aminopropyltriethoxysilane, [3- (2-aminoethyl) aminopropyl] trimethoxysilane, 3-mercaptopropyltrimethoxysilane, 3- Acryloxypropyltrimethoxysilane, 3-acryloxypropyltrimethoxysilane, and a mixture thereof.
[화학식 2](2)
상기 화학식 2에 있어서, 상기 R5 내지 R10은 각각 독립적으로 수소 원자, 할로겐 원자, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 알콕시기 및 탄소수 6 내지 30의 아릴기로 이루어진 군에서 선택되는 어느 하나이고, 상기 R5 내지 R10 중 적어도 어느 하나는 할로겐 원자 또는 탄소수 1 내지 10의 알콕시기이고, 상기 n은 1 내지 10의 정수이다.In Formula 2, each of R 5 to R 10 is independently selected from the group consisting of a hydrogen atom, a halogen atom, an alkyl group having 1 to 10 carbon atoms, an alkoxy group having 1 to 10 carbon atoms, and an aryl group having 6 to 30 carbon atoms. At least one of R 5 to R 10 is a halogen atom or an alkoxy group having 1 to 10 carbon atoms, and n is an integer of 1 to 10.
상기 할로겐 원자는 플루오르기, 클로로기, 브롬기, 또는 요오드기일 수 있고, 바람직하게 플루오르기 또는 클로로기일 수 있다.The halogen atom may be a fluorine group, a chloro group, a bromine group, or an iodine group, and may preferably be a fluorine group or a chloro group.
구체적으로, 상기 화학식 2로 표시되는 화합물은 클로로디메틸실록시-클로로디메틸실란, 클로로디에틸실록시-클로로디메틸실란, 디클로로메틸실록시-클로로디메틸실란, 디클로로에틸실록시-클로로디메틸실란, 트리클로로실록시-클로로디메틸실란, 플루오로디메틸실록시-클로로디메틸실란, 디플루오로메틸실록시-클로로디메틸실란, 트리플루오로실록시-클로로디메틸실란, 메톡시디메틸실록시-클로로디메틸실란, 디메톡시디메틸실록시-클로로디메틸실란, 트리메톡시실록시-클로로디메틸실란, 에톡시디메틸실록시-클로로디메틸실란, 디에톡시메틸실록시-클로로디메틸실란, 트리에톡시실록시-클로로디메틸실란, 클로로디메틸실록시-디클로로메틸실란, 트리클로로실록시-디클로로메틸실란, 클로로디메틸실록시-트리클로로실란, 디클로로메틸실록시-트리클로로실란 또는 트리클로로실록시-트리클로로실란 등일 수 있다.Specifically, the compound represented by the above-mentioned general formula (2) is preferably a chlorodiethylsiloxy-chlorodimethylsilane, Siloxane-chlorodimethylsilane, siloxane-chlorodimethylsilane, fluorodimethylsiloxy-chlorodimethylsilane, difluoromethylsiloxy-chlorodimethylsilane, trifluorosiloxy-chlorodimethylsilane, methoxydimethylsiloxy-chlorodimethylsilane, dimethoxy But are not limited to, dimethylsiloxy-chlorodimethylsilane, dimethylsiloxy-chlorodimethylsilane, trimethoxysiloxy-chlorodimethylsilane, ethoxydimethylsiloxy-chlorodimethylsilane, diethoxymethylsiloxy-chlorodimethylsilane, triethoxysiloxy- Siloxane-dichloromethylsilane, trichlorosiloxy-dichloromethylsilane, chlorodimethylsiloxy-trichlorosilane, dichloromethylsilane, When - during the siloxane with a silane or trichloromethyl trichlorosilane - it may be a trichlorosilane.
상기 실란 무기산염은 상기 제2 무기산에 상기 실란 화합물을 첨가한 후, 20 내지 300℃, 바람직하게 50 내지 200℃의 온도로 반응시킨다. 이 때, 공기 및 수분을 제거하면서 실시할 수 있다. 상기 반응 온도가 20℃ 미만인 경우 상기 실란 화합물이 결정화 되거나 낮은 반응 속도로 인해 상기 실란 화합물이 기화될 수 있고, 300℃를 초과하는 경우 상기 제2 무기산이 증발될 수 있다.The silane inorganic acid salt is reacted at 20 to 300 ° C, preferably 50 to 200 ° C after adding the silane compound to the second inorganic acid. At this time, it can be carried out while removing air and moisture. If the reaction temperature is lower than 20 ° C., the silane compound may be crystallized or the silane compound may be vaporized due to a low reaction rate. If the reaction temperature is higher than 300 ° C., the second inorganic acid may be evaporated.
상기 제2 무기산과 상기 실란 화합물은 상기 제2 무기산 100 중량부에 대하여 상기 실란 화합물 0.001 내지 50 중량부, 바람직하게 0.01 내지 30 중량부를 반응시킬 수 있다. 상기 실란 화합물의 반응량이 0.01 중량부 미만인 경우 상기 실란 화합물의작은 함량비로 인해 선택비 구현이 어려울 수 있고, 50 중량부를 초과하는 경우 상기 실란 화합물의 석출되거나, 비정형 구조가 생성될 수 있다.The second inorganic acid and the silane compound may be reacted with the silane compound in an amount of 0.001 to 50 parts by weight, preferably 0.01 to 30 parts by weight, based on 100 parts by weight of the second inorganic acid. If the amount of the silane compound is less than 0.01 part by weight, the selection ratio may be difficult due to a small content ratio of the silane compound. If the amount is more than 50 parts by weight, the silane compound may be precipitated or an amorphous structure may be formed.
상기 반응시에 발생하는 휘발성 부산물은 감압하에서 증류에 의하여 제거될 수 있다. 상기 반응의 생성물을 정제하여 상기 실란 무기산염을 분리한 후 이를 상기 식각용 조성물에 첨가할 수도 있고, 상기 반응 생성물을 정제 없이 상기 식각용 조성물에 첨가하는 것도 가능하다.The volatile byproducts generated during the reaction can be removed by distillation under reduced pressure. The product of the reaction may be purified to separate the silane mineral acid salt and then added to the etching composition, or the reaction product may be added to the etching composition without purification.
상기 반응은 비프로톤성 용제의 존재하 또는 부존재하에서 실시할 수 있는데, 비프로톤성 용제를 사용하는 경우에는 10013mbar로 120℃ 까지의 끓는점 또는 비등 범위를 가지는 용제 또는 용제 혼합물을 바람직하게 사용할 수 있다. 상기 용제로는 디옥산, 테트라하이드로푸란, 디에틸 에테르, 디이소프로필 에테르, 디에틸렌글리콜디 메틸 에테르； 염소화 탄화수소, 예를 들면 디클로로 메탄, 트리클로로 메탄, 테트라 클로로 메탄, 1,2-디클로로에탄, 트리클로로 에틸렌； 탄화수소, 예를 들면 펜탄, n-헥산, 헥산 이성체 혼합물, 헵탄, 옥탄, 벤진, 석유 에테르, 벤젠, 톨루엔, 크실렌； 케톤, 예를 들면 아세톤, 메틸 에틸 케톤, 디이소프로필 케톤, 메틸 이소부틸 케톤(MIBK)； 에스테르, 예를 들면 에틸 아세테이트, 부틸 아세테이트, 프로필 프로피오네이트, 에틸 부틸레이트에틸 이소부티레이트, 이황화 탄소 및 니트로벤젠 또는 이들의 용제의 혼합물일 수 있다.The reaction can be carried out in the presence or absence of an aprotic solvent. When an aprotic solvent is used, a solvent or a solvent mixture having a boiling point or a boiling range of up to 120 ° C at 10013 mbar can be preferably used. Examples of the solvent include dioxane, tetrahydrofuran, diethyl ether, diisopropyl ether, diethylene glycol dimethyl ether, chlorinated hydrocarbons such as dichloromethane, trichloromethane, tetrachloromethane, 1,2-dichloroethane , Trichlorethylene, hydrocarbons such as pentane, n-hexane, mixtures of hexane isomers, heptane, octane, benzene, petroleum ether, benzene, toluene, xylene, ketones such as acetone, methyl ethyl ketone, diisopropyl ketone , Methyl isobutyl ketone (MIBK), esters such as ethyl acetate, butyl acetate, propyl propionate, ethyl butylate ethyl isobutyrate, disulfide carbon and nitrobenzene or mixtures of these solvents.
상기 실란 무기산염의 함량은 상기 식각용 조성물 전체 중량에 대하여 0.01 내지 15 중량%, 바람직하게 0.5 내지 15 중량%, 더욱 바람직하게 1 내지 15 중량%, 보다 더 바람직하게 3 내지 7 중량%일 수 있다. 상기 실란 무기산염의 함량이 0.01 중량% 미만인 경우 질화막에 대한 높은 식각 선택비를 얻을 수 없으며, 15 중량%를 초과하는 경우 함량 증가에 따른 더 이상의 효과 상승을 기대하기 어렵고 오히려 파티클 발생 등의 문제가 생길 수도 있다.The content of the silane mineral acid salt may be 0.01 to 15% by weight, preferably 0.5 to 15% by weight, more preferably 1 to 15% by weight, and still more preferably 3 to 7% by weight based on the total weight of the etching composition . If the content of the silane mineral acid salt is less than 0.01% by weight, a high etch selectivity to the nitride film can not be obtained. If the content of the silane mineral acid salt exceeds 15% by weight, it is difficult to expect further increase of the effect according to the increase of the content. It may happen.
이때, 상기 실란 무기산염의 함량이 0.7 중량% 이상인 경우, 상기 식각용 조성물의 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비는 200 : 1 이상 (질화물 식각 속도 : 산화물 식각 속도), 예를 들어 200 : 1, 200 : 5, 200 : 10 등일 수 있고, 상기 실란 무기산염의 함량이 1.4 중량% 이상인 경우, 상기 식각용 조성물의 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비가 200 : 무한대(질화물 식각 속도 : 산화물 식각 속도)일 수 있다. 상기 식각용 조성물은 상기와 같이 산화막에 대한 질화막의 식각 선택비가 높은 특징을 가지므로, 산화막의 식각속도를 조절하여, EFH를 용이하게 조절할 수 있다.When the content of the silane mineral acid salt is 0.7 wt% or more, the selection ratio of the nitride etching rate (Å / min) to the oxide etching rate (Å / min) of the etching composition is 200: 1 or more (nitride etching rate: The etching rate (Å / min) of the etching composition and the etching rate (Å / min) of the composition for etching may be in the range of 200: 1, 200: 5, 200: 10, The selection ratio of the oxide etch rate (A / min) may be 200: infinity (nitride etch rate: oxide etch rate). Since the etching composition has a high etching selectivity ratio of the nitride film to the oxide film as described above, the etching rate of the oxide film can be controlled to easily control the EFH.
상기 제1 무기산은 질화막을 식각하는 식각제로서 첨가되는 것이며, 상기 질화막을 식각할 수 있는 것이면 어느 것이나 사용 가능하다. 예를 들면 황산, 질산, 인산, 규산, 불산, 붕산, 염산, 과염소산 및 혼합물로 이루어진 군에서 선택되는 어느 하나를 사용할 수 있다. The first inorganic acid is added as an etchant for etching the nitride film, and any material capable of etching the nitride film can be used. For example, any one selected from the group consisting of sulfuric acid, nitric acid, phosphoric acid, silicic acid, hydrofluoric acid, boric acid, hydrochloric acid, perchloric acid and mixtures thereof.
바람직하게, 상기 산화막에 대한 상기 질화막의 식각 선택비를 얻기 위하여 상기 제1 무기산은 인산을 사용할 수 있다. 상기 인산은 상기 식각용 조성물 내에 수소 이온을 제공하여 식각을 촉진시키는 역할을 할 수 있다. 상기 제1 무기산으로 상기 인산을 사용하는 경우, 상기 식각용 조성물은 황산을 첨가제로 더 포함할 수 있다. 상기 황산은 상기 인산을 제1 무기산으로 포함하는 식각용 조성물의 끓는점을 상승시켜 질화막 식각에 도움을 줄 수 있다.Preferably, the first inorganic acid may be phosphoric acid to obtain an etch selectivity ratio of the nitride film to the oxide film. The phosphoric acid may serve to promote etching by providing hydrogen ions in the etching composition. When the phosphoric acid is used as the first inorganic acid, the etching composition may further include sulfuric acid as an additive. The sulfuric acid may help the nitride film etching by increasing the boiling point of the etching composition containing the phosphoric acid as the first inorganic acid.
상기 제1 무기산의 함량은 상기 식각용 조성물 총 중량에 대하여 70 내지 99 중량%, 바람직하게 70 내지 90 중량%, 더욱 바람직하게 75 내지 85 중량%일 수 있다. 상기 제1 무기산이 70 중량% 미만으로 포함되는 경우 질화막이 용이하게 제거되지 않을 수 있고 파티클 발생 우려가 있으며, 99 중량%를 초과하여 포함되는 경우 질화막에 대한 높은 선택비를 얻을 수 없다.The content of the first inorganic acid may be 70 to 99% by weight, preferably 70 to 90% by weight, more preferably 75 to 85% by weight based on the total weight of the etching composition. When the first inorganic acid is contained in an amount of less than 70% by weight, the nitride film may not be easily removed and particles may be formed. When the first inorganic acid is contained in an amount exceeding 99% by weight, a high selectivity to the nitride film can not be obtained.
상기 식각용 조성물은 상술한 성분들을 제외한 함량으로 용매를 포함할 수 있다. 상기 용매는 구체적으로 물 또는 탈이온수 등일 수 있다.The composition for etching may contain a solvent in a content excluding the above-mentioned components. The solvent may specifically be water or deionized water.
상기 식각용 조성물은 상기 식각용 조성물 전체에 대하여 암모늄계 화합물을 0.01 내지 20 중량%로 더 포함할 수 있다. 상기 식각용 조성물이 상기 암모늄계 화합물을 더 포함하는 경우 상기 식각용 조성물을 장기간 사용에도 에칭 속도 저하 및 선택도 변화가 발생하지 않으며, 식각 속도를 일정하게 유지하는 효과가 있다.The composition for etching may further include an ammonium compound in an amount of 0.01 to 20% by weight based on the entirety of the etching composition. When the etching composition further contains the ammonium compound, the etching rate and the selectivity are not changed even when the etching composition is used for a long period of time, and the etching rate is kept constant.
상기 암모늄계 화합물이 0.01 중량% 미만으로 첨가되는 경우 장기간 사용시 선택도를 유지하는 효과가 감소하고, 20 중량% 초과로 첨가되는 경우 질화막과 실리콘 산화막의 식각 속도가 변화하게 되어 선택도가 변화될 수 있다. When the ammonium-based compound is added in an amount of less than 0.01% by weight, the effect of maintaining selectivity for a long period of use is reduced. When the ammonium-based compound is added in an amount of more than 20% by weight, the etching rate of the nitride film and the silicon oxide film is changed, have.
상기 암모늄계 화합물은 암모니아수, 암모늄클로라이드, 암모늄아세트산, 암모늄인산염, 암모늄과옥시이황산염, 암모늄황산염, 암모늄불산염에서 선택되는 어느 하나 또는 둘 이상의 혼합물인 것을 사용할 수 있다. 또한, 상기 암모늄계 화합물은 상기 화합물에 한정되는 것은 아니고 암모늄 이온을 갖고 있는 모든 화합물을 포함한다. 예를 들어, 상기 암모늄계 화합물은 NH4와 HCl을 함께 사용할 수도 있다.The ammonium-based compound may be any one or a mixture of two or more selected from ammonia water, ammonium chloride, ammonium acetic acid, ammonium phosphate, ammonium and oxysulfuric acid salt, ammonium sulfate and ammonium fluoric acid salt. The ammonium compound is not limited to the above-mentioned compounds but includes all compounds having an ammonium ion. For example, NH 4 and HCl may be used together with the ammonium compound.
상기 식각용 조성물은 상기 식각용 조성물 전체에 대하여 불소계 화합물을 0.01 내지 1 중량%로 더 포함할 수 있다. 상기 불소계 화합물이 0.01 중량% 미만으로 첨가되는 경우 질화막의 식각 속도가 작아져 질화막 제거가 용이하지 않을 수 있으며, 1 중량%을 초과하는 경우 질화막의 식각 속도가 크게 향상되지만, 산화막 또한 식각되는 단점이 있다.The etching composition may further include 0.01 to 1% by weight of a fluorine-based compound in the etching composition as a whole. When the amount of the fluorine-based compound is less than 0.01% by weight, the etching rate of the nitrided film may be small and the removal of the nitrided film may not be easy. If the content of the fluorinated compound is more than 1% by weight, the etching rate of the nitrided film is greatly improved. have.
상기 불소계 화합물은 불화수소, 불화암모늄, 불화수소암모늄에서 선택되는 어느 하나 또는 둘 이상의 혼합물인 것을 사용할 수 있다. 보다 바람직하게는 불화수소암모늄을 사용하는 것이 장기간 사용시 선택도 유지하기 때문에 좋다. The fluorine-based compound may be any one selected from hydrogen fluoride, ammonium fluoride, and ammonium hydrogen fluoride, or a mixture of two or more thereof. More preferably, the use of ammonium hydrogen fluoride is preferable because it maintains the selectivity during long-term use.
한편, 상기 식각용 조성물은 식각 성능을 향상시키기 위하여 당업계에서 통상적으로 사용되는 임의의 첨가제를 더 포함할 수 있다. 첨가제로는 계면활성제, 금속 이온 봉쇄제, 부식 방지제 등을 사용할 수 있다.Meanwhile, the composition for etching may further include any additive conventionally used in the art to improve the etching performance. As the additive, a surfactant, a metal ion blocking agent, a corrosion inhibitor and the like can be used.
상기 식각용 조성물은 상기 실란 무기산염을 포함함으로써, 현저하게 높은 산화막에 대한 질화막의 식각 선택비를 나타내므로, 질화막 식각 공정에 이용될 수 있다.Since the composition for etching contains the silane inorganic acid salt, it exhibits an etching selectivity ratio of the nitride film to a remarkably high oxide film, and thus can be used for the nitride film etching process.
따라서, 식각 공정에 있어서, 산화막의 식각을 최소화하여, EFH를 용이하게 조절할 수 있다. 또한, 질화막의 식각 선택적 제거 시에 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하를 방지하고, 파티클 발생이 방지되어, 소자 특성을 향상시킬 수 있다.Therefore, in the etching process, the etching of the oxide film is minimized, and EFH can be easily controlled. Further, at the time of selective etching removal of the nitride film, deterioration of the film quality of the oxide film or deterioration of the electrical characteristics due to the etching of the oxide film can be prevented, particle generation can be prevented, and device characteristics can be improved.
본 발명의 다른 일 실시예에 따른 반도체 소자의 제조 방법은 상기 식각용 조성물을 이용하여 수행되는 식각 공정을 포함한다.A method of manufacturing a semiconductor device according to another embodiment of the present invention includes an etching process performed using the etching composition.
일 실시예에서, 이러한 식각 공정은 질화막을 식각하는 것을 특징으로 하며, 특히 산화막에 대하여 질화막을 선택적으로 식각하는 것을 특징으로 한다.In one embodiment, this etch process is characterized by etching the nitride film, and is characterized in that a nitride film is selectively etched with respect to the oxide film.
상기 질화막은 실리콘 질화막, 예컨대 SiN막, SiON막 등을 포함할 수 있다.The nitride film may include a silicon nitride film such as a SiN film, a SiON film, or the like.
또한, 상기 산화막은 실리콘 산화막, 예컨대 SOD(Spin On Dielectric)막, HDP(High Density Plasma)막, 열산화막(thermal oxide), BPSG(Borophosphate Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSZ(Polysilazane)막, FSG(Fluorinated Silicate Glass)막, LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HTO(High Temperature Oxide)막, MTO(Medium Temperature Oxide)막, USG(Undopped Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, ALD(Atomic Layer Deposition)막, PE-산화막(Plasma Enhanced oxide), O3-TEOS(O3-Tetra Ethyl Ortho Silicate)막 및 그 조합으로 이루어진 군으로부터 선택되는 적어도 일 이상의 막일 수 있다.The oxide film may be a silicon oxide film such as a SOD (Spin On Dielectric) film, a HDP (High Density Plasma) film, a thermal oxide film, a BPSG (Borophosphate Silicate Glass) film, a PSG (PTO) film, a low pressure tetraethyl orthosilicate (LP-TEOS) film, a plasma enhanced tetraethyl orthosilicate (PETEOS) film, a high temperature oxide (HTO) An undoped silicate glass (USG) film, a spin on glass (SOG) film, an advanced planarization layer (APL) film, an atomic layer deposition (ALD) film, a plasma enhanced oxide (PE) , O3-TEOS (O3-Tetra Ethyl Ortho Silicate) film, and combinations thereof.
상기 식각용 조성물을 이용하는 식각 공정은 당업계에 주지된 습식 식각 방법, 예컨대 침지시키는 방법, 분사하는 방법 등에 의하여 이루어질 수 있다.The etching process using the etching composition may be performed by a wet etching method well known in the art, for example, a dipping method, a spraying method, or the like.
상기 식각 공정시 공정 온도는 50 내지 300℃, 바람직하게 100 내지 200℃의 범위일 수 있으며, 적정 온도는 다른 공정과 기타 요인을 고려하여 필요에 따라 변경될 수 있다.The process temperature during the etching process may be in the range of 50 to 300 ° C, preferably 100 to 200 ° C, and the optimum temperature may be changed as necessary in consideration of other processes and other factors.
이와 같이 상기 식각용 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조 방법에 따르면, 질화막과 산화막이 교대로 적층되거나 혼재되어 있는 경우 질화막에 대한 선택적 식각이 가능하다. 또한, 종래 식각 공정에서 문제가 되었던 파티클 발생을 방지하여 공정의 안정성 및 신뢰성을 확보할 수 있다.According to the method of manufacturing a semiconductor device including the etching process performed using the composition for etching as described above, it is possible to selectively etch the nitride film when the nitride film and the oxide film are alternately stacked or mixed. In addition, it is possible to prevent the generation of particles, which has been a problem in the conventional etching process, and thereby ensure the stability and reliability of the process.
따라서, 이러한 방법은 반도체 소자 제조 공정에 있어서 산화막에 대하여 질화막의 선택적 식각이 필요한 여러 과정에 효율적으로 적용될 수 있다.Therefore, this method can be efficiently applied to various processes requiring selective etching of the nitride film with respect to the oxide film in the semiconductor device manufacturing process.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.2A to 2C are cross-sectional views illustrating a device isolation process of a flash memory device including an etching process using an etching composition according to an embodiment of the present invention.
도 2a를 참조하면, 기판(20) 상에 터널산화막(21), 폴리실리콘막(22), 버퍼산화막(23) 및 패드질화막(24)을 차례로 형성한다.2A, a
이어서, 포토 및 식각 공정을 통해, 패드질화막(24), 버퍼산화막(23), 폴리실리콘막(22) 및 터널산화막(21)을 선택적으로 식각하여, 기판(20)의 소자 분리 영역을 노출시킨다.Then, the device isolation region of the
이어서, 패드질화막(24)을 마스크로 이용하여 노출된 기판(20)을 선택적으로 식각하여 표면으로부터 소정 깊이를 갖는 트렌치(25)를 형성한다.Subsequently, the exposed
도 2b를 참조하면, 트렌치(25)를 갭필할 때까지 기판(20)의 전면에 화학 기상 증착법(Chemical Vapor Deposition, CVD) 등을 이용하여 산화막(26)을 형성한다.Referring to FIG. 2B, an
이어서, 패드질화막(24)을 연마정지막으로 하여 산화막(26)에 대해 화학적 기계적 평탄화(Chemical Mechanical Polishing, CMP) 공정을 실시한다.Then, the
이어서, 건식 식각을 이용하여 세정 공정을 실시한다.Then, a cleaning process is performed using dry etching.
도 2c를 참조하면, 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정에 의하여 패드질화막(24)을 선택적으로 제거한 후, 세정 공정에 의하여 버퍼산화막(23)을 제거한다. 이로써, 필드 영역에 소자분리막(26A)이 형성된다.Referring to FIG. 2C, the
도 2c에 도시된 바와 같이, 본 발명에 있어서는 산화막에 대한 질화막의 식각 선택비가 높은 고선택비의 식각용 조성물을 이용함으로써 STI 패턴에 갭필된 산화막의 식각은 최소화하면서 충분한 시간 동안 질화막을 완전하게 선택적으로 제거할 수 있다. 이에 따라 유효 산화막 높이(EFH)를 용이하게 제어할 수 있고, 산화막 손상이나 식각에 의한 전기적 특성 저하 및 파티클 발생을 방지하여, 소자 특성을 향상시킬 수 있다.As shown in FIG. 2C, in the present invention, by using the etching composition having a high selectivity ratio of the nitride film to the oxide film, the nitride film is completely and selectively etched for a sufficient time while minimizing the etching of the oxide film . Accordingly, the effective oxide film height (EFH) can be easily controlled, degradation of the oxide film, deterioration of electrical characteristics due to etching and generation of particles can be prevented, and the device characteristics can be improved.
상기 실시예는 플래시 메모리 소자에 대하여 설명되었으나, 본 발명에 따른 고선택비의 식각용 조성물은 디램 소자의 소자 분리 공정에도 물론 적용 가능하다.Although the above embodiment has been described with respect to the flash memory device, the composition for etching at a high selectivity according to the present invention is of course applicable to a device isolation process of the DRAM device.
도 3a 내지 3f는 본 발명의 다른 일 실시예에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 채널 형성 공정을 설명하기 위한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a channel forming process of a flash memory device including an etching process using an etching composition according to another embodiment of the present invention.
도 3a를 참조하면, 기판(30) 상에 파이프 채널 형성을 위한 질화막(32)이 매립된 파이프 게이트 전극막(31)을 형성한다. 파이프 게이트 전극막(31)을 이루는 제1 및 제2 도전막(31A 및 31B)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.Referring to FIG. 3A, a pipe
보다 구체적으로, 기판(30) 상에 제1 도전막(31A)을 형성하고, 제1 도전막(31A) 상에 질화막을 증착하고 이 질화막을 패터닝하여 파이프 채널 형성을 위한 질화막(32)을 형성한 후, 질화막(32)에 의하여 드러나는 제1 도전막(31A) 상에 제2 도전막(31B)을 형성한다. 이 제1 및 제2 도전막(31A 및 31B)이 파이프 게이트 전극막(31)을 이룬다.More specifically, a first
이어서, 상기 공정 결과물 상에 수직 방향으로 적층되는 복수개의 메모리 셀 형성을 위하여 제1 층간절연막(33) 및 제1 게이트 전극막(34)을 교대로 적층한다. 이하, 설명의 편의를 위하여, 제1 층간절연막(33) 및 제1 게이트 전극막(34)이 교대로 적층된 구조물을 셀 게이트 구조물(CGS)이라 하기로 한다.Then, a first
여기서, 제1 층간절연막(33)은 복수층의 메모리 셀 간 분리를 위한 것으로, 예를 들어, 산화막을 포함할 수 있고, 제1 게이트 전극막(34)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 본 실시예에서는 6층의 제1 게이트 전극막(34)이 도시되어 있으나, 이에 한정되는 것은 아니다.Here, the first
이어서, 셀 게이트 구조물(CGS)을 선택적으로 식각하여 질화막(32)을 노출시키는 한 쌍의 제1 및 제2 홀(H1, H2)을 형성한다. 제1 및 제2 홀(H1, H2)은 메모리 셀의 채널 형성을 위한 공간이다.Then, a cell gate structure CGS is selectively etched to form a pair of first and second holes H1 and H2 for exposing the
도 3b를 참조하면, 제1 및 제2 홀(H1, H2) 내에 매립되는 질화막(35)을 형성한다. 이 질화막(35)은 후술하는 트렌치 형성 공정(도 3c 참조)에서 제1 및 제2 홀(H1, H2)에 의하여 제1 게이트 전극막(34)이 노출되어 있는 경우 발생할 수 있는 발생할 수 있는 손상을 방지하기 위한 것이다.Referring to FIG. 3B, a
도 3c를 참조하면, 복수층의 제1 게이트 전극막(34)이 제1 및 제2 홀(H1, H2) 별로 분리되도록, 한 쌍의 제1 및 제2 홀(H1, H2) 사이의 셀 게이트 구조물(CGS)을 선택적으로 식각하여 트렌치(S)를 형성한다.Referring to FIG. 3C, a plurality of first
도 3d를 참조하면, 트렌치(S) 내에 매립되는 희생막(36)을 형성한다.Referring to FIG. 3D, a
도 3e를 참조하면, 상기 공정 결과물 상에, 선택 트랜지스터의 형성을 위하여 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)을 순차적으로 형성한다. 이하, 설명의 편의를 위하여, 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)의 적층 구조물을 선택 게이트 구조물(SGS)이라 한다.Referring to FIG. 3E, a second
제2 층간절연막(37)은 예를 들어, 산화막을 포함할 수 있고, 제2 게이트 전극막(38)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.The second
이어서, 선택 게이트 구조물(SGS)을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀(H1, H2)에 매립된 질화막(35)을 노출시키는 제3 및 제4 홀(H3, H4)을 형성한다. 제3 및 제4 홀(H3, H4)은 선택 트랜지스터의 채널이 형성될 영역이다.Subsequently, the selective gate structure SGS is selectively etched to form third and fourth holes H3 and H4 for exposing the
도 3f를 참조하면, 제3 및 제4 홀(H3, H4)에 의하여 드러나는 질화막(35) 및 그 하부의 질화막(32)을 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정에 의하여 선택적으로 제거한다.Referring to FIG. 3F, the
본 공정 결과, 메모리 셀의 채널막이 형성될 한 쌍의 셀 채널 홀(H5, H6)과, 셀 채널 홀(H5, H6) 하부에 배치되어 이들을 상호 연결시키는 파이프 채널 홀(H7)이 형성된다. 이 때, 본 발명에 따른 고선택비의 식각용 조성물을 이용함으로써, 산화막의 손실 없이 충분한 시간 동안 질화막을 완전하게 선택적으로 제거하여, 프로파일의 손실 없이 파이프 채널을 정확하게 형성할 수 있다. 또한, 종래 문제시되었던 파티클 발생을 방지할 수 있어 공정의 안정성 및 신뢰성을 확보할 수 있다.As a result of this process, a pair of cell channel holes H5 and H6 for forming a channel film of the memory cell and a pipe channel hole H7 for connecting the cell channel holes H5 and H6 are formed below the cell channel holes H5 and H6. At this time, by using the composition for etching with a high selectivity according to the present invention, the nitride film can be completely removed selectively for a sufficient time without loss of the oxide film, and the pipe channel can be accurately formed without loss of the profile. In addition, it is possible to prevent the generation of particles, which has been a problem in the past, and to secure the stability and reliability of the process.
이후 후속 공정, 예를 들어 플로팅 게이트 형성 공정 및 컨트롤 게이트 형성 공정 등을 수행하여 플래시 메모리 소자를 형성한다.Thereafter, a subsequent process such as a floating gate forming process and a control gate forming process is performed to form a flash memory device.
도 4a 및 4b는 본 발명의 다른 일 실시예에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 상변화 메모리 소자에서의 다이오드 형성 공정을 설명하기 위한 공정 단면도이다.4A and 4B are cross-sectional views illustrating a process of forming a diode in a phase-change memory device including an etching process using an etching composition according to another embodiment of the present invention.
도 4a를 참조하면, 기판(40) 상에 도전 영역(41)을 노출하는 개구부를 갖는 절연구조물이 제공된다. 도전 영역(41)은 예컨대 n+ 불순물 영역일 수 있다.Referring to FIG. 4A, an insulating structure is provided having an opening that exposes a
이어서, 개구부를 일부 매립하도록 폴리실리콘막(42)을 형성한 후, 불순물을 이온 주입하여 다이오드를 형성한다.Subsequently, a
이어서, 폴리실리콘막(42) 상부에 티타늄실리사이드막(43)을 형성한다. 티타늄실리사이드막(43)은, 티타늄막을 형성한 후 폴리실리콘막(42)과 반응하도록 열처리함으로써 형성될 수 있다.Then, a
이어서, 티타늄실리사이드막(43) 상부에 티타늄질화막(44) 및 질화막(45)을 순서대로 형성한다.Then, a
이어서, 하드마스크를 이용한 건식 식각 공정을 수행하여 형성된 다이오드 사이의 고립된 공간에 산화막(46)을 형성한 후, CMP 공정을 수행하여 각각 분리된 하부전극의 1차 구조를 형성한다.Next, an
도 4b를 참조하면, 상기 공정 결과물에 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정을 실시하여, 상부의 질화막(45)을 선택적으로 제거한다. 이와 같이, 질화막 제거 시에 본 발명에 따른 고선택비의 식각용 조성물을 이용함으로써, 산화막의 손실 없이 충분한 시간 동안 질화막을 완전하게 선택적으로 제거할 수 있다. 또한, 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생을 방지하여, 소자 특성을 향상시킬 수 있다.Referring to FIG. 4B, a wet etching process using the etching composition according to the present invention is performed on the result of the process, and the
이어서, 질화막(45)이 제거된 공간에 티타늄을 증착하여 하부전극을 형성한다.Then, titanium is deposited on the space in which the
전술한 공정 외에도, 본 발명의 식각용 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조방법은 특히 질화막의 선택적 제거가 요구되는 공정, 예를 들어, 질화막과 산화막이 교대로 적층되거나 혼재되어 있는 경우 질화막에 대한 선택적 식각이 요구되는 공정에 효율적으로 적용 가능하다.
In addition to the above-described processes, a method of manufacturing a semiconductor device including an etching process performed using the etching composition of the present invention is particularly applicable to processes requiring selective removal of a nitride film, for example, a process in which a nitride film and an oxide film are alternately stacked The present invention can be effectively applied to a process requiring selective etching for a nitride film.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
Hereinafter, embodiments of the present invention will be described in detail so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.
[[ 실시예Example 1 내지 15: 1 to 15: 식각용For etching 조성물의 제조] Preparation of the composition]
하기 표 1에 나타낸 것과 같이 실란 무기산염 및 인산을 조성물 총 중량에 대하여 표시된 각 중량비로 혼합하여, 식각용 조성물을 제조하였다. 제1 무기산은 85% 수용액을 이용하였다. As shown in the following Table 1, the silane inorganic acid salt and phosphoric acid were mixed at the respective weight ratios expressed in relation to the total weight of the composition to prepare an etching composition. An 85% aqueous solution of the first inorganic acid was used.
(중량%)Phosphoric acid content
(weight%)
(중량%)Silane acid salt content
(weight%)
(인 원자 3개 포함)Polyphosphoric acid
(Including three phosphorus atoms)
(인 원자 3개 포함)Polyphosphoric acid
(Including three phosphorus atoms)
(인 원자 3개 포함)Polyphosphoric acid
(Including three phosphorus atoms)
도 5는 상기 실시예 1에서 제조된 실란 무기산염의 핵자기공명(NMR) 데이터를 나타내는 그래프이다. 상기 도 5를 참고하면, 상기 화학식 1에서 R1은 메틸이고, R2 내지 R4는 클로로기인 화합물과 제2 무기산인 인산이 반응하여 실란 무기산염이 제조되었음을 확인할 수 있다.
5 is a graph showing nuclear magnetic resonance (NMR) data of the silane inorganic acid salt prepared in Example 1 above. Referring to FIG. 5, it can be confirmed that a compound in which R 1 is methyl and R 2 to R 4 are chloro groups in the formula 1 reacts with phosphoric acid, which is a second inorganic acid, to produce a silane inorganic acid salt.
[[ 실험예Experimental Example 1: 제조된 1: manufactured 식각용For etching 조성물의 선택비 측정] Measurement of selection ratio of composition]
상기 제조된 식각용 조성물을 이용하여 157℃의 공정 온도에서 질화막 및 산화막에 대한 식각을 실시하고, 박막 두께 측정 장비인 엘립소미터(NANO VIEW, SEMG-1000)를 이용하여 질화막 및 산화막에 대한 식각 속도 및 선택비를 측정하여 표 2에 나타내었다. 식각 속도는 각 막을 300초 동안 식각한 후, 각 막의 식각 처리 전의 막 두께와 식각 처리 후의 막 두께의 차이를 식각 시간(분)으로 나누어 산출한 수치이며, 선택비는 산화막 식각 속도에 대한 질화막 식각 속도의 비를 나타낸다.The nitride film and the oxide film were etched at a process temperature of 157 ° C. using the prepared composition for etching, and a nitride film and an oxide film were etched using an ellipsometer (NANO VIEW, SEMG-1000) Speed and selectivity were measured and shown in Table 2. The etch rate is a numerical value calculated by etching each film for 300 seconds and then dividing the difference between the film thickness before the etching treatment and the film thickness after the etching treatment by the etching time (minute). The selection ratio is a nitride film etching rate Speed ratio.
(Å/min)Nitride film etch rate
(Å / min)
1) ThO: 열산화막(thermal oxide)1) ThO: thermal oxide
2) LP-TEOS: Low Pressure Tetra Ethyl Ortho Silicate 막2) LP-TEOS: Low Pressure Tetra Ethyl Ortho Silicate Film
3) BPSG: Borophosphate Silicate Glass 막
3) BPSG: Borophosphate Silicate Glass film
[[ 비교예Comparative Example 1 내지 3: 1 to 3: 식각용For etching 조성물의 제조] Preparation of the composition]
비교예 1에서는 인산을 이용하여 157℃의 공정 온도에서 식각 속도 및 선택비를 상기 실시예와 같이 측정하였다. 또한, 비교예 2에서는 인산에 불산 0.05%를 첨가한 혼합물을 이용하여 불산이 첨가된 공정에서 가능한 저온 공정인 130℃의 공정 온도에서 식각 속도 및 선택비를 측정하였고, 비교예 3에서는 비교예 2와 동일한 혼합물을 이용하여 상기 실시예와 동일한 157℃의 공정 온도에서 식각 속도 및 선택비를 측정하였다. 비교예 1 내지 3에서 이용된 인산은 85% 수용액이었다. 비교예 1 내지 3의 평가 결과를 하기 표 3에 나타내었다.In Comparative Example 1, the etching rate and the selectivity were measured at a process temperature of 157 ° C using phosphoric acid as in the above example. In Comparative Example 2, the etching rate and selectivity were measured at a process temperature of 130 ° C, which is a low-temperature process possible in a process in which hydrofluoric acid was added using a mixture of 0.05% of phosphoric acid and 0.05% of hydrofluoric acid. In Comparative Example 3, The etching rate and selectivity were measured at the same process temperature of 157 캜 as in the above example. The phosphoric acid used in Comparative Examples 1 to 3 was an 85% aqueous solution. The evaluation results of Comparative Examples 1 to 3 are shown in Table 3 below.
(Å/min)Nitride film etch rate
(Å / min)
상기 표 2 및 3을 비교하면, 실시예 1 내지 15의 식각 조성물이 비교예 1 내지 3에 비하여 산화막에 대한 질화막의 식각 선택비가 현저히 높은 것을 확인할 수 있다. 따라서, 본 발명에 따른 고선택비의 식각 조성물을 이용하면, 산화막의 식각속도를 조절하여 EEH의 조절을 용이하게 할 수 있으며, 산화막의 막질 손상을 방지할 수 있다. 또한, 종래 문제시되었던 파티클 발생을 방지할 수 있어, 공정의 안정성 및 신뢰성을 확보할 수 있다.
Comparing Tables 2 and 3, it can be seen that the etching selectivity of the nitride film to the oxide film is significantly higher than that of the etching compositions of Examples 1 to 15 in Comparative Examples 1 to 3. Therefore, by using the etching composition having a high selectivity ratio according to the present invention, it is possible to control the EEH by controlling the etching rate of the oxide film, and it is possible to prevent damage to the oxide film. In addition, it is possible to prevent the generation of particles, which has been a problem in the past, and ensure the stability and reliability of the process.
[[ 실험예Experimental Example 2: 시간 경과에 따른 선택비 변화 측정] 2: Measurement of selection ratio change with time]
실시예 1 내지 3에서 제조된 식각용 조성물에 대하여 인산과 혼합 직후(0시간), 및 8시간 경과 후 식각 조성물을 이용하여 질화막 및 산화막에 대한 식각 속도 및 선택비를 측정하였다. 비교예 4에서는, 인산을 이용하여 상기 실시예와 동일하게 질화막 및 산화막에 대한 식각 속도 및 선택비를 평가하였다. The etch rates and selectivities of the compositions for etching prepared in Examples 1 to 3 were measured immediately after mixing with phosphoric acid (0 hours) and after 8 hours using the etching composition. In Comparative Example 4, the etching rate and selectivity for the nitride film and the oxide film were evaluated using phosphoric acid in the same manner as in the above example.
평가는 160℃의 공정 온도에서 이루어졌다. 식각 속도는 각 막을 300초 동안 식각한 후, 각 막의 식각 처리 전의 막 두께와 식각 처리 후의 막 두께의 차이를 식각 시간(분)으로 나누어 산출한 수치이며, 선택비는 PSZ막 식각 속도에 대한 질화막 식각 속도의 비를 나타낸다. 평가 결과를 하기 표 4에 나타내었다.The evaluation was carried out at a process temperature of 160 캜. The etch rate is a numerical value calculated by etching each film for 300 seconds and then dividing the difference between the film thickness before the etching treatment and the film thickness after the etching treatment by the etching time (minute), and the selectivity is the ratio of the nitride film to the PSZ film etching rate It represents the ratio of etching rate. The evaluation results are shown in Table 4 below.
(Å/min)Nitride film etch rate
(Å / min)
1) PSZ: Polysilazane 막1) PSZ: Polysilazane membrane
상기 표 4를 참조하면, 실시예에서 제조된 식각용 조성물은 종래 인산을 이용하는 식각 조성물에 비하여 질화막에 대하여 매우 높은 식각 선택비를 나타내었다. 따라서, 이러한 고선택비의 식각 조성물은 질화막 제거 시에 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생을 방지하면서 질화막을 선택적으로 식각함으로써, 소자 특성을 향상시킬 수 있음을 알 수 있다.
Referring to Table 4, the etching composition prepared in the example exhibited a very high etch selectivity with respect to the nitride film compared with the conventional etching solution using phosphoric acid. Therefore, it can be seen that the etching composition of such a high selectivity can improve the device characteristics by selectively etching the nitride film while preventing deterioration of the film quality of the oxide film or deterioration of electrical characteristics and particles due to the etching of the oxide film during the removal of the nitride film have.
상기 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments or constructions. Various changes, substitutions and alterations can be made hereto without departing from the spirit and scope of the invention. It will be clear to those who have knowledge.
20, 30, 40: 기판 21: 터널산화막
22: 폴리실리콘막 23: 버퍼산화막
24: 패드질화막 25: 트렌치
26: 산화막 26A: 소자분리막
31: 파이프 게이트 전극막 32, 35: 질화막
36: 희생막 33: 제1 층간절연막
34: 제1 게이트 전극막 37: 제2 층간절연막
38: 제2 게이트 전극막 41: 도전 영역
42: 폴리실리콘막 43: 티타늄실리사이드막
44: 티타늄질화막 45: 질화막
46: 산화막20, 30, 40: substrate 21: tunnel oxide film
22: polysilicon film 23: buffer oxide film
24: pad nitride film 25: trench
26:
31: pipe
36: sacrificial layer 33: first interlayer insulating film
34: first gate electrode film 37: second interlayer insulating film
38: second gate electrode film 41: conductive region
42: polysilicon film 43: titanium silicide film
44: titanium nitride film 45: nitride film
46: oxide film
Claims (19)
제2 무기산과 실란 화합물을 반응시켜 제조된 실란 무기산염, 그리고
용매
를 포함하는 식각용 조성물.The first inorganic acid,
A silane inorganic acid salt prepared by reacting a second inorganic acid with a silane compound, and
menstruum
≪ / RTI >
상기 식각용 조성물은 상기 실란 무기산염 0.01 내지 15 중량%, 상기 제1 무기산 70 내지 99 중량% 및 잔부의 용매를 포함하는 것인 식각용 조성물.The method according to claim 1,
Wherein the composition for etching comprises 0.01 to 15% by weight of the silane mineral acid salt, 70 to 99% by weight of the first inorganic acid, and the balance solvent.
상기 제2 무기산은 황산, 발연 황산, 질산, 인산, 무수 인산, 피로인산, 폴리인산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나인 것인 식각용 조성물.The method according to claim 1,
Wherein the second inorganic acid is any one selected from the group consisting of sulfuric acid, fuming sulfuric acid, nitric acid, phosphoric acid, anhydrous phosphoric acid, pyrophosphoric acid, polyphosphoric acid, and mixtures thereof.
상기 실란 화합물은 하기 화학식 1 내지 2로 표시되는 화합물 및 이들의 조합으로 이루어진 군에서 선택되는 어느 하나인 것인 식각용 조성물.
[화학식 1]
[화학식 2]
(상기 화학식 1 내지 2에 있어서,
상기 R1 내지 R10은 각각 독립적으로 수소 원자, 할로겐 원자, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 알콕시기 및 탄소수 6 내지 30의 아릴기로 이루어진 군에서 선택되는 어느 하나이고, 상기 R1 내지 R4 중 적어도 어느 하나는 할로겐 원자 또는 탄소수 1 내지 10의 알콕시기이고, 상기 R5 내지 R10 중 적어도 어느 하나는 할로겐 원자 또는 탄소수 1 내지 10의 알콕시기이고,
상기 n은 1 내지 10의 정수이다)The method according to claim 1,
Wherein the silane compound is any one selected from the group consisting of compounds represented by the following Chemical Formulas 1 to 2 and combinations thereof.
[Chemical Formula 1]
(2)
(In the above Formulas 1 and 2,
Wherein R 1 to R 10 are either each independently a hydrogen atom, a halogen atom, an alkyl group having 1 to 10 carbon atoms, selected from an alkoxy group, and the group consisting of an aryl group containing 6 to 30 carbon atoms having 1 to 10 carbon atoms, and wherein R 1 to at least one of R 4 is an alkoxy group or a halogen atom having 1 to 10 carbon atoms, at least one of the R 5 to R 10 is an alkoxy group or a halogen atom having 1 to 10 carbon atoms,
And n is an integer of 1 to 10)
상기 제1 무기산은 황산, 질산, 인산, 규산, 불산, 붕산, 염산, 과염소산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나인 것인 식각용 조성물.The method according to claim 1,
Wherein the first inorganic acid is any one selected from the group consisting of sulfuric acid, nitric acid, phosphoric acid, silicic acid, hydrofluoric acid, boric acid, hydrochloric acid, perchloric acid, and mixtures thereof.
상기 제1 무기산은 인산이고,
상기 식각용 조성물은 황산을 첨가제로 더 포함하는 것인 식각용 조성물.6. The method of claim 5,
Wherein the first inorganic acid is phosphoric acid,
Wherein the etching composition further comprises sulfuric acid as an additive.
상기 제2 무기산과 상기 실란 화합물을 반응시켜 상기 실란 무기산염을 제조하는 반응은 상기 제2 무기산에 상기 실란 화합물을 첨가한 후, 20 내지 300℃에서 반응시키는 것인 식각용 조성물.The method according to claim 1,
Wherein the reaction of reacting the second inorganic acid with the silane compound to form the silane acid salt is performed by adding the silane compound to the second inorganic acid and then performing the reaction at 20 to 300 ° C.
상기 실란 무기산염을 제조하는 반응에서 상기 제2 무기산과 상기 실란 화합물을 상기 제2 무기산 100 중량부에 대하여 상기 실란 화합물 0.001 내지 50 중량부를 반응시키는 것인 식각용 조성물.The method according to claim 1,
Wherein the second inorganic acid and the silane compound are reacted with the silane compound in an amount of 0.001 to 50 parts by weight based on 100 parts by weight of the second inorganic acid in the reaction for producing the silane inorganic acid salt.
상기 식각용 조성물은 상기 식각용 조성물 전체에 대하여 암모늄계 화합물을 0.01 내지 20 중량%로 더 포함하는 것인 식각용 조성물.The method according to claim 1,
Wherein the composition for etching further comprises an ammonium compound in an amount of 0.01 to 20% by weight based on the entirety of the etching composition.
상기 암모늄계 화합물은 암모니아수, 암모늄클로라이드, 암모늄아세트산, 암모늄인산염, 암모늄과옥시이황산염, 암모늄황산염, 암모늄불산염 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나인 것인 식각용 조성물.10. The method of claim 9,
Wherein the ammonium-based compound is any one selected from the group consisting of ammonia water, ammonium chloride, ammonium acetic acid, ammonium phosphate, ammonium and oxysulfate, ammonium sulfate, ammonium fluorate and mixtures thereof.
상기 식각용 조성물은 상기 식각용 조성물 전체에 대하여 불소계 화합물을 0.01 내지 1 중량%로 더 포함하는 것인 식각용 조성물.The method according to claim 1,
Wherein the etching composition further comprises 0.01 to 1% by weight of a fluorine-based compound with respect to the entirety of the etching composition.
상기 불소계 화합물은 불화수소, 불화암모늄, 불화수소암모늄 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나인 것인 식각용 조성물.12. The method of claim 11,
Wherein the fluorine-based compound is any one selected from the group consisting of hydrogen fluoride, ammonium fluoride, ammonium hydrogen fluoride, and mixtures thereof.
상기 실란 무기산염의 함량이 0.7 중량% 이상인 경우, 상기 식각용 조성물의 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비는 200 : 1 이상 (질화물 식각 속도 : 산화물 식각 속도)인 것인 식각용 조성물.The method according to claim 1,
The selection ratio of the nitride etching rate (Å / min) to the oxide etching rate (Å / min) of the etching composition is 200: 1 or more when the content of the silane mineral acid salt is 0.7 wt% or more (nitride etching rate: Speed). ≪ / RTI >
상기 실란 무기산염의 함량이 1.4 중량% 이상인 경우, 상기 식각용 조성물의 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비가 200 : 무한대 (질화물 식각 속도 : 산화물 식각 속도)인 것인 식각용 조성물.The method according to claim 1,
(Nitrate etching rate: oxide etching rate) of the etching composition of the etching composition (A / min) and the oxide etching rate (Å / min) is not more than 200: ≪ / RTI >
상기 식각 공정은 산화막에 대하여 질화막을 선택적으로 식각하는 것이며,
상기 질화막 식각 공정은 50 내지 300℃의 온도에서 수행되는 것인 반도체 소자의 제조 방법.16. The method of claim 15,
The etching process selectively etches the nitride film with respect to the oxide film,
Wherein the nitride film etching process is performed at a temperature of 50 to 300 占 폚.
기판 상에 질화막을 형성하는 단계,
하드 마스크를 이용하여 상기 질화막에 트렌치를 형성하는 단계,
상기 트렌치를 매립하도록 산화막을 형성하는 단계,
상기 질화막을 연마 정지막으로 하여 상기 질화막이 노출될 때까지 화학적 기계적 평탄화 공정을 실시하는 단계, 그리고
상기 식각용 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계를 포함하는
반도체 소자의 제조 방법.16. The method of claim 15,
Forming a nitride film on the substrate,
Forming a trench in the nitride film by using a hard mask,
Forming an oxide film to fill the trench,
Performing the chemical mechanical planarization process until the nitride film is exposed using the nitride film as a polishing stop film, and
And removing the nitride film by a wet etching process using the etching composition
A method of manufacturing a semiconductor device.
기판 상에 파이프 채널 형성을 위한 제1 질화막이 매립된 파이프 게이트 전극막을 형성하는 단계,
상기 단계의 공정 결과물 상에 층간 절연막 및 게이트 전극막이 교대로 적층된 셀 게이트 구조물을 형성하는 단계,
상기 셀 게이트 구조물을 선택적으로 식각하여 제1 질화막을 노출시키도록 형성된 한 쌍의 제1 및 제2 홀 내에 매립되는 제2 질화막을 형성하는 단계,
상기 셀 게이트 구조물을 선택적으로 식각하여 복수층의 상기 제1 게이트 전극막을 일 방향으로 분리시키는 트렌치를 형성하는 단계,
상기 트렌치가 형성된 결과물 상에 선택 트랜지스터 형성을 위한 제2 층간 절연막 및 제2 게이트 전극막을 포함하는 선택 게이트 구조물을 형성하는 단계,
상기 선택 게이트 구조물을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀 내에 매립된 제2 질화막을 노출시키는 제3 및 제4 홀을 형성하는 단계, 그리고
상기 식각용 조성물을 이용하여 습식 식각 공정에 의하여 제3 및 제4 홀에 의하여 드러나는 제1 질화막 및 그 하부의 제2 질화막을 제거하는 단계를 포함하는
반도체 소자의 제조 방법.16. The method of claim 15,
Forming a pipe gate electrode film on which a first nitride film for forming a pipe channel is buried on a substrate,
Forming a cell gate structure in which an interlayer insulating film and a gate electrode film are alternately stacked on the process result of the step,
Selectively etching the cell gate structure to form a second nitride film buried in a pair of first and second holes formed to expose the first nitride film,
Selectively etching the cell gate structure to form a trench for isolating the first gate electrode layer in a plurality of layers in one direction;
Forming a select gate structure including a second interlayer insulating film and a second gate electrode film for forming a select transistor on the resultant trench,
Selectively etching the select gate structure to form third and fourth holes exposing a second nitride film buried in the pair of first and second holes, and
And removing the first nitride film exposed by the third and fourth holes and the second nitride film below the third and fourth holes by a wet etching process using the etching composition
A method of manufacturing a semiconductor device.
기판 상에 도전 영역을 노출하는 개구부를 갖는 절연 구조물을 제공하는 단계,
상기 개구부 내에 도전 영역에 접하는 다이오드를 형성하는 단계,
상기 다이오드 상부에, 티타늄실리사이드막, 티타늄질화막 및 질화막을 순서대로 형성하는 단계,
건식 식각 공정에 의하여 형성된 다이오드 사이의 고립된 공간에 산화막을 형성한 후, 화학적 기계적 평탄화 공정을 수행하는 단계,
상기 식각용 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계, 그리고
질화막이 제거된 공간에 티타늄을 증착하여 하부전극을 형성하는 단계를 포함하는
반도체 소자의 제조 방법. 16. The method of claim 15,
Providing an insulating structure having an opening exposing a conductive region on a substrate,
Forming a diode in contact with the conductive region in the opening,
Forming a titanium silicide film, a titanium nitride film, and a nitride film in this order on the diode,
Forming an oxide film in an isolated space between the diodes formed by the dry etching process, performing a chemical mechanical planarization process,
Removing the nitride film by a wet etching process using the etching composition, and
And depositing titanium on the space in which the nitride film is removed to form a lower electrode
A method of manufacturing a semiconductor device.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20140090660 | 2014-07-17 | ||
| KR1020140090660 | 2014-07-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160010267A true KR20160010267A (en) | 2016-01-27 |
Family
ID=55309545
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140169524A KR20160010267A (en) | 2014-07-17 | 2014-12-01 | Composition for etching and manufacturing method of semiconductor device using the same |
| KR1020150078400A KR101627181B1 (en) | 2014-07-17 | 2015-06-03 | Composition for etching and manufacturing method of semiconductor device using the same |
| KR1020150096495A KR102470905B1 (en) | 2014-07-17 | 2015-07-07 | Composition for etching and manufacturing method of semiconductor device using the same |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150078400A KR101627181B1 (en) | 2014-07-17 | 2015-06-03 | Composition for etching and manufacturing method of semiconductor device using the same |
| KR1020150096495A KR102470905B1 (en) | 2014-07-17 | 2015-07-07 | Composition for etching and manufacturing method of semiconductor device using the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (3) | KR20160010267A (en) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170093430A (en) * | 2016-02-05 | 2017-08-16 | 동우 화인켐 주식회사 | Etching solution composition for a silicon nitride layer and method for manufacturing a semiconductor device and a TFT array substrate using the same |
| KR20180075416A (en) * | 2016-12-26 | 2018-07-04 | 솔브레인 주식회사 | Composition for etching and manufacturing method of semiconductor device using the same |
| WO2018124705A1 (en) * | 2016-12-26 | 2018-07-05 | 솔브레인 주식회사 | Etching composition, and method for producing semiconductor element by utilizing same |
| KR20180121793A (en) * | 2016-03-30 | 2018-11-08 | 도쿄엘렉트론가부시키가이샤 | Colloidal silica growth inhibitors and related methods and systems |
| KR101953380B1 (en) * | 2018-05-31 | 2019-02-28 | 엘티씨에이엠 주식회사 | A Composition for Wet Etching to Silicon Nitride |
| KR20190038459A (en) * | 2017-09-29 | 2019-04-08 | 솔브레인 주식회사 | Composition for etching and manufacturing method of semiconductor device using the same |
| KR102005963B1 (en) * | 2018-05-26 | 2019-07-31 | 에스케이이노베이션 주식회사 | Composition for etching and silane compound |
| KR20190103856A (en) | 2018-02-28 | 2019-09-05 | 동우 화인켐 주식회사 | Silicone-phosphate compound and method for preparing the same |
| KR20200021824A (en) * | 2018-08-21 | 2020-03-02 | 동우 화인켐 주식회사 | Composition for Etching Silicon Nitride Layer |
| KR20200046714A (en) * | 2018-10-25 | 2020-05-07 | 에스케이이노베이션 주식회사 | Additive, method for preparing the same and etching composition comprising the same |
| US10916440B2 (en) | 2016-03-30 | 2021-02-09 | Tokyo Electron Limited | Process and apparatus for processing a nitride structure without silica deposition |
| US11912902B2 (en) | 2016-12-26 | 2024-02-27 | Soulbrain Co., Ltd. | Composition for etching and manufacturing method of semiconductor device using the same |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102507051B1 (en) * | 2016-05-04 | 2023-03-07 | 오씨아이 주식회사 | Etching solution for silicon nitride layer |
| US10995269B2 (en) | 2016-11-24 | 2021-05-04 | Samsung Electronics Co., Ltd. | Etchant composition and method of fabricating integrated circuit device using the same |
| KR102424391B1 (en) * | 2016-11-24 | 2022-08-05 | 삼성전자주식회사 | Etchant compositions and methods of manufacturing integrated circuit device using the same |
| KR102469799B1 (en) * | 2017-11-24 | 2022-11-23 | 동우 화인켐 주식회사 | Insulation layer etchant composition and method of forming pattern using the same |
| KR102629574B1 (en) * | 2017-11-24 | 2024-01-26 | 동우 화인켐 주식회사 | Insulation layer etchant composition and method of forming pattern using the same |
| KR102469797B1 (en) * | 2017-11-24 | 2022-11-23 | 동우 화인켐 주식회사 | Insulation layer etchant composition and method of forming pattern using the same |
| KR102443313B1 (en) * | 2018-05-18 | 2022-09-15 | 동우 화인켐 주식회사 | Insulation layer etchant composition comprising the silane compound and method of forming pattern using the same |
| KR102240668B1 (en) * | 2018-06-15 | 2021-04-15 | 주식회사 이엔에프테크놀로지 | Compositions comprising polysiloxane-based compounds, and etching compositions comprising same |
| KR102460326B1 (en) * | 2018-06-28 | 2022-10-31 | 오씨아이 주식회사 | Etching solution for silicon substrate |
| KR102258307B1 (en) * | 2018-09-03 | 2021-06-01 | 주식회사 이엔에프테크놀로지 | Silicon nitride layer etching composition and etching method using the same |
| KR102633743B1 (en) * | 2018-10-26 | 2024-02-05 | 에스케이이노베이션 주식회사 | Etching composition, method for etching insulating layer of semiconductor devices, method for preparing semiconductor devices and silane compound |
| KR102576574B1 (en) * | 2018-12-27 | 2023-09-08 | 에스케이이노베이션 주식회사 | Etching composition, method for etching insulating layer of semiconductor devices using the same and method for preparing semiconductor devices |
| KR20200086141A (en) | 2019-01-08 | 2020-07-16 | 삼성전자주식회사 | Etchant composition for silicon nitride and method of fabricating semiconductor device |
| KR102309755B1 (en) * | 2019-03-25 | 2021-10-06 | 에스케이머티리얼즈 주식회사 | Compostion for etching titanium nitrate layer-tungsten layer containing laminate and methold for etching a semiconductor device using the same |
| KR102245035B1 (en) | 2019-04-30 | 2021-04-27 | 주식회사 이엔에프테크놀로지 | Silicon nitride layer etching composition |
| KR102260743B1 (en) * | 2019-04-30 | 2021-06-07 | 주식회사 이엔에프테크놀로지 | Silicon nitride layer etching composition |
| KR20210006642A (en) * | 2019-07-09 | 2021-01-19 | 오씨아이 주식회사 | Etching solution for silicon nitride layer and method for preparing semiconductor device using the same |
| KR20210028447A (en) | 2019-09-04 | 2021-03-12 | 에스케이이노베이션 주식회사 | Etching composition, method for etching insulating layer of semiconductor devices using the same and method for preparing semiconductor devices |
| KR102339685B1 (en) | 2020-03-25 | 2021-12-16 | 주식회사 이엔에프테크놀로지 | Silicon nitride layer etching composition |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231380A (en) * | 1986-03-31 | 1987-10-09 | Namuko:Kk | Picture synthesizing device |
| JP5003057B2 (en) | 2006-08-21 | 2012-08-15 | 東ソー株式会社 | Etching composition and etching method |
| JP4799332B2 (en) | 2006-09-12 | 2011-10-26 | 株式会社東芝 | Etching solution, etching method, and electronic component manufacturing method |
| JP5035913B2 (en) | 2008-09-22 | 2012-09-26 | アプリシアテクノロジー株式会社 | Etching solution preparation method, etching method and etching apparatus |
| KR101097275B1 (en) * | 2009-10-07 | 2011-12-22 | 솔브레인 주식회사 | A Composition for wet etching with high selectivity to silicon nitride |
| KR101782329B1 (en) * | 2011-10-18 | 2017-09-28 | 삼성전자주식회사 | Compositions for etching and methods for forming semiconductor memory devices using the same |
| KR101809192B1 (en) * | 2011-12-16 | 2017-12-15 | 에스케이하이닉스 주식회사 | Composition for etching and manufacturing method of semoconductor device using the same |
| KR101320416B1 (en) * | 2011-12-29 | 2013-10-22 | 솔브레인 주식회사 | A Composition for wet etching , and method of wet etching with the same |
| KR101380487B1 (en) * | 2012-05-09 | 2014-04-01 | 오씨아이 주식회사 | Etching solution for silicon nitride layer |
| KR102365046B1 (en) * | 2012-12-18 | 2022-02-21 | 솔브레인 주식회사 | Composision for etching, method for etching and semiconductor device |
| KR101539374B1 (en) * | 2014-07-17 | 2015-07-27 | 솔브레인 주식회사 | Composition for etching and manufacturing method of semiconductor device using the same |
| KR101539375B1 (en) * | 2014-07-17 | 2015-07-27 | 솔브레인 주식회사 | Composition for etching and manufacturing method of semiconductor device using the same |
-
2014
- 2014-12-01 KR KR1020140169524A patent/KR20160010267A/en not_active Application Discontinuation
-
2015
- 2015-06-03 KR KR1020150078400A patent/KR101627181B1/en active IP Right Grant
- 2015-07-07 KR KR1020150096495A patent/KR102470905B1/en active IP Right Grant
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170093430A (en) * | 2016-02-05 | 2017-08-16 | 동우 화인켐 주식회사 | Etching solution composition for a silicon nitride layer and method for manufacturing a semiconductor device and a TFT array substrate using the same |
| US10763120B2 (en) | 2016-03-30 | 2020-09-01 | Tokyo Electron Limited | Colloidal silica growth inhibitor and associated method and system |
| KR20180121793A (en) * | 2016-03-30 | 2018-11-08 | 도쿄엘렉트론가부시키가이샤 | Colloidal silica growth inhibitors and related methods and systems |
| US10916440B2 (en) | 2016-03-30 | 2021-02-09 | Tokyo Electron Limited | Process and apparatus for processing a nitride structure without silica deposition |
| KR20180075416A (en) * | 2016-12-26 | 2018-07-04 | 솔브레인 주식회사 | Composition for etching and manufacturing method of semiconductor device using the same |
| WO2018124705A1 (en) * | 2016-12-26 | 2018-07-05 | 솔브레인 주식회사 | Etching composition, and method for producing semiconductor element by utilizing same |
| US11912902B2 (en) | 2016-12-26 | 2024-02-27 | Soulbrain Co., Ltd. | Composition for etching and manufacturing method of semiconductor device using the same |
| KR20190038459A (en) * | 2017-09-29 | 2019-04-08 | 솔브레인 주식회사 | Composition for etching and manufacturing method of semiconductor device using the same |
| KR20190103856A (en) | 2018-02-28 | 2019-09-05 | 동우 화인켐 주식회사 | Silicone-phosphate compound and method for preparing the same |
| KR102005963B1 (en) * | 2018-05-26 | 2019-07-31 | 에스케이이노베이션 주식회사 | Composition for etching and silane compound |
| US10781371B2 (en) | 2018-05-26 | 2020-09-22 | Sk Innovation Co., Ltd. | Etchant composition and silane compound |
| US10995268B2 (en) | 2018-05-31 | 2021-05-04 | Ltcam Co., Ltd. | Etching composition effective to selectively wet etch a silicon nitride film |
| KR101953380B1 (en) * | 2018-05-31 | 2019-02-28 | 엘티씨에이엠 주식회사 | A Composition for Wet Etching to Silicon Nitride |
| KR20200021824A (en) * | 2018-08-21 | 2020-03-02 | 동우 화인켐 주식회사 | Composition for Etching Silicon Nitride Layer |
| KR20200046714A (en) * | 2018-10-25 | 2020-05-07 | 에스케이이노베이션 주식회사 | Additive, method for preparing the same and etching composition comprising the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102470905B1 (en) | 2022-11-25 |
| KR20160010312A (en) | 2016-01-27 |
| KR20160010302A (en) | 2016-01-27 |
| KR101627181B1 (en) | 2016-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101627181B1 (en) | Composition for etching and manufacturing method of semiconductor device using the same | |
| KR102545799B1 (en) | Composition for etching and manufacturing method of semiconductor device using the same | |
| KR101539375B1 (en) | Composition for etching and manufacturing method of semiconductor device using the same | |
| KR101539373B1 (en) | Composition for etching and manufacturing method of semiconductor device using the same | |
| US11512226B2 (en) | Composition for etching and manufacturing method of semiconductor device using the same | |
| KR101539374B1 (en) | Composition for etching and manufacturing method of semiconductor device using the same | |
| KR102534841B1 (en) | Composition for etching and manufacturing method of semiconductor device using the same | |
| KR102599378B1 (en) | Composition for etching and manufacturing method of semiconductor device using the same | |
| KR20180074951A (en) | Composition for etching, method for preparing the same and manufacturing method of semiconductor device using the same | |
| KR20180075417A (en) | Composition for etching, method for preparing the same and manufacturing method of semiconductor device using the same | |
| KR20230149801A (en) | Composition for etching and manufacturing method of semiconductor device using the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| A302 | Request for accelerated examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal |