KR20160003454A - 이-퓨즈 테스트 장치 - Google Patents

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Abstract

이-퓨즈의 프로그래밍 전류 측정이 가능한 이-퓨즈 테스트 장치를 제공하는 것이다. 상기 이-퓨즈 테스트 장치는 제1 트랜지스터, 및 상기 제1 트랜지스터의 소오스/드레인 단자와 연결되는 퓨즈 어레이를 포함하고, 상기 퓨즈 어레이는 N개의 퓨즈 그룹들을 포함하고, 각각의 상기 퓨즈 그룹들은 일단과, 타단과, 상기 일단 및 타단 사이에 직렬로 연결된 M개의 제1 퓨즈 요소들을 포함하고, 각각의 상기 퓨즈 그룹들의 일단은 서로 연결되고, 각각의 상기 퓨즈 그룹들의 타단은 상기 제1 트랜지스터의 소오스/드레인 단자와 연결되고, 상기 N과 상기 M은 각각 2 이상의 자연수이다.

Description

이-퓨즈 테스트 장치{eFuse test device}
본 발명은 이-퓨즈 테스트 장치에 관한 것으로서, 보다 상세하게 이-퓨즈 어레이를 포함하는 이-퓨즈 테스트 장치에 관한 것이다.
반도체 분야에서, 퓨즈는 다양한 목적을 구현하기 위해 사용되고 있다. 예를 들면, 메모리 소자의 경우, 칩의 수율 향상을 위해, 퓨즈는 불량 메모리 셀을 리던던시 메모리 셀로 대체하는 리페어 공정을 위해 사용되고 있다. 이러한 리페어 공정 이외에도, 퓨즈는 칩들 각각의 제조 이력(fabrication history) 등에 대한 정보를 기록하는 칩 확인(chip identification) 또는 팹아웃 이후 단계에서 칩들 각각의 특성을 최적화시키는 칩 커스토마이제이션(chip customization) 등을 위해 사용될 수 있다.
이러한 퓨즈는, 프로그램 방법에 따라, 크게 레이저 퓨즈와 이-퓨즈로 구분될 수 있다. 레이저 퓨즈는 레이저를 이용하여 선택적으로 프로그램(즉, 단선)시킬 수 있도록 구성되고, 이-퓨즈는 전류를 이용하여 선택적으로 프로그램시킬 수 있도록 구성된다.
본 발명이 해결하려는 과제는, 이-퓨즈의 프로그래밍 전류 측정이 가능한 이-퓨즈 테스트 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 이-퓨즈 테스트 장치를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 이-퓨즈 테스트 장치를 이용하여 이-퓨즈 프로그래밍 전류를 결정하는 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 이-퓨즈 테스트 장치의 일 태양(aspect)은 제1 트랜지스터, 및 상기 제1 트랜지스터의 소오스/드레인 단자와 연결되는 퓨즈 어레이를 포함하고, 상기 퓨즈 어레이는 N개의 퓨즈 그룹들을 포함하고, 각각의 상기 퓨즈 그룹들은 일단과, 타단과, 상기 일단 및 타단 사이에 직렬로 연결된 M개의 제1 퓨즈 요소들을 포함하고, 각각의 상기 퓨즈 그룹들의 일단은 서로 연결되고, 각각의 상기 퓨즈 그룹들의 타단은 상기 제1 트랜지스터의 소오스/드레인 단자와 연결되고, 상기 N과 상기 M은 각각 2 이상의 자연수이다.
본 발명의 몇몇 실시예에서, 상기 퓨즈 어레이는 M-1개의 연결 단자 그룹들을 포함하고, 각각의 상기 연결 단자 그룹은 상기 각각의 퓨즈 그룹의 일단으로부터 동일한 순서에 위치하는 N개의 연결 단자들을 포함하고, 각각의 연결 단자 그룹들에 포함된 상기 연결 단자들은 서로 연결된다.
본 발명의 몇몇 실시예에서, 상기 N과 상기 M은 서로 동일한 자연수이다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터와 동일한 게이트 전압이 인가되는 제2 트랜지스터와, 상기 제2 트랜지스터의 소오스/드레인 단자와 연결되는 제2 퓨즈 요소를 더 포함하고, 상기 퓨즈 어레이와 상기 제2 퓨즈 요소에 동일한 퓨즈 소오스 전압이 인가된다.
본 발명의 몇몇 실시예에서, 상기 퓨즈 어레이는 제1 저항값을 갖고, 상기 제2 퓨즈 요소는 제2 저항값을 갖고, 상기 제1 저항값과 상기 제2 저항값은 서로 동일하다.
상기 과제를 해결하기 위한 본 발명의 이-퓨즈 테스트 장치의 다른 태양은 제1 트랜지스터, 및 상기 제1 트랜지스터의 소오스/드레인 단자와 연결되는 제1 퓨즈 어레이를 포함하고, 상기 제1 퓨즈 어레이는 직렬로 연결되는 N개의 제1 퓨즈 그룹들을 포함하고, 각각의 상기 제1 퓨즈 그룹들은 병렬로 연결되는 N개의 제1 퓨즈 요소를 포함하고, 상기 N은 2 이상의 자연수이다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터와 동일한 게이트 전압이 인가되는 제2 트랜지스터와, 상기 제2 트랜지스터의 소오스/드레인 단자와 연결되는 제2 퓨즈 요소를 더 포함하고, 상기 제1 퓨즈 어레이와 상기 제2 퓨즈 요소에, 동일한 퓨즈 소오스 전압이 인가된다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터와 동일한 게이트 전압이 인가되는 제3 트랜지스터와, 상기 제3 트랜지스터의 소오스/드레인 단자와 연결되는 제2 퓨즈 어레이를 더 포함하고, 상기 제2 퓨즈 어레이는 서로 간에 직렬로 연결되는 M개의 제2 퓨즈 그룹들을 포함하고, 각각의 상기 제2 퓨즈 그룹들은 병렬로 연결되는 M개의 제3 퓨즈 요소를 포함하고, 상기 M은 2 이상의 자연수이고, 상기 M은 상기 N과 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 퓨즈 요소의 저항값은 상기 제3 퓨즈 요소의 저항값과 동일하다.
상기 과제를 해결하기 위한 본 발명의 이-퓨즈 테스트 장치의 또 다른 태양은 동일한 게이트 전압이 인가되는 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터의 소오스/드레인 단자와 연결되고, 제1 저항값을 갖는 제1 퓨즈 요소, 및 상기 제2 트랜지스터의 소오스/드레인 단자와 연결되고, 상기 제1 저항값을 갖는 퓨즈 어레이를 포함하고, 상기 퓨즈 어레이는 서로 간에 연결되는 N개의 퓨즈 그룹들을 포함하고, 각각의 상기 퓨즈 그룹은 병렬로 연결된 M개의 제2 퓨즈 요소를 포함하고, 상기 N과 상기 M은 각각 2 이상의 자연수이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 이-퓨즈가 프로그래밍되는 전류를 결정하는 이론적인 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 제1 실시예에 따른 이-퓨즈 테스트 구조를 설명하기 위한 회로도이다.
도 3은 본 발명의 제2 실시예에 따른 이-퓨즈 테스트 장치를 설명하기 위한 회로도이다.
도 4은 본 발명의 제3 실시예에 따른 이-퓨즈 테스트 장치를 설명하기 위한 회로도이다.
도 5는 본 발명의 제4 실시예에 따른 이-퓨즈 테스트 장치를 설명하기 위한 회로도이다.
도 6 및 도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 8은 본 발명의 일 실시예에 따른 이-퓨즈 프로그래밍 전류 결정 방법을 설명하기 위한 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1을 참조하여, 이-퓨즈가 프로그래밍되는 전류를 결정하는 이론적인 방법에 대해서 설명한다.
도 1은 이-퓨즈가 프로그래밍되는 전류를 결정하는 이론적인 방법을 설명하기 위한 도면이다. 참고적으로, 도 1의 (a)는 이-퓨즈가 프로그래밍되는 전류를 결정하는 방법을 설명하기 위한 등가회로도이다. 도 1의 (b)는 이-퓨즈가 프로그래밍되는 전류를 결정하는 방법을 설명하기 위한 그래프이다. 또한, 도 1의 (b)에서, 그래프 (i)는 도 1의 (a)에 도시된 트랜지스터(FET)의 이론적인 드레인-소오스 전압(drain to source voltage)에 대한 드레인 전류를 나타내는 곡선이고, 그래프 (ii)는 도 1의 (a)에 도시된 이-퓨즈(Rfuse)의 load line이다.
도 1을 참고하면, 이-퓨즈(Rfuse)의 일단은 트랜지스터(FET)의 소오스/드레인 단자에 연결이 되고, 타단은 전압원(V1)에 연결되어 있다. 이-퓨즈(Rfuse)는 트랜지스터(FET)와 직렬로 연결되어 있다. 트랜지스터(FET)의 게이트 단자는 이-퓨즈(Rfuse)와 연결되어 있지 않다.
트랜지스터(FET)의 폼 팩터(form factor)가 결정되면, 도 1의 (b)의 (i) 그래프의 이론적인 모양은 결정된다.
또한, 이-퓨즈(Rfuse)에 인가하는 전압원(V1)의 전압이 결정되면, 이-퓨즈(Rfuse) 자체의 부하선(load line)도 결정이 된다. 즉, 도 1의 (b)의 (ii) 그래프의 X 절편은 전압원(V1)으로부터 인가되는 전압이고, 도 1의 (b)의 (ii) 그래프의 Y 절편은 전압원(V1)으로부터 인가되는 전압을 이-퓨즈(Rfuse)의 저항값으로 나눈 값이다.
도 1의 (b)와 같이, 트랜지스터(FET)에 관한 그래프와 이-퓨즈(Rfuse)에 관한 그래프를 하나의 그래프에 도시할 경우, (i) 그래프와 (ii) 그래프는 서로 만나게 된다. (i) 그래프와 (ii) 그래프가 서로 만나는 지점에서, 전압은 프로그래밍 전압(Vprog)이고, 전류는 프로그래밍 전류(Iprog)이다.
즉, (i) 그래프와 (ii) 그래프가 서로 만나는 지점에서의 전압과 전류는 이-퓨즈(Rfuse)를 프로그래밍하기 위한 전압과 전류가 된다.
또한, 프로그래밍 전압(Vprog) 및 프로그래밍 전류(Iprog)는 도 1의 (a)에서 트랜지스터(FET)와 이-퓨즈(Rfuse)가 만나는 지점(M)에서의 전압과 전류가 된다.
상술한 것과 같이, 이-퓨즈(Rfuse)를 프로그래밍하기 위한 전압 및 전류는 이론적으로 계산할 수 있다. 하지만, 이론적인 전압과 전류는 이-퓨즈(Rfuse) 및 트랜지스터(FET)가 이상적인 상태일 경우를 가정하여 계산하는 것이다. 이에 따라, 이-퓨즈(Rfuse)를 프로그래밍하기 위한 실질적인 전압과 전류와, 이-퓨즈(Rfuse)를 프로그래밍하기 위한 이론적인 전압과 전류 사이에는 차이가 존재할 수 있다.
도 2를 참조하여, 본 발명의 제1 실시예에 따른 이-퓨즈 테스트 구조에 대해 설명한다.
도 2는 본 발명의 제1 실시예에 따른 이-퓨즈 테스트 구조를 설명하기 위한 회로도이다.
도 2를 참고하면, 본 발명의 제1 실시예에 따른 이-퓨즈 테스트 장치(1)는 제1 트랜지스터(120)와, 제2 트랜지스터(220)와, 제1 퓨즈 어레이(110)와, 제2 퓨즈 요소(215) 등을 포함할 수 있다.
제1 트랜지스터(120)의 게이트 단자에는 제1 게이트 전압(Vg1)이 인가될 수 있다. 또한, 제1 트랜지스터(120)의 소오스/드레인 단자 중 하나는 제1 트랜지스터(120)의 채널 영역을 통과하는 전류를 검출하는 검출기에 연결된다. 제1 트랜지스터(120)의 소오스/드레인 단자 중 다른 하나는 제1 퓨즈 어레이(110)와 연결된다.
제1 퓨즈 어레이(110)는 제1 퓨즈 소오스(Vfs_1)와 제1 트랜지스터(120)의 소오스/드레인 단자 사이에 배치된다. 제1 퓨즈 어레이(110)는 제1 트랜지스터(120)의 소오스/드레인 단자와 직렬로 연결된다. 또한, 제1 퓨즈 어레이(110)는 제1 트랜지스터(120)의 게이트 단자와 연결되지 않는다.
제1 퓨즈 어레이(110)는 n개의 제1 열 퓨즈 그룹(112_1 ~ 112_n)을 포함할 수 있다. 여기에서, n은 2 이상의 자연수이다.
각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)은 m개의 제1 퓨즈 요소(115)를 포함할 수 있다. 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)에 포함된 m개의 제1 퓨즈 요소(115)는 직렬로 연결되어 있다. 여기에서, m은 2 이상의 자연수이다.
또한, 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)은 인접하는 제1 퓨즈 요소(115) 사이에 m-1개의 연결 노드들을 포함한다. 즉, 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)은 m개의 제1 퓨즈 요소(115)를 포함하므로, 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)은 m-1개의 연결 노드를 포함한다.
각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)은 일단과 타단을 포함한다. 제1 열 퓨즈 그룹(112_1 ~ 112_n)의 일단 및 제1 열 퓨즈 그룹(112_1 ~ 112_n)의 타단 사이에 m개의 제1 퓨즈 요소(115)가 직렬로 연결되어 있다.
각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)의 일단은 서로 간에 연결된다. 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)의 일단은 제1 퓨즈 소오스(Vfs_1)와 전기적으로 연결된다. 또한, 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)의 타단은 서로 간에 연결된다. 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)의 타단은 제1 트랜지스터(120)의 소오스/드레인 단자와 연결된다.
제1 퓨즈 어레이(110)는 m개의 제1 행 퓨즈 그룹(114_1 ~ 114_m)을 포함할 수 있다. 각각의 제1 행 퓨즈 그룹(114_1 ~ 114_m)은 n개의 제1 퓨즈 요소(115)를 포함할 수 있다.
또한, 제1 퓨즈 어레이(110)은 m-1개의 제1 연결 단자 그룹(116_1 ~ 116_m-1)을 포함한다. 각각의 제1 연결 단자 그룹(116_1 ~ 116_m-1)은 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)의 일단으로부터 동일한 순서에 위치하는 연결 단자들을 포함한다. 각각의 제1 연결 단자 그룹(116_1 ~ 116_m-1)은 n개의 연결 단자들을 포함한다.
다시 말하면, 각각의 제1 연결 단자 그룹(116_1 ~ 116_m-1)은 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)에서 서로 대응되는 연결 단자들을 포함한다. 구체적으로, 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)의 일단을 기준으로 연결 단자의 순서를 정의한다면, m-1번째 제1 연결 단자 그룹(116_m-1)은 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)의 m-1번째 연결 단자들을 포함한다.
제1 퓨즈 어레이(110)은 제1 행 퓨즈 그룹(114_1 ~ 114_m)과 제1 연결 단자 그룹(116_1 ~ 116_m-1)이 교대로 배치되어 있을 수 있다. 즉, 제1 퓨즈 어레이(110)는 인접하는 제1 행 퓨즈 그룹(114_1 ~ 114_m) 사이에 제1 연결 단자 그룹(116_1 ~ 116_m-1)이 하나씩 배치되어 있을 수 있다.
제1 퓨즈 어레이(110)는 m × n 개의 제1 퓨즈 요소(115)를 포함하는 이-퓨즈 구조체일 수 있다.
본 발명의 제1 실시예에 따른 이-퓨즈 테스트 장치에서, 각각의 제1 연결 단자 그룹(116_1 ~ 116_m-1)에 포함되는 n개의 연결 단자는 전기적으로 연결되지 않을 수 있다. 즉, 제1 퓨즈 어레이(110)에서, 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)에 포함된 m개의 제1 퓨즈 요소(115)는 직렬로 연결되어 있다. 하지만, 각각의 제1 행 퓨즈 그룹(114_1 ~ 114_m)에 포함된 n개의 제1 퓨즈 요소(115)는 서로 간에 연결되어 있지 않다.
제2 트랜지스터(220)의 게이트 단자에는 제2 게이트 전압(Vg2)이 인가될 수 있다. 또한, 제2 트랜지스터(220)의 소오스/드레인 단자 중 하나는 제2 트랜지스터(220)의 채널 영역을 통과하는 전류를 검출하는 검출기에 연결된다. 제2 트랜지스터(220)의 소오스/드레인 단자 중 다른 하나는 제2 퓨즈 요소(215)와 연결될 수 있다.
하지만, 제2 퓨즈 요소(215)가 프로그래밍되어 끊어졌을 경우, 제2 트랜지스터(220)의 채널 영역에는 전류가 흐르지 않을 수 있다.
제2 퓨즈 요소(215)는 제2 퓨즈 소오스(Vfs_2)와 제2 트랜지스터(220)의 소오스/드레인 단자 사이에 배치된다. 제2 퓨즈 요소(215)는 제2 트랜지스터(220)의 소오스/드레인 단자와 직렬로 연결된다. 또한, 제2 퓨즈 요소(215)는 제2 트랜지스터(220)의 게이트 단자와 연결되지 않는다.
제1 퓨즈 요소(115) 및 제2 퓨즈 요소(215)는 이-퓨즈(eFuse)면 되는 것일 뿐, 제1 퓨즈 요소(115) 및 제2 퓨즈 요소(215)의 모양은 제한되지 않는다.
제1 퓨즈 어레이(110)의 저항값은 제1 저항값이고, 제2 퓨즈 요소(215)의 저항값은 제2 저항값이다. 제1 퓨즈 어레이(110)의 제1 저항값은 제1 퓨즈 어레이(110)에 포함된 m × n 개의 제1 퓨즈 요소(115)의 등가 저항값일 수 있다.
본 발명의 실시예들에 따른 이-퓨즈 테스트 장치에서, 제1 퓨즈 어레이(110)의 제1 저항값은 제2 퓨즈 요소(215)의 제2 저항값과 실질적으로 동일할 수 있다.
일 예를 들어, m과 n이 동일한 자연수일 경우, 제1 퓨즈 요소(115)의 저항값은 제2 퓨즈 요소(215)의 저항값과 동일할 수 있다. 다시 말하면, 제1 퓨즈 요소(115) 및 제2 퓨즈 요소(215)의 저항값을 R이라고 가정하면, 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)은 m × R의 저항값을 갖는다. 하지만, n개의 제1 열 퓨즈 그룹(112_1 ~ 112_n)은 병렬로 연결되어 있으므로, 제1 퓨즈 어레이(110)의 등가 저항값은 (m × R) ÷ n이 된다. 이 때, m과 n은 동일한 자연수이므로, 제1 퓨즈 어레이(110)의 등가 저항값은 R이 된다. 따라서, 제1 퓨즈 어레이(110)와 제2 퓨즈 요소(215)의 저항값은 R로 동일하게 된다. 여기서, "저항값이 동일하다"는 것은 비교되는 2개의 퓨즈 요소의 저항값이 완전히 동일한 것뿐만 아니라, 제조 공정 상의 마진 등으로 인해서 발생할 수 있는 미세한 저항값의 차이를 포함하는 의미이다.
다른 예를 들어, m과 n이 동일한 자연수가 아닐 경우, 제1 퓨즈 요소(115)의 저항값은 제2 퓨즈 요소(215)의 저항값과 다를 수 있다. 다시 말하면, 제1 퓨즈 요소(115) 및 제2 퓨즈 요소(215)의 저항값이 각각 R1 및 R2라고 가정하면, 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)은 m × R1의 저항값을 갖는다. 하지만, n개의 제1 열 퓨즈 그룹(112_1 ~ 112_n)은 병렬로 연결되어 있으므로, 제1 퓨즈 어레이(110)의 등가 저항값은 (m × R1) ÷ n이 된다. 이 때, 제1 퓨즈 요소(115)의 저항값(R1)이 (n × R2) ÷ m와 같은 저항값을 갖게 되면, 제1 퓨즈 어레이(110)의 등가 저항값과 제2 퓨즈 요소(215)의 저항값은 서로 동일해진다.
이하의 설명에서, 설명의 편의성을 위해, m과 n은 서로 동일한 자연수인 것으로 설명한다.
본 발명의 실시예들에 따른 이-퓨즈 테스트 장치에서, 제1 트랜지스터(120)의 게이트 단자에 인가되는 제1 게이트 전압(Vg1)과 제2 트랜지스터(220)의 게이트 단자에 인가되는 제2 게이트 전압(Vg2)은 동일하다.
또한, 본 발명의 실시예들에 따른 이-퓨즈 테스트 장치에서, 제1 퓨즈 소오스(Vfs_1)로부터 제1 퓨즈 어레이(110)에 인가되는 전압은 제2 퓨즈 소오스(Vfs_2)로부터 제2 퓨즈 요소(215)에 인가되는 전압과 동일하다.
즉, 제1 퓨즈 어레이(110) 및 제2 퓨즈 요소(215)에 구조적인 차이를 제외하고, 제1 트랜지스터(120) 및 제2 트랜지스터(220)에 인가되는 각각의 게이트 전압과, 제1 퓨즈 어레이(110) 및 제2 퓨즈 요소(215)에 각각 인가되는 퓨즈 소오스 전압은 동일할 수 있다. 이를 통해, 제2 퓨즈 요소(215)가 프로그래밍이 되어 끊어질 때, 제2 퓨즈 요소(215)에 흐르는 전류는 간접적으로 측정될 수 있다.
좀 더 구체적으로, 제2 퓨즈 요소(215)와 제1 퓨즈 어레이(110)는 동일한 저항값을 가지고 있다면, 동일한 퓨즈 소오스(Vfs_1, Vfs_2)의 전압과 동일한 게이트 단자 전압(Vg1, Vg2)을 제1 퓨즈 어레이(110)와 제2 퓨즈 요소(215)에 각각 인가할 경우, 제1 퓨즈 어레이(110)와 제2 퓨즈 요소(215)에는 동일한 전류가 흐를 수 있다. 따라서, 제2 퓨즈 요소(215)가 프로그래밍이 되어 끊어질 때, 제2 퓨즈 요소(215)에 흐르는 전류는 제1 퓨즈 어레이(110)를 통과하여 제1 트랜지스터(120)의 채널 영역을 통과하는 전류와 동일할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 이-퓨즈 테스트 장치를 설명하기 위한 회로도이다. 설명의 편의상, 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3을 참고하면, 본 발명의 제2 실시예에 따른 이-퓨즈 테스트 장치(2)에서, 일부의 제1 연결 단자 그룹(116_1 ~ 116_m-1)이 직접 연결된다.
예를 들어, L번째의 제1 연결 단자 그룹(116_L)이 직접 연결된다는 것에 대해 설명한다. 여기에서, L은 1보다 크거나 같고, m-1보다 작거나 같다.
L번째 제1 연결 단자 그룹(116_L)은 각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)의 일단으로부터 L번째에 위치하는 연결 단자들의 모임이다. 즉, L번째 제1 연결 단자 그룹(116_L)은 n개의 연결 단자들을 포함한다.
도 2에서 설명한 것과 달리, 본 발명의 제2 실시예에 따른 이-퓨즈 테스트 장치에서, L번째 제1 연결 단자 그룹(116_L)에 포함되는 n개의 연결 단자들은 서로 간에 직접 연결되어 있다. L번째 제1 연결 단자 그룹(116_L)에 포함된 n개의 연결 단자들이 연결됨으로써, 제1 퓨즈 어레이(110) 중 L번째 제1 연결 단자 그룹(116_L)이 위치하는 곳은 등전위 라인이 된다.
도 3에서 도시된 것과 같이, m-1개의 제1 연결 단자 그룹(116_1 ~ 116_m-1) 중 일부의 제1 연결 단자 그룹(116_1 ~ 116_m-1)이 서로 연결되어도, 제1 퓨즈 어레이(110)의 등가 저항값은 제2 퓨즈 요소(215)의 저항값과 동일하다.
도 4은 본 발명의 제3 실시예에 따른 이-퓨즈 테스트 장치를 설명하기 위한 회로도이다. 설명의 편의상, 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4를 참고하면, 본 발명의 제2 실시예에 따른 이-퓨즈 테스트 장치(3)에서, 각각의 제1 연결 단자 그룹(116_1 ~ 116_m-1)은 연결된다.
즉, 첫 번째 제1 연결 단자 그룹(116_1 ~ 116_m-1)에 포함된 n개의 연결 단자들은 서로 간에 연결되고, 두 번째 제1 연결 단자 그룹(116_1 ~ 116_m-1)에 포함된 n개의 연결 단자들은 서로 간에 직접 연결된다. 이와 같이, 각각의 제1 연결 단자 그룹(116_1 ~ 116_m-1)에 포함된 각각의 n개의 연결 단자들은 서로 간에 직접 연결된다.
하지만, 예를 들어, 첫 번째 제1 연결 단자 그룹(116_1 ~ 116_m-1)에 포함된 n개의 연결 단자들과 두 번째 제1 연결 단자 그룹(116_1 ~ 116_m-1)에 포함된 n개의 연결 단자들은 서로 간에 직접 연결되지 않는다.
도 4에서 도시된 것과 같이, m-1개의 제1 연결 단자 그룹(116_1 ~ 116_m-1)에 각각 포함된 n개의 연결 단자들이 서로 연결되어도, 제1 퓨즈 어레이(110)의 등가 저항값은 제2 퓨즈 요소(215)의 저항값과 동일하다.
본 발명의 제3 실시예에 따른 이-퓨즈 테스트 장치(3)는 다음과 같이 설명될 수 있다.
m개의 제1 행 퓨즈 그룹(114_1 ~ 114_m)은 각각 n개의 제1 퓨즈 요소(115)를 포함한다. 각각의 제1 연결 단자 그룹(116_1 ~ 116_m-1)은 서로 연결되어 있으므로, 각각의 제1 행 퓨즈 그룹(114_1 ~ 114_m)에 포함된 n개의 제1 퓨즈 요소(115)는 병렬로 연결된다.
또한, n개의 제1 퓨즈 요소(115)가 병렬 연결된 각각의 제1 행 퓨즈 그룹(114_1 ~ 114_m)은 서로 연결되어 있다. 좀 더 구체적으로, 각각의 제1 행 퓨즈 그룹(114_1 ~ 114_m)은 직렬로 연결되어 있다.
각각의 제1 열 퓨즈 그룹(112_1 ~ 112_n)에 포함된 제1 퓨즈 요소(115)는 직렬로 연결되어 있기 때문에, 각각의 제1 행 퓨즈 그룹(114_1 ~ 114_m)에서 K번째에 위치하는 제1 퓨즈 요소(115)들은 서로 간에 직렬로 연결된다. 여기에서, K는 1보다 크거나 같고, n보다 작거나 같다.
이하에서, 본 발명의 실시예들에 따른 이-퓨즈 테스트 장치의 효과에 대해서 설명한다.
소자 영역에 형성된 이-퓨즈 구조를 프로그래밍하기 위해, 테스트 영역에 하나의 퓨즈 요소만을 사용할 경우, 테스트 영역에 형성된 하나의 퓨즈 요소가 끊어지게 되면, 이-퓨즈 구조를 프로그래밍하는 전류가 어떤 값을 갖는지 알 수 없다.
다시 말하면, 테스트 영역에 형성된 하나의 퓨즈 요소가 끊어지기 때문에, 테스트 영역에 형성된 퓨즈 요소와 연결된 트랜지스터의 채널 영역에는 전류가 흐르지 않게 된다. 이와 같은 이유로, 소자 영역에 형성된 이-퓨즈 구조를 프로그래밍하기 위해 어떤 크기의 전류가 필요한지 알 수 없게 된다.
하지만, 본 발명의 이-퓨즈 테스트 구조와 같이, 퓨즈 어레이와 하나의 퓨즈 요소를 이용하게 되면, 소자 영역에 형성된 이-퓨즈 구조를 프로그래밍하기 위한 전류의 크기를 측정할 수 있다.
도 4를 참고하여 구체적으로 설명하면, 제2 퓨즈 요소(215)에 제2 퓨즈 소오스를 인가하여 제2 퓨즈 요소(215)를 끊게 되면, 제2 트랜지스터(220)의 소오스/드레인 단자에 연결된 검출기에는 전류가 검출되지 않는다. 이 때, 제2 퓨즈 요소(215)를 끊는데 사용된 전류가 I라고 가정한다.
제2 퓨즈 요소(215)와 제1 퓨즈 어레이(110)의 저항값은 동일하기 때문에, 제1 퓨즈 소오스(Vfs_1)와 제2 퓨즈 소오스(Vfs_2)로부터 인가되는 전압이 동일하고, 제1 게이트 전압(Vg1)과 제2 게이트 전압(Vg2)이 동일하면, 제1 퓨즈 어레이(110)에 흐르는 전체 전류도 I와 동일할 수 있다.
제1 퓨즈 어레이(110)의 각각의 제1 행 퓨즈 그룹(114_1 ~ 114_m)은 제1 퓨즈 소오스(Vfs_1)와 제1 트랜지스터(120)의 소오스/드레인 단자 사이에 직렬로 연결되어 있기 때문에, 각각의 제1 행 퓨즈 그룹(114_1 ~ 114_m)에 흐르는 전류도 I와 같다.
하지만, 각각의 제1 행 퓨즈 그룹(114_1 ~ 114_m)은 n개의 제1 퓨즈 요소(115)가 병렬로 연결되어 있기 때문에, 각각의 제1 퓨즈 요소(115)에 흐르는 전류는 I ÷ n이 된다. 즉, 제2 퓨즈 요소(215)에는 I만큼의 전류가 모두 인가되므로, 제2 퓨즈 요소(215)는 끊어지게 되지만, 제1 퓨즈 어레이(110)에 포함된 각각의 제1 퓨즈 요소(115)에는 I ÷ n만큼의 전류가 인가되므로, 제1 퓨즈 요소(115)는 끊어지지 않을 수 있다.
이를 통해, 제1 퓨즈 어레이(110)를 통과한 전류는 제1 트랜지스터(120)의 채널 영역을 통과하여, 제1 트랜지스터(120)의 소오스/드레인 단자에 연결된 검출기에 검출되게 된다.
즉, 본 발명의 실시예들에 따른 이-퓨즈 테스트 장치를 활용함으로써, 소자 영역에 형성된 이-퓨즈 구조의 프로그래밍을 위한 전류를 측정할 수 있게 된다.
따라서, 이와 같이 측정된 프로그래밍 전류를 바탕으로, 소자 영역에 형성된 이-퓨즈 구조의 게이트 전압과 퓨즈 소오스 전압을 결정할 수 있다.
또한, 프로그래밍 전류를 너무 높게 가져갈 경우, 이-퓨즈 구조가 끊어지면서 다른 소자 구조에 영향을 줄 수도 있다. 즉, 본 발명에 따른 이-퓨즈 테스트 장치를 통해, 소자 영역에 형성된 이-퓨즈 구조를 프로그래밍할 수 있는 전류 영역의 범위가 확인될 수 있기 때문에, 이-퓨즈 구조의 퓨징 형태에 따라 발생할 수 있는 신뢰성 불량을 억제 또는 경감시킬 수 있다.
도 5는 본 발명의 제4 실시예에 따른 이-퓨즈 테스트 장치를 설명하기 위한 회로도이다. 설명의 편의상, 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참고하면, 본 발명의 제4 실시예에 따른 이-퓨즈 테스트 장치(4)는 제1 트랜지스터(120)와, 제2 트랜지스터(220)와, 제3 트랜지스터(320)와, 제4 트랜지스터(420)와, 제1 퓨즈 어레이(110)와, 제2 퓨즈 요소(215)와 제2 퓨즈 어레이(310)와, 제4 퓨즈 요소(415) 등을 포함할 수 있다.
제1 트랜지스터(120)와, 제2 트랜지스터(220)와, 제1 퓨즈 어레이(110)와, 제2 퓨즈 요소(215)는 제1 테스트 영역(TEST REGION I)에 배치될 수 있고, 제3 트랜지스터(320)와, 제4 트랜지스터(420)와, 제2 퓨즈 어레이(310)와, 제4 퓨즈 요소(415)는 제2 테스트 영역(TEST REGION II)에 배치될 수 있다.
제1 테스트 영역(TEST REGION I)과 제2 테스트 영역(TEST REGION II)은 기판 상에 인접하는 영역일 수도 있고, 서로 이격된 영역일 수도 있다.
제1 테스트 영역(TEST REGION I)에 배치된 제1 트랜지스터(120)와, 제2 트랜지스터(220)와, 제1 퓨즈 어레이(110)와, 제2 퓨즈 요소(215)에 관한 설명은 도 4를 통해 설명한 본 발명의 제3 실시예에 따른 이-퓨즈 테스트 장치(3)와 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다.
즉, 제1 트랜지스터(120)와, 제2 트랜지스터(220)와, 제1 퓨즈 어레이(110)와, 제2 퓨즈 요소(215)에 관한 설명은 본 발명의 제1 실시예 또는 제2 실시예를 통해 설명한 것과 실질적으로 동일할 수 있음은 물론이다.
제2 테스트 영역(TEST REGION II)에 배치된 제3 트랜지스터(320)와, 제4 트랜지스터(420)와, 제2 퓨즈 어레이(310)와, 제4 퓨즈 요소(415)는 제1 테스트 영역(TEST REGION I)에 배치된 제1 트랜지스터(120)와, 제2 트랜지스터(220)와, 제1 퓨즈 어레이(110)와, 제2 퓨즈 요소(215)와 유사한 구조를 가질 수 있다.
좀 더 구체적으로, 제3 트랜지스터(320)의 게이트 단자에는 제3 게이트 전압(Vg3)이 인가될 수 있다. 또한, 제3 트랜지스터(320)의 소오스/드레인 단자 중 하나는 제3 트랜지스터(320)의 채널 영역을 통과하는 전류를 검출하는 검출기에 연결된다. 제3 트랜지스터(320)의 소오스/드레인 단자 중 다른 하나는 제2 퓨즈 어레이(310)와 연결된다.
제2 퓨즈 어레이(310)는 제3 퓨즈 소오스(Vfs_3)와 제3 트랜지스터(320)의 소오스/드레인 단자 사이에 배치된다. 제2 퓨즈 어레이(310)는 제3 트랜지스터(320)의 소오스/드레인 단자와 직렬로 연결된다. 또한, 제2 퓨즈 어레이(310)는 제3 트랜지스터(320)의 게이트 단자와 연결되지 않는다.
제2 퓨즈 어레이(310)는 q개의 제2 열 퓨즈 그룹(312_1 ~ 312_q)을 포함할 수 있다. 여기에서, q는 2 이상의 자연수이다.
각각의 제2 열 퓨즈 그룹(312_1 ~ 312_q)은 p개의 제3 퓨즈 요소(315)를 포함할 수 있다. 각각의 제2 열 퓨즈 그룹(312_1 ~ 312_q)에 포함된 p개의 제3 퓨즈 요소(315)는 직렬로 연결되어 있다. 여기에서, p는 2 이상의 자연수이다.
또한, 각각의 제2 열 퓨즈 그룹(312_1 ~ 312_q)은 인접하는 제3 퓨즈 요소(315) 사이에 p-1개의 연결 노드들을 포함한다. 즉, 각각의 제2 열 퓨즈 그룹(312_1 ~ 312_q)은 p개의 제3 퓨즈 요소(315)를 포함하므로, 각각의 제2 열 퓨즈 그룹(312_1 ~ 312_q)은 p-1개의 연결 노드를 포함한다.
각각의 제2 열 퓨즈 그룹(312_1 ~ 312_q)은 일단과 타단을 포함한다. 제2 열 퓨즈 그룹(312_1 ~ 312_q)의 일단 및 제2 열 퓨즈 그룹(312_1 ~ 312_q)의 타단 사이에 p개의 제3 퓨즈 요소(315)가 직렬로 연결되어 있다.
각각의 제2 열 퓨즈 그룹(312_1 ~ 312_q)의 일단은 서로 간에 연결된다. 각각의 제2 열 퓨즈 그룹(312_1 ~ 312_q)의 일단은 제3 퓨즈 소오스(Vfs_3)와 전기적으로 연결된다. 또한, 각각의 제2 열 퓨즈 그룹(312_1 ~ 312_q)의 타단은 서로 간에 연결된다. 각각의 제2 열 퓨즈 그룹(312_1 ~ 312_q)의 타단은 제3 트랜지스터(320)의 소오스/드레인 단자와 연결된다.
제2 퓨즈 어레이(310)는 p개의 제1 행 퓨즈 그룹(314_1 ~ 314_p)을 포함할 수 있다. 각각의 제2 행 퓨즈 그룹(114_1 ~ 114_p)은 q개의 제3 퓨즈 요소(315)를 포함할 수 있다.
또한, 제2 퓨즈 어레이(310)은 p-1개의 제2 연결 단자 그룹(316_1 ~ 316_p-1)을 포함한다. 각각의 제2 연결 단자 그룹(116_1 ~ 116_p-1)은 각각의 제2 열 퓨즈 그룹(312_1 ~ 312_q)의 일단으로부터 동일한 순서에 위치하는 연결 단자들을 포함한다. 각각의 제2 연결 단자 그룹(116_1 ~ 116_p-1)은 q개의 연결 단자들을 포함한다.
각각의 제2 연결 단자 그룹(116_1 ~ 116_p-1)에 포함된 각각의 q개의 연결 단자들은 서로 간에 직접 연결될 수 있다. 하지만, 예를 들어, 첫 번째 제2 연결 단자 그룹(116_1 ~ 116_p-1)에 포함된 q개의 연결 단자들과 두 번째 제2 연결 단자 그룹(116_1 ~ 116_p-1)에 포함된 q개의 연결 단자들은 서로 간에 직접 연결되지 않는다.
p개의 제2 행 퓨즈 그룹(314_1 ~ 314_p)은 각각 q개의 제3 퓨즈 요소(315)를 포함한다. 각각의 제2 연결 단자 그룹(116_1 ~ 116_p-1)은 서로 연결되어 있으므로, 각각의 제2 행 퓨즈 그룹(114_1 ~ 114_p)에 포함된 q개의 제3 퓨즈 요소(315)는 병렬로 연결된다.
또한, q개의 제3 퓨즈 요소(315)가 병렬 연결된 각각의 제2 행 퓨즈 그룹(114_1 ~ 114_p)은 서로 연결되어 있다. 좀 더 구체적으로, 각각의 제2 행 퓨즈 그룹(114_1 ~ 114_p)은 직렬로 연결되어 있다.
각각의 제2 열 퓨즈 그룹(312_1 ~ 312_q)에 포함된 제3 퓨즈 요소(315)는 직렬로 연결되어 있기 때문에, 각각의 제2 행 퓨즈 그룹(114_1 ~ 114_p)의 s번째에 위치하는 제3 퓨즈 요소(315)들은 서로 간에 직렬로 연결된다. 여기에서, s는 1보다 크거나 같고, q보다 작거나 같다.
제2 퓨즈 어레이(310)는 p × q 개의 제3 퓨즈 요소(315)를 포함하는 이-퓨즈 구조체일 수 있다.
제4 트랜지스터(420)의 게이트 단자에는 제4 게이트 전압(Vg4)이 인가될 수 있다. 또한, 제4 트랜지스터(420)의 소오스/드레인 단자 중 하나는 제4 트랜지스터(420)의 채널 영역을 통과하는 전류를 검출하는 검출기에 연결된다. 제4 트랜지스터(420)의 소오스/드레인 단자 중 다른 하나는 제4 퓨즈 요소(415)와 연결된다.
하지만, 제4 퓨즈 요소(415)가 프로그래밍되어 끊어졌을 경우, 제4 트랜지스터(420)의 채널 영역에는 전류가 흐르지 않을 수 있다.
제4 퓨즈 요소(415)는 제4 퓨즈 소오스(Vfs_4)와 제4 트랜지스터(420)의 소오스/드레인 단자 사이에 배치된다. 제4 퓨즈 요소(415)는 제4 트랜지스터(420)의 소오스/드레인 단자와 직렬로 연결된다. 또한, 제4 퓨즈 요소(415)는 제4 트랜지스터(420)의 게이트 단자와 연결되지 않는다.
제3 퓨즈 요소(315) 및 제4 퓨즈 요소(415)는 이-퓨즈(eFuse)면 되는 것일 뿐, 제3 퓨즈 요소(315) 및 제4 퓨즈 요소(415)의 모양은 제한되지 않는다.
제2 퓨즈 어레이(310)의 저항값은 제3 저항값이고, 제4 퓨즈 요소(415)의 저항값은 제4 저항값이다. 제2 퓨즈 어레이(310)의 제3 저항값은 제2 퓨즈 어레이(310)에 포함된 p × q 개의 제3 퓨즈 요소(315)의 등가 저항값일 수 있다.
본 발명의 제4 실시예에 따른 이-퓨즈 테스트 장치에서, 제2 퓨즈 어레이(310)의 제3 저항값과, 제4 퓨즈 요소(415)의 제4 저항값과, 제1 퓨즈 어레이(110)의 제1 저항값과, 제2 퓨즈 요소(215)의 제2 저항값은 실질적으로 동일할 수 있다.
또한, p와 q가 동일한 자연수일 경우, 제3 퓨즈 요소(315)의 저항값은 제4 퓨즈 요소의 저항값 및 제1 퓨즈 요소(115)의 저항값과 동일할 수 있다.
본 발명의 제4 실시예에 따른 이-퓨즈 테스트 장치에서, 제1 트랜지스터(120)의 게이트 단자에 인가되는 제1 게이트 전압(Vg1)과, 제2 트랜지스터(220)의 게이트 단자에 인가되는 제2 게이트 전압(Vg2)과, 제3 트랜지스터(320)의 게이트 단자에 인가되는 제3 게이트 전압(Vg3)과, 제4 트랜지스터(420)의 게이트 단자에 인가되는 제4 게이트 전압(Vg4)은 동일하다.
또한, 본 발명의 제4 실시예에 따른 이-퓨즈 테스트 장치에서, 제1 퓨즈 소오스(Vfs_1)로부터 제1 퓨즈 어레이(110)에 인가되는 전압과, 제2 퓨즈 소오스(Vfs_2)로부터 제2 퓨즈 요소(215)에 인가되는 전압과, 제3 퓨즈 소오스(Vfs_3)로부터 제2 퓨즈 어레이(310)에 인가되는 전압과, 제4 퓨즈 소오스(Vfs_4)로부터 제4 퓨즈 요소(415)에 인가되는 전압과 동일하다.
도 6 및 도 7은 본 발명의 제5 실시예에 따른 반도체 장치에 대해서 설명한다.
도 6 및 도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 6은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다. 도 7은 도 6의 소자 영역에 형성되어 있는 이-퓨즈 구조를 나타내는 회로도이다.
도 6 및 도 7을 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 기판(100)은 소자 영역(101)과 테스트 영역(102)를 포함한다.
테스트 영역(102)에는, 도 2 내지 도 5를 이용하여 설명한 본 발명의 제1 내지 제4 실시예에 따른 이-퓨즈 테스트 장치(1 ~ 4)가 형성된다. 테스트 영역(102)에 대한 설명은 도 2 내지 도 5를 이용하여 설명한 것과 중복될 수 있으므로, 생략한다.
소자 영역(101)에는, 제5 트랜지스터(520)와, 제5 퓨즈 요소(515)가 배치된다.
제5 트랜지스터(520)의 게이트 단자에는 제5 게이트 전압(Vg5)이 인가될 수 있다. 또한, 제5 트랜지스터(520)의 소오스/드레인 단자 중 하나는 제5 트랜지스터(520)의 채널 영역을 통과하는 전류를 검출하는 검출기에 연결될 수 있다. 제5 트랜지스터(520)의 소오스/드레인 단자 중 다른 하나는 제5 퓨즈 요소(515)와 연결된다.
제5 퓨즈 요소(515)는 제5 퓨즈 소오스(Vfs_5)와 제5 트랜지스터(520)의 소오스/드레인 단자 사이에 배치된다. 제5 퓨즈 요소(515)는 제5 트랜지스터(520)의 소오스/드레인 단자와 직렬로 연결된다. 또한, 제5 퓨즈 요소(515)는 제5 트랜지스터(520)의 게이트 단자와 연결되지 않는다.
본 발명의 제5 실시예에 따른 반도체 장치에서, 소자 영역(101)에 배치되는 제5 퓨즈 요소(515)의 저항값은 테스트 영역(102)에 배치되는 제2 퓨즈 요소(215)의 저항값 및/또는 제4 퓨즈 요소(415)의 저항값과 실질적으로 동일할 수 있다.
제5 트랜지스터(520)의 게이트 단자에 인가되는 제5 게이트 전압(Vg5)은 테스트 영역(102)에 배치된 이-퓨즈 테스트 장치(1 ~ 4)를 이용하여 결정한 게이트 전압이 인가될 수 있다.
또한, 제5 퓨즈 소오스(Vfs_5)로부터 제5 퓨즈 요소(515)에 인가되는 전압은 테스트 영역(102)에 배치된 이-퓨즈 테스트 장치(1 ~ 4)를 이용하여 결정한 퓨즈 소오스 전압이 인가될 수 있다.
도 8을 참조하여, 본 발명의 일 실시예에 따른 이-퓨즈 프로그래밍 전류 결정 방법에 대해서 설명한다.
도 8은 본 발명의 일 실시예에 따른 이-퓨즈 프로그래밍 전류 결정 방법을 설명하기 위한 그래프이다.
설명의 편의성을 위해, 이-퓨즈 프로그래밍 전류를 결정하기 위해 사용되는 퓨즈 어레이는 3가지 종류인 것으로 설명한다. 예를 들어, 이-퓨즈 테스트 장치에 포함되는 퓨즈 어레이는 4 × 4, 10 × 10, 20 × 20일 수 있다.
먼저, 4 × 4, 10 × 10 및 20 × 20 퓨즈 어레이를 이용하여, 각각의 퓨즈 어레이에 대응되는 퓨즈 요소가 끊어질 때에 퓨즈 어레이를 통과하는 전류값을 측정한다. 이 때, 측정된 전류값을 각각 I4, I10 및 I20이라고 한다.
이와 같이 측정된 전류값들을 도 8에서 도시된 것과 같이, 그래프로 나타낸다.
이 후, 이-퓨즈 테스트 장치를 이용하여 측정된 전류값들을 분석하여, 이 퓨즈 테스트 장치를 이용한 테스트 프로그래밍 전류를 그래프로 나타낸다.
이어서, 테스트 프로그래밍 전류를 외삽(extrapolation)하여, 1 × 1 퓨즈 어레이의 프로그래밍 전류를 결정한다. 즉, 하나의 퓨즈 요소만을 가지고 있을 때, 하나의 퓨즈 요소를 프로그래밍하기 위해 필요한 전류값 I1을 결정한다.
퓨즈 어레이를 포함하는 이-퓨즈 테스트 장치를 이용하여 결정된 이 퓨즈의 프로그래밍 전류는, 소자 영역에 형성되는 이-퓨즈 구조를 프로그래밍하기 위해 필요한 트랜지스터의 게이트 전압 및 퓨즈 소오스 전압을 결정하는데 이용된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 310: 퓨즈 어레이
115, 215, 315, 415, 515: 퓨즈 요소
120, 220, 320, 420, 520: 트랜지스터

Claims (10)

  1. 제1 트랜지스터; 및
    상기 제1 트랜지스터의 소오스/드레인 단자와 연결되는 퓨즈 어레이를 포함하고,
    상기 퓨즈 어레이는 N개의 퓨즈 그룹들을 포함하고,
    각각의 상기 퓨즈 그룹들은 일단과, 타단과, 상기 일단 및 타단 사이에 직렬로 연결된 M개의 제1 퓨즈 요소들을 포함하고,
    각각의 상기 퓨즈 그룹들의 일단은 서로 연결되고, 각각의 상기 퓨즈 그룹들의 타단은 상기 제1 트랜지스터의 소오스/드레인 단자와 연결되고,
    상기 N과 상기 M은 각각 2 이상의 자연수인 이-퓨즈 테스트 장치.
  2. 제1 항에 있어서,
    상기 퓨즈 어레이는 M-1개의 연결 단자 그룹들을 포함하고,
    각각의 상기 연결 단자 그룹은 상기 각각의 퓨즈 그룹의 일단으로부터 동일한 순서에 위치하는 N개의 연결 단자들을 포함하고,
    각각의 연결 단자 그룹들에 포함된 상기 연결 단자들은 서로 연결되는 이-퓨즈 테스트 장치.
  3. 제1 항에 있어서,
    상기 N과 상기 M은 서로 동일한 자연수인 이-퓨즈 테스트 장치.
  4. 제1 항에 있어서,
    상기 제1 트랜지스터와 동일한 게이트 전압이 인가되는 제2 트랜지스터와,
    상기 제2 트랜지스터의 소오스/드레인 단자와 연결되는 제2 퓨즈 요소를 더 포함하고,
    상기 퓨즈 어레이와 상기 제2 퓨즈 요소에 동일한 퓨즈 소오스 전압이 인가되는 이-퓨즈 테스트 장치.
  5. 제4 항에 있어서,
    상기 퓨즈 어레이는 제1 저항값을 갖고, 상기 제2 퓨즈 요소는 제2 저항값을 갖고,
    상기 제1 저항값과 상기 제2 저항값은 서로 동일한 이-퓨즈 테스트 장치.
  6. 제1 트랜지스터; 및
    상기 제1 트랜지스터의 소오스/드레인 단자와 연결되는 제1 퓨즈 어레이를 포함하고,
    상기 제1 퓨즈 어레이는 직렬로 연결되는 N개의 제1 퓨즈 그룹들을 포함하고,
    각각의 상기 제1 퓨즈 그룹들은 병렬로 연결되는 N개의 제1 퓨즈 요소를 포함하고,
    상기 N은 2 이상의 자연수인 이-퓨즈 테스트 장치.
  7. 제6 항에 있어서,
    상기 제1 트랜지스터와 동일한 게이트 전압이 인가되는 제2 트랜지스터와, 상기 제2 트랜지스터의 소오스/드레인 단자와 연결되는 제2 퓨즈 요소를 더 포함하고,
    상기 제1 퓨즈 어레이와 상기 제2 퓨즈 요소에, 동일한 퓨즈 소오스 전압이 인가되는 이-퓨즈 테스트 장치.
  8. 제7 항에 있어서,
    상기 제1 트랜지스터와 동일한 게이트 전압이 인가되는 제3 트랜지스터와, 상기 제3 트랜지스터의 소오스/드레인 단자와 연결되는 제2 퓨즈 어레이를 더 포함하고,
    상기 제2 퓨즈 어레이는 서로 간에 직렬로 연결되는 M개의 제2 퓨즈 그룹들을 포함하고, 각각의 상기 제2 퓨즈 그룹들은 병렬로 연결되는 M개의 제3 퓨즈 요소를 포함하고,
    상기 M은 2 이상의 자연수이고, 상기 M은 상기 N과 다른 이-퓨즈 테스트 장치.
  9. 제8 항에 있어서,
    상기 제1 퓨즈 요소의 저항값은 상기 제3 퓨즈 요소의 저항값과 동일한 이-퓨즈 테스트 장치.
  10. 동일한 게이트 전압이 인가되는 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터의 소오스/드레인 단자와 연결되고, 제1 저항값을 갖는 제1 퓨즈 요소; 및
    상기 제2 트랜지스터의 소오스/드레인 단자와 연결되고, 상기 제1 저항값을 갖는 퓨즈 어레이를 포함하고,
    상기 퓨즈 어레이는 서로 간에 연결되는 N개의 퓨즈 그룹들을 포함하고,
    각각의 상기 퓨즈 그룹은 병렬로 연결된 M개의 제2 퓨즈 요소를 포함하고,
    상기 N과 상기 M은 각각 2 이상의 자연수인 이-퓨즈 테스트 장치.
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