KR20160002682A - 반도체소자 탑재용 기판의 제조 방법 - Google Patents

반도체소자 탑재용 기판의 제조 방법 Download PDF

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Abstract

문제점의 발생은 회피하고, 표면 실장형 반도체 장치를 양산성이 뛰어나면서 안정적으로 생산할 수 있는 반도체소자 탑재용 기판의 제공하는 것이다. 반도체소자 탑재용 기판의 제조 방법에 있어서, 다음의 (1)~(7)의 공정을 차례로 거치는 것을 특징으로 하는 반도체소자 탑재용 기판의 제조 방법. (1)제1 금속층 상에 실장용 금속이 확산하기 어려운 제2 금속층(2)이 형성된 베이스 기판(3)을 준비하는 공정과, (2)상기 베이스 기판의 상기 제2 금속층 상에 패터닝된 레지스트 마스크층(4)을 형성하는 공정과, (3)상기 레지스트 마스크층으로부터 노출한 상기 제2 금속층 상에 재가공 처리를 하여 재가공면을 형성하는 공정과, (4)상기 베이스 기판의 상기 재가공면 상에 양성 계면활성제의 물성을 나타내는 성분을 포함한 약액에 의해 밀착성을 제어하는 유기성 피막(6)을 실시하는 공정과, (5)상기 베이스 기판의 상기 재가공면 상에 상기 유기성 피막을 개입시켜 실장용 금속층(7)을 형성하는 공정과, (6)상기 실장용 금속층 상에 전기 주조에 의해 반도체소자 탑재부 및 전극 단자부를 형성하는 공정과, (7)상기 베이스 기판의 상기 제2 금속층 상의 상기 레지스트 마스크를 제거하는 공정.

Description

반도체소자 탑재용 기판의 제조 방법 {METHOD FOR PRODUCING SUBSTRATE FOR MOUNTING SEMICONDUCTOR ELEMENT}
본 발명은 전기 주조 프레임을 사용한 표면 실장형 반도체소자 탑재용 기판의 제조 방법에 관한 것이다.
종래, 전기 주조 프레임을 사용한 표면 실장형 반도체 장치로서, 도전성 기판 상에 반도체소자 탑재용 아일랜드부와 외부 도출용 전극부를 전기 주조 형성한 반도체소자 탑재용 기판을 사용하고, 아일랜드부 상에 반도체소자를 탑재한 후 와이어 본딩에 의해 반도체소자와 전극부를 전기적으로 접속하고, 도전성 기판 상에서 수지 봉지한 후, 도전성 기판만을 제거하고, 수지 봉지체를 절단하여 개편화하는 구성은 공지의 것이다.
예를 들면, 특허 문헌 1에는 지지체의 한면의 전체에 Cr층과 (Ni－Co) 층의 2층으로 구성되는 박리층을 형성하고, 박리층 위에 구리재료로 이루어지는 원하는 형상의 도체 패턴을 형성한 반도체소자 탑재용 기판의 제조 방법이 개시되어 있다. 또, 이것을 사용하여, 반도체 칩을 수지 봉지한 후에 Cr층과 (Ni－Co) 층의 경계면에 노치를 넣어 지지체를 봉지 수지로부터 박리하고, 남은 (Ni－Co) 층은 에칭 제거하고, 노출된 도체 패턴의 표면에 다른 반도체 장치와의 접속 단자로서 기능시키기 위한 금속층을 형성하도록 하여 반도체 장치를 제조하는 것이 개시되어 있다.
또, 특허 문헌 2에는 도전성 기판의 노출면에 대해 마이크로 에칭 등의 표면 활성화 처리를 실시한 후, 실장용 금속층으로서 Au나 Ag를 도금하고, 실장용 금속층 위에 아일랜드부와 전극부로 이루어지는 전기 주조층을 전기 주조 형성하여 전기 주조물로 하고, 도전성 기판보다 레지스트 마스크층을 제거하여 반도체 장치 탑재용 기판을 제조하는 것이 개시되어 있다. 또, 이것을 사용하여, 전기 주조물의 아일랜드부에 반도체소자를 탑재하고, 반도체소자와 전극부를 와이어 본딩에 의해 전기적으로 접속하고, 도전성 기판 상의 반도체소자, 아일랜드부, 전극부 및 본딩 와이어를 수지 봉지하여 수지 봉지체로 하고, 도전성 기판을 박리하여 수지 봉지체를 얻고, 수지 봉지체를 절단하여 반도체 장치를 제조하는 것이 개시되어 있다.
또, 특허 문헌 3에는 도전성 기판으로서 제1 금속층이 Cu로 이루어지고, 제2 금속층이 Ni로 이루어지는 경우, 실장용 금속층의 형성으로 밀착력이 너무 강하기 때문에, 제2 금속층의 Ni표면을 자연 산화 또는 산화 처리하여 원하는 두께의 산화막을 형성하고, Ni층과 전기 주조물과의 밀착력을 적당히 설정하는 것이 개시되어 있다.
특허 문헌 1: 일본특허공개 2005－026631호 공보 특허 문헌 2: 일본특허공개 2009－055055호 공보 특허 문헌 3: 일본특허공개 2011－198977호 공보
그러나, 특허 문헌 1에 개시된 것은 박리층 중 어느 한쪽(예를 들면 (Ni－Co) 층)은 에칭에 의해 제거해야 하고, 또 도체 패턴에는 다른 반도체 장치와의 접합성을 향상시키기 위해서 Ni나 Au등의 금속막을 재차 형성해야 하기 때문에 제조 공정이 복잡해진다.
또, 특허 문헌 2에 개시된 것은 아일랜드부 및 전극부를 전기 주조 형성할 때, 도전성 기판과 아일랜드부 및 전극부와의 밀착력을 향상시키기 위해, 도전성 기판 표면을 활성화 처리한 후 실장용 금속층을 형성하는 방법이 채용되고 있지만, 상기 방법에서는, 도전성 기판으로서 스테인레스를 사용하는 경우, 마이크로 에칭한 면에 요철이 형성되기 쉽고, 그 후의 전기 주조에서 요철이 단괴(nodule) 발생을 일으키고, 아일랜드부나 전극부의 표면이 평활하게 형성되지 않고, 반도체소자 탑재나 본딩 공정에서 접속 불량이 발생할 우려가 있다.
게다가, 도전성 기판을 롤투롤 공정으로 연속적으로 전기 주조하는 경우, 스테인레스는 표면 전기 저항이 크고, 급전용 전극과의 접촉 불량에 의해 도금이 이상 석출하거나 인가 전압을 높게 해야 하기 때문에 양극에서 수소가 발생하기 쉽고, 피트 불량이 발생하기 쉬운 상황에 있었다. 또, 도전성 기판으로서 Cu를 사용한 경우, Cu와 실장용 금속층의 밀착력이 너무 강해 도전성 기판을 수지 봉지체로부터 박리할 때에, 아일랜드부나 전극부가 변형하거나 도전성 기판측에 잔류하는 문제가 있었다.
더욱이, 특허 문헌 3에 개시된 것은 상기 특허 문헌 1이나 특허 문헌 2와 같은 문제는 없지만, 공장에서 양산화 공정에 사용하기 때문에 소정 두께의 산화막을 항상 형성하는 것이 불가피해지지만, 이 점이 실제로는 상당히 귀찮은 것이다.
그리하여, 본 발명은 상기 문제점을 감안하여 창안된 것이며, 상기 문제점의 발생을 회피하고, 전기 주조물과 베이스 기판의 밀착력을 적절하게 설정한 표면 실장형 반도체 장치를 양산성이 뛰어나면서, 안정적으로 생산할 수 있는 반도체소자 탑재용 기판의 제조 방법을 제공하는 것을 목적으로 하고 있다.
상기 과제를 해결하기 위해, 본 발명의 반도체소자 탑재용 기판의 제조 방법은, 반도체소자 탑재용 기판의 제조 방법에 있어서, 다음의 (1)~(7)의 공정을 차례로 거치는 것을 특징으로 한다.
(1)제1 금속층 상에 실장용 금속이 확산하기 어려운 제2 금속층이 형성된 베이스 기판을 준비하는 공정과,
(2)상기 베이스 기판의 상기 제2 금속층 상에 패터닝된 레지스트 마스크층을 형성하는 공정과,
(3)상기 레지스트 마스크층으로부터 노출한 상기 제2 금속층 상에 재가공 처리를 하여 재가공면을 형성하는 공정과,
(4)상기 베이스 기판의 상기 재가공면 상에 양성 계면활성제의 물성을 나타내는 성분을 포함하는 약액에 의해 실장용 금속층의 상기 재가공면에 대한 밀착성을 제어하는 유기성 피막을 실시하는 공정과,
(5)상기 베이스 기판의 상기 재가공면 상에 상기 유기성 피막을 개입시켜 상기 실장용 금속층을 형성하는 공정과,
(6)상기 실장용 금속층 상에 전기 주조에 의해 반도체소자 탑재부 및 전극 단자부를 형성하는 공정과,
(7)상기 베이스 기판의 상기 제2 금속층 상의 상기 레지스트 마스크를 제거하는 공정.
또는, 본 발명의 반도체소자 탑재용 기판의 제조 방법은, 반도체소자 탑재용 기판의 제조 방법에 있어서, 다음의 (1)~(6)의 공정을 차례로 거치는 것을 특징으로 한다.
(1)제1 금속층 상에 실장용 금속이 확산하기 어려운 제2 금속층이 형성된 베이스 기판을 준비하는 공정과,
(2)상기 베이스 기판의 상기 제2 금속층 상에 패터닝된 레지스트 마스크층을 형성하는 공정과,
(3)상기 베이스 기판의 상기 제2 금속층 상에 양성 계면활성제의 물성을 나타내는 성분을 포함한 약액에 의해 실장용 금속층의 상기 제2 금속층에 대한 밀착성을 제어하는 유기성 피막을 실시하는 공정과,
(4)상기 베이스 기판의 상기 제2 금속층 상에 상기 유기성 피막을 개입시켜 상기 실장용 금속층을 형성하는 공정과,
(5)상기 실장용 금속층 상에 전기 주조에 의해 반도체소자 탑재부 및 전극 단자부를 형성하는 공정과,
(6)상기 베이스 기판의 상기 제2 금속층 상의 상기 레지스트 마스크를 제거하는 공정.
또, 본 발명의 반도체소자 탑재용 기판의 제조 방법은 상기 발명 이외에, 상기 양성 계면활성제의 물성을 나타내는 성분은 베타인형 또는 아민 옥시드형 또는 아미노산형인 것을 특징으로 하고 있다.
또, 본 발명의 반도체소자 탑재용 기판의 제조 방법은 상기 발명 이외에, 상기 재가공면을 형성하기 위한 재가공 처리는, Ni전해 도금 또는 NiP 전해 도금을 실시하는 것을 특징으로 하고 있다.
또, 본 발명의 반도체소자 탑재용 기판의 제조 방법은 상기 발명 이외에, 상기 재가공면을 형성하기 위한 재가공 처리는, 소프트 에칭, 소프트 에칭 후에 Ni전해 도금 또는 소프트 에칭 후에 NiP 전해 도금 중의 하나를 실시하는 것인 것을 특징으로 하고 있다.
또, 본 발명의 반도체소자 탑재용 기판의 제조 방법은 상기 발명 이외에, 상기 제1 금속층은, Cu, SPCC 또는 42 합금 중의 어느 하나인 것을 특징으로 하고 있다.
또, 본 발명의 반도체소자 탑재용 기판의 제조 방법은 상기 발명 이외에, 상기 제2 금속층은, Ni 또는 NiP인 것을 특징으로 하고 있다.
또, 본 발명의 반도체소자 탑재용 기판의 제조 방법은 상기 발명 이외에, 상기 실장용 금속층은 Au, Pd 또는 Au/Pd 중의 어느 하나인 것을 특징으로 하고 있다.
본 발명에 의하면, 전기 주조물과 베이스 기판의 밀착력을 적절하게 설정한 실장 표면형 반도체소자 탑재용 기판을 안정적으로 양산할 수 있다.
도 1(a)~(g)는 본 발명에 따른 반도체소자 탑재용 기판의 제조 방법의 실시예 1~실시예 9를 공정순서대로 나타낸 도이다. 또, (g`)는 전극 단자부와 반도체소자 탑재부의 평면도이다.
도 2(a)~(g)는 본 발명에 따른 반도체소자 탑재용 기판의 제조 방법의 실시예 10을 공정순서대로 나타낸 도이다. 또, (g`)는 전극 단자부와 반도체소자 탑재부의 평면도이다.
도 3(a)~(g)는 본 발명에 따른 반도체소자 탑재용 기판의 제조 방법의 실시예 11~실시예 12를 공정순서대로 나타낸 도이다. 또, (g`)는 전극 단자부와 반도체소자 탑재부의 평면도이다.
도 4(a)~(f)는 본 발명에 따른 반도체소자 탑재용 기판의 제조 방법의 실시예 13을 공정순서대로 나타낸 도이다. 또, (f`)는 전극 단자부와 반도체소자 탑재부의 평면도이다.
도 5(a)~(g)는 본 발명에 따른 반도체소자 탑재용 기판의 제조 방법의 실시예 14~실시예 16을 공정순서대로 나타낸 도이다. 또, (g`)는 전극 단자부와 반도체소자 탑재부의 평면도이다.
도 6(a)~(g)는 본 발명에 따른 반도체소자 탑재용 기판의 제조 방법의 실시예 17을 공정순서대로 나타낸 도이다. 또, (g`)는 전극 단자부와 반도체소자 탑재부의 평면도이다.
도 7(a)~(g)는 본 발명에 따른 반도체소자 탑재용 기판의 제조 방법의 실시예 18을 공정순서대로 나타낸 도이다. 또, (g`)는 전극 단자부와 반도체소자 탑재부의 평면도이다.
도 8(a)~(g)는 본 발명에 따른 반도체소자 탑재용 기판의 제조 방법의 실시예 19를 공정순서대로 나타낸 도이다. 또, (g`)는 전극 단자부와 반도체소자 탑재부의 평면도이다.
본 발명에 따른 반도체소자 탑재용 기판의 제조 방법은, 반도체소자 탑재용 기판의 제조 방법에 있어서, 다음의 (1)~(7)의 공정을 차례로 거치는 것을 특징으로 한다.
(1)제1 금속층 상에 실장용 금속이 확산하기 어려운 제2 금속층이 형성된 베이스 기판을 준비하는 공정과,
(2)베이스 기판의 상기 제2 금속층 상에 패터닝된 레지스트 마스크층을 형성하는 공정과,
(3)레지스트 마스크층으로부터 노출한 제2 금속층 상에 재가공 처리를 하여 재가공면을 형성하는 공정과,
(4)베이스 기판의 재가공면 상에 양성 계면활성제의 물성을 나타내는 성분을 포함하는 약액에 의해 실장용 금속층의 재가공면에 대한 밀착성을 제어하는 유기성 피막을 실시하는 공정과,
(5)베이스 기판의 재가공면 상에 유기성 피막을 개입시켜 실장용 금속층을 형성하는 공정과,
(6)실장용 금속층 상에, 전기 주조에 의해 반도체소자 탑재부 및 전극 단자부를 형성하는 공정과,
(7)베이스 기판의 제2 금속층 상의 레지스트 마스크를 제거하는 공정.
전기 주조 공정 전에 제2 금속층 표면 상에 재가공 처리를 하여 재가공면을 형성하고, 재가공면 상에 밀착성을 제어하는 유기성 피막을 형성함으로써, 재가공면과 전기 주조물과의 밀착력을 적당하게 설정할 수 있고, 수지 봉지체로부터 베이스 기판을 박리 할 때의 전착물 변형 또는 박리 불량을 방지할 수 있다.
양성 계면활성제의 물성을 나타내는 성분을 포함하는 약액을 사용하여 재가공면으로 유기성 피막을 흡착시켜 유기성 피막이 형성된다. 재가공면의 유기성 피막의 틈을 통해 실장용 금속이 밀착하여 실장용 금속층이 형성되게 된다. 또한, 본 발명에서 사용하는 양성 계면활성제는 pH에 의해 친수기의 부분이 플러스로 대전하거나 마이너스로 대전하는 계면활성제이며, 용액의 pH에 의해 그 이온성이 변화하는 것을 말한다. 그리고, 이 유기성 피막의 밀도는 유기성 피막액의 pH에 의존한다. pH가 높으면 고밀도의 유기성 피막이 되고, 그 결과 실장용 금속층의 재가공면에 대한 밀착력은 낮아진다. 반대로, pH가 낮으면 저밀도의 유기성 피막이 되어, 그 결과 실장용 금속층의 재가공면에 대한 밀착력은 높아진다.
또, 실장용 금속층이 확산하기 어려운 금속을 제2 금속층(재가공면)에 사용함으로써, 반도체소자 탑재 시의 본딩 공정에서 실장용 금속층이 제1 금속층으로 확산하는 것을 억제할 수 있고, 반도체 장치의 실장 시의 땜납 습윤성 저하 등의 현상을 방지할 수 있다. 더욱이, 수지 봉지 공정 등의 가열 처리에 의해서도 실장용 금속층이 제2 금속층의 재가공면으로 확산하기 어렵기 때문에, 실장용 금속층과 제2 금속층의 재가공면과의 밀착력이 적당한 상태로 유지되고, 베이스 기판을 박리 제거할 때, 실장용 금속층과 제2 금속층의 재가공면과의 경계에서 확실하게 박리할 수 있다.
따라서, 본 발명의 제조 방법에 의해 제조된 반도체소자 탑재용 기판은, 수지 봉지체로부터 베이스 기판을 박리 제거한 후에 실장용 금속층을 도금하는 공정을 생략할 수 있고, 전기 주조 공정과 연속한 공정에서 실장용 금속층을 형성할 수가 있으며, 양산성이 뛰어나고 저렴한 비용으로 생산을 하는 것이 가능해진다.
또한, 재가공면의 형성 공정은 후술하는 바와 같이 필수는 아니지만, 패터닝된 레지스트 마스크층을 형성하는 공정에서 제2 금속층 표면이 더러워지는 경우가 있기 때문에, 재가공면을 형성하는 것이 바람직하다. 만일 재가공면이 형성되지 않으면 유기성 피막과 실장용 금속층의 밀착이 불균일해지고, 밀착성의 이상이나 벗겨짐 등 문제가 발생할 우려가 있다. 또한, 재가공면 형성 대신에 표면을 세정하는 방법도 있지만, 충분히 세정을 하는 것이 곤란한 경우도 있어, 재가공면을 형성하는 것이 확실하다.
또 본 발명에 따른 반도체소자 탑재용 기판의 제조 방법은, 반도체소자 탑재용 기판의 제조 방법에 있어서, 다음의 (1)~(6)의 공정을 차례로 거치는 것을 특징으로 한다.
(1)제1 금속층 상에 실장용 금속이 확산하기 어려운 제2 금속층이 형성된 베이스 기판을 준비하는 공정과,
(2)베이스 기판의 제2 금속층 상에 패터닝된 레지스트 마스크층을 형성하는 공정과,
(3)베이스 기판의 상기 제2 금속층 상에, 양성 계면활성제의 물성을 나타내는 성분을 포함하는 약액에 의해 실장용 금속층의 제2 금속층에 대한 밀착성을 제어하는 유기성 피막을 실시하는 공정과,
(4)베이스 기판의 제2 금속층 상에 유기성 피막을 개입시켜 실장용 금속층을 형성하는 공정과,
(5)실장용 금속층 상에 전기 주조에 의해 반도체소자 탑재부 및 전극 단자부를 형성하는 공정과,
(6)베이스 기판의 제2 금속층 상의 상기 레지스트 마스크를 제거하는 공정.
전기 주조 공정 전에 제2 금속층 표면 상에 밀착성을 제어하는 유기성 피막을 형성함으로써, 제2 금속층과 전기 주조물(실장용 금속층)과의 밀착력을 적절하게 설정할 수 있고, 수지 봉지체로부터 베이스 기판을 박리할 때의 전착물 변형 또는 박리 불량을 방지할 수 있다.
양성 계면활성제의 물성을 나타내는 성분을 포함하는 약액을 사용하여 제2 금속층으로 유기성 피막을 흡착시켜 유기성 피막이 형성된다. 유기성 피막의 틈을 기점으로 제2 금속층에 대해 실장용 금속이 밀착함으로써 실장용 금속층이 형성되게 된다. 또한, 본 발명에서 사용하는 양성 계면활성제란 pH에 의해 친수기의 부분이 플러스로 대전하거나 마이너스로 대전하는 계면활성제이며, 용액의 pH에 의해 그 이온성이 변화하는 것을 말한다. 그리고, 이 유기성 피막의 밀도는 유기성 피막액의 pH에 의존한다. pH가 높으면 고밀도의 유기성 피막이 되어, 그 결과 실장용 금속층의 제2 금속층에 대한 밀착력은 낮아진다. 반대로, pH가 낮으면 저밀도의 유기성 피막이 되어, 그 결과 실장용 금속층의 제2 금속층에 대한 밀착력은 높아진다.
상술한 바와 같이, 패터닝된 레지스트 마스크층을 형성하는 공정에서 제2 금속층 표면이 더러워지는 경우가 있기 때문에, 재가공면을 형성하는 것이 바람직하지만, 개구부의 제2 금속층 표면이 유기성 피막을 통한 실장용 금속층에 영향을 주지 않을 정도로 청정성이 유지되고 있는 경우는, 재가공면을 형성할 필요는 없다. 이 경우는, 재가공면의 형성 공정이 불필요해지므로, 제조 공정을 가장 간략화할 수 있게 된다.
또, 본 발명의 반도체소자 탑재용 기판의 제조 방법은 바람직하게는, 양성 계면활성제의 물성을 나타내는 성분은 베타인형 또는 아민 옥시드형 또는 아미노산형이다.
양성 계면활성제의 물성을 나타내는 성분이 포함된 약액에 의해, 이것이 금속 표면을 덮도록 흡착함으로써 유기성 피막이 형성된다. 베타인형의 양성 계면활성제의 예로서는 카르복시베타인이 있다. 아민 옥시드형의 양성 계면활성제의 예로서는 라우릴 디메틸 아민 N-옥시드가 있다. 또, 아미노산형의 양성 계면활성제의 예로서는 소듐라우로일글루타메이트이 있다. 또한, 베타인형이나 아민 옥시드형이나 아미노산형 이외에도, 양성 계면활성제의 물성을 나타내는 성분을 포함한 약액이면 유기성 피막을 형성하는 것은 가능하다.
또, 제2 금속층이나 재가공면을 형성하는 재료는 특히 규제는 없고, 본 발명에 나타내는 Ni 뿐만이 아니라, 일반적으로 사용되고 있는 리드 프레임 금속에 대해서도 유효하다.
또 본 발명의 반도체소자 탑재용 기판의 제조 방법은 바람직하게는, 재가공면을 형성하기 위한 재가공 처리는, Ni전해 도금 또는 NiP 전해 도금을 실시하는 것이다.
기본적으로는, 제2 금속층이 Ni전해 도금으로 형성되어 있는 경우는, 재가공면도 Ni전해 도금으로 형성한다. 또, 제2 금속층이 NiP 전해 도금으로 형성되어 있는 경우는, 재가공면도 NiP 전해 도금으로 형성한다.
또한, Ni단체이면 가열 후의 단자 결합 강도가 상승하지만, 그것을 최소화하기 위해서는 NiP층으로 하면 된다. 이것은 NiP층이 가지는 비정질이 그 위에 형성되고 실장용 금속층이 되는 Au의 열확산을 낮출 수가 있기 때문이다. 또한, NiP는, 본 발명의 목적인 적절한 벗겨짐 강도의 관리의 면, 및 단자측에 실장 시의 악영향을 최소화할 수 있는 재료로서, 경제적인면에서 본 발명에서는 더 최적이라고 말할 수 있다.
또한, 본 발명의 목적을 달성하기 위해서는 재가공면과 제2 금속층은 반드시 동일한 소재로 할 필요는 없지만, 재가공면 금속의 실장용 금속층으로의 확산에 의해 와이어 본딩성이나 어셈블리 후의 벗겨짐에 대한 영향이 우려되기 때문에, 동일한 소재로 하는 것이 바람직하다.
또 본 발명의 반도체소자 탑재용 기판의 제조 방법은 바람직하게는, 재가공면을 형성하기 위한 재가공 처리는, 소프트 에칭, 소프트 에칭 후에 Ni전해 도금 또는 소프트 에칭 후에 NiP 전해 도금 중의 어느 하나를 실시하는 것이다.
상기와 같이, 패터닝된 레지스트 마스크층을 형성하는 공정에서 제2 금속층 표면이 더러워지는 경우가 있기 때문에, 재가공면을 형성하는 것이 바람직하다. 더러움이 경미한 경우는 소프트 에칭만 하면 된다. 이것에 의해, 항상 같은 상태의 면으로 마무리할 수 있다.
또, 완전히 새로운 가공면을 형성하고 싶은 경우는, 소프트 에칭 후에 Ni전해 도금 또는 소프트 에칭 후에 NiP 전해 도금 중의 어느 하나를 실시한다. 이와 같이 함으로써 새로운 재가공면이 형성되고, 더욱이, 더 스탠드오프까지 형성하는 것이 가능해진다.
또 본 발명의 반도체소자 탑재용 기판의 제조 방법은 바람직하게는, 제1 금속층은, Cu, SPCC(냉간 압연 강판) 또는 42 합금(57%Fe42%Ni합금) 중의 하나이다.
또 본 발명의 반도체소자 탑재용 기판의 제조 방법은 바람직하게는, 제2 금속층은 Ni 또는 NiP이다.
제2 금속층은, 그 후에 재가공 처리의 유무에 상관없이, 기본적으로는 Ni전해 도금 또는 NiP 전해 도금으로 형성한다. 또한, Ni단체이면 가열 후의 단자 결합 강도가 높아지지만, 그것을 최소화하기 위해서는 NiP층으로 하면 된다. 이것은 NiP층이 가지는 비정질이 그 위에 형성되고, 실장용 금속층이 되는 Au의 열확산을 낮출 수 있기 때문이다.
또, 본 발명의 반도체소자 탑재용 기판의 제조 방법은 바람직하게는, 상기 실장용 금속층은 Au단독, Pd단독 또는 Au/Pd의 중의 어느 하나이다. 또, 실장용 금속층으로서는 그 외의 것이어도 좋고, 예를 들면 Ni/Pd/Au여도 좋다.
이하, 도 1~도 8을 참조해, 본 발명의 실시예에 대해 설명한다. 이하의 각 실시예의 설명에 있어서는 최상층이 반도체소자 탑재층이고, 반도체소자 탑재부가 되는 전기 주조물의 형성 방법에 대해서만 설명하지만, 전극 단자부가 되는 전기 주조물의 형성 방법에 대해서도 마찬가지이며, 기본적으로는 도시한 바와 같이 반도체소자 탑재부와 전극 단자부의 형성은 동시에 행해진다.
실시예
이하의 실시예에서는, 양성 계면활성제의 물성을 나타내는 성분을 포함하는 약액으로서는, 상품명 베스트 가드 AgS－4(주식회사 케미테크 제조)를 사용했다. 이 약액의 구체적 성분 등은 아래와 같다.
성분；
카르복시베타인 10.0 wt%
테트라메틸티우람모노술피드 4.5 wt%
메르캅토벤조이미다졸 3.0 wt%
순수(純水) 82.5 wt%
pH；10
pH의 조절은, pH를 높이는 경우는 수산화 칼륨에 의해, 낮추는 경우는 유산을 첨가하는 것에 의해 조절했다.
(실시예 1)
이하, 도 1(a)~(g)에 근거해 설명한다.
먼저, 도 1(a)에 나타내는 바와 같이, 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 1(b)에 나타내는 바와 같이, 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm 실시하여 베이스 기판(3)을 형성했다.
그 다음, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써, 도 1(c)에 나타내는 바와 같이, 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 1(d)에 나타내는 바와 같이 노출한 제2 금속층(2)에 Ni전해 도금 0.3μm를 하고 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
그 다음, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 1(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 1(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 그 다음 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm 더 하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 1(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 2)
이하, 도 1(a)~(g)에 근거해 다른 예를 설명한다. 본 실시예는 배리어 금속층(5)을 NiP면으로 한 것이다.
먼저, 도 1(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 1(b)에 나타내는 바와 같이, 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
그 다음, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 1(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
그 다음, 도 1(d)에 나타내는 바와 같이 노출한 제2 금속층(2)에 NiP 전해 도금 0.3μm(P함유율 20%)를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
그 다음, 베이스 기판(3)의 NiP면(배리어 금속층(5))을 베스트 가드 AgS－4로 침지 처리하여, 도 1(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 1(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 1(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 3)
이하, 도 1(a)~(g)에 근거해 다른 예를 설명한다. 본 실시예는 실시예 1의 전기 주조물(11)을 다른 구성으로 한 예를 나타낸 것이다.
먼저, 도 1(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 1(b)에 나타내는 바와 같이, 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 1(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 1(d)에 나타내는 바와 같이 노출한 제2 금속층(2)에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 1(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 1(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Pd전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 박리하면, 도 1(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 4)
이하, 도 1(a)~(g)에 근거해 다른 예를 설명한다. 본 실시예는 실시예 1의 전기 주조물(11)을 다른 구성으로 한 예를 나타낸 것이다.
먼저, 도 1(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 1(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 1(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 1(d)에 나타내는 바와 같이 노출한 제2 금속층(2)에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 1(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 1(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.005μm 및 Pd전해 도금을 0.01μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 드라이 필름 레지스트를 가성 소다의 알칼리 용액에 의해 제거하면, 도 1(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 5)
이하, 도 1(a)~(g)에 근거해 다른 예를 설명한다. 본 실시예는 실시예 1의 전기 주조물(11)을 다른 구성으로 한 예를 나타낸 것이다.
먼저, 도 1(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 1(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 1(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 1(d)에 나타내는 바와 같이 노출한 제2 금속층(2)에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 1(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 1(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 NiP 전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 1(f)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 6)
이하, 도 1(a)~(g)에 근거해 다른 예를 설명한다. 본 실시예는 실시예 1의 전기 주조물(11)을 다른 구성으로 한 예를 나타낸 것이다.
먼저, 도 1(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 1(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다.그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 1(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 1(d)에 나타내는 바와 같이 노출한 제2 금속층(2)에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 1(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 1(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, 접합 금속층(9)이 되는 Pd전해 도금 0.01μm 및 반도체소자 탑재층(10)이 되는 Au전해 도금을 0.005μm 더 하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 1(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 7)
이하, 도 1(a)~(g)에 근거해 다른 예를 설명한다. 본 실시예는 실시예 1의 전기 주조물(11)에 대해, 전기 주조층(8)에 Ni조화(粗化) 도금을 실시하는 예를 나타낸 것이다.
먼저, 도 1(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 1(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 1(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 1(d)에 나타내는 바와 같이 노출한 제2 금속층(2)에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 1(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 1(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni면에 Ni조화 도금을 0.5μm 했다. 다음에 Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 1(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 8)
이하, 도 1(a)~(g)에 근거해 다른 예를 설명한다. 본 실시예는 실시예 1에서 제1 금속층(1)으로서 SPCC재를 사용한 예를 나타낸 것이다.
먼저, 도 1(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 SPCC재를 사용했다. 그리고, 도 1(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 1(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 1(d)에 나타내는 바와 같이 노출한 제2 금속층(2)에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 1(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 1(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 드라이 필름 레지스트를 가성 소다의 알칼리 용액에 의해 제거하면, 도 1(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 9)
이하, 도 1(a)~(g)에 근거해 다른 예를 설명한다. 본 실시예는 실시예 1에서 제1 금속층(1)으로서 42 합금재를 사용한 예를 나타낸 것이다.
먼저, 도 1(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 42 합금재를 사용했다. 그리고, 도 1(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 1(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 1(d)에 나타내는 바와 같이 노출한 제2 금속층(2)에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 1(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 1(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 드라이 필름 레지스트를 가성 소다의 알칼리 용액에 의해 제거하면, 도 1(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 10)
이하, 도 2(a)~(g)에 근거해 설명한다. 본 실시예는 재가공을 소프트 에칭 처리로 한 것이다.
먼저, 도 2(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 2(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 2.0μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 2(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 2(d)에 나타내는 바와 같이 노출한 제2 금속층(2)을 에칭 처리 1.5μm 하여 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면에 베스트 가드 AgS－4를 스프레이하고, 도 2(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 2(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 2(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 11)
이하, 도 3 (a)~(g)에 근거해 설명한다. 본 실시예는 재가공을 소프트 에칭 처리 후에 Ni면을 형성한 것이다.
먼저, 도 3(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 3(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 3(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 3(d)에 나타내는 바와 같이 노출한 제2 금속층(2)을 에칭 처리 1.5μm와, 도 3(e)에 나타내는 Ni전해 도금 0.5μm를 하여 배리어 금속층(5)을 형성한 스탠드오프를 갖는 깨끗한 베이스 기판(3)을 형성했다.
그 다음, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 3(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 3(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 3(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 12)
이하, 도 3(a)~(g)에 근거해 다른 예를 설명한다. 본 실시예는 재가공을 소프트 에칭 처리 후에 NiP면으로 한 것이다.
먼저, 도 3(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 3(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 3(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 3(d)에 나타내는 바와 같이 노출한 제2 금속층(2)을 에칭 처리 1.5μm와, 도 3(e)에 나타내는 NiP 전해 도금 0.5μm(P함유율 20%)를 하여 배리어 금속층(5)을 형성한 스탠드오프를 갖는 깨끗한 베이스 기판(3)을 형성했다.
그 다음에, 베이스 기판(3)의 NiP면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 3(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 3(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 3(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 13)
이하, 도 4(a)~(f)에 근거해 설명한다. 본 실시예는 재가공 공정이 없는 예를 나타낸 것이다.
먼저, 도 4(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 4(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.5μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 4(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 노출한 제2 금속층(2)에 베스트 가드 AgS－4를 스프레이하고, 도 4(d)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 4(e)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 4(f)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 14)
이하, 도 5(a)~(g)에 근거해 설명한다. 본 실시예는 전기 주조물(11)에서 접합 금속층(9)을 마련하지 않는 예를 나타낸 것이다.
먼저, 도 5(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 5(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 5(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 5(d)에 나타내는 바와 같이 노출한 제2 금속층에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 5(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 5(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Cu전해 도금을 20μm 하며, 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm 더 하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 5(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 15)
이하, 도 5의(a)~(g)에 근거해 다른 예를 설명한다. 본 실시예는 실시예 14의 전기 주조물(11)을 다른 구성으로 한 예를 나타낸 것이다.
먼저, 도 5(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 5(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 5(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 5(d)에 나타내는 바와 같이 노출한 제2 금속층에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 5(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 5(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, 반도체소자 탑재층(10)이 되는 Au전해 도금을 0.01μm 더 하여 전기 주조물(11)을 형성했다.
다음에, 드라이 필름 레지스트를 가성 소다의 알칼리 용액에 의해 제거하면, 도 5(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 16)
이하, 도 5의(a)~(g)에 근거해 다른 예를 설명한다. 본 실시예는 실시예 14의 전기 주조물(11)을 다른 구성으로 한 예를 나타낸 것이다.
먼저, 도 5(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 5(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 5(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 5(d)에 나타내는 바와 같이 노출한 제2 금속층에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 5(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 5(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ag스트라이크 도금을 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm 더 하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 5(g)에 나타내는 바와 같이 역테이퍼 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 17)
이하, 도 6(a)~(g)에 근거해 설명한다. 본 실시예는 전기 주조물(11)을 역테이퍼 형상이면서 평면에서 볼 때, 톱니 모양으로 형성한 예를 나타낸 것이다.
먼저, 도 6(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 6(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 6(c)에 나타내는 바와 같이 베이스 기판(3)에 테이퍼 형상이면서 도 6(g`)에 나타내는 바와 같이 톱니 형상의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 6(d)에 나타내는 바와 같이 노출한 제2 금속층(2)에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 6(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 6(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 6(g)에 나타내는 바와 같이 역테이퍼 형상이면서 도 6(g`)에 나타내는 바와 같이 평면에서 볼 때, 톱니 형상의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 18)
이하, 도 7(a)~(g)에 근거해 설명한다. 본 실시예는 전기 주조물(11)을 버섯 모양으로 형성한 예를 나타낸 것이다.
먼저, 도 7(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 7(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 두께 20μm의 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써 도 7(c)에 나타내는 바와 같이 베이스 기판(3)에 레지스트 마스크층(4)을 형성했다.
다음에, 도 7(d)에 나타내는 바와 같이 노출한 제2 금속층(2)에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 7(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 7(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 레지스트 마스크층(4)을 넘도록 Ni전해 도금을 35μm하여 전기 주조가 방사상으로 퍼져 버섯 모양이 되도록 형성했다. 더욱이, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 레지스트 마스크층(4)을 가성 소다의 알칼리 용액에 의해 제거하면, 도 7(g)에 나타내는 바와 같이 버섯 모양의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
(실시예 19)
이하, 도 8(a)~(g)에 근거해 설명한다. 본 실시예는 전기 주조물(11)을 평면에서 볼 때, 톱니 모양으로 한 예를 나타낸 것이다.
먼저, 도 8(a)에 나타내는 바와 같이 제1 금속층(1)으로서 판두께 0.15 mm의 Cu재를 사용했다. 그리고, 도 8(b)에 나타내는 바와 같이 이것에 제2 금속층(2)으로서 Ni전해 도금을 0.3μm하여 베이스 기판(3)을 형성했다.
다음에, 드라이 필름 레지스트를 적층했다. 그리고, 패턴이 형성된 유리 마스크를 사용해 노광·현상을 함으로써, 도 8(c)와 (g`)에 나타내는 바와 같이 베이스 기판(3)에 톱니 모양의 전기 주조물이 형성 가능한 레지스트 마스크층(4)을 형성했다.
다음에, 도 8(d)에 나타내는 바와 같이 노출한 제2 금속층(2)에 Ni전해 도금 0.3μm를 하여 배리어 금속층(5)을 형성한 깨끗한 베이스 기판(3)을 형성했다.
다음에, 베이스 기판(3)의 Ni면(배리어 금속층(5))에 베스트 가드 AgS－4를 스프레이하고, 도 8(e)에 나타내는 바와 같이 표면에 유기성 피막(6)을 흡착시켰다.
다음에, 도 8(f)에 나타내는 바와 같이 실장용 금속층(7)으로서 Au전해 도금을 0.03μm 하고, 다음에 전기 주조층(8)으로서 Ni전해 도금을 20μm 하며, Ni와 Ag의 밀착성을 높이는 접합 금속층(9)이 되는 Pd전해 도금 0.01μm를 더 개입시켜 반도체소자 탑재층(10)이 되는 Ag전해 도금을 2μm하여 전기 주조물(11)을 형성했다.
다음에, 드라이 필름 레지스트를 가성 소다의 알칼리 용액에 의해 제거하면, 도 8(g)와 (g`)에 나타내는 바와 같이 평면에서 볼 때, 톱니 모양의 전기 주조물(11)이 베이스 기판(3) 상에 형성된 반도체소자 탑재용 기판이 된다.
또한, 본 발명의 방법에 의해 제조된 반도체소자 탑재용 기판을 사용하여 반도체 장치를 제조하는 경우, 반도체소자 탑재부에 반도체소자를 탑재하고, 반도체소자와 전극 단자부를 상기적으로 접속하고, 반도체소자 탑재부, 반도체소자 및 전극 단자부를 수지 봉지하여 수지 봉지체를 형성한다. 그리고, 제2 금속층 또는 재가공면(배리어 금속층)을 포함하는 베이스 기판을 박리하여 제거한다. 실장용 금속층은 유기성 피막을 개입시켜 제2 금속층 또는 재가공면(배리어 금속층) 상에 형성되어 있기 때문에, 제2 금속층 또는 재가공면(배리어 금속층)을 포함하는 베이스 기판은 실장용 금속층으로부터 용이하게 박리할 수 있다.
이상, 본 발명의 바람직한 실시예에 대해 설명했지만, 본 발명은 상술한 실시예에 제한되지 않고, 본 발명의 범위를 벗어나지 않는 범위에서, 상술한 실시예에 각종 변형 및 치환을 할 수 있다.
1 제1 금속층
2 제2 금속층
3 베이스 기판
4 레지스트 마스크층
5 배리어 금속층
6 유기성 피막
7 실장용 금속층
8 전기 주조층
9 접합 금속층
10 반도체소자 탑재층
11 전기 주조물
12 전극 단자부

Claims (6)

  1. 반도체소자 탑재용 기판의 제조 방법에 있어서, 다음의 (1)~(7)의 공정을 차례로 거치는 것을 특징으로 하는 반도체소자 탑재용 기판의 제조 방법.
    (1)제1 금속층 상에 실장용 금속이 확산하기 어려운 Ni 또는 NiP에 의한 제2 금속층이 형성된 베이스 기판을 준비하는 공정과,
    (2)상기 베이스 기판의 상기 제2 금속층 상에 패터닝된 레지스트 마스크층을 형성하는 공정과,
    (3)상기 레지스트 마스크층으로부터 노출한 상기 제2 금속층 상에 Ni 또는 NiP를 전해 도금에 의해 재가공 처리를 하여 재가공면을 형성하는 공정과,
    (4)상기 베이스 기판의 상기 재가공면에 양성 계면활성제의 물성을 나타내는 성분을 포함한 약액에 의해 실장용 금속층의 상기 재가공면에 대한 밀착성을 제어하는 유기성 피막을 실시하는 공정과,
    (5)상기 베이스 기판의 상기 재가공면에 상기 유기성 피막을 개입시켜 상기 실장용 금속층을 형성하는 공정과,
    (6)상기 실장용 금속층 상에 전기 주조에 의해 반도체소자 탑재부 및 전극 단자부를 형성하는 공정과,
    (7)상기 베이스 기판의 상기 제2 금속층 상의 상기 레지스트 마스크를 제거하는 공정.
  2. 반도체소자 탑재용 기판의 제조 방법에 있어서, 다음의(1)~(7)의 공정을 차례로 거치는 것을 특징으로 하는 반도체소자 탑재용 기판의 제조 방법.
    (1)제1 금속층 상에 실장용 금속이 확산하기 어려운 Ni 또는 NiP에 의한 제2 금속층이 형성된 베이스 기판을 준비하는 공정과,
    (2)상기 베이스 기판의 상기 제2 금속층 상에 패터닝된 레지스트 마스크층을 형성하는 공정과,
    (3)상기 레지스트 마스크층으로부터 노출한 상기 제2 금속층 상에 소프트 에칭, 소프트 에칭 후에 Ni전해 도금, 또는 소프트 에칭 후에 NiP 전해 도금 중의 어느 하나에 의해 재가공 처리를 하여 재가공면을 형성하는 공정과,
    (4)상기 베이스 기판의 상기 재가공면 상에 양성 계면활성제의 물성을 나타내는 성분을 포함한 약액에 의해 실장용 금속층의 상기 재가공면에 대한 밀착성을 제어하는 유기성 피막을 실시하는 공정과,
    (5)상기 베이스 기판의 상기 재가공면 상에 상기 유기성 피막을 개입시켜 상기 실장용 금속층을 형성하는 공정과,
    (6)상기 실장용 금속층 상에 전기 주조에 의해 반도체소자 탑재부 및 전극 단자부를 형성하는 공정과,
    (7)상기 베이스 기판의 상기 제2 금속층 상의 상기 레지스트 마스크를 제거하는 공정.
  3. 반도체소자 탑재용 기판의 제조 방법에 있어서, 다음의(1)~(6)의 공정을 차례로 거치는 것을 특징으로 하는 반도체소자 탑재용 기판의 제조 방법.
    (1)제1 금속층 상에 실장용 금속이 확산하기 어려운 Ni 또는 NiP에 의한 제2 금속층이 형성된 베이스 기판을 준비하는 공정과,
    (2)상기 베이스 기판의 상기 제2 금속층 상에 패터닝된 레지스트 마스크층을 형성하는 공정과,
    (3)상기 베이스 기판의 상기 제2 금속층 상에 양성 계면활성제의 물성을 나타내는 성분을 포함한 약액에 의해 실장용 금속층의 상기 제2 금속층에 대한 밀착성을 제어하는 유기성 피막을 실시하는 공정과,
    (4)상기 베이스 기판의 상기 제2 금속층 상에 상기 유기성 피막을 개입시켜 상기 실장용 금속층을 형성하는 공정과,
    (5)상기 실장용 금속층 상에 전기 주조에 의해 반도체소자 탑재부 및 전극 단자부를 형성하는 공정과,
    (6)상기 베이스 기판의 상기 제2 금속층 상의 상기 레지스트 마스크를 제거하는 공정.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 양성 계면활성제의 물성을 나타내는 성분은 베타인형 또는 아민 옥시드형 또는 아미노산형인 것을 특징으로 하는 반도체소자 탑재용 기판의 제조 방법.
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 제1 금속층은, Cu, SPCC 또는 42 합금 중의 어느 하나인 것을 특징으로 하는 반도체소자 탑재용 기판의 제조 방법.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 실장용 금속층은 Au, Pd 또는 Au/Pd 중의 어느 하나인 것을 특징으로 하는 반도체소자 탑재용 기판의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6555927B2 (ja) * 2015-05-18 2019-08-07 大口マテリアル株式会社 半導体素子搭載用リードフレーム及び半導体装置の製造方法
CN106004075B (zh) * 2016-05-24 2017-08-15 山东华菱电子股份有限公司 热敏打印头用发热基板的制造方法
JP6722568B2 (ja) * 2016-11-17 2020-07-15 サンコール株式会社 半導体素子取付用基板端子板の製造方法
JP6851239B2 (ja) * 2017-03-29 2021-03-31 エイブリック株式会社 樹脂封止型半導体装置およびその製造方法
JP6927634B2 (ja) * 2017-09-20 2021-09-01 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP7481865B2 (ja) 2020-03-12 2024-05-13 マクセル株式会社 半導体装置用基板、および半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026631A (ja) 2003-07-04 2005-01-27 Sony Corp 半導体装置及びその製造方法
US20070269590A1 (en) * 2006-05-22 2007-11-22 Hitachi Cable, Ltd. Electronic device substrate, electronic device and methods for making same
JP2009055055A (ja) 2002-12-27 2009-03-12 Kyushu Hitachi Maxell Ltd 半導体装置の製造方法
CN102194763A (zh) * 2010-03-09 2011-09-21 住友金属矿山株式会社 半导体元件搭载用基板及其制造方法
JP2011198977A (ja) 2010-03-19 2011-10-06 Sumitomo Metal Mining Co Ltd 半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3821376A (en) * 1969-07-03 1974-06-28 Rohm & Haas Fungicidal use of a 1,2,4-triazole nickel salt complex
US4749449A (en) * 1987-06-05 1988-06-07 E. I. Du Pont De Nemours And Company Metallization utilizing a catalyst which is removed or deactivated from undesired surface areas
JP2850640B2 (ja) * 1992-04-28 1999-01-27 株式会社デンソー 混成集積回路装置
JP3335082B2 (ja) * 1996-07-22 2002-10-15 日本板硝子株式会社 平板型マイクロレンズ
WO1999038035A1 (fr) 1996-07-22 1999-07-29 Maikurooputo Co., Ltd. Procede de fabrication d'une mini-lentille plate et mince; mini-lentille ainsi produite
KR100243368B1 (ko) * 1996-10-18 2000-02-01 유무성 리드프레임의 열처리 방법
JPH11138517A (ja) * 1997-11-13 1999-05-25 Hitachi Chem Co Ltd セラミックグリーンシート製造用キャリアフィルム
US6593643B1 (en) * 1999-04-08 2003-07-15 Shinko Electric Industries Co., Ltd. Semiconductor device lead frame
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
TWI312166B (en) * 2001-09-28 2009-07-11 Toppan Printing Co Ltd Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board
JP5600376B2 (ja) * 2005-01-27 2014-10-01 アドバンスド テクノロジー マテリアルズ，インコーポレイテッド 半導体基材の処理のための組成物
US7923423B2 (en) * 2005-01-27 2011-04-12 Advanced Technology Materials, Inc. Compositions for processing of semiconductor substrates
JP4983616B2 (ja) 2008-01-16 2012-07-25 ソニー株式会社 熱転写記録媒体
US20110201159A1 (en) * 2008-11-05 2011-08-18 Mitsui High-Tec, Inc. Semiconductor package and manufacturing method thereof
EP2240005A1 (en) * 2009-04-09 2010-10-13 ATOTECH Deutschland GmbH A method of manufacturing a circuit carrier layer and a use of said method for manufacturing a circuit carrier
JP5891771B2 (ja) * 2011-01-18 2016-03-23 富士通株式会社 表面被覆方法、並びに半導体装置、及び実装回路基板
TWI474449B (zh) * 2013-09-27 2015-02-21 Subtron Technology Co Ltd 封裝載板及其製作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009055055A (ja) 2002-12-27 2009-03-12 Kyushu Hitachi Maxell Ltd 半導体装置の製造方法
JP2005026631A (ja) 2003-07-04 2005-01-27 Sony Corp 半導体装置及びその製造方法
US20070269590A1 (en) * 2006-05-22 2007-11-22 Hitachi Cable, Ltd. Electronic device substrate, electronic device and methods for making same
CN102194763A (zh) * 2010-03-09 2011-09-21 住友金属矿山株式会社 半导体元件搭载用基板及其制造方法
JP2011198977A (ja) 2010-03-19 2011-10-06 Sumitomo Metal Mining Co Ltd 半導体装置の製造方法

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