KR20150142740A - Light emitting device and lighting system - Google Patents

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KR20150142740A
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엘지이노텍 주식회사
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Abstract

An embodiment of the present invention relates to a light-emitting element, a manufacturing method thereof, a light-emitting element package, and a lighting system. The light-emitting element according to an embodiment of the present invention comprises: a light-emitting structure layer including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer interposed between the first and second conductivity type semiconductor layers; multiple recesses penetrating through the light-emitting structure layer from the bottom thereof to expose a part of the first conductivity type semiconductor layer; a first contact electrode electrically connected through the multiple recesses to the first conductivity type semiconductor layer; an insulation layer interposed between the first contact electrode and the multiple recesses; a first electrode layer electrically connected to the first contact electrode; and a second contact electrode electrically connected to the second conductivity type semiconductor layer.

Description

발광소자 및 조명시스템{LIGHT EMITTING DEVICE AND LIGHTING SYSTEM}[0001] LIGHT EMITTING DEVICE AND LIGHTING SYSTEM [0002]

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.Embodiments relate to a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and an illumination system.

발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.Light Emitting Device is a pn junction diode whose electrical energy is converted into light energy. It can be produced from compound semiconductor such as group III and group V on the periodic table and by controlling the composition ratio of compound semiconductor, It is possible.

발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 밴드갭 에너지에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.When a forward voltage is applied to the light emitting device, electrons in the n-layer and holes in the p-layer are coupled to emit energy corresponding to the band gap energy of the conduction band and the valance band. Is mainly emitted in the form of heat or light, and when emitted in the form of light, becomes a light emitting element.

예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.For example, nitride semiconductors have received great interest in the development of optical devices and high power electronic devices due to their high thermal stability and wide bandgap energy. Particularly, blue light emitting devices, green light emitting devices, ultraviolet (UV) light emitting devices, and the like using nitride semiconductors have been commercialized and widely used.

종래기술에 의한 발광소자 중에 전극층이 에피층의 한쪽 방향에 배치되는 수평형 타입(Lateral Type) 발광소자가 있는데, 이러한 수평형 타입 발광소자는 협소한 전류 흐름으로 인해, 발광소자의 동작 전압(VF)이 증가하여 전류효율이 저하되며, 정전기 방전(Electrostatic discharge)에 취약한 문제가 있다. There is a lateral type light emitting device in which an electrode layer is arranged in one direction of an epilayer in a light emitting device according to the prior art. Such a horizontal type light emitting device has a problem that the operating voltage VF ) Is increased, the current efficiency is lowered, and there is a problem that it is vulnerable to electrostatic discharge.

이러한 문제를 해결하기 위해서, 종래에는 에피층 하측에 비아홀을 형성하여 전극을 배치하는 비아홀 타입 수직형 발광소자가 개발되고 있다.In order to solve such a problem, a conventional via hole type vertical light emitting device in which a via hole is formed under the epi layer and an electrode is disposed has been developed.

종래기술에서 비아홀 타입 수직형 발광소자를 제조하기 위해, n-컨택(n-contact)을 위한 다수의 메사에칭(Mesa etching)을 진행하고 n-컨택과 메사에칭 홀(Mesa etching hole) 사이에 절연층을 형성한다.In order to manufacture a via-hole type vertical light emitting device in the prior art, a plurality of mesa etching processes for an n-contact are performed and insulation between an n-contact and a mesa etching hole Layer.

한편, 종래기술에 의하면, 비아홀 타입 수직형 발광소자를 제조하기 위해서 n-컨택을 위한 다수의 Mesa etching을 진행하는데 이로 인해 발광영역의 감소를 초래하여 광속의 저하를 유발한다.On the other hand, according to the related art, a plurality of mesa etching processes for n-contact are performed in order to fabricate a via hole type vertical light emitting device, thereby causing a decrease in the light emitting area and causing a decrease in the light flux.

또한 발광소자 칩(chip)의 사이즈(size)가 작아지면서 Mesa etching를 수를 급격히 감소시키는 경우 VF가 증가하는 문제가 발생한다.In addition, as the size of a light emitting device chip is reduced, a problem of increasing VF occurs when the number of mesa etching is drastically reduced.

또한 종래기술에 의하면, Mesa etching을 진행시 이후 공정에서의 N-contact 영역에 따라 VF가 증가하는 문제가 있다.Further, according to the prior art, there is a problem that VF increases according to the N-contact region in the subsequent process when mesa etching proceeds.

또한 종래기술에 의하면, 비아홀을 통해 주입된 전자들이 비아홀 주변에서 전자 밀집(Electron clouding) 현상이 발생하고, 전자들이 주로 비아홀 주변으로 흐르게 되어 일부 활성층 영역에서만 광이 발생하게 되어 광속이 낮은 문제가 있다.In addition, according to the related art, electrons injected through a via hole cause an electron clouding phenomenon in the vicinity of a via hole, and electrons flow mainly around a via hole, causing light to be generated only in some active layer regions, .

실시예는 광속이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.Embodiments provide a light emitting device with improved light flux, a method of manufacturing a light emitting device, a light emitting device package, and an illumination system.

또한 실시예는 전기적 특성이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.Also, the embodiments are directed to a light emitting device having improved electrical characteristics, a method of manufacturing a light emitting device, a light emitting device package, and an illumination system.

실시예에 따른 발광소자는 제1 도전형 반도체층(112), 제2 도전형 반도체층(116) 및 상기 제1 도전형 반도체층(112)과 제2 도전형 반도체층(116) 사이에 배치된 활성층(114)을 포함하는 발광구조층(110); 상기 발광구조층(110)의 저면으로부터 상기 발광구조층(110)의 일부를 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 리세스(H); 상기 복수의 리세스(H)를 통해 상기 제1 도전형 반도체층(112)에 전기적으로 연결된 제1 컨택 전극(160); 상기 제1 컨택 전극(160)과 상기 복수의 리세스(H) 사이에 배치된 절연층(140); 상기 제1 컨택 전극(160)과 전기적으로 연결된 제1 전극층(150); 및 상기 제2 도전형 반도체층(116)과 전기적으로 연결된 제2 컨택 전극(132);을 포함할 수 있다.The light emitting device according to the embodiment includes a first conductive semiconductor layer 112, a second conductive semiconductor layer 116, and a second conductive semiconductor layer 112 disposed between the first conductive semiconductor layer 112 and the second conductive semiconductor layer 116 A light emitting structure layer 110 including an active layer 114; A plurality of recesses (H) penetrating a part of the light emitting structure layer (110) from a bottom surface of the light emitting structure layer (110) to expose a part of the first conductivity type semiconductor layer (112); A first contact electrode (160) electrically connected to the first conductive type semiconductor layer (112) through the plurality of recesses (H); An insulating layer (140) disposed between the first contact electrode (160) and the plurality of recesses (H); A first electrode layer 150 electrically connected to the first contact electrode 160; And a second contact electrode 132 electrically connected to the second conductive type semiconductor layer 116.

실시예에 따른 조명시스템은 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다. The illumination system according to the embodiment may include a light emitting unit having the light emitting element.

실시예에 의하면, 비아홀 타입 수직형 발광소자에서 N-contact을 위한 메사에칭 리세스(Mesa etching recess)의 개수를 최적비율로 제어하여 VF 증가 없이 광속을 높일 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.According to the embodiment, a light emitting device capable of increasing the light flux without increasing the VF by controlling the number of mesa etching recesses for the N-contact in the via hole type vertical light emitting device at the optimum ratio, a method of manufacturing the light emitting device , A light emitting device package, and an illumination system.

또한 실시예에 의하면, 비아홀 타입 수직형 발광소자에서 N-contact을 위한 메사에칭 리세스의 크기, 간격, 거리 등을 최적으로 제어하여 VF 증가 없이 광속을 높일 수 있다.In addition, according to the embodiment, in the via hole type vertical light emitting device, the size, spacing, distance, etc. of the mesa etching recess for N-contact can be optimally controlled to increase the light flux without increasing the VF.

또한 실시예에 의하면, 캐리어 주입효율을 향상시켜 광속이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.Further, according to the embodiment, it is possible to provide a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and an illumination system in which the light emitting efficiency is improved by improving the carrier injection efficiency.

도 1은 실시예에 따른 발광소자의 평면 투영도.
도 2a는 제1 실시예에 따른 발광소자의 부분 확대 단면도.
도 2b는 제2 실시예에 따른 발광소자의 부분 확대 단면도.
도 3 내지 도 11은 실시예에 따른 발광소자의 제조방법의 공정 단면도.
도 12는 실시예에 따른 발광소자 패키지 단면도.
도 13은 실시예에 따른 조명장치의 분해 사시도.1 is a planar projection view of a light emitting device according to an embodiment.
FIG. 2A is a partially enlarged cross-sectional view of a light emitting device according to the first embodiment; FIG.
2B is a partially enlarged cross-sectional view of the light emitting device according to the second embodiment.
3 to 11 are process sectional views of a method of manufacturing a light emitting device according to an embodiment.
12 is a sectional view of a light emitting device package according to an embodiment.
13 is an exploded perspective view of a lighting apparatus according to an embodiment.

실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the embodiments, each layer (film), region, pattern or structure is referred to as being "on" or "under" the substrate, each layer (film) Quot; on "and" under "are intended to include both" directly "or" indirectly " do. Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

(실시예)(Example)

도 1은 실시예에 따른 발광소자(100)의 평면 투영도이며, 도 2a는 제1 실시예에 따른 단면도로서, 도 1의 A-A'선을 따른 부분 확대 단면도이다.1 is a plan view of a light emitting device 100 according to an embodiment. FIG. 2A is a cross-sectional view taken along line A-A 'of FIG. 1, and FIG.

실시예에 따른 발광소자(100)는 제1 도전형 반도체층(112), 제2 도전형 반도체층(116) 및 상기 제1 도전형 반도체층(112)과 제2 도전형 반도체층(116) 사이에 배치된 활성층(114)을 포함하는 발광구조층(110)과, 상기 발광구조층(110)의 저면으로부터 상기 발광구조층(110)의 일부를 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 리세스(H)와, 상기 복수의 리세스(H)를 통해 상기 제1 도전형 반도체층(112)에 전기적으로 연결된 제1 컨택 전극(160)과, 상기 제1 컨택 전극(160)과 상기 복수의 리세스(H) 사이에 배치된 절연층(140)과, 상기 제1 컨택 전극(160)과 전기적으로 연결된 제1 전극층(150) 및 상기 제2 도전형 반도체층(116)과 전기적으로 연결된 제2 컨택 전극(132)을 포함할 수 있다.The light emitting device 100 according to the embodiment includes the first conductive semiconductor layer 112, the second conductive semiconductor layer 116, the first conductive semiconductor layer 112 and the second conductive semiconductor layer 116, And a second conductive semiconductor layer 112 which penetrates a part of the light emitting structure layer 110 from a bottom surface of the light emitting structure layer 110, A first contact electrode 160 electrically connected to the first conductivity type semiconductor layer 112 through the plurality of recesses H and a second contact electrode 160 electrically connected to the first conductivity type semiconductor layer 112 through the plurality of recesses H, A first electrode layer 150 electrically connected to the first contact electrode 160 and a second electrode layer 160 electrically connected to the second conductive type electrode 160. The first electrode layer 150 may include a first contact electrode 160 and an insulating layer 140 disposed between the plurality of recesses H, And a second contact electrode 132 electrically connected to the semiconductor layer 116.

실시예에서, 상기 복수의 리세스(H)는 상기 발광구조층(110) 상면의 수평 면적 대비 2% 내지 4%의 비율일 수 있다.In an exemplary embodiment, the plurality of recesses H may be in a ratio of 2% to 4% of a horizontal area of the upper surface of the light emitting structure layer 110.

또한 실시예에서, 상기 발광구조층(110)의 사이즈는 1350μm×1350μm이하 이하일 수 있고, 상기 복수의 리세스(H)의 개수는 24개 이하일 수 있다.In addition, the size of the light emitting structure layer 110 may be equal to or less than 1350 mu m x 1350 mu m, and the number of the plurality of recesses H may be equal to or less than 24 in the embodiment.

실시예에 의하면, 상기 활성층(114)의 잔존 면적은 상기 발광구조층(110)의 상면의 수평면적 대비 96% 내지 98%일 수 있다.According to the embodiment, the remaining area of the active layer 114 may be 96% to 98% of the horizontal area of the upper surface of the light emitting structure layer 110.

실시예에 의하면, 비아홀 타입 수직형 발광소자에서 N-contact을 위한 메사에칭 리세스(Mesa etching recess)의 개수를 최적비율로 제어하여 VF 증가 없이 광속을 높일 수 있는 발광소자를 제공할 수 있다.According to the embodiment, it is possible to provide a light emitting device capable of increasing the light flux without increasing the VF by controlling the number of mesa etching recesses for N-contact in the via hole type vertical light emitting device at an optimum ratio.

또한 실시예에 의하면, 칩 사이즈(Chip size)를 기존의 1450X1450에서 1350X1350으로 줄이면서도 350 mA에서 170루멘을 달성할 수 있었다.In addition, according to the embodiment, the chip size can be reduced from the existing 1450X1450 to 1350X1350 while achieving 170 lumens at 350 mA.

또한 실시예에 의하면, 메사에칭 리세스의 개수를 종래 40개에서 24개 이하로 감소하면서도 높은 광속을 달성하면서 VF 증가가 없었으며, 이는 활성층(114)의 잔존영역의 증대로 인해 높은 광속을 달성할 수 있는 것으로 분석된다.In addition, according to the embodiment, there is no increase in VF while achieving a high luminous flux while decreasing the number of mesa etch recesses from 40 to 24 in the prior art. This increases the luminous flux due to the increase in the remaining region of the active layer 114 It is analyzed.

상기 복수의 리세스(H)는 수평폭은 약 20μm 내지 약 50μm일 수 있다.The plurality of recesses (H) may have a horizontal width of about 20 [mu] m to about 50 [mu] m.

이를 통해, 실시예에 의하면, 비아홀 타입 수직형 발광소자에서 N-contact을 위한 메사에칭 리세스의 크기, 간격, 거리 등을 최적으로 제어하여 VF 증가 없이 광속을 높일 수 있다.Thus, according to the embodiment, the size, spacing, and distance of the mesa etching recesses for the N-contact in the via-hole type vertical light emitting device can be optimally controlled to increase the light flux without increasing the VF.

예를 들어, 실시예에 의하면 상기 메사에칭 리세스(H)가 홀형상을 구비하는 경우, 홀형상의 반지름을 약 10μm 내지 약 25μm로 제어함하고, 리세서의 개수를 약 24개로 제어하는 경우, VF 증가없이 높은 광속을 얻을 수 있었다.For example, according to the embodiment, when the mesa etching recess H has a hole shape, the radius of the hole shape is controlled to about 10 μm to about 25 μm, and when the number of recessers is controlled to about 24 , It was possible to obtain a high luminous flux without increasing the VF.

도 2b는 제2 실시예에 따른 단면도로서, 도 1의 A-A'선을 따른 부분 확대 단면도이다.FIG. 2B is a cross-sectional view according to the second embodiment, and is a partially enlarged cross-sectional view taken along the line A-A 'in FIG.

제2 실시예에 따른 발광소자(100)는 제1 도전형 반도체층(112)과, 상기 제1 도전형 반도체층(112) 아래에 배치된 제2 도전형 반도체층(116)과, 상기 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116) 사이에 배치된 활성층(114)과, 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 제2 도전형 반도체층(116)과 상기 활성층(114)의 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 리세스(H)와, 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 복수의 리세스(H)를 통해 상기 제1 도전형 반도체층(112)에 전기적으로 연결된 제1 컨택 전극(160)과, 상기 제1 컨택 전극(160) 상측의 상기 제1 도전형 반도체층(112)에 배치된 제1 이온주입 영역(191)과, 상기 제1 컨택 전극(160)과 상기 복수의 리세스(H) 사이에 배치된 절연층(140)과, 상기 제1 컨택 전극(160)과 전기적으로 연결된 제1 전극층(150) 및 상기 제2 도전형 반도체층(116)과 전기적으로 연결된 제2 컨택 전극(132)을 포함할 수 있다.The light emitting device 100 according to the second embodiment includes a first conductive semiconductor layer 112, a second conductive semiconductor layer 116 disposed under the first conductive semiconductor layer 112, An active layer 114 disposed between the first conductivity type semiconductor layer 112 and the second conductivity type semiconductor layer 116 and a second conductivity type semiconductor layer 116 A plurality of recesses (H) penetrating through the active layer (114) and exposing a part of the first conductivity type semiconductor layer (112) from the bottom surface of the second conductivity type semiconductor layer (116) A first contact electrode 160 electrically connected to the first conductive type semiconductor layer 112 through a recess H and a second contact electrode 160 electrically connected to the first conductive type semiconductor layer 112 on the first contact electrode 160, An insulating layer 140 disposed between the first contact electrode 160 and the plurality of recesses H and a second contact electrode 160 disposed between the first contact electrode 160 and the plurality of recesses H, I'm Ever first electrode layer 150 connected to the first and can include the second conductive semiconductor layer 116 and electrically contacts the second electrode 132 connected to the.

상기 제1 이온주입 영역(191)은 제1 도전형 이온이 주입될 수 있다. 예를 들어, 상기 제1 도전형 이온이 n형 이온인 경우, Si과 같은 5족 원소를 이온주입하여 제1 컨택 전극(160)과의 저항을 감소시켜 VF를 낮춤으로써 전기적인 특성이 개선될 수 있다.The first ion implantation region 191 may be implanted with the first conductivity type ions. For example, when the first conductivity type ion is an n-type ion, a Group 5 element such as Si is ion-implanted to reduce the resistance with the first contact electrode 160 to lower the VF, thereby improving the electrical characteristics .

또한 실시예에 의하면, 상기 제1 이온주입 영역(191)의 수평폭은 상기 제1 컨택 전극(160)의 수평폭보다 넓게 형성함으로써 컨택 저항을 줄일 수 있어 전기적인 특성이 개선될 수 있다.In addition, according to the embodiment, the horizontal width of the first ion-implanted region 191 is wider than the horizontal width of the first contact electrode 160, so that the contact resistance can be reduced and the electrical characteristics can be improved.

이를 통해, 실시예에 의하면, 캐리어 주입효율을 향상시켜 광속이 향상된 발광소를 제공할 수 있다.Thus, according to the embodiment, it is possible to provide the light emitting area in which the light flux is improved by improving the carrier injection efficiency.

이하, 도 3 내지 도 11을 참조하여 실시예에 따른 발광소자의 제조방법을 설명하면서, 이건 발명의 특징을 상술하기로 한다. 제조방법 설명에서 제1 이온주입 영역(191)에 대한 도 2b를 기준으로 설명하나, 실시예가 이에 한정되는 것은 아니다.Hereinafter, a method of manufacturing a light emitting device according to an embodiment will be described with reference to FIGS. 3 to 11, and the features of the present invention will be described in detail. 2B for the first ion implanted region 191 in the description of the manufacturing method, but the embodiment is not limited thereto.

우선, 도 3과 같이 성장 기판(105) 상에 발광구조층(110)이 형성될 수 있다. 상기 발광구조층(110)은 제1 도전형 반도체층(112), 활성층(114), 및 제2 도전형 반도체층(116)을 포함할 수 있다.First, the light emitting structure layer 110 may be formed on the growth substrate 105 as shown in FIG. The light emitting structure layer 110 may include a first conductive semiconductor layer 112, an active layer 114, and a second conductive semiconductor layer 116.

성장 기판(105)은 성장 장비에 로딩되고, 그 위에 II족 내지 VI족 원소의 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다.The growth substrate 105 may be loaded into the growth equipment, and formed thereon in the form of a layer or a pattern using a compound semiconductor of group II to VI elements.

상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등이 채용될 수 있으며, 이러한 장비로 한정되지는 않는다.The growth equipment may be an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal organic chemical vapor deposition, etc. may be employed and are not limited to such equipment.

상기 성장 기판(105)은 도전성 기판 또는 절연성 기판 등일 수 있다. 예를 들어, 상기 성장 기판(105)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다.The growth substrate 105 may be a conductive substrate, an insulating substrate, or the like. For example, the growth substrate 105 may be selected from the group consisting of a sapphire substrate (Al 2 O 3 ), GaN, SiC, ZnO, Si, GaP, InP, Ga 2 O 3 , and GaAs.

상기 성장 기판(105) 위에는 버퍼층(미도시)이 형성될 수 있다. 상기 버퍼층은 상기 성장 기판(105)과 질화물 반도체층 사이의 격자 상수의 차이를 줄여주게 되며, 그 물질은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다. A buffer layer (not shown) may be formed on the growth substrate 105. The buffer layer reduces the difference in lattice constant between the growth substrate 105 and the nitride semiconductor layer. The material of the buffer layer may be GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP ≪ / RTI >

상기 버퍼층 상에는 언도프드 반도체층(미도시)이 형성될 수 있으며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있으며, n형 반도체층보다 저 전도성의 반도체층으로 형성될 수 있다.An undoped semiconductor layer (not shown) may be formed on the buffer layer. The undoped semiconductor layer may be formed of a GaN-based semiconductor that is not doped, and may be formed of a semiconductor layer that is lower in conductivity than the n- .

이후, 상기 버퍼층 또는 언도프트 반도체층 상에 제1 도전형 반도체층(112)이 형성된다. 이후, 상기 제1 도전형 반도체층(112) 상에는 활성층(114)이 형성되며, 상기 활성층(114) 상에 제2 도전형 반도체층(116)이 순차적으로 적층될 수 있다. Thereafter, the first conductive semiconductor layer 112 is formed on the buffer layer or the on-state semiconductor layer. An active layer 114 may be formed on the first conductive semiconductor layer 112 and a second conductive semiconductor layer 116 may be sequentially stacked on the active layer 114.

상기의 각 반도체층의 위 또는 아래에는 다른 층이 더 배치될 수 있으며, 예컨대 III족-V족 화합물 반도체층을 이용하여 초격자 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.Other layers may be further disposed on or under the respective semiconductor layers. For example, the semiconductor layer may be formed in a superlattice structure using a Group III-V compound semiconductor layer, but the present invention is not limited thereto.

상기 제1 도전형 반도체층(112)은 제1 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 예를 들면, 상기 제1 도전형 반도체층(112)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. The first conductive semiconductor layer 112 may be a compound semiconductor of a group III-V element doped with a first conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and the like. For example, the first conductive semiconductor layer 112 may have a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + As shown in Fig.

상기 제1 도전형 반도체층(112)은 n형 반도체층일 수 있으며, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다.The first conductive semiconductor layer 112 may be an n-type semiconductor layer, and the first conductive dopant may include n-type dopants such as Si, Ge, Sn, Se, and Te.

상기 제1 도전형 반도체층(112)은 단층 또는 다층으로 형성될 수 있으며, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.The first conductive semiconductor layer 112 may be formed as a single layer or a multilayer and may alternate between two layers of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, Lt; RTI ID = 0.0 > lattice < / RTI >

상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수 있다. 상기 활성층(114)은 III족-V족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층을 포함하며, 상기 장벽층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 높은 밴드 갭을 갖는 물질로 형성될 수 있다.The active layer 114 may include a single quantum well structure, a multiple quantum well structure, a quantum wire structure, or a quantum dot structure. The active layer 114 may be formed with a period of a well layer and a barrier layer using a compound semiconductor material of group III-V elements. Wherein the well layer comprises a semiconductor layer having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y? 1) X , y, and l, respectively, of the In x Al y Ga 1 -x- y N (0? X? 1, 0? Y ? The barrier layer may be formed of a material having a band gap higher than the band gap of the well layer.

상기 활성층(114)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다. The active layer 114 may include at least one period of, for example, the period of the InGaN well layer / GaN barrier layer, the period of the InGaN well layer / AlGaN barrier layer, and the period of the InGaN well layer / InGaN barrier layer .

상기 활성층(114) 위에는 상기 제2 도전형 반도체층(116)이 형성되며, 상기 제2 도전형 반도체층(116)은 제2 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2 도전형 반도체층(116)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.The second conductivity type semiconductor layer 116 is formed on the active layer 114 and the second conductivity type semiconductor layer 116 is a compound semiconductor of a group III-V element doped with the second conductivity type dopant, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like. The second conductive semiconductor layer 116 is formed of a semiconductor layer having a composition formula of In x Al y Ga 1-xy N (0? X? 1, 0? Y? 1, 0? X + y? .

상기 제2 도전형 반도체층(116)은 p형 반도체층일 수 있으며, 상기 제2 도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함한다. 상기 제2 도전형 반도체층(116)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.The second conductive semiconductor layer 116 may be a p-type semiconductor layer, and the second conductive dopant may include a p-type dopant such as Mg, Zn, or the like. The second conductive semiconductor layer 116 may be formed as a single layer or a multilayer, but is not limited thereto.

상기 제2 도전형 반도체층(116)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.The second conductive semiconductor layer 116 may include a superlattice structure in which two different layers of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP are alternately arranged .

상기 제1 도전형 반도체층(112), 상기 활성층(114) 및 상기 제2 도전형 반도체층(116)은 발광구조층(110)으로 정의될 수 있다. 또한 상기 제2 도전형 반도체층(116) 위에는 제3 도전형 반도체층(미도시) 예컨대, 제2 도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다. The first conductive semiconductor layer 112, the active layer 114, and the second conductive semiconductor layer 116 may be defined as a light emitting structure layer 110. A third conductive semiconductor layer (not shown), for example, a semiconductor layer having a polarity opposite to that of the second conductive type may be formed on the second conductive semiconductor layer 116.

이에 따라 상기 발광구조층(110)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다. 이하의 설명에서는 발광구조층(110)의 최상층에는 제2 도전형 반도체층(116)이 배치된 구조를 일 예로 설명하기로 한다.Accordingly, the light emitting structure layer 110 may include at least one of an n-p junction, a p-n junction, an n-p-n junction, and a p-n-p junction structure. In the following description, the structure in which the second conductivity type semiconductor layer 116 is disposed on the uppermost layer of the light emitting structure layer 110 will be described as an example.

다음으로, 도 4와 같이, 상기 발광구조층의 일부를 제거하는 메사 에칭공정이 진행될 수 있다. Next, as shown in FIG. 4, a mesa etching process for removing a part of the light emitting structure layer may be performed.

예를 들어, 상기 제2 도전형 반도체층(116)과 상기 활성층(114)의 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 리세스(H)이 형성될 수 있다.For example, a plurality of recesses H may be formed through the second conductive semiconductor layer 116 and the active layer 114 to expose a portion of the first conductive semiconductor layer 112 .

실시예에서 상기 복수의 리세스(H)는 상기 제1 도전형 반도체층(112)에서 제2 도전형 반도체층(116)의 상면까지 소정의 각도 예컨대, 상기 발광구조층(110)의 상면에 대해 둔각의 각도로 형성될 수 있다.The plurality of recesses H may be formed on the upper surface of the light emitting structure layer 110 at a predetermined angle from the first conductive semiconductor layer 112 to the upper surface of the second conductive semiconductor layer 116 May be formed at an obtuse angle.

실시예에서 상기 복수의 리세스(H)의 수평폭은 하측으로 갈수록 감소할 수 있다. 한편, 도 2b에서, 상기 복수의 리세스(H)의 수평폭은 상측으로 갈수록 감소할 수 있다.In the embodiment, the horizontal width of the plurality of recesses H may be reduced toward the lower side. 2B, the horizontal width of the plurality of recesses H may decrease toward the upper side.

도 2b를 기준으로 할 때, 실시예에 의하면, 복수의 리세스(H)의 수평폭이 상측으로 갈수록 감소함으로써 제거되는 활성층(114) 및 제1 도전형 반도체층(112) 영역을 절감하여 발광효율에 기여할 수 있다.Referring to FIG. 2B, the active layer 114 and the region of the first conductivity type semiconductor layer 112, which are removed by decreasing the horizontal width of the plurality of recesses H toward the upper side, Efficiency can be contributed.

실시예에서, 상기 복수의 리세스(H)는 상기 발광구조층(110) 상면의 수평 면적 대비 2% 내지 4%의 비율일 수 있다.In an exemplary embodiment, the plurality of recesses H may be in a ratio of 2% to 4% of a horizontal area of the upper surface of the light emitting structure layer 110.

또한 실시예에서, 상기 발광구조층(110)의 사이즈는 1350μm×1350μm이하 이하일 수 있고, 상기 복수의 리세스(H)의 개수는 24개 이하일 수 있다.In addition, the size of the light emitting structure layer 110 may be equal to or less than 1350 mu m x 1350 mu m, and the number of the plurality of recesses H may be equal to or less than 24 in the embodiment.

실시예에 의하면, 상기 활성층(114)의 잔존 면적은 상기 발광구조층(110)의 상면의 수평면적 대비 96% 내지 98%일 수 있다.According to the embodiment, the remaining area of the active layer 114 may be 96% to 98% of the horizontal area of the upper surface of the light emitting structure layer 110.

실시예에 의하면, 비아홀 타입 수직형 발광소자에서 N-contact을 위한 메사에칭 리세스(Mesa etching recess)의 개수를 최적비율로 제어하여 VF 증가 없이 광속을 높일 수 있는 발광소자를 제공할 수 있다.According to the embodiment, it is possible to provide a light emitting device capable of increasing the light flux without increasing the VF by controlling the number of mesa etching recesses for N-contact in the via hole type vertical light emitting device at an optimum ratio.

또한 실시예에 의하면, 칩 사이즈(Chip size)를 기존의 1450X1450에서 1350X1350으로 줄이면서도 350 mA에서 170루멘을 달성할 수 있었다.In addition, according to the embodiment, the chip size can be reduced from the existing 1450X1450 to 1350X1350 while achieving 170 lumens at 350 mA.

또한 실시예에 의하면, 메사에칭 리세스의 개수를 종래 40개에서 24개로 감소하면서도 높은 광속을 달성하면서 VF 증가가 없었으며, 이는 활성층(114)의 잔존영역의 증대로 인해 높은 광속을 달성할 수 있는 것으로 분석된다.Further, according to the embodiment, there is no increase in VF while achieving a high luminous flux while reducing the number of mesa etch recesses from 40 to 24 in the prior art, which can achieve a high luminous flux due to an increase in the remaining region of the active layer 114 .

상기 복수의 리세스(H)는 수평폭은 약 20μm 내지 약 50μm일 수 있다.The plurality of recesses (H) may have a horizontal width of about 20 [mu] m to about 50 [mu] m.

이를 통해, 실시예에 의하면, 비아홀 타입 수직형 발광소자에서 N-contact을 위한 메사에칭 리세스의 크기, 간격, 거리 등을 최적으로 제어하여 VF 증가 없이 광속을 높일 수 있다.Thus, according to the embodiment, the size, spacing, and distance of the mesa etching recesses for the N-contact in the via-hole type vertical light emitting device can be optimally controlled to increase the light flux without increasing the VF.

예를 들어, 실시예에 의하면 상기 메사에칭 리세스(H)가 홀형상을 구비하는 경우, 홀형상의 반지름을 약 10μm 내지 약 25μm로 제어함하고, 리세서의 개수를 약 24개로 제어하는 경우, VF 증가없이 높은 광속을 얻을 수 있었다.For example, according to the embodiment, when the mesa etching recess H has a hole shape, the radius of the hole shape is controlled to about 10 μm to about 25 μm, and the number of recessers is controlled to about 24 , It was possible to obtain a high luminous flux without increasing the VF.

실시예 의하면, 상기 복수의 리세스(H)에 의해 노출된 제1 도전형 반도체층(112)에 제1 이온주입 영역(191)을 형성할 수 있다.According to the embodiment, the first ion-implanted region 191 may be formed in the first conductive semiconductor layer 112 exposed by the plurality of recesses H.

상기 제1 이온주입 영역(191)은 제1 도전형 이온이 주입될 수 있다. 예를 들어, 상기 제1 도전형 이온이 n형 이온인 경우, Si과 같은 5족 원소를 이온주입하여 제1 컨택 전극(160)과의 저항을 감소시켜 VF를 낮춤으로써 전기적인 특성이 개선될 수 있다.The first ion implantation region 191 may be implanted with the first conductivity type ions. For example, when the first conductivity type ion is an n-type ion, a Group 5 element such as Si is ion-implanted to reduce the resistance with the first contact electrode 160 to lower the VF, thereby improving the electrical characteristics .

이온주입 소스로는 아크 방전, 고주파형, 이중플라즈마트론, 냉음극형 등이 이용할 수 있고, 이온주입 되는 이온은 5족 원소, 예를 들어 Si, C, Ge 등을 이용할 수 있다.As the ion implantation source, an arc discharge, a high frequency type, a double plasmatron, a cold cathode type, and the like can be used. As the ion to be implanted, a Group 5 element such as Si, C, Ge and the like can be used.

상기 이온주입 후 소정의 온도에서 어닐링을 진행할 수 있다.After the ion implantation, annealing may be performed at a predetermined temperature.

실시예에 의하면, 상기 제1 이온주입 영역(191)의 수평폭은 상기 제1 컨택 전극(160)의 수평폭보다 넓게 형성함으로써 컨택 저항을 줄일 수 있어 전기적인 특성이 개선될 수 있다.According to the embodiment, since the horizontal width of the first ion-implanted region 191 is larger than the horizontal width of the first contact electrode 160, the contact resistance can be reduced and the electrical characteristics can be improved.

이를 통해, 실시예에 의하면, 캐리어 주입효율을 향상시켜 광속이 향상된 발광소자를 제공할 수 있다.Thus, according to the embodiment, it is possible to provide a light emitting device in which the light emitting efficiency is improved and the light flux is improved.

다음으로, 도 5와 같이, 복수의 리세스(H) 상에 채널층(120)이 형성될 수 있다. 상기 채널층(120)은 이후 형성될 제1 컨택 전극(160)이 형성될 영역에는 형성되지 않을 수 있다. 이를 통해, 제1 도전형 반도체층(112)의 일부는 노출될 수 있다.Next, as shown in FIG. 5, the channel layer 120 may be formed on the plurality of recesses H. FIG. The channel layer 120 may not be formed in a region where the first contact electrode 160 to be formed later is to be formed. Thus, a part of the first conductive type semiconductor layer 112 can be exposed.

상기 채널층(120)은 이후 형성되는 제1 컨택 전극(160)과 활성층(114), 제2 도전형 반도체층(116)과의 전기적 절연층 기능을 할 수 있다.The channel layer 120 may serve as an electrical insulating layer between the first contact electrode 160, the active layer 114, and the second conductive semiconductor layer 116, which will be formed later.

상기 채널층(120)은 SiOx, SiOxNy, Al2O3, TiO2 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다. The channel layer 120 may be formed of one or more materials selected from SiO x , SiO x N y , Al 2 O 3 , and TiO 2 .

또한 실시예에서 상기 채널층(120)은 반사율이 50% 초과일 수 있다. 예를 들어, 상기 채널층(120)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있으며, 이러한 절연물질에 반사물질이 혼합된 형태로 형성될 수 있다.Also, in an embodiment, the channel layer 120 may have a reflectivity greater than 50%. For example, the channel layer 120 may be formed of a material selected from SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , TiO 2 , And may be formed in a mixed form.

예를 들어, 상기 채널층(120)은 절연물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있다.For example, the channel layer 120 may be formed of a mixture of at least one of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, .

실시예에 의하면, 발광된 빛이 하측으로 이돌할 때, 채널층(120)에서도 반사시켜 줌으로써 광흡수를 최소화함과 아울러 광효율을 증대할 수 있다.According to the embodiment, when the emitted light returns to the lower side, the light is also reflected from the channel layer 120, thereby minimizing the light absorption and increasing the light efficiency.

다음으로, 상기 제2 도전형 반도체층(116) 상에 제2 컨택 전극(132)이 형성될 수 있다.Next, a second contact electrode 132 may be formed on the second conductive type semiconductor layer 116.

상기 제2 컨택 전극(132)은 상기 제2 도전형 반도체층(116)과 오믹 접촉되며, 적어도 하나의 전도성 물질을 포함하며, 단층 또는 다층으로 이루어질 수 있다.The second contact electrode 132 is in ohmic contact with the second conductive semiconductor layer 116 and includes at least one conductive material, and may be a single layer or a multi-layer structure.

예를 들어, 상기 제2 컨택 전극(132)은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다.For example, the second contact electrode 132 may include at least one of a metal, a metal oxide, and a metal nitride material.

상기 제2 컨택 전극(132)은 투광성의 물질을 포함하며, 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 또는 Pd 중 적어도 하나를 포함할 수 있다. The second contact electrode 132 includes a transparent material such as ITO (indium tin oxide), IZO (indium zinc oxide), IZON (indium zinc nitride), IZTO (indium zinc tin oxide), IAZO zinc oxide (IGZO), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / / IrOx / Au, Ni / IrOx / Au / ITO, Pt, Ni, Au, Rh or Pd.

다음으로, 상기 제2 컨택 전극(132) 상에 반사층(134)이 형성될 수 있다.Next, a reflective layer 134 may be formed on the second contact electrode 132.

상기 반사층(134)은 상기 제2 컨택 전극(132) 상에 배치되며, 제2 컨택 전극(132)을 통해 입사된 광을 반사시켜 줄 수 있다.The reflective layer 134 is disposed on the second contact electrode 132 and may reflect light incident through the second contact electrode 132.

상기 반사층(134)은 금속을 포함하며, 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The reflective layer 134 may include one or more layers of materials selected from the group consisting of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Layer.

다음으로, 상기 반사층(134) 상에 캡핑층(136)이 형성될 수 있다. 상기 제2 컨택 전극(132), 반사층(134), 및 캡핑층(136)을 포함하여 제2 전극층(130)으로 칭할 수 있으며, 제2 전극층(130)은 패드 전극(180)로부터 공급되는 전원을 제2 도전형 반도체층(116)에 공급할 수 있다.Next, a capping layer 136 may be formed on the reflective layer 134. The second electrode layer 130 may include a second contact electrode 132, a reflective layer 134 and a capping layer 136. The second electrode layer 130 may be referred to as a power source Can be supplied to the second conductivity type semiconductor layer (116).

상기 캡핑층(136)은 상기 반사층(134) 상에 배치되며 패드 전극(180)으로부터 공급되는 전원을 반사층(134)에 공급할 수 있다. 상기 캡핑층(136)은 전류 확산층으로 기능할 수 있다. The capping layer 136 may be disposed on the reflective layer 134 and may supply power to the reflective layer 134 from the pad electrode 180. The capping layer 136 may function as a current diffusion layer.

상기 캡핑층(136)은 금속을 포함하며, 전기 전도성이 높은 물질로서, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함할 수 있다.The capping layer 136 may be made of a material having high electrical conductivity such as Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Al, Pd, Pt, Si and an optional alloy thereof.

다음으로, 도 6과 같이, 상기 캡핑층(136)과 상기 채널층(120) 상에 절연층(140)이 형성될 수 있다.Next, as shown in FIG. 6, an insulating layer 140 may be formed on the capping layer 136 and the channel layer 120.

상기 절연층(140)은 상기 제1 컨택 전극(160)을 노출하도록 형성될 수 있다.The insulating layer 140 may be formed to expose the first contact electrode 160.

상기 절연층(140)은 상기 제1 컨택 전극(160)과 다른 반도체층 사이를 전기적으로 절연시켜 준다. The insulating layer 140 electrically isolates the first contact electrode 160 from the other semiconductor layer.

또한 상기 절연층(140)은 이후 형성되는 제1 전극층(150)과 채널층(120) 사이에 배치되어, 전기적인 접촉을 차단할 수 있다.The insulating layer 140 may be disposed between the first electrode layer 150 and the channel layer 120 to prevent electrical contact.

상기 절연층(140)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다. The insulating layer 140 may be formed of a material selected from SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2 .

상기 절연층(140)은 반사율이 50% 초과일 수 있다. 예를 들어, 상기 절연층(140)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있으며, 이러한 절연물질에 반사물질이 혼합된 형태로 형성될 수 있다.The insulating layer 140 may have a reflectance of more than 50%. For example, the insulating layer 140 may be formed of a material selected from SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , TiO 2 , And may be formed in a mixed form.

예를 들어, 상기 절연층(140) 물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있다.For example, one or more of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au or Hf may be mixed with the insulating layer 140 .

실시예에 의하면, 제1 컨택 전극(160)과 복수의 리세스(H) 사이에 형성되는 절연층(140)의 물성을 반사층 물질로 형성하여, 패시베이션 기능하는 절연층(140)에서의 광흡수를 최소화하여 광효율을 증대할 수 있다.According to the embodiment, the physical properties of the insulating layer 140 formed between the first contact electrode 160 and the plurality of recesses H are formed of a reflective layer material, and the light absorption in the insulating layer 140, The light efficiency can be increased.

다음으로, 상기 노출된 제1 도전형 반도체층(112) 상에 제1 컨택 전극(160)이 형성될 수 있다.Next, a first contact electrode 160 may be formed on the exposed first conductive semiconductor layer 112.

상기 제1 컨택 전극(160)은 상기 노출된 제1 도전형 반도체층(112)과 오믹 접촉될 수 있다. 상기 제1 컨택 전극(160)은 위에서 볼 때, 원형 또는 다각형 형상일 수 있으며, 이에 대해 한정되지 않는다.The first contact electrode 160 may be in ohmic contact with the exposed first conductive semiconductor layer 112. The first contact electrode 160 may have a circular or polygonal shape when viewed from above, but is not limited thereto.

상기 제1 컨택 전극(160)의 상면은 상기 활성층(114)의 상면과 상기 제1 도전형 반도체층(112)의 상면 사이에 배치될 수 있다. The upper surface of the first contact electrode 160 may be disposed between the upper surface of the active layer 114 and the upper surface of the first conductive semiconductor layer 112.

상기 제1 컨택 전극(160)이 접촉되는 상기 제1 도전형 반도체층(112)의 면은 Ga-face로서, 플랫한 구조로 형성될 수 있으나 이에 한정되지 않는다.The surface of the first conductivity type semiconductor layer 112 to which the first contact electrode 160 contacts is a Ga-face, and may be formed in a flat structure, but is not limited thereto.

도 6을 기준으로, 실시예에서 상기 제1 컨택 전극(160)은 저면에서 상면으로 폭이 증가할 수 있다. 한편 도 2b를 기준으로 상기 제1 컨택 전극(160)은 상면에서 저면으로 폭이 감소할 수 있다.Referring to FIG. 6, in the embodiment, the width of the first contact electrode 160 may increase from the bottom surface to the top surface. On the other hand, the width of the first contact electrode 160 may be reduced from the upper surface to the lower surface with reference to FIG. 2B.

이를 통해, 제1 컨택 전극(160)이 이후 형성되는 제2 전극층(130) 물질과의 쇼트 가능성을 낮추고, 제1 컨택 전극(160)이 제1 도전형 반도체층(112)과 접하는 영역은 최대화하면서 제1 컨택 전극(160)이 차지하는 영역은 감소시켜 광 효율을 높일 수 있다.As a result, the possibility that the first contact electrode 160 is short-circuited with the second electrode layer 130, which is formed later, is lowered, and the region in which the first contact electrode 160 contacts the first conductive semiconductor layer 112 is maximized The area occupied by the first contact electrode 160 can be reduced and the light efficiency can be increased.

한편, 도 2b를 기준으로 설명할 때, 상기 제1 컨택 전극(160)의 저면의 수평폭과 상기 제1 컨택 전극(160)과 접하는 상기 확산방지층(154)의 수평폭은 일치하도록 함으로써 확산방지층(154), 제1 컨택 전극(160)이 차지하는 영역을 최소화하면서도 전기적인 특성이 저하되지 않을 수 있다.2B, the horizontal width of the bottom surface of the first contact electrode 160 and the horizontal width of the diffusion preventing layer 154 in contact with the first contact electrode 160 coincide with each other, The first contact electrode 160 and the second contact electrode 154 may be minimized, but the electrical characteristics may not be deteriorated.

실시예에 의하면, 상기 제1 컨택 전극(160)과 오버랩되는 제1 도전형 반도체층(112)에 제1 이온주입 영역(191)을 형성하여 제1 컨택 전극(160)과의 저항을 감소시켜 VF를 낮춤으로써 전기적인 특성이 개선될 수 있다.A first ion implantation region 191 may be formed in the first conductive semiconductor layer 112 which overlaps with the first contact electrode 160 to reduce the resistance with the first contact electrode 160, By lowering the VF, the electrical characteristics can be improved.

또한 실시예에 의하면, 상기 제1 이온주입 영역(191)의 수평폭은 상기 제1 컨택 전극(160)의 수평폭보다 넓게 형성함으로써 컨택 저항을 줄일 수 있어 전기적인 특성이 개선될 수 있다.In addition, according to the embodiment, the horizontal width of the first ion-implanted region 191 is wider than the horizontal width of the first contact electrode 160, so that the contact resistance can be reduced and the electrical characteristics can be improved.

다음으로, 도 7과 같이, 상기 절연층(140)과 상기 제1 컨택 전극(160) 상에 확산방지층(154)이 형성되고, 상기 확산방지층(154) 상에 접합층(156)이 형성될 수 있다.7, a diffusion preventing layer 154 is formed on the insulating layer 140 and the first contact electrode 160, and a bonding layer 156 is formed on the diffusion preventing layer 154 .

상기 확산방지층(154) 또는 상기 접합층(156)은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.The diffusion preventing layer 154 or the bonding layer 156 may include at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu,

상기 확산방지층(154) 또는 상기 접합층(156)은 증착 방식, 스퍼터링 방식, 도금 방식 중 적어도 하나로 형성되거나, 전도성 시트로 부착될 수 있다. The diffusion preventing layer 154 or the bonding layer 156 may be formed of at least one of a deposition method, a sputtering method, and a plating method, or may be attached with a conductive sheet.

상기 접합층(156)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. The bonding layer 156 may not be formed, but the bonding layer 156 is not limited thereto.

다음으로, 도 8과 같이 상기 접합층(156) 상에 지지부재(158)가 형성될 수 있다. Next, a supporting member 158 may be formed on the bonding layer 156 as shown in FIG.

상기 확산방지층(154), 접합층(156) 및 지지부재(158)을 포함하여 제1 전극층(150)으로 칭할 수 있으며, 제1 전극층(150)은 하부전극(159)로부터 공급되는 전원을 제1 도전형 반도체층(112)에 공급할 수 있다.The first electrode layer 150 may be referred to as a first electrode layer 150 including the diffusion preventing layer 154, the bonding layer 156 and the supporting member 158. The first electrode layer 150 may be referred to as a power supply 1 conductivity type semiconductor layer 112. In addition,

상기 지지부재(158)은 접합층(156)과 본딩될 수 있으나 이에 한정되는 것은 아니다.The support member 158 may be bonded to the bonding layer 156, but is not limited thereto.

상기 지지부재(158)는 전도성 지지부재일 수 있으며, 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 등 중에서 적어도 하나일 수 있다. The support member 158 may be a conductive support member and may be formed of at least one of copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten It can be one.

또한 상기 지지부재(158)는 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN 등) 등으로 구현될 수 있고, 보드의 회로 패턴이나 패키지의 리드 프레임 상에 솔더로 접착될 수 있다.The support member 158 may be formed of a carrier wafer (e.g., Si, Ge, GaAs, ZnO, SiC, SiGe, Ga 2 O 3 , GaN or the like) As shown in Fig.

다음으로, 도 9와 같이, 성장 기판(105)이 제거될 수 있다. 이때, 성장 기판(105) 제거 후 잔존하는 언도프트 반도체층(미도시) 등을 제거하여 제1 도전형 반도체층(112) 표면이 노출될 수 있다. Next, as shown in FIG. 9, the growth substrate 105 can be removed. At this time, the surface of the first conductivity type semiconductor layer 112 may be exposed by removing the remaining undoped semiconductor layer (not shown) after removing the growth substrate 105.

상기 성장 기판(105)은 물리적 또는/및 화학적 방법으로 제거될 수 있다. 예를 들어, 상기 성장 기판(105)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 과정으로 제거될 수 있다. 예를 들어, 상기 성장 기판(105)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식으로 상기 성장 기판(105)을 리프트 오프하게 된다. The growth substrate 105 may be removed by physical and / or chemical methods. For example, the method of removing the growth substrate 105 may be removed by a laser lift off (LLO) process. For example, the growth substrate 105 is lifted off by irradiating the growth substrate 105 with a laser having a wavelength in a predetermined region.

또는 상기 성장 기판(105)과 상기 제1 도전형 반도체층(112) 사이에 배치된 버퍼층(미도시)을 습식식각 액을 이용하여 제거하여, 상기 성장 기판(105)을 분리할 수도 있다. Alternatively, a buffer layer (not shown) disposed between the growth substrate 105 and the first conductive type semiconductor layer 112 may be removed using a wet etching solution to separate the growth substrate 105.

상기 성장 기판(105)이 제거되고 상기 버퍼층을 에칭하거나 폴리싱하여 제거함으로써, 상기 제1 도전형 반도체층(112)의 상면이 노출될 수 있다.The upper surface of the first conductivity type semiconductor layer 112 may be exposed by removing the growth substrate 105 and etching or polishing the buffer layer.

상기 제1 도전형 반도체층(112)의 상면은 N-face로서, 상기 성장 기판에 더 가까운 면일 수 있다. The upper surface of the first conductive semiconductor layer 112 may be an N-face, which is closer to the growth substrate.

상기 제1 도전형 반도체층(112)의 상면은 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 등의 방식으로 에칭하거나, 폴리싱 장비로 연마할 수 있다.The upper surface of the first conductive semiconductor layer 112 may be etched by an ICP / RIE (Inductively Coupled Plasma / Reactive Ion Etching) method or may be polished by a polishing apparatus.

다음으로, 도 10과 같이, 상기 발광구조층(110)의 일부가 제거되어 채널층(120)의 일부가 노출될 수 있다. Next, as shown in FIG. 10, a part of the light emitting structure layer 110 may be removed and a part of the channel layer 120 may be exposed.

예를 들어, 패드 전극(180)이 형성될 영역의 제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116)의 일부가 제거될 수 있다.For example, portions of the first conductivity type semiconductor layer 112, the active layer 114, and the second conductivity type semiconductor layer 116 in the region where the pad electrode 180 is to be formed may be removed.

예를 들어, 습식에칭 또는 건식에칭을 수행하여 상기 발광구조층(110)의 둘레 즉, 칩과 칩 사이의 경계 영역인 채널 영역 또는 아이솔레이션 영역이 제거될 수 있고, 상기 채널층(120)이 노출될 수 있다. For example, wet etching or dry etching may be performed to remove the periphery of the light emitting structure layer 110, that is, the channel region or the isolation region, which is a boundary region between the chip and the chip, .

상기 제1 도전형 반도체층(112)의 상면은 광 추출 구조가 형성될 수 있으며, 상기 광 추출 구조는 러프니스 또는 패턴으로 형성될 수 있다. 상기 광 추출 구조는 습식 또는 건식 에칭 방식에 의해 형성될 수 있다. The upper surface of the first conductive semiconductor layer 112 may have a light extracting structure, and the light extracting structure may be formed of a roughness or a pattern. The light extracting structure may be formed by a wet or dry etching method.

다음으로, 도 11과 같이, 상기 노출된 채널층(120)과 발광구조층(110) 상에 패시베이션층(170)이 형성될 수 있다.Next, as shown in FIG. 11, a passivation layer 170 may be formed on the exposed channel layer 120 and the light emitting structure layer 110.

이후, 패드 전극(180)이 형성될 영역의 패시베이션층(170)과 채널층(120)의 일부가 제거되어 캡핑층(136)의 일부가 노출될 수 있다.A portion of the capping layer 136 may be exposed by removing a part of the passivation layer 170 and the channel layer 120 in the region where the pad electrode 180 is to be formed.

다음으로, 노출된 캡핑층(136) 상에 패드 전극(180)이 형성될 수 있다.Next, the pad electrode 180 may be formed on the exposed capping layer 136.

상기 패드 전극(180)은 Ti/Au 등으로 형성할 수 있으나 이에 한정되는 것은 아니다.The pad electrode 180 may be formed of Ti / Au or the like, but is not limited thereto.

상기 패드 전극(180)는 와이어로 본딩될 부분으로서, 발광구조층(110)의 소정 부분에 배치될 수 있으며, 하나 또는 복수로 형성될 수 있다.The pad electrode 180 is a portion to be bonded with a wire and may be disposed on a predetermined portion of the light emitting structure layer 110 and may be formed of one or more.

또한 도 2a와 같이, 제1 전극층(150) 하측에 제1 전극(159)이 형성될 수 있으며, 상기 제1 전극(159)은 전도성이 높은 물질, 예를 들어, Ti, Al, Ni 등의 물질을 채용할 수 있으나 이에 한정되는 것은 아니다.2A, a first electrode 159 may be formed under the first electrode layer 150. The first electrode 159 may be formed of a material having high conductivity, such as Ti, Al, Ni, etc. Materials may be employed, but are not limited thereto.

실시예에 의하면, 비아홀 타입 수직형 발광소자에서 N-contact을 위한 메사에칭 리세스(Mesa etching recess)의 개수를 최적비율로 제어하여 VF 증가 없이 광속을 높일 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.According to the embodiment, a light emitting device capable of increasing the light flux without increasing the VF by controlling the number of mesa etching recesses for the N-contact in the via hole type vertical light emitting device at the optimum ratio, a method of manufacturing the light emitting device , A light emitting device package, and an illumination system.

또한 실시예에 의하면, 비아홀 타입 수직형 발광소자에서 N-contact을 위한 메사에칭 리세스의 크기, 간격, 거리 등을 최적으로 제어하여 VF 증가 없이 광속을 높일 수 있다.In addition, according to the embodiment, in the via hole type vertical light emitting device, the size, spacing, distance, etc. of the mesa etching recess for N-contact can be optimally controlled to increase the light flux without increasing the VF.

또한 실시예에 의하면, 캐리어 주입효율을 향상시켜 광속이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.Further, according to the embodiment, it is possible to provide a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and an illumination system in which the light emitting efficiency is improved by improving the carrier injection efficiency.

도 12는 실시 예에 따른 발광소자가 적용된 발광소자 패키지를 나타낸 도면이다.12 is a view illustrating a light emitting device package to which the light emitting device according to the embodiment is applied.

도 12를 참조하면, 실시 예에 따른 발광소자 패키지는 몸체(205)와, 상기 몸체(205)에 배치된 제1 리드전극(213) 및 제2 리드전극(214)과, 상기 몸체(205)에 제공되어 상기 제1 리드전극(213) 및 제2 리드전극(214)과 전기적으로 연결되는 발광소자(100)와, 상기 발광소자(100)를 포위하는 몰딩부재(240)를 포함할 수 있다.12, a light emitting device package according to an embodiment includes a body 205, a first lead electrode 213 and a second lead electrode 214 disposed on the body 205, a body 205, And a molding member 240 surrounding the light emitting device 100. The light emitting device 100 may include a light emitting device 100 that is provided on the first lead electrode 213 and the second lead electrode 214 and is electrically connected to the first lead electrode 213 and the second lead electrode 214, .

상기 몸체(205)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자(100)의 주위에 경사면이 형성될 수 있다.The body 205 may be formed of a silicon material, a synthetic resin material, or a metal material, and an inclined surface may be formed around the light emitting device 100.

상기 제1 리드전극(213) 및 제2 리드전극(214)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공한다. 또한, 상기 제1 리드전극(213) 및 제2 리드전극(214)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The first lead electrode 213 and the second lead electrode 214 are electrically isolated from each other and provide power to the light emitting device 100. [ The first lead electrode 213 and the second lead electrode 214 may increase the light efficiency by reflecting the light generated from the light emitting device 100. The heat generated from the light emitting device 100 To the outside.

상기 발광소자(100)는 상기 몸체(205) 위에 배치되거나 상기 제1 리드전극(213) 또는 제2 리드전극(214) 위에 배치될 수 있다.The light emitting device 100 may be disposed on the body 205 or may be disposed on the first lead electrode 213 or the second lead electrode 214.

상기 발광소자(100)는 상기 제1 리드전극(213) 및 제2 리드전극(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.The light emitting device 100 may be electrically connected to the first lead electrode 213 and the second lead electrode 214 by a wire, flip chip, or die bonding method.

실시예에서 발광소자(100)는 제2 리드전극(214)에 실장되고, 제1 리드전극(213)과 와이어(250)에 의해 연결될 수 있으나, 실시예가 이에 한정되는 것은 아니다.The light emitting device 100 may be mounted on the second lead electrode 214 and connected to the first lead electrode 213 by the wire 250. However, the embodiment is not limited thereto.

상기 몰딩부재(240)는 상기 발광소자(100)를 포위하여 상기 발광소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(240)에는 형광체(232)가 포함되어 상기 발광소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.The molding member 240 surrounds the light emitting device 100 to protect the light emitting device 100. In addition, the molding member 240 may include a phosphor 232 to change the wavelength of light emitted from the light emitting device 100.

실시 예에 따른 발광소자 또는 발광소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.A plurality of light emitting devices or light emitting device packages according to the embodiments may be arrayed on a substrate, and a lens, a light guide plate, a prism sheet, a diffusion sheet, etc., which are optical members, may be disposed on the light path of the light emitting device package. Such a light emitting device package, a substrate, and an optical member can function as a light unit. The light unit may be implemented as a top view or a side view type and may be provided in a display device such as a portable terminal and a notebook computer, or may be variously applied to a lighting device and a pointing device. Still another embodiment may be embodied as a lighting device including the light emitting device or the light emitting device package described in the above embodiments. For example, the lighting device may include a lamp, a streetlight, an electric signboard, and a headlight.

도 13은 실시예에 따른 조명장치의 분해 사시도이다.13 is an exploded perspective view of a lighting apparatus according to an embodiment.

도 13을 참조하면, 실시 예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 리세스더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 패키지를 포함할 수 있다.13, the lighting apparatus according to the embodiment includes a cover 2100, a light source module 2200, a heat discharger 2400, a power supply unit 2600, an inner case 2700, and a socket 2800 . Further, the illumination device according to the embodiment may further include at least one of the member 2300 and the recesser 2500. The light source module 2200 may include a light emitting device package according to an embodiment.

예컨대, 상기 커버(2100)는 벌브(bulb) 또는 반구의 형상을 가지며, 속이 비어 있고, 일 부분이 개구된 형상으로 제공될 수 있다. 상기 커버(2100)는 상기 광원 모듈(2200)과 광학적으로 결합될 수 있다. 예를 들어, 상기 커버(2100)는 상기 광원 모듈(2200)로부터 제공되는 빛을 확산, 산란 또는 여기 시킬 수 있다. 상기 커버(2100)는 일종의 광학 부재일 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합될 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합하는 결합부를 가질 수 있다.For example, the cover 2100 may have a shape of a bulb or a hemisphere, and may be provided in a shape in which the hollow is hollow and a part is opened. The cover 2100 may be optically coupled to the light source module 2200. For example, the cover 2100 may diffuse, scatter, or excite light provided from the light source module 2200. The cover 2100 may be a kind of optical member. The cover 2100 may be coupled to the heat discharging body 2400. The cover 2100 may have an engaging portion that engages with the heat discharging body 2400.

상기 커버(2100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 상기 커버(2100)의 내면의 표면 거칠기는 상기 커버(2100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 상기 광원 모듈(2200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.The inner surface of the cover 2100 may be coated with a milky white paint. Milky white paints may contain a diffusing agent to diffuse light. The surface roughness of the inner surface of the cover 2100 may be larger than the surface roughness of the outer surface of the cover 2100. This is for sufficiently diffusing and diffusing the light from the light source module 2200 and emitting it to the outside.

상기 커버(2100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 상기 커버(2100)는 외부에서 상기 광원 모듈(2200)이 보이도록 투명할 수 있고, 불투명할 수 있다. 상기 커버(2100)는 블로우(blow) 성형을 통해 형성될 수 있다.The cover 2100 may be made of glass, plastic, polypropylene (PP), polyethylene (PE), polycarbonate (PC), or the like. Here, polycarbonate is excellent in light resistance, heat resistance and strength. The cover 2100 may be transparent so that the light source module 2200 is visible from the outside, and may be opaque. The cover 2100 may be formed by blow molding.

상기 광원 모듈(2200)은 상기 방열체(2400)의 일 면에 배치될 수 있다. 따라서, 상기 광원 모듈(2200)로부터의 열은 상기 방열체(2400)로 전도된다. 상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다.The light source module 2200 may be disposed on one side of the heat discharging body 2400. Accordingly, heat from the light source module 2200 is conducted to the heat discharger 2400. The light source module 2200 may include a light source unit 2210, a connection plate 2230, and a connector 2250.

상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다. 상기 가이드홈(2310)은 상기 광원부(2210)의 기판 및 커넥터(2250)와 대응된다.The member 2300 is disposed on the upper surface of the heat discharging body 2400 and has guide grooves 2310 through which the plurality of light source portions 2210 and the connector 2250 are inserted. The guide groove 2310 corresponds to the substrate of the light source unit 2210 and the connector 2250.

상기 부재(2300)의 표면은 빛 반사 물질로 도포 또는 코팅된 것일 수 있다. 예를 들면, 상기 부재(2300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 상기 부재(2300)는 상기 커버(2100)의 내면에 반사되어 상기 광원 모듈(2200)측 방향으로 되돌아오는 빛을 다시 상기 커버(2100) 방향으로 반사한다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.The surface of the member 2300 may be coated or coated with a light reflecting material. For example, the surface of the member 2300 may be coated or coated with a white paint. The member 2300 reflects the light reflected by the inner surface of the cover 2100 toward the cover 2100 in the direction toward the light source module 2200. Therefore, the light efficiency of the illumination device according to the embodiment can be improved.

상기 부재(2300)는 예로서 절연 물질로 이루어질 수 있다. 상기 광원 모듈(2200)의 연결 플레이트(2230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 상기 방열체(2400)와 상기 연결 플레이트(2230) 사이에 전기적인 접촉이 이루어질 수 있다. 상기 부재(2300)는 절연 물질로 구성되어 상기 연결 플레이트(2230)와 상기 방열체(2400)의 전기적 단락을 차단할 수 있다. 상기 방열체(2400)는 상기 광원 모듈(2200)로부터의 열과 상기 전원 제공부(2600)로부터의 열을 전달받아 방열한다.The member 2300 may be made of an insulating material, for example. The connection plate 2230 of the light source module 2200 may include an electrically conductive material. Therefore, electrical contact can be made between the heat discharging body 2400 and the connecting plate 2230. The member 2300 may be formed of an insulating material to prevent an electrical short circuit between the connection plate 2230 and the heat discharging body 2400. The heat discharger 2400 receives heat from the light source module 2200 and heat from the power supply unit 2600 to dissipate heat.

상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)을 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다. 상기 가이드 돌출부(2510)는 상기 전원 제공부(2600)의 돌출부(2610)가 관통하는 홀을 갖는다.The holder 2500 blocks the receiving groove 2719 of the insulating portion 2710 of the inner case 2700. Therefore, the power supply unit 2600 housed in the insulating portion 2710 of the inner case 2700 is sealed. The holder 2500 has a guide protrusion 2510. The guide protrusion 2510 has a hole through which the protrusion 2610 of the power supply unit 2600 passes.

상기 전원 제공부(2600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 상기 광원 모듈(2200)로 제공한다. 상기 전원 제공부(2600)는 상기 내부 케이스(2700)의 수납홈(2719)에 수납되고, 상기 홀더(2500)에 의해 상기 내부 케이스(2700)의 내부에 밀폐된다.The power supply unit 2600 processes or converts an electrical signal provided from the outside and provides the electrical signal to the light source module 2200. The power supply unit 2600 is housed in the receiving groove 2719 of the inner case 2700 and is sealed inside the inner case 2700 by the holder 2500.

상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다.The power supply unit 2600 may include a protrusion 2610, a guide 2630, a base 2650, and an extension 2670.

상기 가이드부(2630)는 상기 베이스(2650)의 일 측에서 외부로 돌출된 형상을 갖는다. 상기 가이드부(2630)는 상기 홀더(2500)에 삽입될 수 있다. 상기 베이스(2650)의 일 면 위에 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 상기 광원 모듈(2200)의 구동을 제어하는 구동칩, 상기 광원 모듈(2200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.The guide portion 2630 has a shape protruding outward from one side of the base 2650. The guide portion 2630 may be inserted into the holder 2500. A plurality of components may be disposed on one side of the base 2650. The plurality of components include, for example, a DC converter for converting AC power supplied from an external power source into DC power, a driving chip for controlling driving of the light source module 2200, an ESD (ElectroStatic discharge) protective device, and the like, but the present invention is not limited thereto.

상기 연장부(2670)는 상기 베이스(2650)의 다른 일 측에서 외부로 돌출된 형상을 갖는다. 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750) 내부에 삽입되고, 외부로부터의 전기적 신호를 제공받는다. 예컨대, 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750)의 폭과 같거나 작게 제공될 수 있다. 상기 연장부(2670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결되고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(2800)에 전기적으로 연결될 수 있다.The extension portion 2670 has a shape protruding outward from the other side of the base 2650. The extension portion 2670 is inserted into the connection portion 2750 of the inner case 2700 and receives an external electrical signal. For example, the extension portion 2670 may be provided to be equal to or smaller than the width of the connection portion 2750 of the inner case 2700. One end of each of the positive wire and the negative wire is electrically connected to the extension portion 2670 and the other end of the positive wire and the negative wire are electrically connected to the socket 2800 .

상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.The inner case 2700 may include a molding part together with the power supply part 2600. The molding part is a hardened portion of the molding liquid so that the power supply unit 2600 can be fixed inside the inner case 2700.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Accordingly, the contents of such combinations and modifications should be construed as being included in the scope of the embodiments.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention. It can be seen that the modification and application of branches are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

제1 도전형 반도체층(112), 제2 도전형 반도체층(116),
활성층(114), 발광구조층(110),
복수의 리세스(H), 제1 컨택 전극(160), 절연층(140),
접합층(156), 지지부재(158), 제2 컨택 전극(132),
제1 이온주입 영역(191), 제2 이온주입 영역(192)The first conductive semiconductor layer 112, the second conductive semiconductor layer 116,
The active layer 114, the light emitting structure layer 110,
A plurality of recesses H, a first contact electrode 160, an insulating layer 140,
The bonding layer 156, the supporting member 158, the second contact electrode 132,
The first ion implantation region 191, the second ion implantation region 192,

Claims (13)

제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조층;
상기 발광구조층의 저면으로부터 상기 발광구조층의 일부를 관통하여 상기 제1 도전형 반도체층의 일부를 노출하는 복수의 리세스;
상기 복수의 리세스를 통해 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 컨택 전극;
상기 제1 컨택 전극과 상기 복수의 리세스 사이에 배치된 절연층;
상기 제1 컨택 전극과 전기적으로 연결된 제1 전극층; 및
상기 제2 도전형 반도체층과 전기적으로 연결된 제2 컨택 전극;을 포함하며,
상기 복수의 리세스는 상기 발광구조층 상면의 수평 면적 대비 2% 내지 4%의 비율인 발광소자.A light emitting structure layer including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer;
A plurality of recesses penetrating a part of the light emitting structure layer from a bottom surface of the light emitting structure layer to expose a part of the first conductivity type semiconductor layer;
A first contact electrode electrically connected to the first conductive semiconductor layer through the plurality of recesses;
An insulating layer disposed between the first contact electrode and the plurality of recesses;
A first electrode layer electrically connected to the first contact electrode; And
And a second contact electrode electrically connected to the second conductive type semiconductor layer,
Wherein the plurality of recesses have a ratio of 2% to 4% of a horizontal area of the upper surface of the light emitting structure layer. 제1 항에 있어서,
상기 복수의 리세스 중 어느 하나의 수평폭은 20μm 내지 50μm인 발광소자.The method according to claim 1,
Wherein a horizontal width of any one of the plurality of recesses is 20 占 퐉 to 50 占 퐉. 제1 항에 있어서,
상기 활성층의 잔존 면적은 상기 발광구조층의 상면의 수평면적 대비 96% 내지 98%인 발광소자.The method according to claim 1,
Wherein a remaining area of the active layer is 96% to 98% of a horizontal area of the upper surface of the light emitting structure layer. 제1 항에 있어서,
상기 발광구조층의 사이즈는 1350μm×1350μm이하 이고,
상기 복수의 리세스의 개수는 24개 이하인 발광소자.The method according to claim 1,
The size of the light emitting structure layer is 1350 mu m x 1350 mu m or less,
Wherein the number of the recesses is 24 or less. 제1 항에 있어서,
상기 제1 컨택 전극 상측의 상기 제1 도전형 반도체층에 배치된 제1 이온주입 영역을 더 포함하는 발광소자.The method according to claim 1,
And a first ion-implanted region disposed on the first conductive type semiconductor layer on the first contact electrode. 제5 항에 있어서,
상기 제1 이온주입 영역은
제1 도전형 이온이 주입된 발광소자.6. The method of claim 5,
The first ion implantation region
Wherein the first conductivity type ion is implanted. 제5 항에 있어서,
상기 제1 이온주입 영역역폭은
상기 제1 컨택 전극의 수평폭보다 넓은 발광소자.6. The method of claim 5,
The first ion implantation zone width
Wherein the first contact electrode is larger than the horizontal width of the first contact electrode. 제1 항에 있어서,
상기 절연층은 반사물질을 포함하는 발광소자.The method according to claim 1,
Wherein the insulating layer comprises a reflective material. 제1 항에 있어서,
상기 제1 컨택 전극을 둘러싸는 채널층을 포함하며,
상기 채널층층물질을 포함하는 발광소자.The method according to claim 1,
And a channel layer surrounding the first contact electrode,
And the channel layered material. 제1 항에 있어서,
상기 제1 전극층은
상기 제1 컨택 전극 상에 확산방지층과,
상기 확산방지층층합층을 포함하는 발광소자.The method according to claim 1,
The first electrode layer
A diffusion barrier layer on the first contact electrode,
And the diffusion preventing laminate layer. 제10 항에 있어서,
상기 제1 컨택 전극은
상면에서 저면으로 폭이 감소하는 발광소자.11. The method of claim 10,
The first contact electrode
And the width decreases from the top surface to the bottom surface. 제1 항에 있어서,
상기 복수의 리세스의 수평폭은 상측으로 갈수록 감소하는 발광소자.The method according to claim 1,
Wherein a horizontal width of the plurality of recesses decreases toward an upper side. 제1 항 내지 제12 항에 중 어느 하나에 기재된 발광소자를 구비하는 발광유닛을 포함하는 조명시스템.An illumination system comprising a light emitting unit comprising the light emitting element according to any one of claims 1 to 12.
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