KR102164098B1 - Light emitting device and lighting system - Google Patents
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Abstract
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
실시예에 따른 발광소자는 제1도전형 반도체층과, 상기 제1도전형 반도체층 아래에 배치된 제2도전형 반도체층과, 상기 제1도전형 반도체층 및 제2도전형 반도체층 사이에 배치된 활성층과, 상기 제2도전형 반도체층의 저면으로부터 상기 제2도전형 반도체층과 상기 활성층을 관통하여 상기 제1도전형 반도체층의 일부를 노출하는 복수의 홀과, 상기 제2도전형 반도체층의 저면으로부터 상기 복수의 홀을 통해 상기 제1도전형 반도체층에 전기적으로 연결된 제1컨택 전극을 포함하고, 상기 제1컨택 전극은 상기 제1전극층 상에 캡핑층과 상기 캡핑층 상에 전도층과 상기 전도층 상에 접촉층을 포함한다.The embodiment relates to a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting system.
The light emitting device according to the embodiment includes a first conductive type semiconductor layer, a second conductive type semiconductor layer disposed under the first conductive type semiconductor layer, and between the first conductive type semiconductor layer and the second conductive type semiconductor layer. A plurality of holes for exposing a part of the first conductive type semiconductor layer through the disposed active layer and through the second conductive type semiconductor layer and the active layer from the bottom of the second conductive type semiconductor layer, and the second conductive type A first contact electrode electrically connected to the first conductive type semiconductor layer from the bottom of the semiconductor layer through the plurality of holes, wherein the first contact electrode is on the first electrode layer and on the capping layer and the capping layer It includes a conductive layer and a contact layer on the conductive layer.
Description
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지, 및 조명시스템에 관한 것이다.The embodiment relates to a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting system.
발광소자(Light Emitting Diode)는 전기에너지가 빛에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.Light Emitting Diode is a pn junction diode that converts electrical energy into light energy. It can be created as a compound semiconductor such as Group III and Group V on the periodic table, and realizes various colors by adjusting the composition ratio of the compound semiconductor. This is possible.
발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공이 결합하여 전도대(conduction band)와 가전대(valance band)의 에너지 갭에 해당하는 만큼의 에너지를 발산하고, 상기 에너지가 빛으로 발산되면 발광소자가 된다.When a forward voltage is applied, the electrons in the n-layer and the holes in the p-layer are combined to emit energy equivalent to the energy gap between the conduction band and the valence band, and the energy is emitted as light. Then it becomes a light emitting device.
질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(blue) 발광소자, 녹색(green) 발광소자, 및 자외선(UV) 발광소자는 상용화되어 널리 사용되고 있다.Nitride semiconductors are attracting great interest in the development of optical devices and high-power electronic devices due to their high thermal stability and wide bandgap energy. In particular, a blue light emitting device, a green light emitting device, and an ultraviolet (UV) light emitting device using a nitride semiconductor have been commercialized and widely used.
종래기술에 의한 발광소자 중에 전극층이 에피층의 한쪽 방향에 배치되는 수평형 타입(Lateral Type) 발광소자가 있는데, 이러한 수평형 타입 발광소자는 협소한 전류 흐름으로 인해, 발광소자의 동작 전압(VF)이 증가하여 전류효율이 저하되며, 정전기 방전(Electrostatic discharge)에 취약한 문제가 있다. Among the conventional light emitting devices, there is a lateral type light emitting device in which an electrode layer is disposed in one direction of the epi layer. Such a horizontal type light emitting device has an operating voltage (VF) of the light emitting device due to a narrow current flow. ) Increases, the current efficiency decreases, and there is a problem that is vulnerable to electrostatic discharge.
이러한 문제를 해결하기 위해서, 종래에는 에피층 하측에 비아홀을 형성하여 전극을 배치하는 비아홀 타입 수직형 발광소자가 개발되고 있다.In order to solve this problem, conventionally, a via hole type vertical light emitting device has been developed in which a via hole is formed under an epi layer to place an electrode.
종래기술에서 비아홀 타입 수직형 발광소자를 제조하기 위해, n-컨택(n-contact)을 위한 다수의 메사에칭(Mesa etching)을 진행하고 n-컨택과 메사에칭 홀(Mesa etching hole) 사이에 절연층을 형성한다.In order to manufacture a via-hole type vertical light emitting device in the prior art, a number of Mesa etching for n-contact is performed, and insulation between n-contact and Mesa etching hole is performed. To form a layer.
한편, n-컨택 전극 증착할 때 다층의 금속들이 섞이게 되면 표면에 러프니스(roughness)가 발생하는 문제가 있다.On the other hand, when multilayer metals are mixed when depositing an n-contact electrode, there is a problem that roughness occurs on the surface.
실시예는 컨택 전극에 캡핑층을 추가하여 표면 거칠기가 감소된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.The embodiment is to provide a light emitting device having reduced surface roughness by adding a capping layer to a contact electrode, a method of manufacturing a light emitting device, a light emitting device package, and a lighting system.
또한, 실시예에 의하면, 컨택 전극에 전도층을 분할 적층하여 표면 거칠기가 감소된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.In addition, according to an embodiment, a light emitting device having reduced surface roughness by dividing and laminating a conductive layer on a contact electrode, a method of manufacturing a light emitting device, a light emitting device package, and a lighting system are provided.
실시예에 따른 발광소자는 제1도전형 반도체층과, 상기 제1도전형 반도체층 아래에 배치된 제2도전형 반도체층과, 상기 제1도전형 반도체층 및 제2도전형 반도체층 사이에 배치된 활성층과, 상기 제2도전형 반도체층의 저면으로부터 상기 제2도전형 반도체층과 상기 활성층을 관통하여 상기 제1도전형 반도체층의 일부를 노출하는 복수의 홀과, 상기 제2도전형 반도체층의 저면으로부터 상기 복수의 홀을 통해 상기 제1도전형 반도체층에 전기적으로 연결된 제1컨택 전극을 포함하고, 상기 제1컨택 전극은 상기 제1전극층 상에 캡핑층과 상기 캡핑층 상에 전도층과 상기 전도층 상에 접촉층을 포함할 수 있다.The light emitting device according to the embodiment includes a first conductive type semiconductor layer, a second conductive type semiconductor layer disposed under the first conductive type semiconductor layer, and between the first conductive type semiconductor layer and the second conductive type semiconductor layer. A plurality of holes for exposing a part of the first conductive type semiconductor layer through the disposed active layer and through the second conductive type semiconductor layer and the active layer from the bottom of the second conductive type semiconductor layer, and the second conductive type A first contact electrode electrically connected to the first conductive type semiconductor layer from the bottom of the semiconductor layer through the plurality of holes, wherein the first contact electrode is on the first electrode layer and on the capping layer and the capping layer It may include a conductive layer and a contact layer on the conductive layer.
실시예에 따른 조명시스템은 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다.The lighting system according to the embodiment may include a light emitting unit including the light emitting device.
실시예에 의하면 컨택 전극에 캡핑층을 추가하여 표면 거칠기가 감소된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.According to the embodiment, a light emitting device having a reduced surface roughness, a method of manufacturing a light emitting device, a light emitting device package, and a lighting system may be provided by adding a capping layer to a contact electrode.
또한, 실시예에 의하면, 컨택 전극에 전도층을 분할 적층하여 표면 거칠기가 감소되어 열적 특성이 개선되는 효과가 있다. In addition, according to the embodiment, by dividing and laminating a conductive layer on the contact electrode, the surface roughness is reduced, thereby improving thermal properties.
도 1은 실시예에 따른 발광소자의 평면 투영도.
도 2는 실시예에 따른 발광소자의 부분 확대 단면도.
도 3a는 실시예에 따른 발광소자의 제1컨택 전극의 단면도.
도 3b 내지 도 3d는 각각 다른 실시예에 따른 발광소자의 제1컨택 전극의 단면도.
도 4는 실시예에 따른 개선된 전기적 특성을 설명하는 그래프.
도 5a와 도 5b는 발광소자의 제1컨택 전극의 부분 촬영이미지.
도 6a와 도 6b는 발광소자의 제1컨택 전극 상면의 표면 촬영이미지.
도 7a와 도 7b는 발광소자의 제1컨택 전극의 단면 촬영이미지.
도 8a와 도 8b는 발광소자의 제1컨택 전극 상면의 표면 촬영이미지.
도 9 내지 도 17은 실시예에 따른 발광소자의 제조방법의 공정 단면도.
도 18은 실시예에 따른 발광소자의 패키지 단면도.
도 19는 실시예에 따른 조명장치의 분해 사시도.1 is a plan view of a light emitting device according to an embodiment.
2 is a partially enlarged cross-sectional view of a light emitting device according to the embodiment.
3A is a cross-sectional view of a first contact electrode of a light emitting device according to an embodiment.
3B to 3D are cross-sectional views of first contact electrodes of a light emitting device according to different embodiments.
4 is a graph illustrating improved electrical characteristics according to an embodiment.
5A and 5B are partial photographing images of a first contact electrode of a light emitting device.
6A and 6B are photographed images of a surface of an upper surface of a first contact electrode of a light emitting device.
7A and 7B are cross-sectional photographing images of a first contact electrode of a light emitting device.
8A and 8B are photographed images of a surface of an upper surface of a first contact electrode of a light emitting device.
9 to 17 are cross-sectional views illustrating a method of manufacturing a light emitting device according to the embodiment.
18 is a cross-sectional view of a package of a light emitting device according to an embodiment.
19 is an exploded perspective view of a lighting device according to an embodiment.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the embodiment, each layer (film), region, pattern, or structure is "on/over" or "under" of the substrate, each layer (film), region, pad, or patterns. In the case of being described as being formed in, "on/over" and "under" include both "directly" or "indirectly" formed do. In addition, standards for the top/top or bottom of each layer will be described based on the drawings.
도 1은 실시예에 따른 발광소자의 평면 투영도이고, 도 2는 도 1의 A-A'선을 따른 부분 확대 단면도이다.1 is a plan view of a light emitting device according to an exemplary embodiment, and FIG. 2 is a partially enlarged cross-sectional view taken along line AA′ of FIG. 1.
도 1과 도 2를 참조하면, 실시예에 따른 발광소자(100)는 제1도전형 반도체층(112)과, 상기 제1도전형 반도체층(112) 아래에 배치된 제2도전형 반도체층(116)과, 상기 제1도전형 반도체층(112) 및 제2도전형 반도체층(116) 사이에 배치된 활성층(114)과, 상기 제2도전형 반도체층(116)의 저면으로부터 상기 제2도전형 반도체층(116)과 상기 활성층(114)의 관통하여 상기 제1도전형 반도체층(112)의 일부를 노출하는 복수의 홀(H)을 포함할 수 있다.1 and 2, the
실시예에 따른 발광소자(100)는 상기 복수의 홀(H) 상에 채널층(120)과, 상기 제2도전형 반도체층(116)의 저면으로부터 상기 복수의 홀(H)을 통해 상기 제1도전형 반도체층(112)에 전기적으로 연결된 제1컨택 전극(160)과, 상기 제1컨택 전극(160) 상측의 상기 제1도전형 반도체층(112)에 배치된 제1이온주입 영역(191)과, 상기 제1컨택 전극(160)과 상기 복수의 홀(H) 사이에 배치된 절연층(140)과, 상기 제1컨택 전극(160)과 전기적으로 연결된 제1전극층(150) 및 상기 제2도전형 반도체층(116)과 전기적으로 연결된 제2컨택 전극(132)을 포함할 수 있다.The
실시예에 따른 발광소자(100)는 상기 절연층(140) 아래에 배치된 확산방지층(154)과, 상기 확산방지층 아래에 배치된 접합층(156)과, 상기 접합층(156) 아래에 배치된 지지부재(158)와, 상기 지지부재 아래에 배치된 하부전극(159)을 포함할 수 있다.The
실시예에 의하면, 상기 제1컨택 전극(160)은 복수의 층을 포함하여 고온에서 상기 제1컨택 전극(160)을 증착할 때, 복수의 금속들이 뒤섞이게 되어 생기는 표면 러프니스를 줄일 수 있다. 상기 제1컨택 전극(160)의 복수의 층은 도 3a 내지 도 3d에서 자세히 설명한다.According to an embodiment, when the
도 3a는 실시예에 따른 발광소자의 제1컨택 전극의 단면도이다.3A is a cross-sectional view of a first contact electrode of a light emitting device according to an embodiment.
도 3a를 참조하면, 실시예에 따른 제1컨택 전극(160)은 캡핑층(161)과, 상기 캡핑층(161)상에 전도층(163)과, 상기 전도층(163)상에 접촉층(165)을 포함할 수 있다. 3A, the
실시예에서 상기 캡핑층(161)은 제1캡핑층(161a), 제2캡핑층(161b), 및 제3캡핑층(161c)을 포함할 수 있고, 상기 제1캡핑층(161a)상에 상기 제2캡핑층(161b)이 배치될 수 있고, 상기 제2캡핑층(161b)상에 상기 제3캡핑층(161c)이 배치될 수 있다.In an embodiment, the
상기 캡핑층(161)은 상기 제1전극층(150)상에 배치되어 직접적으로 연결될 수 있고, 상기 전도층(163) 하면에 배치될 수 있다.The
상기 제1캡핑층(161a)와 상기 제3캡핑층(161c)는 구성 물질이 동일할 수 있고, 실시예에 따라, Ti층을 포함할 수 있다. The
상기 제2캡핑층(161b)는 상기 제1캡핑층(161a)와 상기 제3캡핑층(161c) 사이에 배치될 수 있고, 실시예에 따라, Ni층을 포함할 수 있다.The
상기 제3캡핑층(161c)의 두께는 상기 제1캡핑층(161a)과 상기 제2캡핑층(161b)의 두께와 상이할 수 있다. 또한, 상기 제2캡핑층(161b)의 두께는 상기 제1캡핑층(161a)의 두께는 동일할 수 있다. The thickness of the
실시예에 따라, 상기 제1캡핑층(161a)의 두께와 상기 제2캡핑층(161b)의 두께는 450A 이상 550A 이하의 범위일 수 있고, 상기 제3캡핑층(161c)의 두께는 900A 이상 1100A 이하의 범위일 수 있으나, 이에 한정하는 것은 아니다. 상기 제1캡핑층(161a)와 상기 제2캡핑층(161b)의 두께가 450A 미만일 경우, 표면에 발생하는 러프니스가 증가할 수 있고, 두께가 550A 초과일 경우 전기적 전달 효과가 저하될 수 있다. 또한, 상기 제3캡핑층(161c)의 두께가 900A 미만일 경우, 표면에 발생하는 러프니스가 증가할 수 있고, 1100A 초과일 경우, 전기적 전달 효과가 저하될 수 있다.Depending on the embodiment, the thickness of the
상기 전도층(163)은 상기 캡핑층(161)상에 배치될 수 있으며, 입사된 광을 반사시킬 수 있다. 예컨대, 상기 전도층(163)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다.The
상기 접촉층(165)은 상기 전도층(163) 상에 배치될 수 있고, 예컨대, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.The
실시예에 따라, 상기 이온주입층(191)은 상기 접촉층(165)과 상기 제1도전형 반도체층(112) 사이에 배치될 수 있다.According to an embodiment, the
도 3b는 다른 실시예에 따른 발광소자의 제1컨택 전극의 단면도이다.3B is a cross-sectional view of a first contact electrode of a light emitting device according to another exemplary embodiment.
도 3a와 도 3b를 참조하면, 실시예에 따른 상기 캡핑층(161)은 제1캡핑층(161a), 제2캡핑층(161b), 제3캡핑층(161c), 제4캡핑층(161d), 및 제5캡핑층(161e)을 포함할 수 있다. 즉, 실시예는 도 3a의 실시예에서 상기 제4캡핑층(161d)과 상기 제5캡핑층(161e)을 더 포함할 수 있다.3A and 3B, the
상기 제4캡핑층(161d)은 상기 제1전극층(150)과 직접적으로 연결될 수 있고, 상기 제5캡핑층(161e)은 상기 제4캡핑층(161d)와 상기 제1캡핑층(161a) 사이에 배치될 수 있다.The
상기 제4캡핑층(161d)은 상기 제1캡핑층(161a) 및 상기 제3캡핑층(161c)과 동일한 물질을 포함할 수 있고, 실시예에 따라, 상기 제1캡핑층(161a), 상기 제3캡핑층(161c), 및 상기 제4캡핑층(161d)은 Ti층을 포함할 수 있다.The
상기 제5캡핑층(161e)은 상기 제2캡핑층(161b)과 동일한 물질을 포함할 수 있고, 실시예에 따라, 상기 제2캡핑층(161b)과 상기 제5캡핑층(161e)은 Ni층을 포함할 수 있다.The
상기 제4캡핑층(161d)과 상기 제5캡핑층(161e)의 두께는 상기 제1캡핑층(161a)과 상기 제2캡핑층(161b)의 두께와 동일할 수 있다. 즉, 상기 캡핑층(161)은 상기 전극층과 접촉하는 상기 제3캡핑층(161c)을 제외하고 두께가 동일할 수 있다.The thickness of the
실시예에 따라, 상기 제1캡핑층(161a)의 두께, 상기 제2캡핑층(161b)의 두께, 상기 제4캡핑층(161d), 상기 제5캡핑층(161e)의 두께는 450A 이상 550A 이하의 범위일 수 있고, 상기 제3캡핑층(161c)의 두께는 900A 이상 1100A 이하의 범위일 수 있으나, 이에 한정하는 것은 아니다. Depending on the embodiment, the thickness of the
즉, 실시예는 상기 제4캡핑층(161d)와 상기 제5캡핑층(161e)를 추가로 배치하여 고온에서 상기 제1컨택 전극(160)을 증착할 때, 복수의 금속들이 뒤섞이게 되어 생기는 표면 러프니스를 줄일 수 있다. That is, in the embodiment, when the
도 3c는 또 다른 실시예에 따른 발광소자의 제1컨택 전극의 단면도이다.3C is a cross-sectional view of a first contact electrode of a light emitting device according to another embodiment.
도 3a 내지 도 3c를 참조하면, 실시예에 따른 상기 전도층(163)은 제1전도층(163a), 제2전도층(163b), 및 제3전도층(163c)을 포함할 수 있다.3A to 3C, the
상기 제1전도층(163a)은 상기 제3캡핑층(161c)과 직접적으로 연결될 수 있고, 상기 제2전도층(163b)은 상기 제1전도층(163a)과 상기 제3전도층(163c) 사이에 배치될 수 있다.The first
상기 제1전도층(163a)은 상기 제3전도층(163c)과 동일한 물질을 포함할 수 있고, 실시예에 따라, 상기 제1전도층(163a)와 상기 제3전도층(163c)은 Al층을 포함할 수 있다.The first
상기 제1전도층(163a)의 두께는 상기 제3전도층(163c)의 두께보다 작을 수 있고, 실시예에 따라 상기 제1전도층(163a)의 두께는 900A 이상 1100A 이하일 수 있고, 상기 제3전도층(163c)의 두께는 1800A 이상 2200A 이하일 수 있으나, 이에 한정하는 것은 아니다. 이때, 상기 제1전도층의 두께가 900A 미만일 경우, 반사 효과가 저하될 수 있고, 두께가 1100A 초과일 경우, 전기적 전달 효과가 저하될 수 있다. 또한, 제3전도층(163c)의 두께가 1800A 미만일 경우도, 반사 효과가 저하될 수 있고, 두께가 2200A 초과일 경우, 전기적 전달 효과가 저하될 수 있다.The thickness of the first
상기 제2전도층(163b)는 Ti층을 포함할 수 있고, 실시예에 따라 450A 이상 550A 이하의 범위 내의 두께를 가질 수 있으나 이에 한정하는 것은 아니다.The second
즉, 실시예는 상기 제1전도층(163a), 제2전도층(163b), 및 제3전도층(163c)를 추가로 배치하여, 고온에서 상기 제1컨택 전극(160)을 증착할 때, 복수의 금속들이 뒤섞이게 되어 생기는 표면 러프니스를 줄일 수 있다. That is, in the embodiment, when the first
도 3d는 또 다른 실시예에 따른 발광소자의 제1컨택 전극의 단면도이다.3D is a cross-sectional view of a first contact electrode of a light emitting device according to another exemplary embodiment.
도 3a 내지 도 3d를 참조하면, 실시예에 따른 상기 전도층(163)은 제1전도층(163a), 제2전도층(163b), 및 제3전도층(163c)을 포함할 수 있고, 상기 캡핑층(161)은 제1캡핑층(161a), 제2캡핑층(161b), 제3캡핑층(161c), 제4캡핑층(161d), 및 제5캡핑층(161e)을 포함할 수 있다. 즉, 실시예는 도 3c의 실시예에서 상기 제4캡핑층(161d)와 상기 제5캡핑층(161e)을 더 포함할 수 있다.3A to 3D, the
도 4는 실시예에 따른 제1컨택 전극의 개선된 전기적 특성을 설명하는 그래프이다.4 is a graph illustrating improved electrical characteristics of a first contact electrode according to an exemplary embodiment.
도 3d와 도 4를 참조하면, 종래의 컨택전극의 컨택 저항보다 도 3d에 도시된 실시예에 따른 제1컨택 전극의 컨택 저항이 작아짐에 따라, 종래의 컨택전극의 그래프(R)는 전압이 0.4V 일 때, 전류가 0.062A가 흐르나, 실시예에 따른 개선된 제1컨택 전극의 그래프(E)는 전압이 0.4V 일 때, 전류가 0.085A가 흐를 수 있다. 즉, 실시예는 제1컨택 전극(160)을 분할 적층하여 표면의 거칠기를 감소시키고, 나아가 컨택 저항이 작아져 전기적 특성이 향상될 수 있다. 3D and 4, as the contact resistance of the first contact electrode according to the embodiment shown in FIG. 3D is smaller than that of the conventional contact electrode, the graph R of the conventional contact electrode is When the voltage is 0.4V, a current of 0.062A flows. However, in the graph E of the improved first contact electrode according to the embodiment, when the voltage is 0.4V, a current of 0.085A may flow. That is, in the embodiment, the
도 5a와 도 5b는 발광소자의 제1컨택 전극의 부분 촬영이미지이다.5A and 5B are partial photographing images of the first contact electrode of the light emitting device.
도 5a는 종래의 제1컨택 전극(160)과 제1도전형 반도체층(112)의 SEM(scanning electron microscope) 촬영 이미지이고, 도 5b는 실시예에 따른 제1컨택 전극(160)과 제1도전형 반도체층(112)의 SEM 촬영 이미지이다.5A is a scanning electron microscope (SEM) image of a conventional
도 5a와 도 5b를 참조하면, 상기 제1컨택 전극(160)은 고온에서 상기 제1도전형 반도체층(112)에 증착될 때, 복수의 금속들이 뒤섞이게 되어 도 5a의 가운데 경계면이 선명도가 도 5b의 중앙 경계면보다 떨어질 수 있다. 즉, 실시예는 중앙 경계면에서 표면 거칠기가 감소하여 공정 안정성을 높힐 수 있다.5A and 5B, when the
도 6a와 도 6b는 발광소자의 제1컨택 전극 상면의 표면 촬영이미지이다.6A and 6B are surface photographing images of an upper surface of a first contact electrode of a light emitting device.
도 6a는 종래의 제1컨택 전극(160)의 SEM의 틸트뷰 이미지이고, 도 6b는 실시예에 따른 제1컨택 전극(160)의 SEM 틸트뷰 이미지이다.6A is a conventional SEM tilt view image of the
도 6a와 도 6b를 참조하면, 종래 컨택 전극(E)의 표면은 고온에서 상기 도전형 반도체층에 증착시 복수의 금속들이 뒤섞이게 되어 표면 거칠기가 증가할 수 있으나, 실시예에 따른 컨택 전극의 표면(R)은 표면 거칠기가 감소될 수 있다.6A and 6B, the surface of a conventional contact electrode E may be mixed with a plurality of metals when deposited on the conductive semiconductor layer at a high temperature, thereby increasing the surface roughness. The surface R may have a reduced surface roughness.
도 7a와 도 7b는 발광소자의 제1컨택 전극의 단면 촬영이미지이다.7A and 7B are cross-sectional photographing images of a first contact electrode of a light emitting device.
도 7a는 종래의 제1컨택 전극(160)의 FIB(focused ion beam) 촬영 이미지이고, 도 7b는 실시예에 따른 제1컨택 전극(160)의 FIB 촬영 이미지이다.7A is a conventional FIB (focused ion beam) photographed image of the
도 7a와 도 7b를 참조하면, 제1도전형 반도체층(112) 상에 상기 접촉층(165), 상기 전도층(163), 상기 캡핑층(161)이 차례로 배치되고, 상기 제1컨택 전극(160)은 고온에서 상기 제1도전형 반도체층(112)에 증착될 때, 도 5b의 상기 캡핑층(161)과 상기 접촉층(165)이 도 5a의 상기 캡핑층(161)과 상기 접촉층(165)과 비교하여 거칠기가 감소할 수 있다.7A and 7B, the
즉, 실시예는 상기 전도층(163)을 분할 적층하고, 상기 캡핑층(161)을 추가하여 종래보다 소자의 신뢰성을 높힐 수 있다.That is, in the embodiment, the
도 8a와 도 8b는 발광소자의 제1컨택 전극 상면의 표면 촬영이미지이다.8A and 8B are surface photographing images of an upper surface of a first contact electrode of a light emitting device.
도 8a는 종래의 제1컨택 전극(160)의 AFM(atomic force microscope) 촬영 이미지이고, 도 8b는 실시예에 따른 제1컨택 전극(160)의 AFM 촬영 이미지이다.FIG. 8A is a conventional atomic force microscope (AFM) image of the
도 8a는 제1컨택 전극(160)이 증착된 후 표면(R)의 거칠기를 나타내고, 표면 거칠기의 RMS 값은 27.nm이고, 표면 거칠기의 최대값과 최소값의 차이는 200nm일 수 있다. 도 8b는 표면(E) 거칠기의 RMS 값은 10nm이고, 표면 거칠기의 최대값과 최소값의 차이는 125nm일 수 있다. 8A shows the roughness of the surface R after the
즉, 실시예에는 상기 전도층(163)을 분할 적층하고, 상기 캡핑층(161)을 추가하여 종래보다 표면 거칠기의 RMS 값이 감소하고, 최대값과 최소값의 차이가 감소하여 표면 거칠기가 개선될 수 있다.That is, in the embodiment, by dividing the
도 9 내지 도 17은 실시예에 따른 발광소자의 제조방법의 공정 단면도이다.9 to 17 are cross-sectional views illustrating a method of manufacturing a light emitting device according to an embodiment.
이하, 도 9 내지 도 17을 참조하여 실시예에 따른 발광소자의 제조방법을 설명하면서, 이건 발명의 특징을 상술하기로 한다. Hereinafter, a method of manufacturing a light emitting device according to an embodiment will be described with reference to FIGS. 9 to 17, and features of the present invention will be described in detail.
우선, 도 9와 같이 성장 기판(105) 상에 발광구조층(110)이 형성될 수 있다. 상기 발광구조층(110)은 제1 도전형 반도체층(112), 활성층(114), 및 제2 도전형 반도체층(116)을 포함할 수 있다.First, as shown in FIG. 9, the light emitting
성장 기판(105)은 성장 장비에 로딩되고, 그 위에 II족 내지 VI족 원소의 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다.The
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등이 채용될 수 있으며, 이러한 장비로 한정되지는 않는다.The growth equipment is an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal organic chemical vapor (MOCVD). deposition), etc. may be employed, but is not limited to such equipment.
상기 성장 기판(105)은 도전성 기판 또는 절연성 기판 등일 수 있다. 예를 들어, 상기 성장 기판(105)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다.The
상기 성장 기판(105) 위에는 버퍼층(미도시)이 형성될 수 있다. 상기 버퍼층은 상기 성장 기판(105)과 질화물 반도체층 사이의 격자 상수의 차이를 줄여주게 되며, 그 물질은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다. A buffer layer (not shown) may be formed on the
상기 버퍼층 상에는 언도프드 반도체층(미도시)이 형성될 수 있으며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있으며, n형 반도체층보다 저 전도성의 반도체층으로 형성될 수 있다.An undoped semiconductor layer (not shown) may be formed on the buffer layer, and the undoped semiconductor layer may be formed of an undoped GaN-based semiconductor, and may be formed as a semiconductor layer having a lower conductivity than an n-type semiconductor layer. .
이후, 상기 버퍼층 또는 언도프트 반도체층 상에 제1도전형 반도체층(112)이 형성된다. 이후, 상기 제1도전형 반도체층(112) 상에는 활성층(114)이 형성되며, 상기 활성층(114) 상에 제2도전형 반도체층(116)이 순차적으로 적층될 수 있다. Thereafter, a first conductive
상기의 각 반도체층의 위 또는 아래에는 다른 층이 더 배치될 수 있으며, 예컨대 III족-V족 화합물 반도체층을 이용하여 초격자 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.Other layers may be further disposed above or below each of the semiconductor layers, and may be formed in a superlattice structure using, for example, a group III-V compound semiconductor layer, but is not limited thereto.
상기 제1도전형 반도체층(112)은 제1 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 예를 들면, 상기 제1도전형 반도체층(112)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. The first conductivity
상기 제1도전형 반도체층(112)은 n형 반도체층일 수 있으며, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다.The first conductive
상기 제1도전형 반도체층(112)은 단층 또는 다층으로 형성될 수 있으며, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.The first
상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수 있다. 상기 활성층(114)은 III족-V족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층을 포함하며, 상기 장벽층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 높은 밴드 갭을 갖는 물질로 형성될 수 있다.The
상기 활성층(114)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다. The
상기 활성층(114) 위에는 상기 제2도전형 반도체층(116)이 형성되며, 상기 제2도전형 반도체층(116)은 제2 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(116)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.The second conductive
상기 제2도전형 반도체층(116)은 p형 반도체층일 수 있으며, 상기 제2 도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함한다. 상기 제2도전형 반도체층(116)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.The second conductivity-
상기 제2도전형 반도체층(116)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.The second
상기 제1 도전형 반도체층(112), 상기 활성층(114) 및 상기 제2 도전형 반도체층(116)은 발광구조층(110)으로 정의될 수 있다. 또한 상기 제2 도전형 반도체층(116) 위에는 제3 도전형 반도체층(미도시) 예컨대, 제2 도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다. The first conductivity
이에 따라 상기 발광구조층(110)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다. 이하의 설명에서는 발광구조층(110)의 최상층에는 제2 도전형 반도체층(116)이 배치된 구조를 일 예로 설명하기로 한다.Accordingly, the light emitting
다음으로, 도 10와 같이, 상기 발광구조물의 일부를 제거하는 메사 에칭공정이 진행될 수 있다. Next, as shown in FIG. 10, a mesa etching process for removing a part of the light emitting structure may be performed.
예를 들어, 상기 제2 도전형 반도체층(116)과 상기 활성층(114)의 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 홀(H)이 형성될 수 있다.For example, a plurality of holes H may be formed through the second conductivity
실시예에서 상기 복수의 홀(H)은 상기 제1 도전형 반도체층(112)에서 제2 도전형 반도체층(116)의 상면까지 소정의 각도 예컨대, 상기 발광구조층(110)의 상면에 대해 둔각의 각도로 형성될 수 있다.In the embodiment, the plurality of holes H is at a predetermined angle from the first conductivity-
실시예에서 상기 복수의 홀(H)의 수평폭은 하측으로 갈수록 감소할 수 있다. 한편, 도 2에서 상기 복수의 홀(H)의 수평폭은 상측으로 갈수록 감소할 수 있다.In the embodiment, the horizontal width of the plurality of holes H may decrease toward the lower side. Meanwhile, in FIG. 2, the horizontal width of the plurality of holes H may decrease toward an upper side.
실시예에 의하면, 복수의 홀(H)의 수평폭이 상측으로 갈수록 감소함으로써 제거되는 활성층(114) 및 제1 도전형 반도체층(112) 영역을 절감하여 발광효율에 기여할 수 있다.According to the embodiment, the horizontal width of the plurality of holes H decreases upwardly, thereby reducing regions of the
실시예에 의하면, 상기 복수의 홀(H)에 의해 노출된 제1 도전형 반도체층(112)에 제1 이온주입 영역(191)을 형성할 수 있다.According to the embodiment, the first
다음으로, 도 12와과 같이, 복수의 홀(H) 상에 채널층(120)이 형성될 수 있다. 상기 채널층(120)은 이후 형성될 제1 컨택 전극(160)이 형성될 영역에는 형성되지 않을 수 있다. 이를 통해, 제1 도전형 반도체층(112)의 일부는 노출될 수 있다.Next, as shown in FIG. 12, a
상기 채널층(120)은 이후 형성되는 제1 컨택 전극(160)과 활성층(114), 제2 도전형 반도체층(116)과의 전기적 절연층 기능을 할 수 있다.The
상기 채널층(120)은 SiOx, SiOxNy, Al2O3, TiO2 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다. The
예를 들어, 상기 채널층(120)은 절연물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있다.For example, the
실시예에 의하면, 발광된 빛이 하측으로 이동할 때, 채널층(120)에서도 반사시켜 줌으로써 광흡수를 최소화함과 아울러 광효율을 증대할 수 있다.According to the embodiment, when the emitted light moves downward, it is reflected in the
다음으로, 상기 제2 도전형 반도체층(116) 상에 제2 컨택 전극(132)이 형성될 수 있다.Next, a
상기 제2 컨택 전극(132)은 상기 제2 도전형 반도체층(116)과 오믹 접촉되며, 적어도 하나의 전도성 물질을 포함하며, 단층 또는 다층으로 이루어질 수 있다.The
예를 들어, 상기 제2 컨택 전극(132)은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다.For example, the
상기 제2 컨택 전극(132)은 투광성의 물질을 포함하며, 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 또는 Pd 중 적어도 하나를 포함할 수 있다. The
다음으로, 상기 제2 컨택 전극(132) 상에 반사층(134)이 형성될 수 있다.Next, a
상기 반사층(134)은 상기 제2 컨택 전극(132) 상에 배치되며, 제2 컨택 전극(132)을 통해 입사된 광을 반사시켜 줄 수 있다.The
상기 반사층(134)은 금속을 포함하며, 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The
다음으로, 상기 반사층(134) 상에 보호층 (136)이 형성될 수 있다. 상기 제2 컨택 전극(132), 반사층(134), 및 보호층(136)을 포함하여 제2 전극층(130)으로 칭할 수 있으며, 제2 전극층(130)은 패드 전극(180)로부터 공급되는 전원을 제2 도전형 반도체층(116)에 공급할 수 있다.Next, a
상기 보호층(136)은 상기 반사층(134) 상에 배치되며 패드 전극(180)으로부터 공급되는 전원을 반사층(134)에 공급할 수 있다. 상기 보호층(136)은 전류 확산층으로 기능할 수 있다. The
상기 보호층(136)은 금속을 포함하며, 전기 전도성이 높은 물질로서, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함할 수 있다.The
다음으로, 도 11과 같이, 상기 보호층(136)과 상기 채널층(120) 상에 절연층(140)이 형성될 수 있다.Next, as shown in FIG. 11, an insulating
상기 절연층(140)은 상기 제1 컨택 전극(160)을 노출하도록 형성될 수 있다.The insulating
상기 절연층(140)은 상기 제1 컨택 전극(160)과 다른 반도체층 사이를 전기적으로 절연시켜 준다. The insulating
또한 상기 절연층(140)은 이후 형성되는 제1 전극층(150)과 채널층(120) 사이에 배치되어, 전기적인 접촉을 차단할 수 있다.In addition, the insulating
상기 절연층(140)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다. The insulating
상기 절연층(140)은 반사율이 50% 초과일 수 있다. 예를 들어, 상기 절연층(140)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있으며, 이러한 절연물질에 반사물질이 혼합된 형태로 형성될 수 있다.The insulating
예를 들어, 상기 절연층(140) 물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있다.For example, the insulating
실시예에 의하면, 제1 컨택 전극(160)과 복수의 홀(H) 사이에 형성되는 절연층(140)의 물성을 반사층 물질로 형성하여, 패시베이션 기능하는 절연층(140)에서의 광흡수를 최소화하여 광효율을 증대할 수 있다.According to the embodiment, the physical properties of the insulating
다음으로, 상기 노출된 제1 도전형 반도체층(112) 상에 제1 컨택 전극(160)이 형성될 수 있다.Next, a
상기 제1 컨택 전극(160)은 상기 노출된 제1 도전형 반도체층(112)과 오믹 접촉될 수 있다. 상기 제1 컨택 전극(160)은 위에서 볼 때, 원형 또는 다각형 형상일 수 있으며, 이에 대해 한정되지 않는다.The
상기 제1 컨택 전극(160)의 상면은 상기 활성층(114)의 상면과 상기 제1 도전형 반도체층(112)의 상면 사이에 배치될 수 있다. The upper surface of the
상기 제1 컨택 전극(160)이 접촉되는 상기 제1 도전형 반도체층(112)의 면은 Ga-face로서, 플랫한 구조로 형성될 수 있으나 이에 한정되지 않는다.The surface of the first conductivity
다음으로, 도 13과 같이, 상기 절연층(140)과 상기 제1 컨택 전극(160) 상에 확산방지층(154)이 형성되고, 상기 확산방지층(154) 상에 접합층(156)이 형성될 수 있다.Next, as shown in FIG. 13, a
상기 확산방지층(154) 또는 상기 접합층(156)은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.The
상기 확산방지층(154) 또는 상기 접합층(156)은 증착 방식, 스퍼터링 방식, 도금 방식 중 적어도 하나로 형성되거나, 전도성 시트로 부착될 수 있다. The
상기 접합층(156)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. The
다음으로, 도 14와 같이 상기 접합층(156) 상에 지지부재(158)가 형성될 수 있다. Next, as shown in FIG. 14, a
상기 확산방지층(154), 접합층(156) 및 지지부재(158)을 포함하여 제1 전극층(150)으로 칭할 수 있으며, 제1 전극층(150)은 하부전극(159)로부터 공급되는 전원을 제1 도전형 반도체층(112)에 공급할 수 있다.It may be referred to as a
상기 지지부재(158)은 접합층(156)과 본딩될 수 있으나 이에 한정되는 것은 아니다.The
상기 지지부재(158)는 전도성 지지부재일 수 있으며, 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 등 중에서 적어도 하나일 수 있다. The
또한 상기 지지부재(158)는 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN 등) 등으로 구현될 수 있고, 보드의 회로 패턴이나 패키지의 리드 프레임 상에 솔더로 접착될 수 있다.In addition, the
다음으로, 도 15와 같이, 성장 기판(105)이 제거될 수 있다. 이때, 성장 기판(105) 제거 후 잔존하는 언도프트 반도체층(미도시) 등을 제거하여 제1 도전형 반도체층(112) 표면이 노출될 수 있다. Next, as shown in FIG. 15, the
상기 성장 기판(105)은 물리적 또는/및 화학적 방법으로 제거될 수 있다. 예를 들어, 상기 성장 기판(105)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 과정으로 제거될 수 있다. 예를 들어, 상기 성장 기판(105)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식으로 상기 성장 기판(105)을 리프트 오프하게 된다. The
또는 상기 성장 기판(105)과 상기 제1 도전형 반도체층(112) 사이에 배치된 버퍼층(미도시)을 습식식각 액을 이용하여 제거하여, 상기 성장 기판(105)을 분리할 수도 있다. Alternatively, the
상기 성장 기판(105)이 제거되고 상기 버퍼층을 에칭하거나 폴리싱하여 제거함으로써, 상기 제1 도전형 반도체층(112)의 상면이 노출될 수 있다.By removing the
상기 제1 도전형 반도체층(112)의 상면은 N-face로서, 상기 성장 기판에 더 가까운 면일 수 있다. The top surface of the first conductivity
상기 제1 도전형 반도체층(112)의 상면은 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 등의 방식으로 에칭하거나, 폴리싱 장비로 연마할 수 있다.The upper surface of the first conductivity-
다음으로, 도 16과 같이, 상기 발광구조층(110)의 일부가 제거되어 채널층(120)의 일부가 노출될 수 있다. Next, as shown in FIG. 16, a part of the light emitting
예를 들어, 패드 전극(180)이 형성될 영역의 제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116)의 일부가 제거될 수 있다.For example, a portion of the first conductivity
예를 들어, 습식에칭 또는 건식에칭을 수행하여 상기 발광구조층(110)의 둘레 즉, 칩과 칩 사이의 경계 영역인 채널 영역 또는 아이솔레이션 영역이 제거될 수 있고, 상기 채널층(120)이 노출될 수 있다. For example, by performing wet etching or dry etching, the circumference of the light emitting
상기 제1 도전형 반도체층(112)의 상면은 광 추출 구조가 형성될 수 있으며, 상기 광 추출 구조는 러프니스 또는 패턴으로 형성될 수 있다. 상기 광 추출 구조는 습식 또는 건식 에칭 방식에 의해 형성될 수 있다. A light extraction structure may be formed on the upper surface of the first conductivity
다음으로, 도 17과 같이, 상기 노출된 채널층(120)과 발광구조층(110) 상에 패시베이션층(170)이 형성될 수 있다.Next, as shown in FIG. 17, a
이후, 패드 전극(180)이 형성될 영역의 패시베이션층(170)과 채널층(120)의 일부가 제거되어 보호층(136)의 일부가 노출될 수 있다.Thereafter, a portion of the
다음으로, 노출된 보호층(136) 상에 패드 전극(180)이 형성될 수 있다.Next, the
상기 패드 전극(180)은 Ti/Au 등으로 형성할 수 있으나 이에 한정되는 것은 아니다.The
상기 패드 전극(180)는 와이어로 본딩될 부분으로서, 발광구조층(110)의 소정 부분에 배치될 수 있으며, 하나 또는 복수로 형성될 수 있다.The
또한 도 2와 같이, 제1 전극층(150) 하측에 제1 전극(159)이 형성될 수 있으며, 상기 제1 전극(159)은 전도성이 높은 물질, 예를 들어, Ti, Al, Ni 등의 물질을 채용할 수 있으나 이에 한정되는 것은 아니다.In addition, as shown in FIG. 2, a
도 18은 실시예에 따른 발광소자의 패키지 단면도이다.18 is a cross-sectional view of a package of a light emitting device according to an embodiment.
도 18을 참조하면, 실시 예에 따른 발광소자 패키지는 몸체(205)와, 상기 몸체(205)에 배치된 제1 리드전극(213) 및 제2 리드전극(214)과, 상기 몸체(205)에 제공되어 상기 제1 리드전극(213) 및 제2 리드전극(214)과 전기적으로 연결되는 발광소자(100)와, 상기 발광소자(100)를 포위하는 몰딩부재(240)를 포함할 수 있다.Referring to FIG. 18, a light emitting device package according to an embodiment includes a
상기 몸체(205)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자(100)의 주위에 경사면이 형성될 수 있다.The
상기 제1 리드전극(213) 및 제2 리드전극(214)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공한다. 또한, 상기 제1 리드전극(213) 및 제2 리드전극(214)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The first
상기 발광소자(100)는 상기 몸체(205) 위에 배치되거나 상기 제1 리드전극(213) 또는 제2 리드전극(214) 위에 배치될 수 있다.The
상기 발광소자(100)는 상기 제1 리드전극(213) 및 제2 리드전극(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.The
실시예에서 발광소자(100)는 제2 리드전극(214)에 실장되고, 제1 리드전극(213)과 와이어(250)에 의해 연결될 수 있으나, 실시예가 이에 한정되는 것은 아니다.In the embodiment, the
상기 몰딩부재(240)는 상기 발광소자(100)를 포위하여 상기 발광소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(240)에는 형광체(232)가 포함되어 상기 발광소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.The
실시 예에 따른 발광소자 또는 발광소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.A plurality of light emitting devices or light emitting device packages according to the embodiment may be arrayed on a substrate, and an optical member such as a lens, a light guide plate, a prism sheet, and a diffusion sheet may be disposed on an optical path of the light emitting device package. Such a light emitting device package, a substrate, and an optical member may function as a light unit. The light unit may be implemented in a top view or a side view type, and may be provided to display devices such as portable terminals and notebook computers, or may be variously applied to lighting devices and indication devices. Another embodiment may be implemented as a lighting device including the light emitting device or the light emitting device package described in the above-described embodiments. For example, the lighting device may include a lamp, a street light, an electric sign, and a headlamp.
도 19는 실시예에 따른 조명장치의 분해 사시도이다.19 is an exploded perspective view of a lighting device according to an embodiment.
도 19를 참조하면, 실시 예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 패키지를 포함할 수 있다.Referring to FIG. 19, the lighting device according to the embodiment includes a
예컨대, 상기 커버(2100)는 벌브(bulb) 또는 반구의 형상을 가지며, 속이 비어 있고, 일 부분이 개구된 형상으로 제공될 수 있다. 상기 커버(2100)는 상기 광원 모듈(2200)과 광학적으로 결합될 수 있다. 예를 들어, 상기 커버(2100)는 상기 광원 모듈(2200)로부터 제공되는 빛을 확산, 산란 또는 여기 시킬 수 있다. 상기 커버(2100)는 일종의 광학 부재일 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합될 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합하는 결합부를 가질 수 있다.For example, the
상기 커버(2100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 상기 커버(2100)의 내면의 표면 거칠기는 상기 커버(2100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 상기 광원 모듈(2200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.A milky white paint may be coated on the inner surface of the
상기 커버(2100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 상기 커버(2100)는 외부에서 상기 광원 모듈(2200)이 보이도록 투명할 수 있고, 불투명할 수 있다. 상기 커버(2100)는 블로우(blow) 성형을 통해 형성될 수 있다.The material of the
상기 광원 모듈(2200)은 상기 방열체(2400)의 일 면에 배치될 수 있다. 따라서, 상기 광원 모듈(2200)로부터의 열은 상기 방열체(2400)로 전도된다. 상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다.The
상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다. 상기 가이드홈(2310)은 상기 광원부(2210)의 기판 및 커넥터(2250)와 대응된다.The
상기 부재(2300)의 표면은 빛 반사 물질로 도포 또는 코팅된 것일 수 있다. 예를 들면, 상기 부재(2300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 상기 부재(2300)는 상기 커버(2100)의 내면에 반사되어 상기 광원 모듈(2200)측 방향으로 되돌아오는 빛을 다시 상기 커버(2100) 방향으로 반사한다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.The surface of the
상기 부재(2300)는 예로서 절연 물질로 이루어질 수 있다. 상기 광원 모듈(2200)의 연결 플레이트(2230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 상기 방열체(2400)와 상기 연결 플레이트(2230) 사이에 전기적인 접촉이 이루어질 수 있다. 상기 부재(2300)는 절연 물질로 구성되어 상기 연결 플레이트(2230)와 상기 방열체(2400)의 전기적 단락을 차단할 수 있다. 상기 방열체(2400)는 상기 광원 모듈(2200)로부터의 열과 상기 전원 제공부(2600)로부터의 열을 전달받아 방열한다.The
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)을 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다. 상기 가이드 돌출부(2510)는 상기 전원 제공부(2600)의 돌출부(2610)가 관통하는 홀을 갖는다.The
상기 전원 제공부(2600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 상기 광원 모듈(2200)로 제공한다. 상기 전원 제공부(2600)는 상기 내부 케이스(2700)의 수납홈(2719)에 수납되고, 상기 홀더(2500)에 의해 상기 내부 케이스(2700)의 내부에 밀폐된다.The
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다.The
상기 가이드부(2630)는 상기 베이스(2650)의 일 측에서 외부로 돌출된 형상을 갖는다. 상기 가이드부(2630)는 상기 홀더(2500)에 삽입될 수 있다. 상기 베이스(2650)의 일 면 위에 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 상기 광원 모듈(2200)의 구동을 제어하는 구동칩, 상기 광원 모듈(2200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.The
상기 연장부(2670)는 상기 베이스(2650)의 다른 일 측에서 외부로 돌출된 형상을 갖는다. 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750) 내부에 삽입되고, 외부로부터의 전기적 신호를 제공받는다. 예컨대, 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750)의 폭과 같거나 작게 제공될 수 있다. 상기 연장부(2670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결되고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(2800)에 전기적으로 연결될 수 있다.The
상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.The
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the embodiments above are included in at least one embodiment, and are not necessarily limited to only one embodiment. Further, the features, structures, effects, etc. illustrated in each embodiment may be implemented by combining or modifying other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, contents related to such combinations and modifications should be interpreted as being included in the scope of the embodiments.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
Although the embodiments have been described above, these are only examples and are not intended to limit the embodiments, and those of ordinary skill in the field to which the embodiments belong are not departing from the essential characteristics of the embodiments. It will be seen that branch transformation and application are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the embodiments set in the appended claims.
100; 발광소자
112; 제1 도전형 반도체층
114; 활성층
116; 제2 도전형 반도체층
140; 절연층
150; 제1전극층
160; 제1컨택 전극
161, 161a, 161b, 161c, 161d, 161e; 캡핑층
163, 163a, 163b, 163c; 전도층
165; 접촉층100; Light-emitting element
112; First conductivity type semiconductor layer
114; Active layer
116; Second conductivity type semiconductor layer
140; Insulating layer
150; First electrode layer
160; First contact electrode
161, 161a, 161b, 161c, 161d, 161e; Capping layer
163, 163a, 163b, 163c; Conductive layer
165; Contact layer
Claims (15)
상기 제1도전형 반도체층 아래에 배치된 제2도전형 반도체층;
상기 제1도전형 반도체층 및 제2도전형 반도체층 사이에 배치된 활성층;
상기 제2도전형 반도체층의 저면으로부터 상기 제2도전형 반도체층과 상기 활성층을 관통하여 상기 제1도전형 반도체층의 일부를 노출하는 복수의 홀;
상기 제2도전형 반도체층의 저면으로부터 상기 복수의 홀을 통해 상기 제1도전형 반도체층에 전기적으로 연결된 제1컨택 전극; 및
상기 제1컨택 전극과 전기적으로 연결된 제1전극층을 포함하고,
상기 제1컨택 전극은 상기 제1전극층 상에 캡핑층과 상기 캡핑층 상에 전도층과 상기 전도층 상에 접촉층을 포함하고,
상기 캡핑층은 제1캡핑층, 상기 제1캡핑층 상부의 제2캡핑층, 상기 제2캡핑층 상부의 제3캡핑층, 상기 제1캡핑층 하부의 제4캡핑층, 상기 제1캡핑층과 상기 제4캡핑층 사이의 제5캡핑층을 포함하고,
상기 제1캡핑층, 상기 제3캡핑층, 및 상기 제5캡핑층은 Ti층을 포함하고, 상기 제2캡핑층과 상기 제4캡핑층은 Ni층을 포함하고,
상기 제3캡핑층의 두께는 상기 제1캡핑층, 상기 제2캡핑층, 상기 제4캡핑층, 및 상기 제5캡핑층의 두께보다 두꺼운 발광소자.A first conductive type semiconductor layer;
A second conductive type semiconductor layer disposed under the first conductive type semiconductor layer;
An active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer;
A plurality of holes penetrating the second conductive type semiconductor layer and the active layer from the bottom of the second conductive type semiconductor layer to expose a part of the first conductive type semiconductor layer;
A first contact electrode electrically connected to the first conductive type semiconductor layer through the plurality of holes from the bottom of the second conductive type semiconductor layer; And
Comprising a first electrode layer electrically connected to the first contact electrode,
The first contact electrode includes a capping layer on the first electrode layer, a conductive layer on the capping layer, and a contact layer on the conductive layer,
The capping layer includes a first capping layer, a second capping layer over the first capping layer, a third capping layer over the second capping layer, a fourth capping layer under the first capping layer, and the first capping layer. And a fifth capping layer between the fourth capping layer,
The first capping layer, the third capping layer, and the fifth capping layer include a Ti layer, the second capping layer and the fourth capping layer include a Ni layer,
The light emitting device having a thickness of the third capping layer is thicker than that of the first capping layer, the second capping layer, the fourth capping layer, and the fifth capping layer.
상기 제1도전형 반도체층 아래에 배치된 제2도전형 반도체층;
상기 제1도전형 반도체층 및 제2도전형 반도체층 사이에 배치된 활성층;
상기 제2도전형 반도체층의 저면으로부터 상기 제2도전형 반도체층과 상기 활성층을 관통하여 상기 제1도전형 반도체층의 일부를 노출하는 복수의 홀;
상기 제2도전형 반도체층의 저면으로부터 상기 복수의 홀을 통해 상기 제1도전형 반도체층에 전기적으로 연결된 제1컨택 전극; 및
상기 제1컨택 전극과 전기적으로 연결된 제1전극층을 포함하고,
상기 제1컨택 전극은 상기 제1전극층 상에 캡핑층과 상기 캡핑층 상에 전도층과 상기 전도층 상에 접촉층을 포함하고,
상기 전도층은 제1전도층, 제2전도층, 및 제3전도층을 포함하고, 상기 제2전도층은 상기 제1전도층과 상기 제3전도층 사이에 배치되고,
상기 제1컨택 전극과 상기 복수의 홀 사이에 배치된 절연층을 포함하고,
상기 제1컨택 전극은 상면에서 저면으로 폭이 감소하고,
상기 제1전도층과 상기 제3전도층은 Al층을 포함하고, 상기 제2전도층은 Ti층을 포함하고,
상기 제1전도층의 두께는 상기 제3전도층의 두께보다 얇고,
상기 제2전도층의 두께는 상기 제1 및 제3전도층의 두께보다 얇고,
상기 캡핑층은 제1캡핑층, 상기 제1캡핑층 상부의 제2캡핑층, 상기 제2캡핑층 상부의 제3캡핑층, 상기 제1캡핑층 하부의 제4캡핑층, 상기 제1캡핑층과 상기 제4캡핑층 사이의 제5캡핑층을 포함하고,
상기 제1캡핑층, 상기 제3캡핑층, 및 상기 제5캡핑층은 상기 제2캡핑층 및 상기 제4캡핑층과 상이한 물질을 포함하는 발광소자.A first conductive type semiconductor layer;
A second conductive type semiconductor layer disposed under the first conductive type semiconductor layer;
An active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer;
A plurality of holes penetrating the second conductive type semiconductor layer and the active layer from the bottom of the second conductive type semiconductor layer to expose a part of the first conductive type semiconductor layer;
A first contact electrode electrically connected to the first conductive type semiconductor layer through the plurality of holes from the bottom of the second conductive type semiconductor layer; And
Comprising a first electrode layer electrically connected to the first contact electrode,
The first contact electrode includes a capping layer on the first electrode layer, a conductive layer on the capping layer, and a contact layer on the conductive layer,
The conductive layer includes a first conductive layer, a second conductive layer, and a third conductive layer, and the second conductive layer is disposed between the first conductive layer and the third conductive layer,
Including an insulating layer disposed between the first contact electrode and the plurality of holes,
The width of the first contact electrode decreases from an upper surface to a lower surface,
The first conductive layer and the third conductive layer include an Al layer, the second conductive layer includes a Ti layer,
The thickness of the first conductive layer is thinner than that of the third conductive layer,
The thickness of the second conductive layer is thinner than that of the first and third conductive layers,
The capping layer includes a first capping layer, a second capping layer over the first capping layer, a third capping layer over the second capping layer, a fourth capping layer under the first capping layer, and the first capping layer. And a fifth capping layer between the fourth capping layer,
The first capping layer, the third capping layer, and the fifth capping layer include a material different from the second capping layer and the fourth capping layer.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |