KR20150125454A - 외부전극용 페이스트, 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

외부전극용 페이스트, 적층 세라믹 전자부품 및 그 제조방법 Download PDF

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Abstract

본 발명의 일 실시형태는 복수의 유전체층을 포함하는 세라믹 본체, 상기 세라믹 본체 내에 배치되며 상기 세라믹 본체의 외부면으로 일단이 노출되는 내부전극, 상기 내부전극의 일단과 연결되도록 상기 세라믹 본체의 외부면에 배치되며 전도성 금속 및 전도성 세라믹 공재를 포함하는 외부전극을 포함하는 적층 세라믹 전자부품을 제공한다.

Description

외부전극용 페이스트, 적층 세라믹 전자부품 및 그 제조방법{paste for external electrode, multilayer ceramic electronic component and method of manufacturing the same}
본 발명은 외부전극용 페이스트, 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 전자부품 역시 고신뢰성이 요구된다.
적층 세라믹 전자부품의 외부전극과 관련하여 외부전극의 치밀성 구현 및 내부전극과의 접착력은 고신뢰성 구현을 위해 문제되는 요소 중 하나 일 수 있다.
또한 적층 세라믹 전자부품의 전기적 특성 구현을 위해서는 내부전극과 외부전극의 사이의 접촉 저항의 감소가 필요할 수 있다.
한국 공개특허공보 제2012-0068622호
본 발명의 일 실시예의 목적은 외부전극용 페이스트, 적층 세라믹 전자부품 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시형태는 복수의 유전체층을 포함하는 세라믹 본체, 상기 세라믹 본체 내에 배치되며 상기 세라믹 본체의 외부면으로 일단이 노출되는 내부전극, 상기 내부전극의 일단과 연결되도록 상기 세라믹 본체의 외부면에 배치되며 전도성 금속 및 전도성 세라믹 공재를 포함하는 외부전극을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 외부전극은 전도성 금속 및 전도성 세라믹 공재를 포함하는 외부전극용 페이스트에 의해 제조될 수 있으며, 상기 전도성 세라믹 공재는 외부전극 내에서 3wt% 내지 20wt% 포함될 수 있다.
본 발명의 다른 일 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계, 상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계, 상기 세라믹 그린시트를 적층 및 소성하여 유전체층 및 내부전극이 번갈아 배치된 세라믹 본체를 형성하는 단계, 상기 내부 전극의 일단과 연결되도록 상기 세라믹 본체의 외부면에 전도성 세라믹 공재 분말 및 금속 분말을 포함하는 외부전극 페이스트를 도포하는 단계 및 상기 외부전극 페이스트를 소성하여 외부전극을 형성하는 단계를 포함하는 적층 세라믹 전자부품의 제조방법을 제공할 수 있다.
본 발명의 일 실시형태에 의하면 전기적 특성이 우수한 외부전극의 형성이 가능한 외부전극용 페이스트, 전기적 특성이 우수한 적층 세라믹 전자부품 및 그 제조방법의 제공이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)을 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역의 확대도이다.
도 4는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 흐름도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에"형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)을 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 세라믹 본체(110); 및 외부전극(131, 132)을 포함한다.
상기 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 층과, 상하 마진부로서 액티브 층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브 층은 유전체 층(111)과 내부전극(121, 122)을 포함할 수 있으며, 내부전극(121, 122)이 인쇄된 유전체 층(111)이 적층되어 형성될 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께 차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 예들을 명확하게 설명하기 위해 세라믹 본체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
상기 내부전극(121, 122)은 유전체층(111)과 번갈아 적층될 수 있으며 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 내부전극(121, 122)은 제1 내부전극(121) 및 제2 내부 전극(121, 122)을 포함할 수 있으며, 상기 내부전극(121, 122)은 일단이 세라믹 본체의 외부면으로 노출되어 외부전극과 전기적으로 연결될 수 있다.
상기 내부전극은 세라믹 본체(110)의 외부면으로 노출되는 부분을 통해 외부전극(131, 132)과 전기적으로 연결될 수 있다. 상기 외부전극은 제1 외부전극(131) 및 제2 외부전극(132)을 포함할 수 있으며, 상기 제1 내부전극(121)은 제1 외부전극(131)과 연결되고 제2 내부전극(122)은 제2 외부전극(132)과 각각 전기적으로 연결될 수 있다.
상기 내부 전극(121, 122)의 두께 및 적층수는 용도에 따라 결정될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 물리적 또는 화학적 스트레스에 의한 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 외부전극(131, 132)은 상기 내부전극(121, 122)과 직접적으로 연결되어 외부전극과 내부전극 간 전기적 도통을 확보한다.
상기 외부전극(131, 132)은 전도성 금속(30a), 전도성 세라믹 공재(30b) 및 글라스(30c)를 포함한다. 상기 외부전극(131, 132)은 금속 분말, 전도성 세라믹 공재 분말 및 글라스를 포함하는 외부전극용 페이스트에 의해 형성될 수 있다. 상기 외부전극용 페이스트에서 글라스는 글라스 프릿의 형태로 포함될 수 있다. 상기 외부전극은 상기 외부전극용 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
도 3은 도 2의 P 영역의 확대도이다.
도 3을 참조하면, 상기 외부전극은 도전성 금속(30a), 전도성 세라믹(30b) 및 글라스(30c)를 포함한다.
상기 외부전극에 포함된 도전성 금속(30a)은 외부전극(131, 132)으로 인가된 전류를 내부전극(121, 122)으로 전달하는 주된 역할을 수행한다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au), 은(Ag) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
상기 글라스(30c)는 외부전극을 치밀화하기 위해 포함된다. 이에 한정되는 것은 아니나, 상기 글라스는 SiO2 계 또는 B2O3계 글라스를 포함할 수 수 있으며, SiO2 및 B2O3를 모두 포함할 수 있다.
이에 제한되는 것은 아니나 예를 들어, 상기 글라스는 aSiO2-bB2O3-cR1 2O의 조성을 포함하거나, aSiO2-bB2O3-dR2O의 조성을 포함할 수 있다. R1은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되고, R2는 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택되며, a, b, c 및 d는 원하는 글라스의 물성에 따라 적절히 조절될 수 있다.
상기 전도성 금속(30a)과 글라스(30c)의 함량은 외부전극의 특성에 따라 적절히 조절될 수 있다.
상기 전도성 세라믹 공재(30b)는 소성 공정으로 외부전극을 형성하는 과정에서 외부전극 페이스트의 소결 진행을 지연시키는 역할을 수행할 수 있다.
외부전극 페이스트의 소결이 지나치게 빠르게 진행되는 경우 외부전극의 치밀화 구현이 어려울 수 있고 외부전극이 세라믹 본체에 밀착되지 않고 들뜨는 문제가 발생할 수 있다.
일반적으로 세라믹은 외부전극에 포함된 글라스 또는 금속에 비해 높은 융점을 가지므로 세라믹 공재를 포함하는 외부전극 페이스트를 소성하여 외부전극을 형성하는 경우 외부전극의 소결 진행 속도를 감소시킬 수 있다.
다만 일반적인 세라믹의 경우 비전도성을 가지므로 비전도성의 세라믹 공재가 외부전극 페이스트에 포함되는 경우 내부전극과 외부전극 간의 접촉 저항이 증가하는 문제가 있다.
특히 외부전극에 포함된 비전도성의 세라믹 공재가 내부전극과 외부전극의 접촉부인 내부전극의 노출부에 배치되는 경우 내부전극과 외부전극의 전도성 금속과의 접촉 면적 감소로 내부전극과 외부전극 사이의 접촉 저항이 증가할 수 있고 적층 세라믹 전자부품의 등가 직렬저항(ESR)이 증가하는 문제가 있다.
본 발명의 일 실시형태에 의하면 외부전극(131, 132)이 전도성 세라믹 공재(30b)를 포함함으로써 외부전극의 소결 속도를 감소시킬 수 있으며 내부전극(121, 122)과 외부전극(131, 132) 사이의 접촉 저항 증가 문제를 개선할 수 있다.
접촉 저항 개선을 위해 상기 전도성 세라믹 공재(30b)의 전도율은 100 S/cm 이상상인 것이 바람직하며, 이에 제한되는 것은 아니나 상기 전도성 세라믹 공재(30b)는 인듐틴옥사이드(indium tin oxide, ITO), 란타늄 도핑된 스트론튬티타네이트(lanthanum-doped strontium titanate, SLT), 이트륨 도핑된 스트론튬티타네이트(yttrium-doped strontium titanate, SYT) 중 하나 이상을 포함할 수 있다.
본 발명의 일 실시형태에 의하면 상기 외부전극(131, 132)은 상기 전도성 세라믹 공재(30b)를 3wt% 내지 20wt%로 포함할 수 있다. 상기 외부전극이 상기 전도성 세라믹 공재를 3wt% 미만으로 포함하는 경우 외부전극 소결 지연 효과가 미미하여 외부전극의 들뜸 불량이 발생할 수 있으며, 상기 외부전극이 상기 전도성 세라믹 공재를 20wt% 초과하여 포함하는 경우 내부전극과 외부전극 사이의 접촉 저항이 증가하는 문제가 발생할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품에 포함되는 전도성 세라믹 공재(30b)의 경우 전도성을 가지지만, 금속의 보다는 낮은 전도성을 가지며 금속과 세라믹 공재 사이에 형성되는 입계에 의해 저항을 증가시킬 수 있으므로 상기 외부전극(131, 132)은 전도성 세라믹 공재를 20wt% 이하로 포함할 수 있다.
도시되지 않았으나, 선택적으로 상기 외부전극(131, 132) 상에는 전도성 입자 및 에폭시 수지를 포함하는 도전성 수지층이 배치될 수 있다.
또한 기판 실장 시 솔더와의 접합력 향상을 위하여 선택적으로 상기 외부전극 상에는 주석을 포함하는 도금층이 형성될 수 있다.
예를 들어, 상기 외부전극(131, 132) 상에는 도전성 수지층이 배치되고 상기 도전성 수지층 상에는 도금층이 형성될 수 있다.
본 발명의 일 실시형태에 의한 적층 세라믹 전자부품은 외부전극이 전도성 세라믹 공재를 포함함으로써 치밀한 외부전극의 구현이 가능하면서 내부전극과 외부전극 사이의 접촉 저항 증가를 억제할 수 있다.
본 발명의 다른 일 실시형태 의한 외부전극용 페이스트는 금속 분말; 전도성 세라믹 공재 분말 및 글라스 프릿을 포함할 수 있다.
상술한 적층 세라믹 전자부품의 외부전극은 본 실시형태에 따른 외부전극용 페이스트에 의해 형성될 수 있다. 즉, 본 실시형태에 따른 외부전극용 페이스트는 상술한 적층 세라믹 전자부품의 외부전극 형성용 페이스트일 수 있다.
본 실시형태의 외부전극용 페이스트에 관한 설명 중 상술한 적층 세라믹 전자부품의 외부전극과 중복되는 설명은 생략하거나 간단히 언급하고 차이점을 중심으로 설명하도록 한다.
상기 외부전극용 페이스트에 포함된 금속 분말은 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au), 은(Ag) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
상기 글라스 프릿은 외부전극을 치밀화하기 위해 포함된다. 이에 한정되는 것은 아니나, 상기 글라스는 SiO2 계 또는 B2O3계 글라스를 포함할 수 수 있으며, SiO2 및 B2O3를 모두 포함할 수 있다.
상기 전도성 세라믹 공재 분말의 전기 전도율은 100 S/cm 이상일 수 있다.
본 발명의 일 실시형태에 의하면 상기 전도성 세라믹 공재 분말의 입경은 50nm 내지 400nm 일 수 있다.
상기 외부전극용 페이스트에서 상기 전도성 세라믹 공재 분말의 입경이 50nm 미만으로 형성되는 경우 외부전극 소성 시 탈지 반응을 저해해 전극 불량 등의 문제를 유발할 수 있다. 상기 전도성 세라믹 공재 분말의 입경이 400nm를 초과하는 경우 외부전극 페이스트 내 포함된 금속 분말 사이의 간격을 증가시켜 외부전극의 치밀화를 저해할 수 있다.
상기 전도성 세라믹 공재 분말은 상기 금속 분말, 글라스 프릿 및 전도성 세라믹 공재 분말의 총량을 기준으로 3 내지 20 wt% 포함될 수 있다.
상기 전도성 세라믹 공재 분말은 인듐틴옥사이드(indium tin oxide, ITO), 란타늄 도핑된 스트론튬티타네이트(lanthanum-doped strontium titanate, SLT), 이트륨 도핑된 스트론튬티타네이트(yttrium-doped strontium titanate, SYT) 중 하나 이상을 포함할 수 있다.
상기 외부전극용 페이스트는 필요에 따라 점도 조절을 위한 용제를 더 포함할 수 있다.
도 4는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 흐름도이다.
도 4를 참조하면 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 복수의 세라믹 그린 시트를 마련하는 단계(S1), 상기 세라믹 그린시트에 내부전극 패턴을 형성하는 단계(S2), 세라믹 본체를 형성하는 단계(S3), 상기 세라믹 본체의 외부면에 외부전극용 페이스트를 도포하는 단계(S4) 및 외부전극을 형성하는 단계(S5)를 포함할 수 있다.
상기 복수의 세라믹 그린 시트를 마련하는 단계(S1)는 유전체 파우더를 포함하는 슬러리를 캐리어 필름 상에 도포 및 건조하여 형성될 수 있다.
상기 내부전극 패턴을 형성하는 단계(S2)는 내부전극 형성을 위한 페이스트를 상기 세라믹 그린시트에 인쇄하여 수행될 수 있으며 내부전극 패턴의 형성 방법이 이에 한정되는 것은 아니다.
상기 세라믹 본체를 형성하는 단계(S3)는 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고 커버층 형성을 위해 내부전극 패턴이 형성되지 않은 세라믹 그린시트를 상부 및 하부에 적층하여 세라믹 적층체를 형성한 다음 상기 세라믹 적층체를 소성하여 수행될 수 있다.
소성 공정 이전에 상기 적층체를 압착하고 내부전극 패턴의 일단이 절단면을 통해 번갈아 노출되도록 개별칩의 형태로 절단하는 공정을 더 포함할 수 있다.
상기 세라믹 본체의 외부면에 외부전극용 페이스트를 도포하는 단계(S4)는 상술한 본 발명의 다른 일 실시형태에 따른 외부전극용 페이스트를 이용하여 수행될 수 있다. 상기 외부전극용 페이스트의 도포는 상기 세라믹 본체를 외부전극용 페이스트에 디핑(dipping)하여 수행될 수 있으며 이에 한정되는 것은 아니다.
이후 상기 외부전극을 형성하는 단계(S5)는 세라믹 본체에 도포된 외부전극용 페이스트를 소성하여 수행될 수 있다.
실험 예
아래의 표 1은 외부전극에 포함된 전도성 세라믹 공재의 함량에 따른 외부전극의 전극 들뜸 불량률 및 외부전극의 접촉성 불량률을 조사한 데이터이다.
본 실험 예는 길이×폭×두께(L×W×T)가 약 1.0mm×0.5mm×0.5mm(L×W, 1005 사이즈, 오차 범위 ±0.2mm)인 세라믹 본체를 이용하여 수행되었다. 본 실험 예에서 내부전극의 두께는 1.2μm이고 내부전극의 적층 수는 약 200층이었으며 내부전극의 일단부는 세라믹 본체의 길이 방향 양측면을 통해 번갈아 노출되었다.
외부전극은 전도성 금속으로 약 500nm 의 입경을 갖는 구리 분말, 전도성 세라믹 공재로 약 100nm의 입경을 갖는 인듐틴옥사이드(indium tin oxide, ITO) 및 약 1μm의 입경을 갖는 글라스 프릿을 포함하는 외부전극용 페이스트로 형성되었으며, 인듐틴옥사이드(indium tin oxide, ITO) 함량은 형성된 외부전극에서 하기 표 1의 함량을 갖도록 외부전극용 페이스트 내에 포함되었다.
구리 분말과 글라스 프릿은 약 90 : 10의 질량비로 포함되었다.
외부전극은 상기 외부전극용 페이스트를 세라믹 본체에 도포하고 소성하여 약 35μm의 두께로 형성되었다.
하기 표 1에서 전극 들뜸 불량률은 100 개의 적층 세라믹 전자부품에 대하여 외부전극 소성 후 세라믹 본체와 외부전극 계면 사이에서 들뜸이 발생한 적층 세라믹 전자부품의 개수를 조사한 것이고, 접촉성 불량률은 100 개의 적층 세라믹 전자부품에 대하여 용량구현율이 설계용량의 90% 미만인 적층 세라믹 전자부품의 개수를 조사한 것이다.
샘플 전도성 세라믹 공재 함량 (wt%) 전극 들뜸 불량률(개/개) 접촉성 불량률(개/개)
1* 0 25/100 0/100
2* 1 12/100 0/100
3* 2 4/100 0/100
4 3 0/100 0/100
5 4 0/100 0/100
6 5 0/100 0/100
7 6 0/100 0/100
8 7 0/100 0/100
9 8 0/100 0/100
10 9 0/100 0/100
11 10 0/100 0/100
12 11 0/100 0/100
13 12 0/100 0/100
14 13 0/100 0/100
15 14 0/100 0/100
16 15 0/100 0/100
17 16 0/100 0/100
18 17 0/100 0/100
19 18 0/100 0/100
20 19 0/100 0/100
21 20 0/100 0/100
22* 21 0/100 3/100
23* 22 0/100 4/100
24* 23 0/100 6/100
25* 24 0/100 6/100
26* 25 0/100 7/100
27* 26 0/100 10/100
28* 27 0/100 13/100
29* 28 0/100 12/100
30* 29 0/100 15/100
31* 30 0/100 19/100
* 표시는 비교 예를 나타냄
표 1 의하면, 외부전극에 포함된 전도성 세라믹 공재의 함량이 3wt% 미만인 샘플 1 내지 3의 경우 외부전극의 전극 들뜸 불량이 발생하고, 외부전극에 포함된 전도성 세라믹 공재의 함량이 20wt%를 초과하는 샘플 22 내지 31의 경우 외부전극의 접촉성 불량이 발생해 용량 구현율이 낮아지는 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 전자부품
110 : 세라믹 본체
111 : 유전체층
121, 122 : 내부전극
131, 132 : 외부전극
30a : 전도성 금속
30b : 전도성 세라믹 공재
30c : 글라스

Claims (13)

  1. 복수의 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에 배치되며 상기 세라믹 본체의 외부면으로 일단이 노출되는 내부전극;
    상기 내부전극의 일단과 연결되도록 상기 세라믹 본체의 외부면에 배치되며 전도성 금속 및 전도성 세라믹 공재를 포함하는 외부전극; 을 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 전도성 세라믹 공재는 인듐틴옥사이드(indium tin oxide, ITO), 란타늄 도핑된 스트론튬티타네이트(lanthanum-doped strontium titanate, SLT), 이트륨 도핑된 스트론튬티타네이트(yttrium-doped strontium titanate, SYT) 중 하나 이상을 포함하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 외부전극은 상기 전도성 세라믹 공재를 3 wt% 내지 20 wt%로 포함하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 전도성 세라믹 공재의 전도율은 100 S/cm 이상인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 외부전극은 글래스를 더 포함하는 적층 세라믹 전자부품.
  6. 복수의 세라믹 그린 시트를 마련하는 단계;
    상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계;
    상기 세라믹 그린시트를 적층 및 소성하여 유전체층 및 내부전극이 번갈아 배치된 세라믹 본체를 형성하는 단계;
    상기 내부 전극의 일단과 연결되도록 상기 세라믹 본체의 외부면에 전도성 세라믹 공재 분말 및 전도성 금속 분말을 포함하는 외부전극 페이스트를 도포하는 단계; 및
    상기 외부전극 페이스트를 소성하여 외부전극을 형성하는 단계; 를 포함하는 적층 세라믹 전자부품의 제조방법.
  7. 제6항에 있어서,
    상기 전도성 세라믹 공재 분말은 인듐틴옥사이드(indium tin oxide, ITO), 란타늄 도핑된 스트론튬티타네이트(lanthanum-doped strontium titanate, SLT), 이트륨 도핑된 스트론튬티타네이트(yttrium-doped strontium titanate, SYT) 중 하나 이상을 포함하는 적층 세라믹 전자부품의 제조방법.
  8. 제6항에 있어서,
    상기 외부전극 페이스트는 상기 전도성 세라믹 공재 분말을 3 wt% 내지 20 wt%로 포함하는 적층 세라믹 전자부품의 제조방법.
  9. 제6항에 있어서,
    상기 전도성 세라믹 공재 분말의 전도율은 100 S/cm 이상인 적층 세라믹 전자부품의 제조방법.
  10. 제6항에 있어서,
    상기 전도성 세라믹 공재 분말의 입경은 50 nm 내지 400 nm 인 적층 세라믹 전자부품의 제조방법.
  11. 제6항에 있어서,
    상기 외부전극은 글래스를 더 포함하는 적층 세라믹 전자부품의 제조방법.
  12. 전도성 금속 분말;
    전도율이 100 S/cm 이상인 전도성 세라믹 공재 분말; 및
    글라스 프릿을 포함하며,
    상기 전도성 세라믹 공재 분말은 상기 금속 분말, 상기 전도성 세라믹 공재 분말 및 상기 글라스 프릿의 총량을 기준으로 3 wt% 내지 20 wt% 포함되는 외부전극용 페이스트.
  13. 제12항에 있어서,
    상기 전도성 세라믹 공재 분말은 인듐틴옥사이드(indium tin oxide, ITO), 란타늄 도핑된 스트론튬티타네이트(lanthanum-doped strontium titanate, SLT), 이트륨 도핑된 스트론튬티타네이트(yttrium-doped strontium titanate, SYT) 중 하나 이상을 포함하는 외부전극용 페이스트.

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