JP2014078901A - データ転送回路、撮像素子、および撮像装置 - Google Patents

Abstract

【課題】転送遅延の増大を抑制することができるようにする。
【解決手段】本技術のデータ転送回路は、イメージセンサの、画素列から読み出された画素信号を転送する転送線と、前記転送線から出力される前記画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部を備え、前記複数のデータ転送部が、互いに直列に接続される。転送遅延の増大を抑制することにより、データ出力部におけるデータ取り込みの高速化および高精度化を実現する。また、本技術は、例えば、撮像素子、撮像装置等の任意の装置にも適用することができる。
【選択図】図９

Description

本技術は、データ転送回路、撮像素子、および撮像装置に関し、特に、転送遅延の増大を抑制することができるようにしたデータ転送回路、撮像素子、および撮像装置に関する。

従来、画素アレイより行毎に読み出された画素信号を、それぞれA/D変換し、データ出力部に順次転送する撮像素子があった。このような撮像素子においては、画素信号を転送するデータ転送回路において、出力側から遠い方の画素列から読み出された画素信号の遅延時間と、出力側から近い方の画素列から読み出された画素信号の遅延時間との差が大きくグローバルクロックとの同期化をはかるフリップフロップのセットアップタイムマージン・ホールドタイムマージンが減少し、転送速度が低下する恐れがあった。

そこで、デジタルデータ出力部のデータ取り込みを行うクロックラインの遅延を調整することにより、デジタルデータ出力部へ転送する転送線で生じる遅延を低減することでデジタルデータ出力部におけるデータ取り込みを高速かつ高精度に行うデータ転送回路が考えられた（例えば、特許文献１参照）。

特開２００８−３０６６９５号公報

しかしながら、この方法では、画素列が多かったり、転送線が長かったりする場合、転送バスで生じる遅延の低減への寄与は限定的であり、配線遅延の増大を招く恐れがあった。

本技術は、このような状況に鑑みて提案されたものであり、転送遅延の増大を抑制することを目的とする。

本技術の一側面は、イメージセンサの、画素列から読み出された画素信号を転送する転送線と、前記転送線から出力される前記画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部を備え、前記複数のデータ転送部が、互いに直列に接続されるデータ転送回路である。

前記データ転送部は、さらに、画素から読み出された画素信号の信号レベルをデジタル値に変換して保持するカウンタラッチを画素列毎に備え、前記転送線は、各カウンタラッチに保持された前記デジタル値を順次転送することができる。

前記データ転送部毎に、各画素列の画素信号の転送のタイミングを制御する列走査回路をさらに備え、各列走査回路は、クロック信号を取得するための、互いに独立したクロック線を有することができる。

前記データ転送部から出力される画素信号を保持し、所定のタイミングにおいて、保持している画素信号を次段の前記データ転送部に供給する中継用データ転送部をさらに備え、前記複数のデータ転送部は、前記中継用データ転送部を介して互いに直列に接続されることができる。

前記中継用データ転送部は、前記画素信号を保持する保持部と、前記保持部に保持された前記画素信号を読み出す読み出し部とを備えることができる。

前記読み出し部は、前記複数のデータ転送部間で同期をとったタイミングで、前記保持部に保持された前記画素信号を読み出すことができる。

前記中継用データ転送部に画素信号を供給するデータ転送部は、各画素列の画素信号を、前記画素信号の前記データ転送回路からの出力タイミングに応じたタイミングよりも早く前記中継用データ転送部に供給することができる。

前記中継用データ転送部は、前記保持部を複数備え、前記中継用データ転送部に画素信号を供給するデータ転送部は、各画素列の画素信号を、前記画素信号の前記データ転送回路からの出力タイミングに応じたタイミングよりも、前記中継用データ転送部の前記保持部の数に応じた時間分早く前記中継用データ転送部に供給することができる。

最も出力側の前記データ転送部から出力される画素信号の出力タイミングの同期をとる同期部をさらに備えることができる。

本技術の他の側面は、入射光を光電変換する受光部を有する画素を複数有する画素領域と、前記画素領域の、画素列から読み出された画素信号を転送する転送線と、前記転送線から出力される前記画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部とを備え、前記複数のデータ転送部が、互いに直列に接続される撮像素子である。

本技術のさらに他の側面は、入射光を光電変換する受光部を有する画素を複数有する画素領域と、前記画素領域の、画素列から読み出された画素信号を転送する転送線と、前記転送線から出力される前記画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部とを備え、前記複数のデータ転送部が、互いに直列に接続される撮像素子と、前記撮像素子において光電変換された被写体の画像を画像処理する画像処理部とを備える撮像装置である。

本技術の一側面においては、イメージセンサの、画素列から読み出された画素信号を転送する転送線と、転送線から出力される画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部とが備えられ、複数のデータ転送部が、互いに直列に接続される。

本技術の他の側面においては、入射光を光電変換する受光部を有する画素を複数有する画素領域と、画素領域の、画素列から読み出された画素信号を転送する転送線と、転送線から出力される画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号が転送される複数のデータ転送部とが備えられ、複数のデータ転送部が、互いに直列に接続される。

本技術のさらに他の側面においては、入射光を光電変換する受光部を有する画素を複数有する画素領域と、画素領域の、画素列から読み出された画素信号を転送する転送線と、転送線から出力される画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部とが備えられ、複数のデータ転送部が、互いに直列に接続される撮像素子と、撮像素子において光電変換された被写体の画像を画像処理する画像処理部とが備えられる。

本技術によれば、転送遅延の増大を抑制することができる。

従来のイメージセンサの主な構成例を示す図である。 従来のデータ転送回路の主な構成例を示す図である。 従来のデータ転送回路のドライバの主な構成例を示す図である。 従来のデータ転送回路の主な構成例を示す図である。 従来のデータ転送回路のセットアップホールドマージンの関係を表した図である。 従来のデータ転送回路の出力遅延量を表した図である。 イメージセンサの主な構成例を示す図である。 単位画素の主な構成例を示す図である。 データ転送回路の主な構成例を示す図である。 データ転送回路のセットアップホールドマージンの関係の例を表した図である。 データ転送回路の出力遅延量の例を表した図である。 データ転送回路の他の構成例を示す図である。 データ転送回路の、さらに他の構成例を示す図である。 データ転送回路のセットアップホールドマージンの関係の、他の例を表した図である。 データ転送回路の出力遅延量の他の例を表した図である。 撮像装置の主な構成例を示すブロック図である。

以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（イメージセンサ）
２．第２の実施の形態（撮像装置）

＜１．第１の実施の形態＞
［イメージセンサ］
図１は、従来のイメージセンサの一部の構成例を示すブロック図である。図１に示されるイメージセンサ１０は、撮像素子の一実施の形態であり、被写体を撮像し、撮像画像のデジタルデータを得る。

イメージセンサ１０は、どのようなイメージセンサであっても良い。例えば、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサや、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等であってもよい。

図１に示されるように、イメージセンサ１０は、半導体基板１１上に形成される。イメージセンサ１０は、タイミング制御回路１２、行走査回路１３、画素アレイ部１４、DAC（Digital Analog Converter）１５、比較器１６、データ転送回路１７、およびデータ処理部１８等を有する。

画素アレイ部１４には、複数の画素部２０が形成され、また、図中上下方向に並ぶ画素を結ぶ垂直信号線２１と、図中左右方向に並ぶ画素を結ぶ列選択線が形成される。比較器１６は、画素列（垂直信号線２１）毎に設けられる。比較器１６は、対応する画素列の画素から読み出された画素信号とDAC１５から供給される参照信号とを比較し、その比較結果をデータ転送回路１７に供給する。

データ転送回路１７は、列走査回路３１、列選択線３２、カウンタラッチ３３、センスアンプ３４、およびフリップフロップ３５を有する。カウンタラッチ３３は、画素列毎に設けられ、その画素列の画素から読み出された信号を一時的に保持し、順次、転送線を介してセンスアンプ３４に供給する。

行走査回路１３は、画素信号の読み出しを制御する。

カウンタラッチ３３および比較器１６は、画素列毎に設けられ、供給された画素信号の信号レベルをデジタル値として出力する。つまり、DAC１５、並びに、カウンタラッチ３３および比較器１６は、列並列A/Dを構成すると言える。

列走査回路３１は、各カウンタラッチ３３が保持する画素信号のデジタル値を読み出し、順次、センスアンプ３４を介してイメージセンサ１０の外部に出力する。

図２は、図１のデータ転送回路１７の、より詳細な構成例を示す図である。シフトレジスタ４５により構成されている列走査回路３１によりドライブトランジスタを制御し、カウンタラッチ（Nビット）３３へ順次アクセスを行なっていき、センスアンプ３４にて増幅し、グローバルクロックとの同期化を行った後、外部へ出力する。

図３は、従来のデータ転送回路用のドライバのブロック構成を示している。図３に示されるように、センスアンプ３４では、転送バス上の微小な電圧差を増幅することによりデータ転送を行う。

図４は、従来のデータ転送回路１７の全体の構成例を示す図である。カウンタラッチ・ドライブトランジスタ・センスアンプ・列走査回路（シフトレジスタ）により構成されている。列走査回路３１を構成するシフトレジスタ４５へ枝葉状に分配された遅延クロックの周期でカウンタラッチ３３へ順次アクセスを行う。カウンタラッチ３３の値に応じた結果をセンスアンプ３４は出力する。転送されたデータはシフトレジスタ３５によってグローバルクロックとの同期化される。

図５は、従来のデータ転送回路１７内でのセットアップホールドマージンの関係を表した図である。列走査回路３１を構成するシフトレジスタ４５へ入力されるクロックは枝葉状に分配されるためグローバルクロックに対しての遅延時間はすべてのシフトレジスタで等しくなる。センスアンプ３４から列選択ドライバ間の接続負荷に応じてセンスアンプ３４の出力遅延は異なるため、センスアンプ３４の遠端では出力遅延は大きくセンスアンプ３４の近端では出力遅延は小さくなる。

図６は、従来のデータ転送回路１７での、グローバルクロックに対するセンスアンプ３４の出力および枝葉状に分配されたクロックの出力遅延量を表した図である。このように遠近端でのセンスアンプ出力遅延時間差が大きいため、グローバルクロックとの同期化をはかるフリップフロップのセットアップタイムマージン・ホールドタイムマージンが減少し、転送速度が低下する恐れがあった。

特許文献１においては、デジタルデータ出力部のデータ取り込みを行うクロックラインの遅延を調整することにより、デジタルデータ出力部へ転送する転送線で生じる遅延を低減することでデジタルデータ出力部におけるデータ取り込みを高速かつ高精度に行う方法が開示されているが、取り扱う列並列A/D数が多いケースや転送線が長いケースでは、上記データ転送回路において転送バスで生じる遅延の低減への寄与は限定的であり、配線遅延の増大を招いてしまう恐れがあった。

そこで、このようなデータ転送回路において、データ転送路を多段化し、遅延時間の増大を抑制するようにする。

図７は、本技術を適用したイメージセンサの主な構成例を示すブロック図である。図７に示されるイメージセンサ１００は、図１のイメージセンサ１０と基本的に同様の撮像素子であり、その構成は、半導体基板１１１に形成される。つまり、イメージセンサ１００は、イメージセンサ１０と同様に、任意のイメージセンサであってもよく、CMOSイメージセンサやCCDイメージセンサであってもよい。

図７に示されるように、イメージセンサ１００は、タイミング制御回路１１２、行走査回路１１３、画素アレイ部１１４、DAC１１５、比較部（コンパレータ）１１６、データ転送回路１１７、およびデータ処理部１２０を有する。

タイミング制御回路１１２は、行走査回路１１３、DAC１１５、およびデータ転送回路１２０等の、イメージセンサ１００の各部の動作タイミングを制御する。

行走査回路１１３は、画素アレイ部１１４からの画素信号の読み出しを制御する。DAC１１５は、ランプ波形の基準信号を生成し、各比較器１１６に供給する。比較器１１６は、画素アレイ部１１４の画素列毎に設けられ、画素アレイ部１１４から読み出された画素信号とDAC１１５から供給された基準信号とで信号レベルを比較し、その比較結果をデータ転送回路１１７に供給する。

データ転送回路１１７は、比較器１１６の出力をカウントして画素信号のデジタル値を得ると、そのデジタル値を順次データ処理部１１８に転送する。データ処理部１１８は、以上のようにして得られた、画素アレイ部１１４の全画素の画素信号（デジタル値）、すなわち画像データに対して、画像処理や符号化等の所定の処理を行う。

画素アレイ部１１４は、図７に示されるように、アレイ状に配置された複数の画素部１２０よりなる。各画素部１２０から読み出された画素信号は、画素列を結ぶ垂直信号線１２１を介して比較器１１６に転送される。また、各画素部１２０は、画素行を結ぶ列選択線１２２に接続され、その列選択線１２２を介して行走査回路１１３により動作を制御される。

［画素構成］
図８は、画素部１２０の回路構成の一例を示す回路図である。図８に示されるように、画素部１２０は、光電変換部（受光部）である例えばフォトダイオード１２５に加えて、例えば読み出しトランジスタ１２６、リセットトランジスタ１２７、増幅トランジスタ１２８、およびセレクトトランジスタ１２９の４つのトランジスタを有する。

ここでは、この４つのトランジスタ（読み出しトランジスタ１２６乃至セレクトトランジスタ１２９）として、例えばＮチャネルのMOS（Metal Oxide Semiconductor）トランジスタを用いている。ただし、ここで例示した読み出しトランジスタ１２６、リセットトランジスタ１２７、増幅トランジスタ１２８、およびセレクトトランジスタ１２９の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

この画素部１２０に対して、列選択線１２２として、例えば、転送線、リセット線、および選択線の３本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線、リセット線、および選択線は、各一端が行走査回路１０３の各画素行に対応した出力端に画素行単位で接続されており、画素部１２０を駆動する駆動信号である転送パルスφTRF、リセットパルスφRST、および選択パルスφSELを伝送する。

フォトダイオード１２５は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード１２５のカソード電極は、読み出しトランジスタ１２６を介して増幅トランジスタ１２８のゲート電極と電気的に接続されている。増幅トランジスタ１２８のゲート電極と電気的に繋がったノードをFD（フローティングディフュージョン）と称する。

読み出しトランジスタ１２６は、フォトダイオード１２５のカソード電極と増幅トランジスタ１２８のゲート電極（すなわちFD）との間に接続されている。読み出しトランジスタ１２６のゲート電極には、高レベル（例えば、Vddレベル）がアクティブ（以下、「Highアクティブ」と記述する）の転送パルスφTRFが転送線を介して与えられる。これにより、読み出しトランジスタ１２６はオン状態となり、フォトダイオード１２１で光電変換された光電荷をフローティングディフュージョン（FD）に転送する。

リセットトランジスタ１２７は、ドレイン電極が画素電源Vddに、ソース電極がフローティングディフュージョン（FD）にそれぞれ接続されている。リセットトランジスタ１２７のゲート電極には、HighアクティブのリセットパルスφRSTがリセット線を介して与えられる。これにより、リセットトランジスタ１２７はオン状態となり、フローティングディフュージョン（FD）の電荷を画素電源Vddに捨てることによって当該フローティングディフュージョン（FD）をリセットする。

増幅トランジスタ１２８は、ゲート電極がフローティングディフュージョン（FD）に、ドレイン電極が画素電源Vddにそれぞれ接続されている。そして、増幅トランジスタ１２８は、リセットトランジスタ１２７によってリセットした後のフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）として出力する。増幅トランジスタ１２８はさらに、読み出しトランジスタ１２５によって信号電荷を転送した後のフローティングディフュージョン（FD）の電位を光蓄積信号（信号レベル）として出力する。

セレクトトランジスタ１２９は、例えば、ドレイン電極が増幅トランジスタ１２８のソース電極に、ソース電極が垂直信号線１２１にそれぞれ接続されている。セレクトトランジスタ１２９のゲート電極には、Highアクティブの選択パルスφSELが選択線を介して与えられる。これにより、セレクトトランジスタ１２９はオン状態となり、画素部１２０を選択状態として増幅トランジスタ１２８から出力される信号を垂直信号線１２１に中継する。

なお、セレクトトランジスタ１２９については、画素電源Vddと増幅トランジスタ１２８のドレインとの間に接続した回路構成を採ることも可能である。

また、画素部１２０としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではない。例えば、増幅トランジスタ１２８とセレクトトランジスタ１２９とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。

［データ転送回路］
図７のデータ転送回路１１７の主な構成例を図９に示す。図９に示されるデータ転送回路１１７には、本技術が適用されている。すなわち、データ転送回路１１７は、そのデータ転送路が２分割されている。

本技術は、列並列A/D搭載のイメージセンサにおいて、デジタルデータ出力部へ転送する転送バス線上での配線遅延低減のため、転送バスを分割、転送バスから出力される信号を増幅する増幅回路（センスアンプ）を多段化（n分割）するものである。転送バス線上で生じる配線遅延は配線の抵抗および容量の積によって決定されており、配線幅が均一な転送バス線では、配線遅延は配線長の２乗に比例して大きくなる。そこで、本技術は、転送バス線を複数分割（n分割）することによって、このような転送線上での遅延を低減（1/ n²）するようにする。

つまり、本技術を適用することにより、転送線上での遅延（1/n²）を低減し、後段の処理部におけるデータ取り込みを高速かつ高精度に行うことができる。加えて、スキャン回路のアクセス方式を工夫することにより、中継により生じる内部レイテンシを打ち消すことができる。

データ転送回路１１７は、このような本技術が適用されている。図９に示されるように、データ転送回路１１７は、列走査回路１３１−１、列走査回路１３１−２、データ転送部１３２−１、データ転送部１３２−２、同期部１３３、中継用列走査回路１４１、および、中継用データ転送部１４２を有する。

列走査回路１３１−１は、複数のシフトレジスタ１５１を有し、データ転送部１３２−１におけるデータ転送を制御する。列走査回路１３１−２は、複数のシフトレジスタ１５１を有し、データ転送部１３２−２におけるデータ転送を制御する。列走査部１３１−１および列走査部１３１−２を互いに区別して説明する必要が無い場合、単に列走査部１３１と称する。

データ転送部１３２−１は、画素アレイ部１１４の一部の画素列に対応し、その対応する画素列から読み出された画素信号を同期部１３３に転送する。データ転送部１３２−１は、対応する各画素列に対して、その画素列の画素の画素信号をカウントして保持するカウンタラッチ１６１、および、カウンタラッチ１６１からの画素信号の読み出しを制御するドライブトランジスタ１６２を有する。

このカウンタラッチ１６１およびドライブトランジスタ１６２よりなる各画素列のユニットを結ぶ１対の転送バス対１６３がセンスアンプ１６４に接続される。つまり、各画素列のカウンタラッチ１６１から読み出された画素信号のデジタル値は、ドライブトランジスタ１６２を介して転送バス対１６３に供給され、その転送バス対１６３を介してセンスアンプ１６４に供給される。また、転送バス対１６３には、中継用データ転送部１４２を介してデータ転送部１６２−２から供給される、データ転送部１６２−２に対応する画素列の画素の画素信号も供給される。転送バス対１６３は、データ転送部１３２−１に対応する画素の画素信号に続いて、そのデータ転送部１３２−２に対応する画素の画素信号もセンスアンプ１６４に供給する。

センスアンプ１６４は、転送バス対１６３を介して順次供給される各画素列の画素の画素信号を増幅し、同期部１３３に供給する。なお、転送バス対１６３は、上述したように、抵抗および容量の積により表される配線遅延１６５を含み、距離が長くなるほど、その配線遅延１６５の遅延量が増大する。

データ転送部１３２−２も、データ転送部１３２−１と同様の構成を有し、画素列毎のカウンタラッチ１６１およびドライブトランジスタ１６２、並びに、転送バス対１６３およびセンスアンプ１６４よりなる。また、転送バス対１６３は、配線遅延１６５を含む。

なお、データ転送部１３２−２のセンスアンプ１６４は、転送バス対１６３を介して順次供給される各画素列の画素の画素信号を増幅し、中継用データ転送部１４２に供給する。

データ転送部１３２−１およびデータ転送部１３２−２を互いに区別して説明する必要がない場合、単にデータ転送部１３２と称する。

中継用列走査部１４１は、シフトレジスタ１８１およびOR回路１８２よりなり、中継用データ転送部１４２におけるデータ転送を制御する。

中継用データ転送部１４２は、データ転送部１３２−２から出力される画素信号を取得し、それを一時的に保持し、所定のタイミングにおいて、保持している画素信号をデータ転送部１３２−１に供給する。中継用データ転送部１４２は、中継用シフトレジスタ１９１および中継用ドライブトランジスタ１９２を有する。

中継用シフトレジスタ１９１は、データ転送部１３２−２のセンスアンプ１６４の出力（画素信号）を一時的に保持する。中継用ドライブトランジスタ１９２は、中継用シフトレジスタ１９１からの画素信号の読み出しを制御する。中継用ドライブトランジスタ１９２の制御に従って読み出された画素信号は、データ転送部１３２−１の転送バス対１６３に供給される。

つまり、画素アレイ部１１４の各画素列から読み出される画素信号を転送するデータ転送回路の転送バス対１６３が複数に分割され、データ転送部１３２−１およびデータ転送部１３２−２が、直列に接続されている。

このようにデータ転送部１３２を多段構成とすることにより、転送バス対１６３の長さが短くなるので、転送バス対１６３の配線遅延１６５を低減させることができる。

また、中継用データ転送部１４２を介して、各データ転送部１３２同士を接続するので、各データ転送部１３２の出力のタイミングの同期を容易にとることができる。さらに、中継用シフトレジスタ１９１によりデータ転送部１３２の出力を一時的に保持することにより、データ転送部１３２−２における各画素列の画素の画素信号の読み出しタイミングを早めることができる。

図１０は、本技術を用いたデータ転送回路構成における駆動詳細を示したものである。従来構成と同様に列走査回路１３１によって近端から遠端のカウンタラッチへ順次アクセスを行なっていく。SA1stに接続されているカウンタラッチ１５１のデータの転送が終了すると同時に、中継用ドライブトランジスタ１９２の選択信号SEL RelayがHi固定となりSA2nd以降のカウンタラッチデータを順次転送する。SA2ndの出力は列走査回路１３１に入力されている遅延クロックに対して、出力遅延を持っているため、中継前に遅延クロックにて同期化を行う。

中継用データ転送部１４２は、中継用シフトレジスタ１９１により、１段での同期化を行うため、中継されたセンスアンプ出力は１サイクル分の出力遅延が生じる。そのため、SA2nd側の列走査回路１３１−２では１サイクル分の早くアクセスを行ことによって、中継用シフトレジスタ１９１で生じる水平転送クロック１サイクル分の内部レイテンシを打ち消している。

図１１は、本技術を用いたデータ転送回路構成における、グローバルクロックに対するセンスアンプ出力および枝葉状に分配されたクロックの出力遅延量を表した図である。本技術を用いたデータ転送回路１１７では、センスアンプ１６４の転送バス対１６３を２分割することにより、転送バス対１６３上で生じる配線遅延１６５を低減することができる。配線遅延１６５の低減によって、センスアンプの遠近端出力遅延時間差が短くなっており、グローバルクロックとの同期化をはかるフリップフロップのセットアップタイムマージン・ホールドタイムマージンが拡大する。従来技術では問題となっていた、取り扱う列並列A/D数が多いケースや転送線が長いケースなどにおいても、本技術を適応することによって転送線上で生じる配線遅延の低減を図ることができる。

［多段構成］
以上においては、転送バス対１６３を２分割する例を説明したが、この分割数は任意である。例えば、図１２に示されるように４分割にしてもよいし、さらに、１６分割以上にしてもよい。このように分割数を増やすことにより転送線上での遅延をさらに低減することができる。

［中継用データ転送部］
また、中継用データ転送部において、図１３に示される例のように、シフトレジスタを２段以上の構成としても良い。

図１３の例の場合のデータ転送回路１１７は、中継用列走査回路１４１の代わりに、中継用列走査回路２４１を有し、中継用データ転送部１４２の代わりに中継用データ転送部２４２を有する。さらに、データ転送回路１１７は、列走査回路１３１―１の代わりに列走査回路２３１−１を有し、列走査回路１３１−２の代わりに列走査回路１３１−１を有する。

中継用データ転送部２４２は、中継用シフトレジスタ１９１の代わりに中継用シフトレジスタ２９１および中継用シフトレジスタ２９２を有する。つまり、中継用データ転送部１４２とことなり、供給された画素信号を最大２サイクル保持する。中継用シフトレジスタ２９１は、データ転送部１３２―２に同期して動作する。中継用シフトレジスタ２９２は、データ転送部１３２−１に同期して動作する。

図９の場合と比較して、データ転送回路１１７は、各シフトレジスタへ入力されるクロックライン構成が異なっている。グローバルクロックに対する列走査回路２３１のアクセスタイミング遠近端で異なっており、センスアンプ１６４の遠近端出力遅延を打ち消す回路構成となっている。２分割されたセンスアンプ１６４は、それぞれの系でタイミング的に独立となっているため、再同期化用のフリップフロップを２段挿入している。

図１４はこの場合の駆動詳細を示したものである。データ転送回路１１７は、図１０の場合と同様に列走査回路１３１にて近端から遠端のカウンタラッチへ順次アクセスを行なっていく。SA1stに接続されているカウンタラッチデータの転送が終了すると同時に、中継用ドライブトランジスタ選択信号SEL RelayがHi固定となりSA2nd以降のカウンタラッチデータを順次転送する。

SA2ndの出力は列走査回路に入力されている遅延クロックに対して、出力遅延を持っているため、中継前に2nd近端遅延クロックにて同期化を行う。クロックライン構成の変更により2分割されたセンスアンプはそれぞれの系でタイミング的に独立となっているため、1st遠端遅延クロックにてさらに同期化を行う。中継されたセンスアンプ出力は2個のフリップフロップを通過するため2サイクル分の出力遅延が生じる。そのため、SA2nd側列走査回路では2サイクル分の早くアクセスを行ことによって、中継用FFで生じる水平転送クロック2サイクル分の内部レイテンシを打ち消している。

図1５は、本技術を用いたデータ転送回路における、グローバルクロックに対するセンスアンプ出力および枝葉状に分配されたクロックの出力遅延量を表している。各シフトレジスタへの入力クロックの遅延量は、遠端側へ向かうにつれて減少していくため、センスアンプの遠近端での出力遅延量を打ち消す構成となっている。そのため、グローバルクロックに対するセンスアンプの出力遅延量は、図１１の場合と比較して減少する。

以上のように、本技術を用いることにより、データ転送回路の遅延を低減し、デジタルデータ出力部におけるデータ取り込みの高速化、高精度化を図ることができる。

＜２．第２の実施の形態＞
［撮像装置］
図１６は、撮像装置の主な構成例を示すブロック図である。図１６に示される撮像装置８００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。

図１６に示されるように撮像装置８００は、光学部８１１、CMOSセンサ８１２、A/D変換器８１３、操作部８１４、制御部８１５、画像処理部８１６、表示部８１７、コーデック処理部８１８、および記録部８１９を有する。

光学部８１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部８１１は、被写体からの光（入射光）を透過し、CMOSセンサ８１２に供給する。

CMOSセンサ８１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換器６１３に供給する。

A/D変換器８１３は、CMOSセンサ８１２から、所定のタイミングで供給された画素信号を、デジタルデータ（画像データ）に変換し、所定のタイミングで順次、画像処理部８１６に供給する。

操作部８１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部８１５に供給する。

制御部８１５は、操作部８１４により入力されたユーザの操作入力に対応する信号に基づいて、光学部８１１、CMOSセンサ８１２、A/D変換器８１３、画像処理部８１６、表示部８１７、コーデック処理部８１８、および記録部８１９の駆動を制御し、各部に撮像に関する処理を行わせる。

画像処理部８１６は、A/D変換器８１３から供給された画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部８１６は、画像処理を施した画像データを表示部８１７およびコーデック処理部８１８に供給する。

表示部８１７は、例えば、液晶ディスプレイ等として構成され、画像処理部８１６から供給された画像データに基づいて、被写体の画像を表示する。

コーデック処理部８１８は、画像処理部８１６から供給された画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記録部８１９に供給する。

記録部８１９は、コーデック処理部８１８からの符号化データを記録する。記録部８１９に記録された符号化データは、必要に応じて画像処理部８１６に読み出されて復号される。復号処理により得られた画像データは、表示部８１７に供給され、対応する画像が表示される。

以上のような撮像装置８００のCMOSセンサ８１２およびA/D変換部８１３に上述した本技術を適用する。すなわち、CMOSセンサ８１２およびA/D変換部８１３として、上述したようなイメージセンサ１００を適用する。したがって、CMOSセンサ８１２およびA/D変換部８１３は、データ転送回路の転送遅延の増大を抑制することができ、画像処理部８１６におけるデータ取り込みの高速化および高精度化を実現することができる。したがって撮像装置８００は、被写体を撮像することにより、より高画質な画像を得ることができる。

なお、本技術を適用した撮像装置は、上述した構成に限らず、他の構成であってもよい。例えば、デジタルスチルカメラやビデオカメラだけでなく、携帯電話機、スマートホン、タブレット型デバイス、パーソナルコンピュータ等の、撮像機能を有する情報処理装置であってもよい。また、他の情報処理装置に装着して使用される（若しくは組み込みデバイスとして搭載される）カメラモジュールであってもよい。

また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。

また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。

また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。

さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。

なお、図１においては、上述した構成が全て１枚の半導体基板１０１に形成されるように説明したが、これらの構成が複数の半導体基板に形成されるようにしてもよい。例えば、画素アレイ部１０２と、行走査部１０３、カラム処理部１０４、列走査部１０５、およびシステム制御部１０６とが互いに異なる基板に形成されるようにし、CMOSイメージセンサ１００が、その２枚の基板が積層される積層型の撮像素子として形成されるようにしてもよい。

なお、本技術は以下のような構成も取ることができる。
（１） イメージセンサの、画素列から読み出された画素信号を転送する転送線と、
前記転送線から出力される前記画素信号を増幅する増幅部と
を有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部を備え、
前記複数のデータ転送部が、互いに直列に接続される
データ転送回路。
（２） 前記データ転送部は、さらに、画素から読み出された画素信号の信号レベルをデジタル値に変換して保持するカウンタラッチを画素列毎に備え、
前記転送線は、各カウンタラッチに保持された前記デジタル値を順次転送する
（１）乃至（９）のいずれかに記載のデータ転送回路。
（３） 前記データ転送部毎に、各画素列の画素信号の転送のタイミングを制御する列走査回路をさらに備え、
各列走査回路は、クロック信号を取得するための、互いに独立したクロック線を有する
（１）乃至（９）のいずれかに記載のデータ転送回路。
（４） 前記データ転送部から出力される画素信号を保持し、所定のタイミングにおいて、保持している画素信号を次段の前記データ転送部に供給する中継用データ転送部をさらに備え、
前記複数のデータ転送部は、前記中継用データ転送部を介して互いに直列に接続される
（１）乃至（９）のいずれかに記載のデータ転送回路。
（５） 前記中継用データ転送部は、
前記画素信号を保持する保持部と、
前記保持部に保持された前記画素信号を読み出す読み出し部と
を備える（１）乃至（９）のいずれかに記載のデータ転送回路。
（６） 前記読み出し部は、前記複数のデータ転送部間で同期をとったタイミングで、前記保持部に保持された前記画素信号を読み出す
（１）乃至（９）のいずれかに記載のデータ転送回路。
（７） 前記中継用データ転送部に画素信号を供給するデータ転送部は、各画素列の画素信号を、前記画素信号の前記データ転送回路からの出力タイミングに応じたタイミングよりも早く前記中継用データ転送部に供給する
（１）乃至（９）のいずれかに記載のデータ転送回路。
（８） 前記中継用データ転送部は、前記保持部を複数備え、
前記中継用データ転送部に画素信号を供給するデータ転送部は、各画素列の画素信号を、前記画素信号の前記データ転送回路からの出力タイミングに応じたタイミングよりも、前記中継用データ転送部の前記保持部の数に応じた時間分早く前記中継用データ転送部に供給する
（１）乃至（９）のいずれかに記載のデータ転送回路。
（９） 最も出力側の前記データ転送部から出力される画素信号の出力タイミングの同期をとる同期部をさらに備える
（１）乃至（８）のいずれかに記載のデータ転送回路。
（１０） 入射光を光電変換する受光部を有する画素を複数有する画素領域と、
前記画素領域の、画素列から読み出された画素信号を転送する転送線と、
前記転送線から出力される前記画素信号を増幅する増幅部と
を有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部と
を備え、
前記複数のデータ転送部が、互いに直列に接続される
撮像素子。
（１１） 入射光を光電変換する受光部を有する画素を複数有する画素領域と、
前記画素領域の、画素列から読み出された画素信号を転送する転送線と、
前記転送線から出力される前記画素信号を増幅する増幅部と
を有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部と
を備え、
前記複数のデータ転送部が、互いに直列に接続される
撮像素子と、
前記撮像素子において光電変換された被写体の画像を画像処理する画像処理部と
を備える撮像装置。

１００ イメージセンサ， １１１ 半導体基板， １１２ タイミング制御回路， １１３ 行走査回路， １１４ 画素アレイ部， １１５ DAC， １１６ 比較器， １１７ データ転送回路， １１８ データ処理部， １２０ 画素部， １２１ 垂直信号線， １２２ 列選択線， １２５ フォトダイオード， １２６ 読み出しトランジスタ， １２７ リセットトランジスタ， １２８ 増幅トランジスタ， １２９ セレクトトランジスタ， １３１ 列走査回路， １３２ データ転送部， １３３ 同期部， １４１ 中継用列走査回路， １４２ 中継用データ転送部， １５１ シフトレジスタ， １６１ カウンタラッチ， １６２ ドライブトランジスタ， １６３ 転送バス対， １６４ センスアンプ， １６５ Ｒ×Ｃ， １７１および１７２ シフトレジスタ， １８１ シフトレジスタ， １９１ 中継用シフトレジスタ， １９２ 中継用ドライブトランジスタ， ２３１ 列走査回路， ２４１ 中継用列走査回路， ２４２ 中継用データ転送部， ２９１および２９２ 中継用シフトレジスタ， ８００ 撮像装置， ８１２ CMOSセンサ， ８１６ 画像処理部

Claims (11)

1. イメージセンサの、画素列から読み出された画素信号を転送する転送線と、
   前記転送線から出力される前記画素信号を増幅する増幅部と
   を有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部を備え、
   前記複数のデータ転送部が、互いに直列に接続される
   データ転送回路。
2. 前記データ転送部は、さらに、画素から読み出された画素信号の信号レベルをデジタル値に変換して保持するカウンタラッチを画素列毎に備え、
   前記転送線は、各カウンタラッチに保持された前記デジタル値を順次転送する
   請求項１に記載のデータ転送回路。
3. 前記データ転送部毎に、各画素列の画素信号の転送のタイミングを制御する列走査回路をさらに備え、
   各列走査回路は、クロック信号を取得するための、互いに独立したクロック線を有する
   請求項２に記載のデータ転送回路。
4. 前記データ転送部から出力される画素信号を保持し、所定のタイミングにおいて、保持している画素信号を次段の前記データ転送部に供給する中継用データ転送部をさらに備え、
   前記複数のデータ転送部は、前記中継用データ転送部を介して互いに直列に接続される
   請求項１に記載のデータ転送回路。
5. 前記中継用データ転送部は、
   前記画素信号を保持する保持部と、
   前記保持部に保持された前記画素信号を読み出す読み出し部と
   を備える請求項４に記載のデータ転送回路。
6. 前記読み出し部は、前記複数のデータ転送部間で同期をとったタイミングで、前記保持部に保持された前記画素信号を読み出す
   請求項５に記載のデータ転送回路。
7. 前記中継用データ転送部に画素信号を供給するデータ転送部は、各画素列の画素信号を、前記画素信号の前記データ転送回路からの出力タイミングに応じたタイミングよりも早く前記中継用データ転送部に供給する
   請求項６に記載のデータ転送回路。
8. 前記中継用データ転送部は、前記保持部を複数備え、
   前記中継用データ転送部に画素信号を供給するデータ転送部は、各画素列の画素信号を、前記画素信号の前記データ転送回路からの出力タイミングに応じたタイミングよりも、前記中継用データ転送部の前記保持部の数に応じた時間分早く前記中継用データ転送部に供給する
   請求項７に記載のデータ転送回路。
9. 最も出力側の前記データ転送部から出力される画素信号の出力タイミングの同期をとる同期部をさらに備える
   請求項１に記載のデータ転送回路。
10. 入射光を光電変換する受光部を有する画素を複数有する画素領域と、
    前記画素領域の、画素列から読み出された画素信号を転送する転送線と、
    前記転送線から出力される前記画素信号を増幅する増幅部と
    を有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部と
    を備え、
    前記複数のデータ転送部が、互いに直列に接続される
    撮像素子。
11. 入射光を光電変換する受光部を有する画素を複数有する画素領域と、
    前記画素領域の、画素列から読み出された画素信号を転送する転送線と、
    前記転送線から出力される前記画素信号を増幅する増幅部と
    を有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部と
    を備え、
    前記複数のデータ転送部が、互いに直列に接続される
    撮像素子と、
    前記撮像素子において光電変換された被写体の画像を画像処理する画像処理部と
    を備える撮像装置。

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