KR20150070746A

KR20150070746A - 반도체 메모리 장치 및 그 제조 방법

Info

Publication number: KR20150070746A
Application number: KR1020130157320A
Authority: KR
Inventors: 김정환; 안재영; 양한빛; 임헌형
Original assignee: 삼성전자주식회사
Priority date: 2013-12-17
Filing date: 2013-12-17
Publication date: 2015-06-25
Also published as: KR102139942B1

Abstract

본 발명은 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 기판 상에 희생막들 및 절연막들을 번갈아 반복적으로 적층하여 박막 구조체를 형성하는 것, 상기 박막 구조체를 관통하여 상기 기판을 노출하는 채널 홀을 형성하는 것, 상기 채널 홀에 노출된 상기 희생막들을 표면 처리하는 것, 상기 채널 홀 내에 채널 구조체를 형성하는 것, 상기 채널 구조체와 이격되어 상기 박막 구조체를 관통하는 트렌치를 형성하는 것 및 상기 트렌치에 노출된 상기 희생막들을 게이트 패턴들로 교체하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법을 제공한다.

Description

반도체 메모리 장치 및 그 제조 방법{Semiconductor Memory Device And Method Of Fabricating The Same}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.

이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.

본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.

본원 발명이 해결하고자 하는 다른 과제는 신뢰성이 보다 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 달성하기 위한 본 발명에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 희생막들 및 절연막들을 번갈아 반복적으로 적층하여 박막 구조체를 형성하는 것; 상기 박막 구조체를 관통하여 상기 기판을 노출하는 채널 홀을 형성하는 것; 상기 채널 홀에 노출된 상기 희생막들을 표면 처리하는 것; 상기 채널 홀 내에 채널 구조체를 형성하는 것; 상기 채널 구조체와 이격되어 상기 박막 구조체를 관통하는 트렌치를 형성하는 것; 및 상기 트렌치에 노출된 상기 희생막들을 게이트 패턴들로 교체하는 것을 포함한다.

일 실시예에 따르면, 상기 희생막들을 표면 처리하는 것은 수소 어닐링 공정을 수행하는 것을 포함할 수 있다.

일 실시예에 따르면, 상기 수소 어닐링 공정은 700 내지 1000℃의 온도 및 1 내지 10 Torr의 압력하에서 수행될 수 있다.

일 실시예에 따르면, 상기 희생막들을 표면 처리하기 전에, 상기 채널 홀에 노출된 희생막들 표면의 자연 산화막을 제거하는 것을 더 포함할 수 있다.

일 실시예에 따르면, 상기 희생막들을 게이트 패턴들로 교체하는 것은 상기 트렌치에 노출된 상기 희생막들을 제거하여 상기 절연막들 사이의 리세스 영역들을 형성하는 것; 및 상기 리세스 영역들 각각에 게이트 패턴을 형성하는 것을 포함할 수 있다.

일 실시예에 따르면, 상기 희생막들은 실리콘막을 포함하되, 상기 희생막들과 상기 절연막들은 서로 다른 물질로 형성될 수 있다.

상기 과제를 달성하기 위한 본 발명에 따른 3차원 반도체 메모리 장치는 기판 상에 교대로 적층된 게이트 패턴들 및 절연 패턴들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하여 상기 기판에 접속되는 채널 구조체; 및 상기 적층 구조체와 상기 채널 구조체 사이에 개재되며, 상기 적층 구조체의 일측벽을 컨포말하게 덮는 데이터 저장막을 포함하고, 상기 게이트 패턴들은 상기 절연 패턴들보다 더 큰 폭을 가지되, 상기 적층 구조체는 수직적으로 인접한 상기 게이트 패턴들 사이에 복수의 확장 영역들이 정의된 일측벽을 갖고, 상기 데이터 저장막과 접하는 상기 게이트 패턴들의 측벽은 라운드진 형상을 가진다.

일 실시예에 따르면, 상기 게이트 패턴의 일측벽과 상기 데이터 저장막 사이에 개재되며, 상기 게이트 패턴의 상부면 및 하부면을 덮는 수평 절연 패턴을 더 포함할 수 있다.

일 실시예에 따르면, 상기 데이터 저장막은 차례로 적층된 전하 저장막 및 터널 절연막을 포함하되, 상기 전하 저장막은 상기 적층 구조체의 일측벽을 컨포말하게 덮으며 상기 확장 영역 내에 빈 공간을 정의하고, 상기 터널 절연막은 상기 빈 공간에 채워질 수 있다.

일 실시예에 따르면, 상기 채널 구조체는 상기 확장 영역들의 일부분들을 채우는 돌출부들을 가질 수 있다.

본 발명의 실시예들에 따르면, 채널 홀에 노출된 희생막들에 대한 표면 처리 공정을 통하여 채널 홀의 내측벽에 생성된 주름 현상을 개선할 수 있다. 이에 따라, 후속 공정을 거쳐 형성되는 셀 들의 표면적이 균일해질 수 있고, 그 결과 3차원 반도체 메모리 장치의 특성 산포가 개선될 수 있다.

또한, 본 발명의 실시예들에 따르면, 기판 상에 수직적으로 적층된 게이트 전극들의 일측벽들을 수직적으로 가로지르는 전하 저장막이 굴곡지게 형성될 수 있다. 이에 따라, 플래시 메모리 장치에서 전하 저장막에 트랩된 전하들이 수직적으로 확산(spread)되는 것을 억제할 수 있다. 그러므로, 전하 저장막에 저장된 전하들이 손실되는 것을 줄일 수 있어, 플래시 메모리 장치의 전하 보유(charge retention) 특성을 향상시킬 수 있다. 따라서, 3차원 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 3 내지 도 6은 도 2의 A부분을 나타내는 확대 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 순서도이다.
도 8 내지 도 16은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17 및 도 19는 도 10의 B 부분을 나타내는 도면들로서, 희생막들을 표면 처리하기 전과 후를 비교하기 위한 도면들이다.
도 18은 도 17의 A-A' 선에 따른 단면도이다.
도 20은 도 19의 B-B' 선에 따른 단면도이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.

도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.

도 1을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.

비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인(CSL)은 복수개로 제공되고, 공통 소오스 라인들(CSL)은 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.

셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.

공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.

도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 단면도이다. 도 3 내지 도 6은 도 2의 A부분을 나타내는 확대 단면도들이다.

도 2를 참조하면, 기판(100) 상에, 교대로 그리고 반복적으로 적층된 절연 패턴들(112) 및 게이트 패턴들(160)을 포함하는 적층 구조체(200)가 배치된다.

기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 기판(100)은 불순물이 도핑된 공통 소오스 영역(107)을 포함할 수 있다.

적층 구조체(200)는 평면적 관점에서, 일 방향으로 연장된 라인 형태를 가질 수 있다. 일 실시예에 따르면, 적층 구조체(200)에서 게이트 패턴들(160)과 절연 패턴들(112)의 폭이 서로 다를 수 있다. 예를 들어, 도 2에 도시된 것처럼, 게이트 패턴(160)의 폭이 절연 패턴(112)의 폭보다 클 수 있다. 이에 따라, 적층 구조체(200)는 수직적으로 서로 이격된 복수의 확장 영역들(enlarged regions)을 갖는 내측벽을 가질 수 있다. 상세하게, 도 3 내지 도 6에 도시된 것처럼, 수직적으로 인접하는 게이트 패턴들(112) 사이에 확장 영역들(117)이 정의될 수 있다. 또한, 도 3 내지 도 6에 도시된 것처럼, 게이트 패턴들(160)의 측벽은 라운드진 형상을 가질 수 있다. 즉, 게이트 패턴들(160)은 수직적으로 인접한 절연 패턴들(112) 사이에서 수평적으로 연장되는 돌출부를 가지되, 돌출부의 측벽은 라운드진 형상을 가질 수 있다.

일 실시예에 따르면, 절연 패턴들(112)의 두께가 게이트 패턴들(160)의 두께보다 작을 수 있다. 다른 실시예에서, 절연 패턴들(112) 중 일부의 두께는 게이트 패턴들(160)의 두께보다 클 수도 있다. 또 다른 실시예에서, 절연 패턴들(112)의 두께와 게이트 패턴들(160)의 두께는 서로 동일할 수도 있다.

일 실시예에 따르면, 게이트 패턴들(160) 중의 일부(예를 들면, 최상부 게이트 패턴들 및 최하부 게이트 패턴들)는 도 1을 참조하여 설명된 접지 및 스트링 선택 트랜지스터들(GST, SST)의 게이트 전극들로 이용될 수 있다. 즉, 3차원 낸드 플래시 메모리에 있어서, 최상부 게이트 패턴들은 비트 라인(175)과 채널 구조체들(210) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터의 게이트 전극으로 사용되고, 최하부 게이트 패턴들은 기판(100)에 형성된 불순물 영역(107, 즉, 공통 소오스 라인)과 채널 구조체들(210) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터의 게이트 전극으로 사용될 수 있다.

이에 더하여, 기판(100)과 적층 구조체(200) 사이에 하부 절연막(105)이 제공될 수 있다. 예를 들어, 하부 절연막(105)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 하부 절연막(105)은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 하부 절연막(105)은 그 위에 형성되는 절연 패턴들(112)보다 얇은 두께를 가질 수 있다.

채널 구조체(210)는 적층 구조체(200)를 관통하여 기판(100)에 전기적으로 연결될 수 있다. 채널 구조체(210)는 기판(100) 상에 적층된 복수 개의 게이트 패턴들(160)을 관통할 수 있다. 일 실시예에서, 채널 구조체(210)는 반도체 물질로 이루어질 수 있다. 채널 구조체(210)는 그것의 상단에 도전 패드(137)를 가질 수 있다. 도전 패드(137)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 채널 구조체(210)의 바닥면은 기판(100)의 상부면보다 낮은 레벨에 위치할 수 있다. 즉, 채널 구조체(210)는 기판(100)에 삽입된 구조를 가질 수 있다.

나아가, 복수의 채널 구조체들(210)이 적층 구조체(200)를 관통할 수 있다. 적층 구조체(200)를 관통하는 채널 구조체들(210)은 평면적 관점에서 일 방향으로 배열될 수 있다. 이와 달리, 채널 구조체들(210)은 평면적 관점에서 일 방향으로 지그재그 형태로 배열될 수도 있다.

일 실시예에 따르면, 채널 구조체(210)는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 이때, 채널 구조체(210)의 하단은 닫힌 상태(closed state)일 수 있다. 그리고, 채널 구조체(210)의 내부는 매립 절연 패턴(135)에 의해 채워질 수 있다.

보다 상세하게, 채널 구조체(210)는 제 1 반도체 패턴(131) 및 제 2 반도체 패턴(133)을 포함할 수 있다. 제 1 반도체 패턴(131)은 확장 영역들(도 3 내지 도 6의 117 참조)을 갖는 적층 구조체(200)의 내측벽을 덮을 수 있다. 제 1 반도체 패턴(131)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 그리고, 제 1 반도체 패턴(131)은 기판(100)과 접촉하지 않고 이격될 수 있다.

제 2 반도체 패턴(133)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 2 반도체 패턴(133)의 내부는 매립 절연 패턴(135)으로 채워질 수 있다. 또한, 제 2 반도체 패턴(133)은 제 1 반도체 패턴(131)의 내벽과 기판(100)의 상부면과 접촉될 수 있다. 즉, 제 2 반도체 패턴(133)은 제 1 반도체 패턴(131)과 기판(100)을 전기적으로 연결할 수 있다.

제 1 및 제 2 반도체 패턴들(131, 133)은 언도프트 상태이거나, 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 반도체 패턴(131)과 제 2 반도체 패턴(133)은 다결정 상태 또는 단결정 상태일 수 있다.

일 실시예에 따르면, 적층 구조체(200)와 채널 구조체(210) 사이에 수직 절연 패턴(121)이 개재될 수 있다. 수직 절연 패턴(121)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 일 실시예에 따르면, 수직 절연 패턴(121)은 제 1 반도체 패턴(131)의 바닥면과 기판(100) 사이에 개재되는 바닥부를 가질 수 있다. 이에 더하여, 수직 절연 패턴(121)은 기판(100)에 대해 실질적으로 수직하되, 굴곡진 형상을 가질 수 있다. 수직 절연 패턴(121)은 확장 영역들(117)을 갖는 적층 구조체(200)의 내측벽을 컨포말하게 덮을 수 있다. 즉, 수직 절연 패턴(121)은 기판(100)의 상부면에 수평한 방향으로 돌출된 돌출부들을 가질 수 있다.

일 실시예에 따르면, 수직 절연 패턴(121)은 데이터 저장막을 포함한다. 데이터 저장막은 플래시 메모리 장치의 전하 저장막을 포함할 수 있다. 예를 들어, 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이러한 데이터 저장막에 저장되는 데이터는 채널 구조체(210)와 게이트 패턴들(160) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.

이에 더하여, 적층 구조체(200)와 수직 절연 패턴(121) 사이에 수평 절연 패턴(150)이 개재될 수 있다. 수평 절연 패턴(150)은 실질적으로 수평적으로 연장되어, 게이트 패턴(160)의 하부면 및 상부면을 덮을 수 있다. 수평 절연 패턴(150)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 수평 절연 패턴(150)은 전하 트랩형 플래시 메모리 트랜지스터의 블록킹 절연막을 포함할 수 있다.

또한, 적층 구조체(200) 상부에 적층 구조체(200)를 가로지르는 비트 라인(175)이 배치될 수 있다. 비트 라인(175)은 콘택 플러그(171)를 통해 채널 구조체(210)의 도전 패드(137)에 접속될 수 있다.

이하, 도 3 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 수직 절연 패턴(121)의 구조에 대해 보다 상세히 설명한다.

도 3 내지 도 6에 도시된 실시예들에 따르면, 수직 절연 패턴(121)은 전하 저장막(CTL)을 포함하며, 전하 저장막(CTL)은 적층 구조체(200)의 내측벽을 컨포말하게 덮을 수 있다. 일 실시예에 따르면, 절연 패턴(112)의 폭이 게이트 패턴(160)의 폭보다 작으므로, 수직적으로 인접한 게이트 패턴들(160) 사이에 확장 영역들(117; enlarged regions)이 정의될 수 있다. 즉, 게이트 패턴들(160)은 확장 영역들(117) 사이로 연장되는 돌출부를 가질 수 있다. 또한, 돌출된 게이트 패턴들(160)의 측벽들은 라운드진 형상을 가질 수 있다. 이에 따라, 전하 저장막(CTL)은 라운드진 게이트 패턴들(160)의 측벽 및 게이트 패턴들(160) 사이에 정의된 확장 영역들(117)을 컨포말하게 덮을 수 있다. 그리고, 전하 저장막(CTL)은 절연 패턴(112)의 두께(즉, 게이트 패턴들(160) 간의 수직적 거리)의 절반보다 작은 두께를 가질 수 있다. 이에 따라, 전하 저장막(CTL)은 확장 영역들(117)을 컨포말하게 덮되 확장 영역들(117) 내에 빈공간을 정의할 수 있다. 즉, 전하 저장막(CTL)은 요면을 갖는 구조로 형성될 수 있다. 이와 같이, 전하 저장막(CTL)이 굴곡지게 형성되므로, 전하 저장막(CTL)에 트랩된 전하들이 수직적으로 확산(spread)되는 것이 억제될 수 있다. 그러므로, 데이터 저장막에 저장된 전하들이 손실되는 것을 줄일 수 있어, 3차원 플래시 메모리 장치의 전하 보유(charge retention) 특성을 향상시킬 수 있다.

보다 상세하게, 도 3 내지 도 5에 도시된 실시예에 따르면, 수직 절연 패턴(121)은 전하 저장막(CTL) 및 터널 절연막(TIL)을 포함할 수 있다. 전하 저장막(CTL)은 게이트 패턴들(160) 사이에서 절연 패턴(112)의 일측벽과 접하며, 게이트 패턴들(160)의 상부면 및 하부면으로 연장될 수 있다. 또한, 전하 저장막(CTL)은 게이트 패턴들(160)의 라운드진 일측벽들로 연장될 수 있다.

도 3에서, 터널 절연막(TIL)은 전하 저장막(CTL) 상에 컨포말하게 형성될 수 있으며, 전하 저장막(CTL)에 의해 정의된 빈 공간을 채울 수 있다. 즉, 터널 절연막(TIL)은 수직적으로 인접한 게이트 패턴들(160) 사이에 돌출부들을 가질 수 있다. 이에 따라, 절연 패턴(112)과 채널 구조체(210) 사이에서의 터널 절연막(TIL)의 두께가, 게이트 패턴(160)과 채널 구조체(210) 사이에서의 터널 절연막(TIL)의 두께보다 클 수 있다.

도 4에서, 전하 저장막(CTL) 및 터널 절연막(TIL)은 게이트 패턴들(160) 사이의 확장 영역들(117) 내에 빈 공간을 정의할 수 있다. 그리고, 수직 절연 패턴(121)에 의해 정의된 빈 공간은 채널 구조체(210)로 채워질 수 있다.

도 4, 도 5 및 도 6에 도시된 실시예들에 따르면, 채널 구조체(210)가 전하 저장막(CTL) 및 터널 절연막(TIL)이 형성된 확장 영역들(117)의 빈 공간을 채울 수 있다. 즉, 채널 구조체(210)는 수직적으로 인접한 게이트 패턴들(160) 사이에 돌출부들을 가질 수 있다. 즉, 절연 패턴(112)과 매립 절연막 사이에서 채널 구조체(210)의 두께가, 매립 절연막과 게이트 패턴(160) 사이에서 채널 구조체(210)의 두께보다 클 수 있다.

도 3 및 도 4에 도시된 실시예들에 따르면 수평 절연 패턴(150)은 플래시 메모리 장치의 블록킹 절연막(BIL)일 수 있다. 그리고, 수평 절연 패턴(150)은, 도 5에 도시된 것처럼, 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2)을 포함할 수 있다.

도 6에 도시된 실시예에 따르면, 수직 절연 패턴(121)은 제 1 블록킹 절연막(BIL1), 전하 저장막(CTL) 및 터널 절연막(TIL)을 포함할 수 있다. 제 1 블록킹 절연막(BIL1), 전하 저장막(CTL)은 확장 영역들(117)을 컨포말하게 덮으며, 확장 영역들(117) 내에 빈 공간을 정의할 수 있다. 수평 절연 패턴(150)은 제 2 블록킹 절연막(BIL2)을 포함할 수 있다.

도 3 내지 도 6에 도시된 실시예들에서, 전하 저장막(CTL)은 트랩 절연막, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 더 구체적인 예로, 전하 저장막(CTL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.

터널 절연막(TIL)은 전하 저장막(CTL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 터널 절연막(TIL)은 실리콘 산화막일 수 있다.

블록킹 절연막(BIL)은 터널 절연막(TIL)보다 작고 전하 저장막(CTL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지를 포함할 수 있다. 예를 들면, 블록킹 절연막(BIL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나를 포함할 수 있다. 이런 측면에서, 블록킹 절연막(BIL)의 유전율은 터널 절연막(TIL)보다 실질적으로 클 수 있다.

도 5에 도시된 실시예에서, 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2)은 서로 다른 물질로 형성될 수 있다. 이에 더하여, 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2) 중의 하나는 터널 절연막(TIL)보다 작고 전하 저장막(CTL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지로 형성되고, 다른 하나는 이보다 작은 유전 상수를 갖는 물질로 형성될 수 있다. 예를 들면, 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2) 중의 하나는 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나를 포함하고, 다른 하나는 실리콘 산화막일 수 있다. 이런 측면에서, 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2)의 유효 유전율은 터널 절연막(TIL)보다 실질적으로 클 수 있다.

이하, 도 7 내지 도 20을 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명한다. 도 7은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 순서도이다. 도 8 내지 도 16은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 17 및 도 19는 도 10의 B 부분을 나타내는 도면들로서, 희생막들을 표면 처리하기 전과 후를 비교하기 위한 도면들이다. 도 18은 도 17의 A-A'선에 따른 단면도이고, 도 20은 도 19의 B-B' 선에 따른 단면도이다.

도 7 및 도 8을 참조하면, 기판(100) 상에 희생막들(111) 및 절연막들(112)을 번갈아 반복적으로 적층되어 박막 구조체(110)가 형성될 수 있다(S10).

기판(100)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 기판(100)은 실리콘 웨이퍼일 수 있다.

희생막들(111)은 절연막들(112)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 실시예에 따르면, 희생막들(111) 및 절연막들(112)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 또한, 희생막들(111)과 절연막들(112)을 동일한 두께를 가질 수도 있으며, 희생막(111)과 절연막(112)의 두께가 서로 다를 수도 있다.

희생막 및 절연막들(111, 112)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.

일 실시예에 따르면, 희생막 및 절연막들(111, 112)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 또한, 희생막 및 절연막들(111, 112)은 희생막 및 절연막들(111, 112)의 적층 단수가 증가 되어도 박막구조체(100)의 스트레스(stress)의 증가가 최소화될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(111)은 실리콘막으로 형성될 수 있으며, 절연막들(112)은 실리콘 산화막으로 형성될 수 있다.

도 7 및 도 9를 참조하면, 박막 구조체(110)를 관통하여 기판(100)을 노출시키는 채널 홀들(115)이 형성될 수 있다(S20).

일 실시예에 따르면, 채널 홀들(115) 각각은 그것의 깊이가 그것의 폭보다 적어도 5배 이상 큰 모양으로 형성될 수 있다. 또한, 채널 홀들(115)은 기판(100)의 상부면(즉, xy 평면) 상에 2차원적으로 형성될 수 있다. 즉, 채널 홀들(115) 각각은 x 및 y 방향을 따라 다른 것들로부터 이격되어 형성되는 고립된 영역일 수 있다. 또 다른 실시예에 따르면, 도면에는 도시하지 않았으나. 채널 홀들(115)은 y축 방향으로 지그재그(zig zag) 배치될 수도 있다. 그리고, 일 방향으로 인접한 채널 홀들(115) 간의 이격거리는 채널 홀(115)의 폭보다 작거나 같을 수 있다.

채널 홀들(115)은 박막 구조체(110) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 이방성 식각함으로써 형성될 수 있다. 이방성 식각 공정에서 기판(100)의 상부면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 채널 홀들(115) 아래의 기판(100)은 소정의 깊이로 리세스될 수 있다. 이러한 채널 홀들(115)의 형성을 위한 식각 공정에서, 식각 가스와 희생막들/절연막들과의 반응, 및 식각 가스와 반응 부산물과의 반응의 차이로 인하여, 도 18에 도시된 바와 같이, 채널 홀들(115)의 내측벽에 주름(striation)이 생성될 수 있다. 주름은 채널 홀들(115)의 직경의 불균일함을 의미한다. 이러한 불균일함은 후속 공정을 거쳐 형성되는 메모리 셀들의 특성의 산포가 커지는 문제를 야기할 수 있다.

도 7 및 도 10를 참조하면, 채널 홀(115)에 노출된 절연막들(112)의 일부분들이 제거되어 확장 영역들(117)이 형성될 수 있다. 이러한 확장 영역들(117)은 채널 홀(115)에 노출된 희생막들(111)의 표면을 세정 처리하는 공정이 수행된 결과로써 형성될 수 있다(S30). 이러한 희생막들(111)의 표면을 세정 처리하는 것은, 채널 홀(115)에 노출된 희생막들(111)에 대한 표면 처리 공정을 수행하기 전에 희생막들(111) 외부 표면의 자연 산화막을 제거하기 위해 수행될 수 있다.

이러한 세정 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있으며, 식각 공정의 결과 희생막들(111)의 표면의 자연산화막 또는 이물질들이 완전하게 제거될 수 있다. 이러한 식각 공정이 수행되는 동안, 절연막들(112)의 일부분들이 제거될 수 있다. 그 결과, 수직적으로 서로 이격된 확장 영역들(117)이 정의된 일측벽을 갖는 박막 구조체(110)가 형성될 수 있다. 도 17에서 도시된 바와 같이, 확장 영역들(117)은 채널 홀(115)로부터 희생막들(111) 사이로 연장될 수 있으며, 희생막들(111)의 상부면 및 하부면의 일부분들을 노출시킬 수 있다. 즉, 확장 영역(117)은 리세스된 절연막(112)의 일측벽과 상하부에 위치하는 희생막들(111)의 상부면 및 하부면에 의해 정의될 수 있다.

그 다음으로, 자연 산화막이 제거된 희생막들(111)을 표면 처리하는 공정이 수행된다(S40). 일 실시예에 있어서, 희생막들(111)을 표면 처리하는 공정은 수소(H₂) 분위기에서 어닐링 공정을 수행하는 것을 포함할 수 있다. 이러한 표면 처리 공정은 채널 홀(115)의 내측벽의 주름(striation)을 개선하기 위한 공정으로써, 채널 홀(115)의 직경을 균일하게 하기 위하여 희생막들(111) 내에서 실리콘 원자의 마이그레이션(migration)을 유도하는 단계이다.

구체적으로, 수소 분위기에서의 어닐링 공정은 약 700 ∼ 1000℃의 온도 및 약 1 ∼ 10 Torr의 압력하에서 행해질 수 있다. 어닐링 온도가 700℃ 보다 낮으면, 희생막들(111) 내에서 실리콘 원자의 마이그레이션이 효과적으로 이루어지기 어렵다. 또한, 어닐링 온도가 1000℃를 초과하면 희생막들(111) 내에서 실리콘 원자의 마이그레이션 정도가 너무 크고, 동일한 기판상의 다른 소자 영역, 예를 들면 이온 주입 영역 등이 고온에 의하여 열화될 염려가 있다.

표면 처리 공정의 결과, 도 20에 도시된 바와 같이 희생막(111)의 외부 표면의 주름이 개선되어 채널 홀(115)의 직경이 균일해질 수 있다. 또한, 표면 처리 공정의 결과, 도 19에 도시된 바와 같이 확장 영역들(117) 사이로 돌출된 희생막들(111)의 측벽은 라운드진 형상을 가질 수 있다.

도 7 및 도 11 내지 도 13을 참조하면, 채널 홀(115) 내에 수직 절연 패턴(121)과 제 1 및 제 2 반도체 패턴들(131, 133)이 형성될 수 있다(S50).

도 11을 참조하면, 확장 영역들(117)이 형성된 채널 홀(115)의 내벽을 덮는 수직 절연막(120) 및 제 1 반도체막(130)이 차례로 형성될 수 있다. 수직 절연막(120) 및 제 1 반도체막(130)의 증착 두께의 합은 채널 홀(115)의 폭의 절반보다 작을 수 있다. 즉, 채널 홀(115)은 수직 절연막(120) 및 제 1 반도체막(130)에 의해 완전하게 채워지지 않을 수 있다. 나아가, 수직 절연막(120)은 채널 홀(115)에 노출된 기판(100)의 상부면을 덮을 수 있다.

수직 절연막(120)은 확장 영역들(117)이 형성된 박막 구조체(110)의 일측벽을 컨포말하게 덮도록 증착될 수 있다. 수직 절연막(120)은 예를 들어, 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.

수직 절연막(120)은 복수의 박막들로 형성될 수 있다. 일 실시예에 따르면, 수직 절연막(120)은 전하 트랩형 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막 및 터널 절연막을 포함할 수 있다. 이와 달리, 수직 절연막(120)은 블록킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 수직 절연막(120)은 도 3 내지 도 6을 참조하여 설명한 것처럼, 다양한 형태로 형성될 수 있다. 여기서, 전하 저장막은 도 3 내지 도 6에 도시된 것처럼, 균일한 두께로 증착될 수 있으며, 확장 영역들(117) 내에 빈공간을 정의할 수 있다. 복수의 박막들로 구성된 수직 절연막(120)은 확장 영역들(117)을 완전히 채우거나, 확장 영역들(117) 내에 빈 공간을 정의할 수도 있다.

제 1 반도체막(130)은 수직 절연막(120) 상에 컨포말하게 형성될 수 있다. 일 실시예에 따르면, 제 1 반도체막(130)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 이와 달리, 제 1 반도체막(130)은 유기 반도체막 및 탄소 나노 구조체들 중의 한가지일 수도 있다. 일 실시예에 따르면, 수직 절연막(120)에 의해 박막 구조체(110)의 확장 영역들(117)이 완전히 채워지지 않을 경우, 제 1 반도체막(130)은 수직 절연막(120)이 형성된 확장 영역들(117)의 나머지 공간을 채울 수 있다.

도 12를 참조하면, 채널 홀(115)의 바닥 부분에서 제 1 반도체막(130, 도 11 참조) 및 수직 절연막(120, 도 11 참조)을 식각하여 기판(100)의 상부면이 노출될 수 있다. 이에 따라, 채널 홀(115)의 내벽에 제 1 반도체 패턴(131) 및 수직 절연 패턴(121)이 형성될 수 있다. 즉, 수직 절연 패턴(121) 및 제 1 반도체 패턴(131)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 또한, 제 1 반도체막(130, 도 11 참조) 및 수직 절연막(120, 도 11 참조)을 이방성 식각하는 동안 과도식각(over-etch)의 결과로서, 제 1 반도체 패턴(131)에 의해 노출되는 기판(100)의 상부면이 리세스될 수 있다.

한편, 이방성 식각하는 동안, 제 1 반도체 패턴(131)의 아래에 위치하는 수직 절연막(120, 도 11 참조)의 일부분은 식각되지 않을 수 있으며, 이 경우, 수직 절연 패턴(121)은 제 1 반도체 패턴(131)의 바닥면과 기판(100)의 상부면 사이에 개재되는 바닥부를 가질 수 있다.

이에 더하여, 제 1 반도체막(130, 도 11 참조) 및 수직 절연막(120, 도 11 참조)에 대한 이방성 식각의 결과로서, 박막 구조체(110)의 상부면이 노출될 수 있다. 이에 따라, 수직 절연 패턴(121)들 각각 및 제 1 반도체 패턴들(131) 각각은 채널 홀들(115) 내에 국소화될 수 있다. 즉, 수직 절연 패턴(121)들 및 제 1 반도체 패턴들(131)은 평면상에서 2차원적으로 배열될 수 있다.

도 13을 참조하면, 수직 절연 패턴(121) 및 제 1 반도체 패턴(131)이 형성된 결과물 상에 제 2 반도체 패턴(133) 및 매립 절연 패턴(135)이 차례로 형성될 수 있다.

제 2 반도체 패턴(133) 및 매립 절연 패턴(135)은, 수직 절연 패턴(121) 및 제 1 반도체 패턴(131)이 형성된 채널 홀(115) 내에 제 2 반도체막 및 매립 절연막을 차례로 형성하고, 박막 구조체(110)의 상부면이 노출되도록 평탄화하여 형성될 수 있다.

제 2 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 일 실시예에 따르면, 제 2 반도체막은 채널 홀(115)을 완전히 매립하지 않는 두께로, 채널 홀(115) 내에 컨포말하게 형성될 수 있다. 즉, 제 2 반도체 패턴(133)은 채널 홀(115) 내에 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 한편, 다른 실시예에 따르면, 제 2 반도체 패턴(133)이 채널 홀(115)을 채우도록 형성될 수도 있다.

매립 절연 패턴(135)은 제 2 반도체 패턴(133)이 형성된 채널 홀(115)을 채우도록 형성될 수 있으며, 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다.

제 2 반도체막 및 매립 절연 패턴(135)을 형성한 후에, 제 1 및 제 2 반도체 패턴들(131, 133)에 접속되는 도전 패드(137)가 형성될 수 있다. 도전 패드(137)는 제 1 및 제 2 반도체 패턴들(131, 133)의 상부 영역을 리세스한 후, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 도전 패드(137)는 그것의 아래에 위치하는 제 1 및 제 2 반도체막들과 다른 도전형의 불순물 도핑하여 형성될 수 있다. 이에 따라, 도전 패드(137)는 그 하부 영역과 다이오드를 구성할 수 있다.

도 7 및 도 14를 참조하면, 박막 구조체(110)를 패터닝하여 인접하는 채널 홀들(115) 사이에 기판(100) 노출시키는 트렌치들(140)이 형성될 수 있다(S60).

구체적으로, 트렌치들(140)을 형성하는 것은, 박막 구조체(110) 상에 트렌치들(140)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(110)를 이방성 식각하는 것을 포함할 수 있다.

트렌치들(140)은 제 1 및 제 2 반도체 패턴들(131, 133)로부터 이격되어, 희생막 및 절연막들(111, 112)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 관점에서, 트렌치들(140)은 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 트렌치들(140)은 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 트렌치들(140)을 형성하는 동안 기판(100)이 식각 정지막으로 이용될 수 있으며, 오버 식각(over etch)에 의해 트렌치들(140)에 노출되는 기판(100)의 상부면이 소정 깊이 리세스될 수 있다. 또한, 트렌치들(140)은 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.

트렌치들(140)을 형성함에 따라, 박막 구조체(110)는 일 방향으로 연장된 라인 형태를 가질 수 있다. 그리고, 하나의 라인 형태의 박막 구조체(110)에는 복수의 제 1 및 제 2 반도체 패턴들(131, 133)이 관통할 수 있다.

도 7, 도 15 및 도 16을 참조하면, 박막 구조체(110)의 희생막들(111)을 도전성 물질막으로 대체(replace)하는 단계(S70)가 수행될 수 있다.

도 15를 참조하면, 트렌치들(140)에 노출된 희생막들(111)을 제거하여, 절연막들(112) 사이에 리세스 영역들(145)이 형성될 수 있다. 리세스 영역들(145)은 절연막들(112) 사이의 희생막들(111)을 제거함으로써 형성될 수 있다. 즉, 리세스 영역들(145)은 트렌치(140)로부터 절연막들(112) 사이로 수평적으로 연장될 수 있으며, 수직 절연 패턴(121)의 측벽 일부분들을 노출시킬 수 있다. 즉, 리세스 영역들(145)은 수직적으로 인접한 절연막들(112)과 수직 절연 패턴(121)의 일측벽에 의해 정의될 수 있다.

보다 상세하게, 수직 절연 패턴(121)이 전하 저장막 및 터널 절연막을 포함하는 경우, 리세스 영역들(145)은 전하 저장막의 일부분을 노출시킬 수 있다. 수직 절연 패턴(121)이 블록킹 절연막, 전하 저장막 및 터널 절연막을 포함하는 경우, 리세스 영역(145)은 블록킹 절연막을 노출시킬 수 있다.

구체적으로, 리세스 영역들(145)은, 절연막들(112)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(111)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생막들(111)은 등방성 식각 공정에 의해 완전히 제거될 수 있다.

도 16을 참조하면, 리세스 영역들(145)의 내벽을 덮는 수평 절연 패턴(150) 및 리세스 영역들(145)의 나머지 공간을 채우는 게이트 패턴(160)이 형성될 수 있다. 이 실시예에서, 게이트 패턴(160)의 폭은 상하부에 위치하는 패터닝된 절연막(112)의 폭보다 클 수 있다.

수평 절연 패턴(150) 및 게이트 패턴들(160)을 형성하는 것은, 리세스 영역들(145)을 차례로 덮는 수평 절연막 및 도전막을 형성한 후, 트렌치들(140) 내에서 도전막을 제거하여 리세스 영역들(145) 내에 게이트 패턴들(160)을 국소적으로 형성하는 것을 포함할 수 있다.

수평 절연 패턴(150)은, 수직 절연 패턴(121)의 경우와 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 수평 절연 패턴(150)은 전하 트랩형 플래시 메모리 트랜지스터의 블록킹 절연막을 포함할 수 있다. 수평 절연 패턴(150)은 리세스 영역(145)의 내벽을 컨포말하게 덮을 수 있다.

일 실시예에 따르면, 도전막은 트렌치(140)의 내벽을 컨포말하게 덮도록 형성될 수 있으며, 이 경우, 게이트 패턴(160)을 형성하는 것은 트렌치들(140) 내에서 도전막을 등방적 식각의 방법으로 제거하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 도전막은 트렌치들(140)을 채우도록 형성될 수 있으며, 이 경우 게이트 패턴(160)은 트렌치들(140) 내에서 도전막을 이방성 식각하여 형성될 수 있다. 도전막은 도핑된 실리콘, 금속 물질들, 금속 질화막들 또는 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 도전막은 탄탈륨 질화막 또는 텅스텐과 같은 금속 물질을 포함할 수 있다.

이어서, 플래시 메모리 장치를 위한 본 발명의 일 실시예에 따르면, 게이트 패턴들(160)을 형성한 후, 기판(100)에 불순물 영역들(107)이 형성될 수 있다. 불순물 영역들(107)은 이온 주입 공정을 통해 형성될 수 있으며, 트렌치들(140)을 통해 노출된 기판(100) 내에 형성될 수 있다.

한편, 불순물 영역들(107)은 제 1 및 제 2 반도체 패턴들(131, 133)과 다른 도전형을 가질 수 있다. 그리고, 불순물 영역들(107)은 기판(100)과 피엔-접합을 구성할 수 있다. 이와 달리, 제 2 반도체 패턴(133)과 접하는 기판(100)의 영역은 제 2 반도체 패턴(133)과 동일한 도전형을 가질 수 있다.

일 실시예에 따르면, 불순물 영역들 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 불순물 영역들 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 불순물 영역들은, 서로 다른 복수의 불순물 영역들을 포함하는, 독립적인 복수의 소오스 그룹들을 구성할 수 있으며, 소오스 그룹들 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.

계속해서, 도 16을 참조하면, 트렌치들(140)을 채우는 전극 분리 패턴(165)을 형성할 수 있다. 전극 분리 패턴(165)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있다. 콘택 플러그들(171)은 도핑된 실리콘 또는 금속성 물질들 중의 한가지로 형성될 수 있다.

이어서, 도 2에 도시된 것처럼, 도전 패드(137)들 각각에 접속하는 콘택 플러그들(171) 및 콘택 플러그들(171)을 연결하는 비트 라인(175)이 형성될 수 있다. 비트 라인(175)은 콘택 플러그(171)를 통해 제 1 및 제 2 반도체 패턴들(131, 133)에 전기적으로 연결될 수 있으며, 게이트 패턴들(160) 또는 트렌치들(140)을 가로지르도록 형성될 수 있다.

도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.

도 21을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.

메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.

컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.

메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.

인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.

또한, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.

도 22을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.

SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

도 23을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 장치(1210)가 장착된다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims

기판 상에 희생막들 및 절연막들을 번갈아 반복적으로 적층하여 박막 구조체를 형성하는 것;
상기 박막 구조체를 관통하여 상기 기판을 노출하는 채널 홀을 형성하는 것;
상기 채널 홀에 노출된 상기 희생막들을 표면 처리하는 것;
상기 채널 홀 내에 채널 구조체를 형성하는 것;
상기 채널 구조체와 이격되어 상기 박막 구조체를 관통하는 트렌치를 형성하는 것; 및
상기 트렌치에 노출된 상기 희생막들을 게이트 패턴들로 교체하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
제 1 항에 있어서,
상기 희생막들을 표면 처리하는 것은 수소 어닐링 공정을 수행하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
제 2 항에 있어서,
상기 수소 어닐링 공정은 700 내지 1000℃의 온도 및 1 내지 10 Torr의 압력하에서 수행되는 3차원 반도체 메모리 장치의 제조 방법.
제 1 항에 있어서,
상기 희생막들을 표면 처리하기 전에,
상기 채널 홀에 노출된 희생막들 표면의 자연 산화막을 제거하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
제 1 항에 있어서,
상기 희생막들을 게이트 패턴들로 교체하는 것은:
상기 트렌치에 노출된 상기 희생막들을 제거하여 상기 절연막들 사이의 리세스 영역들을 형성하는 것; 및
상기 리세스 영역들 각각에 게이트 패턴을 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
제 1 항에 있어서,
상기 희생막들은 실리콘막을 포함하되, 상기 희생막들과 상기 절연막들은 서로 다른 물질로 형성되는 3차원 반도체 메모리 장치의 제조 방법.
기판 상에 교대로 적층된 게이트 패턴들 및 절연 패턴들을 포함하는 적층 구조체;
상기 적층 구조체를 관통하여 상기 기판에 접속되는 채널 구조체; 및
상기 적층 구조체와 상기 채널 구조체 사이에 개재되며, 상기 적층 구조체의 일측벽을 컨포말하게 덮는 데이터 저장막을 포함하고,
상기 게이트 패턴들은 상기 절연 패턴들보다 더 큰 폭을 가지되, 상기 적층 구조체는 수직적으로 인접한 상기 게이트 패턴들 사이에 복수의 확장 영역들이 정의된 일측벽을 갖고,
상기 데이터 저장막과 접하는 상기 게이트 패턴들의 측벽은 라운드진 형상을 가지는 3차원 반도체 메모리 장치.
제 7 항에 있어서,
상기 게이트 패턴의 일측벽과 상기 데이터 저장막 사이에 개재되며, 상기 게이트 패턴의 상부면 및 하부면을 덮는 수평 절연 패턴을 더 포함하는 3차원 반도체 메모리 장치.
제 7 항에 있어서,
상기 데이터 저장막은 차례로 적층된 전하 저장막 및 터널 절연막을 포함하되,
상기 전하 저장막은 상기 적층 구조체의 일측벽을 컨포말하게 덮으며 상기 확장 영역 내에 빈 공간을 정의하고, 상기 터널 절연막은 상기 빈 공간에 채워진 3차원 반도체 메모리 장치.
제 7 항에 있어서,
상기 채널 구조체는 상기 확장 영역들의 일부분들을 채우는 돌출부들을 갖는 3차원 반도체 메모리 장치.