KR20150063849A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20150063849A
KR20150063849A KR1020130148722A KR20130148722A KR20150063849A KR 20150063849 A KR20150063849 A KR 20150063849A KR 1020130148722 A KR1020130148722 A KR 1020130148722A KR 20130148722 A KR20130148722 A KR 20130148722A KR 20150063849 A KR20150063849 A KR 20150063849A
Authority
KR
South Korea
Prior art keywords
semiconductor
openings
semiconductor device
film
patterns
Prior art date
Application number
KR1020130148722A
Other languages
English (en)
Other versions
KR102103520B1 (ko
Inventor
현찬순
김완수
안명규
고영빈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130148722A priority Critical patent/KR102103520B1/ko
Priority to US14/258,720 priority patent/US9589980B2/en
Publication of KR20150063849A publication Critical patent/KR20150063849A/ko
Application granted granted Critical
Publication of KR102103520B1 publication Critical patent/KR102103520B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 장치는 측벽에 돌출부들을 포함하는 제1 반도체 패턴들; 및 상기 제1 반도체 패턴들과 각각 연결되고, 상기 제1 반도체 패턴과의 접합면으로부터 멀어질수록 폭이 증가되는 제2 반도체 패턴들을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
종래의 3차원 비휘발성 메모리 장치는 도전막들과 절연막들을 교대로 적층하여 적층물을 형성하고, 적층물을 관통하는 채널막을 형성함으로써, 복수의 메모리 셀들을 한번에 형성한다. 그러나, 적층물의 높이가 높아질수록 공정의 난이도가 높아지기 때문에, 원하는 형태의 채널막을 형성하는데 어려움이 있다. 특히, 식각 공정의 한계 상, 채널막이 하부록 갈수록 폭이 좁아지는 형태를 갖게 되고, 그에 따라, 적층된 메모리 셀들의 특성이 불균일해질 수 있다.
본 발명의 실시예는 균일한 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 측벽에 돌출부들을 포함하는 제1 반도체 패턴들; 및 상기 제1 반도체 패턴들과 각각 연결되고, 상기 제1 반도체 패턴과의 접합면으로부터 멀어질수록 폭이 증가되는 제2 반도체 패턴들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물; 상기 적층물의 하부를 관통하고, 내벽에 홈들을 포함하는 제1 개구부들; 및 상기 적층물의 상부를 관통하여 상기 제1 개구부들과 각각 연결되고, 상부로 갈수록 폭이 증가되는 제2 개구부들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 상부와 하부가 균일한 폭을 갖는 제1 반도체 패턴들; 및 상기 제1 반도체 패턴들과 각각 연결되고, 상기 제1 반도체 패턴과의 접합면으로부터 멀어질수록 폭이 증가되는 제2 반도체 패턴들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계; 상기 제1 및 제2 물질막들을 관통하는 개구부들을 형성하는 단계; 각각의 상기 개구부들의 상부 내벽을 덮는 보호막을 형성하는 단계; 및 상기 보호막에 의해 노출된 상기 제1 물질막들 또는 상기 제2 물질막들을 선택적으로 식각하여, 상기 개구부들의 하부 내벽에 홈들을 형성하는 단계를 포함한다.
균일한 폭을 갖는 개구부 및 반도체 패턴을 형성할 수 있다. 따라서, 이들을 이용하여, 균일한 특성을 갖는 적층된 메모리 셀들을 형성할 수 있다. 또한, 적층물의 높이를 감소시켜, 공정의 난이도를 낮출 수 있다.
도 1a 내지 도 5a는 본 발명의 일 실시예에 따른 반도체 패턴의 사시도이고, 도 1b 내지 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 반도체 패턴 및 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패턴의 사시도이고, 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 1a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패턴(14)은 제1 반도체 패턴(14A) 및 제1 반도체 패턴(14A)과 연결된 제2 반도체 패턴(14B)을 포함한다. 제1 반도체 패턴(14A)은 균일한 폭을 가질 수 있고(W1=W2), 제2 반도체 패턴(14B)은 길이 방향으로 폭이 증가될 수 있다(W3<W4). 예를 들어, 제2 반도채 패턴(14B)은 제1 반도체 패턴(14A)과의 접합면으로부터 멀어질수록 폭이 증가된다. 또한, 제1 반도체 패턴(14A)과 제2 반도체 패턴(14B)의 접합면에서, 제1 반도체 패턴(14A)은 제2 반도체 패턴(14B)에 비해 큰 폭을 갖거나, 동일한 폭을 가질 수 있다.
제1 및 제2 반도체 패턴들(14A, 14B)은 일체로 연결된 하나의 막이거나, 별도의 공정으로 형성된 막들일 수 있다. 또한, 제1 및 제2 반도체 패턴들(14A, 14B)은 폴리실리콘막을 포함할 수 있다. 또한, 본 도면에서는 반도체 패턴(14)의 단면이 원형을 갖는 경우에 대해 도시하였으나, 단면은 원형, 타원형, 다각형, 라인형 등의 다양한 형태를 가질 수 있다.
도 1b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 적층물(ST)의 하부(L)를 관통하는 제1 개구부(OP1) 및 적층물(ST)의 상부(U)를 관통하는 제2 개구부(OP2)를 포함한다. 여기서, 제1 개구부(OP1)는 상부와 하부가 균일한 폭을 가질 수 있고, 제2 개구부(OP1)는 상부로 갈수록 폭이 증가될 수 있다. 또한, 제1 개구부(OP1)와 제2 개구부(OP2)의 연결면에서, 제1 개구부(OP1)는 제2 개구부(OP2)에 비해 큰 폭을 갖거나, 동일한 폭을 가질 수 있다.
적층물(ST)은 교대로 형성된 도전막들(11) 및 절연막들(12)을 포함한다. 여기서, 도전막들(11)은 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 최상부 적어도 하나의 도전막(11) 및 최하부 적어도 하나의 도전막(11)은 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다. 또는, 최상부 적어도 하나의 도전막(11)은 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다. 여기서, 선택 트랜지스터의 게이트 전극과 메모리 셀의 게이트 전극은 상이한 두께를 가질 수 있다. 예를 들어, 선택 트랜지스터의 게이트 전극이 메모리 셀의 게이트 전극에 비해 두꺼운 두께를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST)을 관통하는 반도체 패턴(14)을 더 포함할 수 있다. 여기서, 반도체 패턴(14)은 메모리 셀 또는 선택 트랜지스터의 채널막일 수 있다. 반도체 패턴(14)은 제1 개구부(OP1) 내에 형성된 제1 반도체 패턴(14A) 및 제2 개구부(OP2) 내에 형성된 제2 반도체 패턴(14B)을 포함할 수 있다.
여기서, 제1 반도체 패턴(14A)은 상부와 하부가 균일한 폭을 갖고, 제2 반도체 패턴(14B)은 상부로 갈수록 폭이 증가될 수 있다. 또한, 반도체 패턴(14)은 중심 영역까지 완전히 채워진 형태를 갖거나, 중심 영역이 오픈된 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 반도체 패턴(14)의 오픈된 중심 영역에는 절연막(15)이 형성될 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는 반도체 패턴(14)을 감싸는 메모리막(13)을 더 포함할 수 있다. 메모리막(13)은 터널절연막, 데이터저장막 및 전하차단막을 포함할 수 있다. 예를 들어, 데이터저장막은 질화막 등의 트랩막, 폴리실리콘막, 나노 닷, 상변화 물질막 등을 포함한다.
전술한 바와 같은 구조에 따르면, 상부와 하부가 균일한 폭을 갖는 반도체 패턴(14)을 채널막으로 이용하여 적층된 메모리 셀들을 형성하므로, 적층된 게이트 전극들의 저항이 균일해진다. 따라서, 적층된 메모리 셀들의 문턱 전압 분포를 개선하고, 프로그램 전압의 레벨을 낮춰 디스터브 특성을 개선할 수 있다.
도 2a는 본 발명의 일 실시예에 따른 반도체 패턴의 사시도이고, 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패턴(24)은 제1 반도체 패턴(24A) 및 제1 반도체 패턴(24A)과 연결된 제2 반도체 패턴(24B)을 포함한다. 여기서, 제1 반도체 패턴(24A)은 측벽에 돌출부들(A)을 포함하고, 균일한 폭을 가질 수 있다. 제2 반도체 패턴(24B)은 길이 방향으로 폭이 증가될 수 있다.
도 2b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 적층물(ST)의 하부(L)를 관통하는 제1 개구부(OP1) 및 적층물(ST)의 상부(U)를 관통하는 제2 개구부(OP2)를 포함한다. 여기서, 제1 개구부(OP1)는 내벽에 홈들(B)을 포함하고, 상부와 하부가 균일한 폭을 가질 수 있다. 또한, 제2 개구부(OP1)는 상부로 갈수록 폭이 증가될 수 있다.
적층물(ST)은 교대로 형성된 도전막들(21) 및 절연막들(22)을 포함한다. 여기서, 각각의 도전막들(21) 또는 각각의 절연막들(22)은 제1 개구부(OP1) 내에 노출된 측벽에 홈(B)을 포함할 수 있다. 또한, 홈(B)은 라운드 형태를 가질 수 있다. 여기서, '라운드 형태'는 표면이 곡면인 것을 의미한다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST)을 관통하는 반도체 패턴(24)을 더 포함할 수 있다. 여기서, 반도체 패턴(24)은 제1 개구부(OP1) 내에 형성된 제1 반도체 패턴(24A) 및 제2 개구부(OP2) 내에 형성된 제2 반도체 패턴(24B)을 포함할 수 있다. 반도체 패턴(24)은 중심 영역까지 완전히 채워진 형태를 갖거나, 중심 영역이 오픈된 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 반도체 패턴(24) 내에는 절연막(25)이 형성될 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는 반도체 패턴(24)을 감싸는 메모리막(23)을 더 포함할 수 있다. 메모리막(23)은 터널절연막, 데이터저장막 및 전하차단막을 포함할 수 있다. 예를 들어, 데이터저장막은 질화막 등의 트랩막, 폴리실리콘막, 나노 닷, 상변화 물질막 등을 포함한다.
도 3a는 본 발명의 일 실시예에 따른 반도체 패턴의 사시도이고, 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패턴(34)은 적어도 두 개의 제1 반도체 패턴들(34A), 제1 반도체 패턴들(34A)과 각각 연결된 적어도 두 개의 제2 반도체 패턴들(34B) 및 적어도 두 개의 제1 반도체 패턴들(34A)을 연결시키는 제3 반도체 패턴(34C)을 포함한다. 여기서, 제1 반도체 패턴들(34A)은 균일한 폭을 갖고, 제2 반도체 패턴들(34B)은 길이 방향으로 폭이 증가될 수 있다.
도 3b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 제1 도전막(36), 제1 도전막(36) 상의 적층물(ST), 제1 개구부들(OP1), 제2 개구부들(OP2) 및 트렌치(T)를 포함한다.
적층물(ST)은 교대로 형성된 도전막들(31) 및 절연막들(32)을 포함한다. 제1 개구부들(OP1)은 적층물(ST)의 하부(L)를 관통하고, 제2 개구부들(OP2)은 적층물(ST)의 상부(U)를 관통한다. 또한, 트렌치(T)는 제1 도전막 내에 형성되고, 적어도 두 개의 제1 개구부들을 연결시킨다. 여기서, 제1 개구부(OP1)는 상부와 하부가 균일한 폭을 갖고, 제2 개구부(OP1)는 상부로 갈수록 폭이 증가될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST)을 관통하는 반도체 패턴(34)을 더 포함할 수 있다. 여기서, 반도체 패턴(34)은 제1 개구부(OP1) 내에 형성된 제1 반도체 패턴(34A), 제2 개구부(OP2) 내에 형성된 제2 반도체 패턴(34B) 및 트렌치(T) 내에 형성된 제3 반도체 패턴(34C)을 포함할 수 있다. 반도체 패턴(34)은 중심 영역까지 완전히 채워진 형태를 갖거나, 중심 영역이 오픈된 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 반도체 패턴(34) 내에는 절연막(35)이 형성될 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는 반도체 패턴(34)을 감싸는 메모리막(33)을 더 포함할 수 있다. 메모리막(33)은 터널절연막, 데이터저장막 및 전하차단막을 포함할 수 있다. 예를 들어, 데이터저장막은 질화막 등의 트랩막, 폴리실리콘막, 나노 닷, 상변화 물질막 등을 포함한다.
도 4a는 본 발명의 일 실시예에 따른 반도체 패턴의 사시도이고, 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패턴(44)은 적어도 두 개의 제1 반도체 패턴들(44A), 제1 반도체 패턴들(44A)과 각각 연결된 적어도 두 개의 제2 반도체 패턴들(44B) 및 적어도 두 개의 제1 반도체 패턴들(44A)을 연결시키는 제3 반도체 패턴(44C)을 포함한다. 여기서, 제1 반도체 패턴들(44A)은 측벽에 돌출부들(A)을 포함하고 균일한 폭을 가질 수 있다. 또한, 제2 반도체 패턴들(44B)은 길이 방향으로 폭이 증가될 수 있다.
도 4b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 제1 도전막(46), 제1 도전막(46) 상의 적층물(ST), 제1 개구부들(OP1), 제2 개구부들(OP2) 및 트렌치(T)를 포함한다.
적층물(ST)은 교대로 형성된 도전막들(41) 및 절연막들(42)을 포함한다. 제1 개구부들(OP1)은 적층물(ST)의 하부(L)를 관통하고, 제2 개구부들(OP2)은 적층물(ST)의 상부(U)를 관통한다. 또한, 트렌치(T)는 제1 도전막 내에 형성되고, 적어도 두 개의 제1 개구부들을 연결시킨다. 여기서, 제1 개구부(OP1)는 측벽에 홈들을 포함하고 상부와 하부가 균일한 폭을 가질 수 있다. 또한, 제2 개구부(OP1)는 상부로 갈수록 폭이 증가될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST)을 관통하는 반도체 패턴(44)을 더 포함할 수 있다. 여기서, 반도체 패턴(44)은 제1 개구부(OP1) 내에 형성된 제1 반도체 패턴(44A) 및 제2 개구부(OP2) 내에 형성된 제2 반도체 패턴(44B)을 포함할 수 있다. 반도체 패턴(44)은 중심 영역까지 완전히 채워진 형태를 갖거나, 중심 영역이 오픈된 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 반도체 패턴(44) 내에는 절연막(45)이 형성될 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는 반도체 패턴(44)을 감싸는 메모리막(43)을 더 포함할 수 있다. 메모리막(43)은 터널절연막, 데이터저장막 및 전하차단막을 포함할 수 있다. 예를 들어, 데이터저장막은 질화막 등의 트랩막, 폴리실리콘막, 나노 닷, 상변화 물질막 등을 포함한다.
도 5a는 본 발명의 일 실시예에 따른 반도체 패턴의 사시도이고, 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패턴(54)은 적어도 두 개의 제1 반도체 패턴들(54A), 제1 반도체 패턴들(54A)과 각각 연결된 적어도 두 개의 제2 반도체 패턴들(54B), 적어도 두 개의 제1 반도체 패턴들(54A)을 연결시키는 제3 반도체 패턴(54C) 및 제1 반도체 패턴들(54A)과 제3 반도체 패턴(34C) 사이에 개재된 제4 반도체 패턴들(54D)을 포함한다.
여기서, 제1 반도체 패턴들(34A)은 균일한 폭을 갖고, 제2 반도체 패턴들(34B)은 길이 방향으로 폭이 증가될 수 있다. 또한, 제4 반도체 패턴(54D)은 제1 반도체 패턴들(54A)에 비해 넓은 폭을 가질 수 있다. 예를 들어, 제4 반도체 패턴(54D)은 측벽이 라운드 형태를 가질 수 있다.
도 5b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 제1 도전막(56), 제1 도전막(56) 상의 적층물(ST), 제1 개구부들(OP1), 제2 개구부들(OP2), 제3 개구부들(OP3) 및 트렌치(T)를 포함한다.
적층물(ST)은 교대로 형성된 도전막들(51) 및 절연막들(52)을 포함한다. 제1 개구부들(OP1)은 적층물(ST)의 하부(L)를 관통하고, 제2 개구부들(OP2)은 적층물(ST)의 상부(U)를 관통한다. 트렌치(T)는 제1 도전막 내에 형성되고, 적어도 두 개의 제1 개구부들을 연결시킨다. 또한, 제3 개구부들(OP3)은 제1 개구부들(OP1)과 트렌치(T)의 사이에 형성되고, 제1 도전막(56) 내에 위치될 수 있다. 여기서, 제1 개구부(OP1)는 상부와 하부가 균일한 폭을 갖고, 제2 개구부(OP1)는 상부로 갈수록 폭이 증가되고, 제3 개구부(OP3)는 제1 개구부(OP1)에 비해 넓은 폭을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST)을 관통하는 반도체 패턴(54)을 더 포함할 수 있다. 여기서, 반도체 패턴(54)은 제1 개구부(OP1) 내에 형성된 제1 반도체 패턴(54A), 제2 개구부(OP2) 내에 형성된 제2 반도체 패턴(54B), 제3 개구부(OP3) 내에 형성된 제4 반도체 패턴(54D) 및 트렌치 내에 형성된 제3 반도체 패턴(54C)을 포함할 수 있다. 반도체 패턴(54)은 중심 영역까지 완전히 채워진 형태를 갖거나, 중심 영역이 오픈된 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 반도체 패턴(54) 내에는 절연막(55)이 형성될 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는 반도체 패턴(54)을 감싸는 메모리막(53)을 더 포함할 수 있다. 메모리막(33)은 터널절연막, 데이터저장막 및 전하차단막을 포함할 수 있다. 예를 들어, 데이터저장막은 질화막 등의 트랩막, 폴리실리콘막, 나노 닷, 상변화 물질막 등을 포함한다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 반도체 패턴 및 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6a에 도시된 바와 같이, 트렌치(T) 및 트렌치(T) 내의 희생막(66)을 포함하는 제1 도전막(61)을 형성한다. 예를 들어, 도전막 내에 트렌치(T)를 형성한 후, 트렌치(T) 내에 희생막(66)을 형성한다. 이어서, 희생막(66)을 포함하는 도전막 상에 도전막 추가로 형성함으로써, 제1 도전막(61)을 형성한다.
이어서, 제1 도전막(61) 상에 제1 물질막들(62) 및 제2 물질막들(63)을 교대로 형성하여 적층물을 형성한다. 제1 물질막들(62)은 게이트용 도전막을 형성하기 위한 것이다. 예를 들어, 최상부 적어도 하나의 제1 물질막(62)은 선택 트랜지스터의 선택 게이트를 형성하기 위한 것이고, 나머지 제1 물질막들(62)은 메모리 셀의 콘트롤 게이트를 형성하기 위한 것일 수 있다. 제1 물질막들(62)은 용도에 따라 동일하거나 상이한 두께를 가질 수 있다. 또한, 제2 물질막들(63)은 적층된 도전막들을 전기적으로 분리시키는 절연막을 형성하기 위한 것이다. 제2 물질막들(63) 중 최상부의 제2 물질막(63)은 개구부 형성 등의 후속 공에서 하부의 막들의 손상을 방지하는 하드마스크로 사용될 수 있다. 따라서, 최상부의 제2 물질막(63)은 나머지 제2 물질막들(63)에 비해 두꺼운 두께를 가질 수 있다.
제1 물질막들(62)은 제2 물질막들(63)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막들(62)은 질화물을 포함하는 희생막으로 형성되고, 제2 물질막들(63)은 산화물을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(62)은 폴리실리콘을 포함하는 도전막으로 형성되고, 제2 물질막(63)은 산화물을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(62)은 도프드 폴리실리콘, 도프드 비정질 실리콘 등을 포함하는 도전막으로 형성되고, 제2 물질막들(63)은 언도프드 폴리실리콘, 언도프드 비정질 실리콘 등을 포함하는 희생막으로 형성될 수 있다. 본 실시예에서는 제1 물질막들(62)이 희생막으로 형성되고, 제2 물질막들(63)이 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 및 제2 물질막들(62,63)을 관통하는 개구부들(OP)을 형성한다. 개구부들(OP)은 제1 도전막(61)을 노출시키는 깊이로 형성될 수 있다. 또한, 개구부들(OP)은 하부로 갈수록 폭이 좁아지는 형태를 가질 수 있다.
이어서, 개구부들(OP)의 내면을 따라 제1 보호막(64)을 형성한다. 여기서, 제1 보호막(64)은 개구부들(OP)의 내부 뿐만 아니라 적층물의 상부에도 형성될 수 있다. 제1 보호막(64)은 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W) 또는 알루미늄(Al)을 포함하거나, 이들을 조합하여 형성할 수 있다. 또한, 제1 보호막(64)은 상호 식각 선택비가 높은 다중 막들로 형성될 수 있다. 제1 보호막(64)을 10 내지 200Å의 두께로 형성할 수 있다.
이어서, 제1 보호막(64) 상에 제2 보호막(65)을 형성한다. 제2 보호막(65)은 하부로 갈수록 얇은 두께로 형성되며, 개구부(OP)의 상부 내벽 및 적층물의 상부에만 형성되고 하부 내벽에는 형성되지 않을 수 있다. 예를 들어, 스텝 커버리지가 좋지 않은 증착 방식을 이용하여 제2 보호막(65)을 형성할 수 있다. 제2 보호막(65)은 제1 보호막(64)과의 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제2 보호막(65)은 산화물, 질화물을 포함할 수 있다. 여기서, 제2 보호막(65)은, 후속 홈 형성 과정에서 제2 보호막(65)이 손실되는 양을 감안하여 충분한 두께로 형성된다. 제2 보호막(65)은 10 내지 200Å의 두께로 형성될 수 있다.
여기서, 적층물의 상부에 형성된 제1 및 제2 보호막들(64, 65)은 후속 식각 공정에서 기 형성된 막들을 보호하는 용도로 사용될 수 있다. 예를 들어, 제1 및 제2 보호막들(64, 65)은 개구부(OP)를 형성하는 과정에서 손실된 최상부 제2 물질막(63)의 두께를 보상할 수 있다.
도 6b에 도시된 바와 같이, 제2 보호막(65)을 베리어로 개구부(OP)의 하부에 노출된 제1 보호막(64)을 제거한다. 이로써, 개구부(OP)의 상부 내벽을 덮는 제1 및 제2 보호막들(64, 65)이 형성된다. 예를 들어, H2SO4를 이용한 습식 식각 공정으로 제1 보호막(64)을 제거할 수 있다. 만약, 개구부(OP)의 하부에도 제2 보호막(65)이 형성된 경우에는, 개구부(OP) 하부의 제2 보호막(65)을 제거한 후에 제1 보호막(64)을 제거한다. 예를 들어, 제2 보호막(65)은 BOE(Buffered Oxide Etchant), HF 등을 이용한 습식 식각 공정 또는 플라즈마 식각 공정으로 제거할 수 있다.
이어서, 제1 및 제2 보호막(64, 65)에 의해 노출된 제1 또는 제2 물질막들(62, 63)을 선택적으로 식각한다. 제1 물질막들(62)을 식각한 경우, 개구부(OP)의 하부에 제2 물질막들(63)이 돌출되고, 제1 물질막들(62)의 측벽에 홈이 형성된다. 제2 물질막들(63)을 식각한 경우, 개구부(OP)의 하부에 제1 물질막들(62)이 돌출되고, 제2 물질막들(63)의 측벽에 홈이 형성된다. 여기서, 홈은 라운드 형태를 가질 수 있다. 예를 들어, BOE, HF, H3PO4 등을 이용한 습식 식각 공정으로 제1 또는 제2 물질막들(62, 63)을 식각할 수 있다.
도 6c에 도시된 바와 같이, 개구부(OP)의 하부에 돌출된 제1 또는 제2 물질막들(62, 63)을 식각한다. 이때, 제1 또는 제2 물질막들(62, 63)의 돌출된 영역을 완전히 제거하거나, 일부만 제거할 수 있다. 예를 들어, BOE, HF, H3PO4 등을 이용한 습식 식각 공정으로 제1 또는 제2 물질막들(62, 63)을 식각할 수 있다. 참고로, 도 6c를 참조하여 설명한 돌출 영역 식각 공정은 생략할 수 있다.
도 6d에 도시된 바와 같이, 개구부들(OP)의 저면에 노출된 제1 도전막(61)을 식각하여, 개구부들(OP)과 트렌치(T)를 연결시킨다. 이를 통해, 개구부들(OP)이 하부로 확장되어 하나의 트렌치(T)에 적어도 두 개의 개구부들(OP)이 연결된다. 이어서, 개구부들(OP)을 통해 희생막(66)을 제거한다. 이로써, 제1 개구부들(OP1), 제1 개구부(OP1)와 연결된 제2 개구부들(OP2), 트렌치(T) 및 제1 개구부들(OP1)과 트렌치(T)를 연결시키는 제3 개구부(OP3)가 형성된다.
여기서, 개구부들(OP)이 확장된 영역(C)은 라운드 형태의 측벽을 가질 수 있다. 예를 들어, 건식 또는 습식 식각 공정을 이용하여 제1 도전막(61)을 식각할 수 있으며, 습식 식각 공정의 경우, 제3 개구부(OP3)의 폭이 제1 개구부(OP1)의 폭보다 큰 값을 가질 수 있다.
또한, 개구부들(OP)의 하부 내벽에 제1 또는 제2 물질막들(62, 63)의 돌출 영역들이 잔류하는 경우, 제1 도전막(61)을 식각하는 과정에서 돌출 영역들이 함께 식각될 수 있다. 따라서, 도 6c의 과정을 생략하고, 도 6d의 과정에서 돌출 영역들을 제거하는 것도 가능하다. 또한, 제1 또는 제2 물질막들(62, 63)의 돌출 영역들이 완전히 제거되지 않고 잔류하는 것도 가능하다.
도 6e에 도시된 바와 같이, 잔류하는 제1 및 제2 보호막들(64, 65)을 제거한다. 예를 들어, H2SO4, NH4OH 등을 이용한 습식 식각 공정으로 제1 및 제2 보호막들(64, 65)을 제거할 수 있다.
여기서, 제1 개구부(OP1)는 상부와 하부가 균일한 폭을 갖는다. 제1 개구부(OP1)는 측벽에 홈들 또는 돌출부들을 포함할 수 있는데, 홈들 또는 돌출부들이 균일하게 분포하므로, 상부와 하부가 균일한 폭을 갖게 된다. 따라서, 최초에 형성된 개구부(P)가 하부로 갈수록 좁은 폭을 갖는 것을 개선할 수 있다. 제2 개구부들(OP2)은 최초에 형성된 개구부(P)가 잔류하는 것이므로 폭에 변화가 없다. 따라서, 제2 개구부들(OP2)은 상부로 갈수록 폭이 증가된 형태를 갖거나, 상부와 하부가 실질적으로 균일한 폭을 가질 수 있다. 여기서, "실질적으로 동일한"이란 표현은 공정 상의 오차 범위를 포함한다. 또한, 제3 개구부(OP3)는 제1 개구부(OP1)와 동일한 폭을 갖거나 더 넓은 폭을 가질 수 있으며, 라운드 형태의 측벽을 가질 수 있다.
도 6f에 도시된 바와 같이, 제1 내지 제3 개구부들(OP1~OP3) 및 트렌치(T) 내에 메모리막(67), 반도체 패턴(68) 및 절연막(69)을 형성한다. 여기서, 반도체 패턴(68)은 제1 개구부(OP1) 내에 형성된 제1 반도체 패턴, 제2 개구부(OP2) 내에 형성된 제2 반도체 패턴, 제3 개구부(OP3) 내에 형성된 제3 반도체 패턴 및 트렌치(T) 내에 형성된 제4 반도체 패턴을 포함할 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 하나의 트렌치(T)로 연결된 제1 개구부들(OP1) 사이에 제1 및 제2 물질막들(62, 63)을 관통하는 슬릿을 형성한 후, 슬릿을 통해, 제1 물질막들(62)을 도전막으로 대체하는 공정을 추가로 실시할 수 있다. 만약, 제1 물질막들(62)이 도전막으로 형성되고, 제2 물질막들(63)이 절연막으로 형성된 경우에는. 슬릿을 형성한 후, 슬릿을 통해 제1 물질막들(62)을 실리사이드화시킬 수 있다. 만약, 제1 물질막들(62)이 도전막으로 형성되고, 제2 물질막들(63)이 희생막으로 형성된 경우에는, 슬릿을 형성한 후, 제2 물질막들(63)을 절연막으로 대체할 수 있다.
전술한 바와 같은 공정에 따르면, 상부와 하부가 균일한 폭을 갖는 개구부(OP) 및 반도체 패턴(68)을 형성할 수 있다. 따라서, 적층된 메모리 셀들이 균일한 특성을 갖도록 할 수 있다. 또한, 제1 및 제2 보호막들(63, 64)이 개구부의 상부 내벽 뿐만 아니라 적층물의 상부면을 보호하므로, 최상부의 제2 물질막(63)의 두께를 감소시킬 수 있다. 따라서, 적층물의 높이를 감소시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 6f를 참조하여 설명된 반도체 장치일 수 있다. 또한, 메모리 장치(1200)는 측벽에 돌출부들을 포함하는 제1 반도체 패턴들 및 제1 반도체 패턴들과 각각 연결되고, 상부로 갈수록 폭이 증가되는 제2 반도체 패턴들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1L0), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1L0)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1L0)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성을 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1L0), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 6f를 참조하여 설명된 반도체 장치일 수 있다. 또한, 메모리 장치(1200')는 측벽에 돌출부들을 포함하는 제1 반도체 패턴들 및 제1 반도체 패턴들과 각각 연결되고, 상부로 갈수록 폭이 증가되는 제2 반도체 패턴들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 특성이 개선된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 6f를 참조하여 설명된 반도체 장치일 수 있다. 또한, 메모리 장치(2100)는 측벽에 돌출부들을 포함하는 제1 반도체 패턴들 및 제1 반도체 패턴들과 각각 연결되고, 상부로 갈수록 폭이 증가되는 제2 반도체 패턴들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 8을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3100), 어플리케이션(3200), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3100)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3200)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3100)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3100)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3100)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3100)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3100), 어플리케이션(3200) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3200) 및 파일 시스템(3300)은 운영 체제(3100) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 6f를 참조하여 설명된 반도체 장치일 수 있다. 또한, 메모리 장치(1200)는 측벽에 돌출부들을 포함하는 제1 반도체 패턴들 및 제1 반도체 패턴들과 각각 연결되고, 상부로 갈수록 폭이 증가되는 제2 반도체 패턴들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 도전막 12: 절연막
13: 메모리막 14: 반도체 패턴
14A: 제1 반도체 패턴 14B: 제2 반도체 패턴
15: 절연막

Claims (25)

  1. 측벽에 돌출부들을 포함하는 제1 반도체 패턴들; 및
    상기 제1 반도체 패턴들과 각각 연결되고, 상기 제1 반도체 패턴과의 접합면으로부터 멀어질수록 폭이 증가되는 제2 반도체 패턴들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    적어도 두 개의 상기 제1 반도체 패턴들을 연결시키는 제3 반도체 패턴
    을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    각각의 상기 제1 반도체 패턴들과 상기 제3 반도체 패턴 사이에 개재되며, 상기 제1 반도체 패턴들에 비해 넓은 폭을 갖는 제4 반도체 패턴
    을 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    각각의 상기 제1 반도체 패턴들은 균일한 폭을 갖는
    반도체 장치.
  5. 제1항에 있어서,
    각각의 상기 돌출부들은 라운드 형태를 갖는
    반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 패턴은 메모리 스트링의 채널막인
    반도체 장치.
  7. 제1항에 있어서,
    상기 제1 반도체 패턴들과 상기 제2 반도체 패턴들의 접합면들에서, 상기 제1 반도체 패턴들은 상기 제2 반도체 패턴들에 비해 큰 폭을 갖는
    반도체 장치.
  8. 적층물;
    상기 적층물의 하부를 관통하고, 내벽에 홈들을 포함하는 제1 개구부들; 및
    상기 적층물의 상부를 관통하여 상기 제1 개구부들과 각각 연결되고, 상부로 갈수록 폭이 증가되는 제2 개구부들
    을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    각각의 상기 홈들은 라운드 형태를 갖는
    반도체 장치.
  10. 제8항에 있어서,
    상기 적층물의 하부에 형성된 제1 도전막;
    상기 제1 도전막 내에 형성되고, 적어도 두 개의 상기 제1 개구부들과 연결된 트렌치; 및
    각각의 상기 제1 개구부들과 상기 트렌치의 사이에 형성되며, 상기 제1 개구부보다 넓은 폭을 갖는 제3 개구부
    를 더 포함하는 반도체 장치.
  11. 제8항에 있어서,
    상기 적층물은 교대로 형성된 도전막들 및 절연막들을 포함하는
    반도체 장치.
  12. 제11항에 있어서,
    상기 도전막들은 상기 절연막들에 비해 상기 제1 개구부 내로 돌출되고, 상기 절연막들은 홈을 포함하는
    반도체 장치.
  13. 제11항에 있어서,
    상기 절연막들은 상기 도전막들에 비해 상기 제1 개구부 내로 돌출되고, 상기 절연막들은 홈을 포함하는
    반도체 장치.
  14. 제8항에 있어서,
    상기 제1 개구부는 상부와 하부가 균일한 폭을 갖는
    반도체 장치.
  15. 제14항에 있어서,
    상기 제1 개구부들과 상기 제2 개구부들의 접합면들에서, 상기 제1 개구부들은 상기 제2 개구부들에 비해 큰 폭을 갖는
    반도체 장치.
  16. 상부와 하부가 균일한 폭을 갖는 제1 반도체 패턴들; 및
    상기 제1 반도체 패턴들과 각각 연결되고, 상기 제1 반도체 패턴과의 접합면으로부터 멀어질수록 폭이 증가되는 제2 반도체 패턴들
    을 포함하는 반도체 장치.
  17. 제16항에 있어서,
    적어도 두 개의 상기 제1 반도체 패턴들을 연결시키는 제3 반도체 패턴
    을 더 포함하는 반도체 장치.
  18. 제17항에 있어서,
    각각의 상기 제1 반도체 패턴들과 상기 제3 반도체 패턴 사이에 개재되며, 상기 제1 반도체 패턴들에 비해 넓은 폭을 갖는 제4 반도체 패턴
    을 더 포함하는 반도체 장치.
  19. 제16항에 있어서,
    각각의 상기 제1 반도체 패턴들은 측벽에 돌출부들을 포함하는
    반도체 장치.
  20. 제19항에 있어서,
    각각의 상기 돌출부들은 라운드 형태를 갖는
    반도체 장치.
  21. 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 및 제2 물질막들을 관통하는 개구부들을 형성하는 단계;
    각각의 상기 개구부들의 상부 내벽을 덮는 보호막을 형성하는 단계; 및
    상기 보호막에 의해 노출된 상기 제1 물질막들 또는 상기 제2 물질막들을 선택적으로 식각하여, 상기 개구부들의 하부 내벽에 홈들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 및 제2 물질막들을 형성하기 전에, 트렌치 및 트렌치 내의 희생막을 포함하는 제1 도전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 제2 물질막들을 선택적으로 식각한 후, 상기 보호막을 베리어로 이용하여 상기 제1 도전막을 식각하는 단계;
    상기 개구부들을 통해 희생막을 제거하는 단계; 및
    상기 트렌치 및 상기 개구부들 내에 반도체 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  24. 제21항에 있어서,
    상기 제1 물질막들을 선택적으로 식각한 후, 상기 개구부들의 하부 내벽에 돌출된 상기 제2 물질막들을 선택적으로 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  25. 제21항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 개구부의 내면을 따라 제1 보호막을 형성하는 단계;
    상기 개구부의 상부 내벽을 덮는 제2 보호막을 형성하는 단계; 및
    상기 개구부의 하부에 노출된 제1 보호막을 제거하는 단계를 포함하는
    반도체 장치의 제조 방법.
KR1020130148722A 2013-12-02 2013-12-02 반도체 장치 및 그 제조 방법 KR102103520B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130148722A KR102103520B1 (ko) 2013-12-02 2013-12-02 반도체 장치 및 그 제조 방법
US14/258,720 US9589980B2 (en) 2013-12-02 2014-04-22 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130148722A KR102103520B1 (ko) 2013-12-02 2013-12-02 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150063849A true KR20150063849A (ko) 2015-06-10
KR102103520B1 KR102103520B1 (ko) 2020-04-23

Family

ID=53265974

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130148722A KR102103520B1 (ko) 2013-12-02 2013-12-02 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9589980B2 (ko)
KR (1) KR102103520B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102574451B1 (ko) 2019-02-22 2023-09-04 삼성전자 주식회사 집적회로 소자 및 그 제조 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100181610A1 (en) * 2009-01-19 2010-07-22 Samsung Electronics Co., Ltd. Non-volatile memory device and method for fabricating non-volatile memory device
KR20110026313A (ko) * 2009-09-07 2011-03-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR20110068590A (ko) * 2009-12-16 2011-06-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20110108770A (ko) * 2010-03-29 2011-10-06 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101083637B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
KR20110138951A (ko) * 2010-06-22 2011-12-28 삼성전자주식회사 3차원 반도체 장치의 형성 방법
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
US20120168848A1 (en) * 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method for fabricating the same
KR20120131682A (ko) * 2011-05-26 2012-12-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130116604A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101575190B1 (ko) 2010-02-12 2015-12-08 삼성전자주식회사 윗면과 바닥면의 시디차가 없는 깊은 트렌치를 갖는 반도체 및 제조방법
KR101137928B1 (ko) * 2010-10-22 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 제조 방법
KR20120068392A (ko) 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
US8692313B2 (en) * 2011-04-29 2014-04-08 SK Hynix Inc. Non-volatile memory device and method for fabricating the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100181610A1 (en) * 2009-01-19 2010-07-22 Samsung Electronics Co., Ltd. Non-volatile memory device and method for fabricating non-volatile memory device
KR20110026313A (ko) * 2009-09-07 2011-03-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR20110068590A (ko) * 2009-12-16 2011-06-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20110108770A (ko) * 2010-03-29 2011-10-06 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101083637B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
KR20110138951A (ko) * 2010-06-22 2011-12-28 삼성전자주식회사 3차원 반도체 장치의 형성 방법
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
US20120168848A1 (en) * 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method for fabricating the same
KR20120131682A (ko) * 2011-05-26 2012-12-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130116604A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
KR102103520B1 (ko) 2020-04-23
US20150155295A1 (en) 2015-06-04
US9589980B2 (en) 2017-03-07

Similar Documents

Publication Publication Date Title
US11342342B2 (en) Semiconductor device
US9356038B2 (en) Semiconductor device and method of fabricating the same
US10049743B2 (en) Semiconductor device and method of manufacturing the same
US10014058B2 (en) Semiconductor device and method of manufacturing the same
US20160268263A1 (en) Semiconductor device and manufacturing method thereof
KR20170096733A (ko) 반도체 장치 및 그 제조 방법
KR20180110797A (ko) 반도체 장치 및 그 제조 방법
KR20160080365A (ko) 전자 장치 및 그 제조 방법
KR20150073251A (ko) 반도체 장치 및 그 제조 방법
KR102535100B1 (ko) 반도체 장치 및 그 제조 방법
KR20160025866A (ko) 반도체 장치 및 그 제조 방법
US9472567B2 (en) Semiconductor device having three-dimensional structure and method of manufacturing the same
KR20160109971A (ko) 반도체 장치 및 그 제조 방법
KR20150080769A (ko) 반도체 장치 및 그 제조 방법
KR20180107905A (ko) 반도체 장치 및 그 제조 방법
US11751390B2 (en) Manufacturing method of semiconductor device including stepping structure and supporting structure
KR20160045457A (ko) 반도체 장치 및 그 제조 방법
KR20170023656A (ko) 반도체 장치 및 그 제조 방법
KR20160094785A (ko) 반도체 장치 및 그 제조 방법
KR102103520B1 (ko) 반도체 장치 및 그 제조 방법
KR20210015343A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US11574920B2 (en) Semiconductor device and manufacturing method of semiconductor device
KR20150096582A (ko) 트랜지스터, 반도체 장치 및 그 제조 방법
KR20210136455A (ko) 반도체 장치 및 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)