KR102574451B1 - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 집적회로 소자는, 기판 상에서 기판의 주면에 평행한 수평 방향으로 연장되고 주면에 수직인 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물, 복수의 워드 라인 구조물 각각의 사이에 개재되고 수평 방향으로 연장되는 복수의 절연막, 복수의 워드 라인 구조물 및 복수의 절연막을 관통하는 채널 홀 내에서 복수의 워드 라인 구조물 및 복수의 절연막을 덮으며 연장되는 블로킹 유전막, 및 채널 홀 내에 블로킹 유전막 상에서 복수의 워드 라인 구조물 각각에 대응하여 서로 이격되어 배치되며 블록킹 유전막 상의 제1 전하 저장막 및 제1 전하 저장막을 덮는 제2 전하 저장막으로 각각 이루어지는 복수의 전하 저장막을 포함하며, 블로킹 유전막에 반대되는 제2 전하 저장막의 표면은 중간 부분이 상측 부분 및 하측 부분보다 오목한 형상이다.

Description

집적회로 소자 및 그 제조 방법{Integrated circuit device and method of manufacturing the same}
본 발명은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 불휘발성 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법에 관한 것이다.
집적회로 소자의 대용량화 및 고집적화에 따라 기판 상에 수직 방향으로 복수의 메모리 셀을 적층하여 메모리 용량을 높이는 수직형 메모리 소자가 제안되고 있다. 수직형 메모리 소자에서 수직 방향을 따르는 셀 적층 밀도를 높이는 경우 메모리 셀 각각의 수직 높이 및 수직 방향으로 서로 인접한 메모리 셀들 사이의 간격이 감소하여, 메모리 셀에 충분한 전하를 저장할 수 없거나 인접한 메모리 셀들 사이에 간섭이 발생할 수 있어 집적회로 소자의 신뢰성이 저하될 수 있다.
본 발명의 기술적 과제는 고도로 스케일링된 수직형 메모리 소자에서 메모리 셀 각각의 수직 높이 및 수직 방향으로 서로 인접한 메모리 셀들 사이의 간격이 비교적 작은 경우에도, 각 메모리 셀에 충분한 전하를 저장하고, 인접한 메모리 셀들 사이에 간섭을 억제하여 신뢰성을 향상시킬 수 있는 구조를 가지는 집적회로 소자 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 집적회로 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 집적회로 소자는, 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물; 상기 복수의 워드 라인 구조물 각각의 사이에 개재되고 상기 수평 방향으로 연장되는 복수의 절연막; 상기 복수의 워드 라인 구조물 및 상기 복수의 절연막을 관통하는 채널 홀 내에서 상기 복수의 워드 라인 구조물 및 상기 복수의 절연막을 덮으며 연장되는 블로킹 유전막; 및 상기 채널 홀 내에 상기 블로킹 유전막 상에서 상기 복수의 워드 라인 구조물 각각에 대응하여 서로 이격되어 배치되며, 상기 블록킹 유전막 상의 제1 전하 저장막 및 상기 제1 전하 저장막을 덮는 제2 전하 저장막으로 각각 이루어지는 복수의 전하 저장막;을 포함하며, 상기 블로킹 유전막에 반대되는 상기 제2 전하 저장막의 표면은 중간 부분이 상측 부분 및 하측 부분보다 오목한 형상이다.
본 발명에 따른 집적회로 소자는, 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물; 상기 복수의 워드 라인 구조물 각각의 사이에 개재되고 상기 수평 방향으로 연장되는 복수의 절연막; 상기 복수의 워드 라인 구조물 및 상기 복수의 절연막을 관통하는 채널 홀 내에서 상기 수직 방향으로 연장된 채널막; 상기 채널 홀 내에 상기 복수의 워드 라인 구조물 및 상기 복수의 절연막을 덮으며 연장되되 상기 채널막을 향하는 표면에 상기 복수의 워드 라인 구조물 각각에 대응되는 복수의 홈을 가지는 블로킹 유전막; 및 상기 블로킹 유전막의 상기 복수의 홈 내에 적어도 일부분이 배치되는 복수의 전하 저장막;을 포함한다.
본 발명에 따른 집적회로 소자는, 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물; 상기 복수의 워드 라인 구조물 각각의 사이에 개재되고 상기 수평 방향으로 연장되는 복수의 절연막; 상기 복수의 워드 라인 구조물 및 상기 복수의 절연막을 관통하는 채널 홀 내에서 상기 수직 방향으로 연장된 채널막; 상기 채널 홀 내에 상기 복수의 워드 라인 구조물 및 상기 복수의 절연막을 덮으며 연장되는 블로킹 유전막; 상기 채널 홀 내에 상기 블로킹 유전막 상에 배치되는 적어도 하나의 전하 저장막; 및 상기 채널 홀 내에 상기 블로킹 유전막 및 상기 적어도 하나의 전하 저장막을 덮는 터널링 유전막, 및 상기 터널링 유전막을 덮는 채널막;을 포함하고, 상기 채널막을 향하는 상기 복수의 절연막의 측벽은 상기 복수의 워드 라인 구조물의 측벽보다 돌출되고, 상기 블로킹 유전막의 상기 채널막을 향하는 표면은 상기 복수의 워드 라인 구조물 각각에 대응되는 복수의 홈을 가지며, 상기 적어도 하나의 전하 저장막의 적어도 일부분은 상기 블로킹 유전막의 상기 복수의 홈에 배치된다.
본 발명에 따른 집적회로 소자의 제조 방법은, 기판 상에 복수의 제1 막 및 복수의 제2 막이 교대로 1 층씩 적층된 구조물을 형성하는 단계; 상기 구조물을 관통하는 채널 홀을 형성하는 단계; 상기 채널 홀 내에서, 상기 복수의 제2 막의 일부분을 제거하여 상기 채널 홀과 연통되는 복수의 인덴트 공간을 형성하는 단계; 상기 채널 홀 내에 상기 복수의 제1 막 및 상기 복수의 제2 막을 덮으며 연장되되 상기 복수의 인덴트 공간에 대응되는 복수의 홈을 가지는 블로킹 유전막을 형성하는 단계; 및 상기 복수의 홈의 적어도 일부를 채우는 제1 전하 저장막, 및 상기 제1 전하 저장막을 덮는 제2 전하 저장막으로 이루어지는 적어도 하나의 전하 저장막을 형성하는 단계;를 포함한다.
본 발명에 따른 집적회로 소자의 제조 방법은, 기판 상에 복수의 제1 막 및 복수의 제2 막이 교대로 1 층씩 적층된 구조물을 형성하는 단계; 상기 구조물을 관통하는 채널 홀을 형성하는 단계; 상기 채널 홀 내에서, 상기 복수의 제2 막의 일부분을 제거하여 상기 채널 홀과 연통되는 복수의 인덴트 공간을 형성하는 단계; 상기 채널 홀 내에 상기 복수의 인덴트 공간에 대응되는 복수의 제1 홈을 가지는 블로킹 유전막을 형성하는 단계; 상기 채널 홀 내에 상기 복수의 제1 홈에 대응되는 복수의 제2 홈을 가지고 상기 블로킹 유전막을 덮는 예비 전하 저장막을 형성하는 단계; 상기 복수의 제2 홈의 적어도 일부를 채우는 제1 마스크 패턴, 및 상기 제1 마스크 패턴을 덮는 제2 마스크 패턴으로 각각 이루어지는 복수의 마스크 패턴층을 형성하는 단계; 및 상기 복수의 마스크 패턴층을 식각 마스크로 사용하여, 상기 예비 전하 저장막의 일부분을 제거하여 적어도 하나의 전하 저장막을 형성하는 단계;를 포함한다.
본 발명에 따른 집적회로 소자의 제조 방법은, 기판 상에 복수의 제1 막 및 복수의 제2 막이 교대로 1 층씩 적층된 구조물을 형성하는 단계; 상기 구조물을 관통하는 채널 홀을 형성하는 단계; 상기 채널 홀 내에서, 상기 복수의 제1 막의 일부분을 제거하여 상기 채널 홀과 연통되는 복수의 인덴트 공간을 형성하는 단계; 상기 채널 홀 내에 상기 복수의 인덴트 공간에 대응되는 복수의 제1 홈, 복수의 제2 홈 및 복수의 제3 홈을 각각 가지는 블로킹 유전막, 예비 전하 저장막 및 제1 커버 희생층, 그리고 상기 복수의 제3 홈의 적어도 일부분을 채우는 복수의 제1 커버층 및 상기 제1 커버 희생층을 덮는 제2 커버층을 형성하는 단계; 상기 복수의 제1 커버층을 제거하여 노출되는 상기 제1 커버 희생층의 일부분을 제거하여 상기 제2 홈을 노출하는 제1 리세스 공간을 가지는 제3 커버층을 형성하는 단계; 및 상기 제1 리세스 공간을 통하여, 상기 예비 전하 저장막의 일부분을 제거하여 적어도 하나의 전하 저장막을 형성하는 단계;를 포함한다.
본 발명에 따른 집적회로 소자의 제조 방법은, 기판 상에 복수의 절연막 및 복수의 희생막이 교대로 1 층씩 적층된 구조물을 형성하는 단계; 상기 구조물을 관통하여 상기 기판을 노출시키는 채널 홀을 형성하는 단계; 상기 채널 홀 내에서, 상기 복수의 절연막의 측벽이 상기 복수의 희생막의 측벽보다 함몰되도록 상기 복수의 절연막의 일부분을 제거하는 단계; 상기 채널 홀 내에 상기 복수의 절연막 및 상기 복수의 희생막을 덮는 블로킹 유전막, 및 상기 블로킹 유전막을 덮는 예비 전하 저장막을 형성하는 단계; 상기 채널 홀 내에 상기 예비 전하 저장막을 덮으며 상기 복수의 절연막의 측벽에 대응되는 복수의 홈을 가지는 제1 커버 희생층을 형성하는 단계; 상기 제1 커버 희생층의 상기 복수의 홈에 인접하는 부분을 제거하여 상기 예비 전하 저장막의 일부분을 노출시키는 복수의 제1 커버층을 형성하는 단계; 및 상기 복수의 제1 커버층을 식각 마스크로, 상기 예비 전하 저장막의 일부분을 제거하여 적어도 하나의 전하 트랩막을 형성하는 단계;를 포함한다.
본 발명에 따른 집적회로 소자의 제조 방법은, 기판 상에 복수의 제1 막 및 복수의 제2 막이 교대로 1 층씩 적층된 구조물을 형성하는 단계; 상기 구조물을 관통하여 상기 기판을 노출시키는 채널 홀을 형성하는 단계; 상기 채널 홀 내에서, 상기 복수의 제1 막의 일부분을 제거하는 단계; 상기 채널 홀 내에 상기 복수의 제1 막 및 상기 복수의 제2 막을 덮는 블로킹 유전막, 및 상기 블로킹 유전막을 덮는 예비 전하 저장막을 형성하는 단계; 상기 채널 홀 내에 상기 복수의 제1 막의 측벽에 대응되는 리세스 공간을 가지며, 상기 예비 전하 저장막을 덮는 제1 커버층, 및 상기 제1 커버층을 덮는 제2 커버층을 형성하는 단계; 상기 리세스 공간을 통하여, 상기 예비 전하 저장막의 일부분을 제거하여 적어도 하나의 전하 저장막을 형성하는 단계; 및 상기 복수의 제2 막을 복수의 워드 라인 구조물로 치환하는 단계;를 포함한다.
본 발명에 따른 집적회로 소자의 제조 방법은, 기판 상에 복수의 제1 막 및 복수의 제2 막이 교대로 1 층씩 적층된 구조물을 형성하는 단계; 상기 구조물을 관통하여 상기 기판을 노출시키는 채널 홀을 형성하는 단계; 상기 채널 홀 내에서, 상기 복수의 제1 막의 일부분을 제거하여 상기 채널 홀과 연통되는 복수의 인덴트 공간을 형성하는 단계; 및 상기 채널 홀 내에 상기 복수의 제1 막 및 상기 복수의 제2 막을 덮는 블로킹 유전막, 및 상기 블로킹 유전막을 덮는 전하 저장막을 형성하는 단계;를 포함하되, 상기 채널 홀과 상기 복수의 인덴트 공간 사이에서 상기 복수의 제2 막의 모서리에 라운드부를 가지도록 한다.
본 발명에 따른 집적회로 소자는, 기판 상에 복수의 제1 막 및 복수의 제2 막이 교대로 1 층씩 적층된 구조물; 상기 구조물을 관통하여 상기 기판을 노출시키는 채널 홀 내에서 상기 복수의 제1 막 및 상기 복수의 제2 막을 덮는 블로킹 유전막, 상기 블로킹 유전막을 덮는 터널링 유전막, 및 상기 블로킹 유전막과 상기 터널링 유전막 사이에 배치되는 전하 저장층;을 포함하되, 상기 복수의 제2 막은 상기 복수의 제1 막보다 상기 블로킹 유전막을 향하여 돌출되되, 상기 블로킹 유전막이 덮는 상기 복수의 제2 막의 모서리는 라운드부를 가진다.
본 발명의 기술적 사상에 의한 집적회로 소자는 전하 저장막이 채널 홀에 배치되어 메모리 셀에 충분한 전하를 저장할 수 있고 인접한 메모리 셀들 사이에 간섭이 발생하는 것을 방지할 수 있다.
또한 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법은 전하 저장막의 높이 및/또는 두께를 다양하게 구현할 수 있으므로 신뢰성이 확보된 집적회로 소자를 제조할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시에들에 따른 집적회로 소자의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성 요소들을 보여주는 평면도이고, 도 3은 도 2의 X1 - X1' 선 단면도이고, 도 4a 내지 도 4g는 도 3의 P1으로 표시한 점선 영역의 확대 단면도들이다.
도 5a 내지 도 5p는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 확대 단면도들이다.
도 6a, 도 6c, 도 7a 내지 도 7i, 도 8a 내지 도 8c, 도 9a, 도 10a 내지 도 10c, 도 12a 내지 도 12c, 도 14a, 및 도 16a는 본 발명의 다른 기술적 사상에 의한 실시 예들에 따른 집적회로 소자의 제조 방법을 도시한 확대 단면도들이고, 도 6b, 도 6d, 도 7j, 도 8d, 도 9b, 도 10d, 도 11, 도 12d, 도 13, 도 14b, 도 15, 도 16b, 도 17, 도 18, 도 19, 및 도 20은 본 발명의 기술적 사상에 의한 다른 실시 예들에 따른 집적회로 소자를 도시한 확대 단면도들이다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 또 다른 집적회로 소자를 도시한 단면도이고, 도 22는 도 21의 P2로 표시한 점선 영역의 확대 단면도들이다. 구체적으로, 도 21은 도 2의 X1 - X1' 선에 대응하는 위치의 단면도이다.
도 23a 내지 도 23f는 본 발명의 기술적 사상에 의한 실시예들에 따른 또 다른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 확대 단면도들이다.
도 24a 및 도 24b, 도 25a 및 도 25b, 도 26a, 도 27a 내지 도 27d, 및 도 28a 내지 도 28d는 본 발명의 기술적 사상에 의한 또 다른 실시 예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 확대 단면도들이다.
도 24c, 도 25c, 도 26b, 도 27e, 및 도 28e는 본 발명의 기술적 사상에 의한 또 다른 실시 예들에 따른 집적회로 소자를 설명하기 위한 확대 단면도들이다.
도 29는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 영역들의 평면 레이아웃 다이어그램이다.
도 30a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 개략적인 사시도이고, 도 30b는 도 30a에 예시한 집적회로 소자의 개략적인 단면도이다.
도 31은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 개략적인 사시도이다.
도 1은 본 발명의 기술적 사상에 의한 실시에들에 따른 집적회로 소자의 메모리 셀 어레이의 등가회로도이다. 도 1에는 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 소자의 등가 회로도가 예시되어 있다.
도 1을 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트 라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성 요소들을 보여주는 평면도이고, 도 3은 도 2의 X1 - X1' 선 단면도이고, 도 4a 내지 도 4g는 도 3의 P1으로 표시한 점선 영역의 확대 단면도들이다.
도 2 및 도 3을 함께 참조하면, 집적회로 소자(100)는 활성 영역(AC)을 가지는 기판(102)을 포함한다. 기판(102)의 활성 영역(AC) 위에는 메모리 셀 어레이(MCA)가 형성될 수 있다. 메모리 셀 어레이(MCA)는 도 1을 참조하여 설명한 바와 같은 회로 구성을 가질 수 있다.
기판(102)은 수평 방향인 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 연장되는 주면(main surface)(102M)을 가질 수 있다. 일부 실시예들에서, 기판(102)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 일부 실시예들에서, 기판(102)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
도 1 내지 도 3을 함께 참조하면, 메모리 셀 어레이(MCA)에서 메모리 셀 스트링(MS)을 구성하는 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 기판(102)의 주면(102M)에 수직 방향인 제3 방향(Z 방향)을 따라 직렬 연결된 구조를 가질 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 구성하는 데 필요한 복수의 채널 구조물(CHS)이 기판(102)의 주면(102M)에 수직인 제3 방향(Z 방향)으로 연장되도록 형성될 수 있다. 복수의 채널 구조물(CHS)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다.
복수의 채널 구조물(CHS)은 각각 기판(102)에 접하고 채널 홀(CHH)을 부분적으로 채우는 반도체 패턴(120), 반도체 패턴(120)에 접하고 채널 홀(CHH) 내에서 제3 방향(Z 방향)으로 연장되는 채널막(150), 채널막(150)의 내부 공간을 채우는 매립 절연막(156), 채널막(150)에 접하고 채널 홀(CHH)의 입구측 상부를 채우는 드레인 영역(158)을 포함할 수 있다. 일부 실시예들에서, 채널막(150)은 내부 공간을 가지는 실린더 형상을 가질 수 있으며, 채널막(150)의 내부 공간은 매립 절연막(156)으로 채워질 수 있다. 채널막(150)은 불순물이 도핑된 폴리실리콘, 불순물이 도핑되지 않은 폴리실리콘으로 이루어질 수 있다. 매립 절연막(156)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서 매립 절연막(156)은 생략 가능하며, 이 경우 채널막(150)은 내부 공간이 없는 필라(pillar) 구조를 가질 수 있다. 드레인 영역(158)은 불순물이 도핑된 폴리실리콘막으로 이루어질 수 있다. 복수의 채널 구조물(CHS)에 포함되는 복수의 드레인 영역(158)은 절연 패턴(114)에 의해 상호 절연될 수 있다. 절연 패턴(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
채널 홀(CHH) 내에는 블로킹 유전막(125), 전하 저장막(130), 터널링 유전막(140), 채널막(150), 및 매립 절연막(156)이 차례로 배치되고, 채널 홀(CHH)의 입구측 상부는 드레인 영역(158)이 채울 수 있다.
채널 홀(CHH) 내에서, 블로킹 유전막(125), 터널링 유전막(140), 및 채널막(150)은 각각 실린더 형상을 가질 수 있다. 채널 홀(CHH) 내에서, 복수의 전하 저장막(130)은 제3 방향(Z 방향)으로 서로 이격되며 배치되는 링 형상을 가지거나, 실린더 형상을 가질 수 있다. 블로킹 유전막(125), 터널링 유전막(140), 및 채널막(150)은 각각 복수의 워드 라인 구조물(WS)과 복수의 절연막(110)을 덮는 부분에 형성된 복수의 굴곡부를 포함할 수 있다.
블로킹 유전막(125), 전하 저장막(130), 및 터널링 유전막(140)을 형성하는 과정에서 반도체 패턴(120)의 상면 중 일부 영역이 제거되어 반도체 패턴(120)의 상면에 리세스 표면(120R)이 형성될 수 있다. 채널막(150)은 반도체 패턴(120)의 리세스 표면(120R)과 접촉할 수 있다.
복수의 워드 라인 구조물(WS)은 기판(102) 상에서 주면(102M)에 평행한 수평 방향으로 X-Y 평면을 따라 연장되고, 기판(102)의 주면(102M)에 수직인 제3 방향(Z 방향)으로 서로 이격되어 상호 중첩되도록 배치될 수 있다.
복수의 워드 라인 구조물(WS)의 제1 방향(X 방향)의 폭은 복수의 워드 라인 컷 영역(WLC)에 의해 한정될 수 있다. 복수의 워드 라인 구조물(WS)은 복수의 워드 라인 컷 영역(WLC)에 의해 일정 간격으로 상호 이격되어 반복적으로 배치될 수 있다.
기판(102)에는 복수의 공통 소스 영역(160)이 제2 방향(Y 방향)을 따라 연장될 수 있다. 일부 실시예들에서, 복수의 공통 소스 영역(160)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 공통 소스 영역(160)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
복수의 워드 라인 컷 영역(WLC)의 일부는 공통 소스 라인(CSL)으로 채워질 수 있다. 공통 소스 라인(CSL)은 복수의 공통 소스 영역(160) 상에서 제2 방향(Y 방향)으로 연장될 수 있다. 워드 라인 컷 영역(WLC) 내에는 공통 소스 라인(CSL)의 측벽을 덮는 절연 스페이서(170)가 형성될 수 있다. 절연 스페이서(170)는 공통 소스 라인(CSL)과 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)과의 사이를 전기적으로 절연시키는 역할을 할 수 있다. 공통 소스 라인(CSL) 및 절연 스페이서(170)는 캡핑 절연막(172)으로 덮일 수 있다. 공통 소스 라인(CSL)은 텅스텐, 구리, 또는 알루미늄 등과 같은 금속; 질화티타늄, 질화탄탈럼 등과 같은 도전성 금속질화물; 티타늄, 탄탈럼 등과 같은 전이 금속; 또는 이들의 조합으로 이루어질 수 있다. 절연 스페이서(170) 및 캡핑 절연막(172)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 공통 소스 영역(160)과 공통 소스 라인(CSL)과의 사이에는 접촉 저항을 낮추기 위한 금속 실리사이드막(도시 생략)이 개재될 수 있다. 예를 들면, 상기 금속 실리사이드막은 코발트 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드 등으로 이루어질 수 있다.
상부 절연막(180)은 절연 패턴(114), 드레인 영역(158), 및 캡핑 절연막(172)을 덮을 수 있다. 상부 절연막(180)의 일부, 절연 패턴(114)의 일부, 복수의 절연막(110) 중 상측 적어도 2개의 절연막(110)의 일부, 및 복수의 워드 라인 구조물(WS) 중 상측 2개의 워드 라인 구조물(WS)의 일부를 제거하여 한정되는 스트링 선택 라인 컷 영역(SSLC)은 컷 절연막(184)이 채울 수 있다. 컷 절연막(184)은 산화막, 질화막, 에어갭, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "에어갭"은 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 포함하는 공간을 의미할 수 있다.
복수의 비트 라인 콘택 패드(182)는 상부 절연막(180)의 일부 영역들을 관통하는 복수의 비트라인 콘택홀(180H)을 매립할 수 있고, 상부 절연막(180) 상의 복수의 비트 라인(BL)은 복수의 비트 라인 콘택 패드(182)에 연결될 수 있다.
이웃하는 2 개의 워드 라인 컷 영역(WLC) 사이에 있는 복수의 워드 라인 구조물(WS)은 도 1을 참조하여 설명한 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)을 포함할 수 있다. 기판(102) 상에 제3 방향(Z 방향)을 따라 적층되는 복수의 워드 라인 구조물(WS)의 수는 필요에 다양하게 선택될 수 있다. 복수의 워드 라인 구조물(WS) 중 기판(102)에 가장 가까운 워드 라인 구조물(WS)은 접지 선택 라인(GSL)을 구성할 수 있다. 복수의 워드 라인 구조물(WS) 중 최상부 측의 2 개의 워드 라인 구조물(WS)은 각각 스트링 선택 라인(SSL)을 구성할 수 있다. 스트링 선택 라인(SSL)은 스트링 선택 라인 컷 영역(SSLC)에 의해 이격된 부분을 포함할 수 있다.
워드 라인 구조물(WS)은 텅스텐, 니켈, 코발트, 탄탈럼 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
일부 실시 예에서, 워드 라인 구조물(WS)의 저면 및 상면과, 채널막(150)에 대면하는 측벽을 덮는 유전 박막을 더 포함할 수 있다. 상기 유전 박막은 실리콘 산화물보다 더 높은 유전 상수를 갖는 고유전막으로 이루어질 수 있다. 상기 고유전막은 금속 산화물, 예를 들면 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 또는 탄탈럼 산화물로 이루어질 수 있다.
복수의 워드 라인 구조물(WS) 각각의 사이에는 절연막(110)이 기판(102)의 주면에 평행한 수평 방향으로 연장되어 있다. 절연막(110)은 실리콘 산화막으로 이루어질 수 있다. 일부 실시 예에서, 절연막(110)은 에어 갭을 더 포함할 수 있다.
복수의 워드 라인 구조물(WS)과 복수의 절연막(110)은 스택 구조물(ST)을 구성할 수 있다.
도 3 및 도 4a를 함께 참조하면, 복수의 워드 라인 구조물(WS)은 복수의 절연막(110)보다 채널막(150)을 향하여 돌출된 구조를 가질 수 있다. 복수의 절연막(110)은, 복수의 워드 라인 구조물(WS)의 채널막(150)을 향하는 측벽(WSS)보다 채널막(150)으로부터 먼 리세스된 측벽(110R)을 가질 수 있다.
블로킹 유전막(125)은 복수의 워드 라인 구조물(WS) 및 복수의 절연막(110)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장되며, 복수의 절연막(110)의 리세스된 측벽(110R)에 향하는 제1 홈(groove)(GR1)을 가질 수 있다. 블로킹 유전막(125)은 복수의 워드 라인 구조물(WS)의 측벽(WSS)과 복수의 절연막(110)의 리세스된 측벽(110R)을 대체적으로 컨포멀(conformal)하게 덮을 수 있다. 블로킹 유전막(125)은 실리콘 산화막 또는 실리콘 산질화막으로 이루어질 수 있다.
블로킹 유전막(125)의 두께(t1)는, 복수의 워드 라인 구조물(WS)의 측벽(WSS)과 복수의 절연막(110)의 리세스된 측벽(110R) 사이의 제1 방향(X 방향)으로 폭(W1)보다 큰 값을 가질 수 있다. 블로킹 유전막(125)은, 워드 라인 구조물(WS)의 저면 및 상면과, 절연막(110)의 리세스된 측벽(110R)이 한정하는 인덴트(indent) 공간(110SP)을 모두 채울 수 있어, 제1 홈(GR1)이 인덴트 공간(110SP) 내로 연장되지 않을 수 있다.
복수의 전하 저장막(130)은 블로킹 유전막(125)을 사이에 두고 복수의 워드 라인 구조물(WS)의 측벽(WSS) 상에 배치될 수 있다. 복수의 전하 저장막(130)은 실리콘 질화막, 폴리실리콘, 또는 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시 예에서, 전하 저장막(130)은 실리콘 질화막으로 이루어지는 전하 트랩막일 수 있다. 다른 일부 실시 예에서, 전하 저장막(130)은 폴리실리콘, 또는 불순물이 도핑된 폴리실리콘으로 이루어지는 플로우팅 게이트일 수 있다. 일부 실시 예에서, 제3 방향(Z 방향)으로 워드 라인 구조물(WS)의 제1 높이(H1)는 복수의 전하 저장막(130)의 제2 높이(H2)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제3 방향(Z 방향)으로 전하 저장막(130)의 높이는 채널막(150) 측에서 워드 라인 구조물(WS) 측으로 갈수록 증가할 수 있다. 예를 들면, 제3 방향(Z 방향)으로 워드 라인 구조물(WS)을 향하는 전하 저장막(130)의 측벽의 높이는, 채널막(150)을 향하는 전하 저장막(130)의 측벽의 높이보다 큰 값을 가질 수 있다.
터널링 유전막(140)은 블로킹 유전막(125) 및 복수의 전하 저장막(130)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장될 수 있다. 터널링 유전막(140)은 블로킹 유전막(125) 및 복수의 전하 저장막(130) 상을 대체적으로 컨포멀하게 덮을 수 있다. 터널링 유전막(140)은 실리콘 산화막으로 이루어질 수 있다.
채널막(150)은 터널링 유전막(140)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장될 수 있다.
블로킹 유전막(125), 터널링 유전막(140), 및 채널막(150)은 제3 방향(Z 방향)을 따라 비선형으로 연장될 수 있다. 블로킹 유전막(125), 터널링 유전막(140), 및 채널막(150)은 각각 복수의 워드 라인 구조물(WS)에 대면하는 부분에서 복수의 워드 라인 구조물(WS)로부터 멀어지는 방향으로 볼록하게 돌출되는 형상을 가질 수 있다. 블로킹 유전막(125), 터널링 유전막(140), 및 채널막(150)은 각각 복수의 절연막(110)에 대면하는 부분에서 복수의 절연막(110)을 향하여 볼록하게 돌출되는 형상을 가질 수 있다.
도 3 및 도 4b를 함께 참조하면, 집적회로 소자(100)는 제1 홈(GR1) 내에서 블로킹 유전막(125)과 터널링 유전막(140) 사이에 배치되는 잔류층(130R)을 더 포함할 수 있다. 일부 실시 예에서, 잔류층(130R)은 전하 저장막(130)과 동일한 물질로 이루어질 수 있다. 예를 들면, 잔류층(130R)은 실리콘 질화막, 폴리실리콘, 또는 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다.
도 3 및 도 4c를 함께 참조하면, 집적회로 소자(100)는 제1 홈(GR1) 내에서 블로킹 유전막(125)과 터널링 유전막(140) 사이에 배치되는 잔류층(130Ra)을 더 포함할 수 있다. 잔류층(130Ra)은 제1 홈(GR1) 내에서 블로킹 유전막(125)과 터널링 유전막(140) 사이에 서로 이격된 적어도 2개가 배치될 수 있다. 일부 실시 예에서, 잔류층(130Ra)은 전하 저장막(130)과 동일한 물질로 이루어질 수 있다.
도 3 및 도 4d를 함께 참조하면, 집적회로 소자(100)는 블로킹 유전막(125)과 터널링 유전막(140) 사이에 배치되는 전하 저장막(130Rb)을 포함할 수 있다. 전하 저장막(130Rb)은 도 4b에 보인 전하 저장막(130)과 잔류층(130R)이 분리되지 않고 일체를 이루도록, 블로킹 유전막(125)과 터널링 유전막(140) 사이를 따라서 연장될 수 있다. 전하 저장막(130Rb) 중 복수의 워드 라인 구조물(WS)에 각각 대면하는 부분의 제1 방향(X 방향)으로의 두께는, 복수의 절연막(110)에 각각 대면하는 부분의 제1 방향(X 방향)으로의 두께 보다 큰 값을 가질 수 있다. 도 3 및 도 4e를 함께 참조하면, 블로킹 유전막(125)의 두께(t1a)는, 복수의 워드 라인 구조물(WS)의 측벽(WSS)과 복수의 절연막(110)의 리세스된 측벽(110R) 사이의 제1 방향(X 방향)으로 폭(W1)보다 작은 값을 가질 수 있다. 블로킹 유전막(125)은, 워드 라인 구조물(WS)의 저면 및 상면과, 절연막(110)의 리세스된 측벽(110R)이 한정하는 인덴트 공간(110SP)을 모두 채우지 않아, 제1 홈(GR1)이 인덴트공간(110SP) 내로 연장될 수 있다.
도 3 및 도 4f를 함께 참조하면, 블로킹 유전막(125)은 채널막(150)을 향하는 측벽으로부터 절연막(110)의 리세스된 측벽(110R)을 향하여 연장되는 씸(125S)을 가질 수 있다. 씸(125S)은, 블로킹 유전막(125)이 워드 라인 구조물(WS)의 저면 및 상면과, 절연막(110)의 리세스된 측벽(110R)이 한정하는 공간을 채우는 과정에서 형성될 수 있다.
도 3 및 도 4g를 함께 참조하면, 블로킹 유전막(125)은 내부에 제1 에어갭(125AG)을 가질 수 있다. 제1 에어갭(125AG)은, 블로킹 유전막(125)이 워드 라인 구조물(WS)의 저면 및 상면과, 절연막(110)의 리세스된 측벽(110R)이 한정하는 공간을 채우는 과정에서 형성될 수 있다.
도 4e 내지 도 4g에는 모두 잔류층(130R)이 도시되었으나, 도 4a에 보인 것과 같이 잔류층(130R)이 생략되거나, 잔류층(130R) 대신에 도 4c에 보인 잔류층(130Ra)으로 대체될 수 있거나, 전하 저장막(130) 및 잔류층(130R) 대신에 도 4d에 보인 전하 저장막(130Rb)으로 대체될 수 있음은 당업자에게 자명하다.
도 5a 내지 도 5p는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 확대 단면도들이다. 구체적으로, 도 5a 내지 도 5p는 도 4b에 보인 집적회로 소자의 제조 방법을 공정 순서에 따라, 도 3의 P1으로 표시한 점선 영역에 대응하는 위치를 도시한 확대 단면도들로 도 3을 함께 참조하며, 도 4a, 도 4c 내지 도 4g에 뵌 집적회로 소자의 제조 방법은 차이점 위주로 설명될 수 있다.
도 5a를 참조하면, 기판(102) 상에 복수의 절연막(110) 및 복수의 희생막(PL)을 교대로 하나씩 적층된 구조물을 형성한다. 일부 실시예들에서, 복수의 희생막(PL)은 실리콘 질화막으로 이루어지고, 복수의 절연막(110)은 실리콘 산화막으로 이루어질 수 있다. 복수의 절연막(110) 및 복수의 희생막(PL)은 각각 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 또는 ALD(atomic layer deposition) 공정으로 형성될 수 있다.
복수의 희생막(PL)은 각각 후속 공정에서 도 1에 보인 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL), 및 적어도 하나의 스트링 선택 라인(SSL)을 형성하기 위한 공간을 제공하는 역할을 할 수 있다.
복수의 절연막(110) 중 기판(102)에 접하는 최저층 절연막(110L)은 다른 절연막(110)보다 더 작은 두께를 가질 수 있다. 복수의 절연막(110) 중 복수의 희생막(PL) 중 기판(102)으로부터 첫 번째 희생막(PL)의 바로 위에 형성되는 절연막(110)은 다른 위치에 형성되는 절연막(110)보다 더 큰 두께를 가질 수 있다.
복수의 절연막(110) 중 최상층의 절연막(110) 상에 절연 패턴(114)을 형성한 후, 절연 패턴(114)을 식각 마스크로 사용하여 복수의 절연막(110) 및 복수의 희생막(PL)을 이방성 식각하여 기판(102)을 노출시키는 채널 홀(CHH)을 형성한다.
채널 홀(CHH)의 수평 방향의 폭은 기판(102)에 가까울수록 더 작아질 수 있다. 절연 패턴(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어지는 단일층 또는 다중충으로 이루어질 수 있다.
채널 홀(CHH)의 바닥에서 노출되는 기판(102)을 시드(seed)로 사용하는 선택적 에피택셜 성장(SEG, Selective Epitaxial Growth) 공정을 수행하여 채널 홀(CHH)을 부분적으로 채우는 반도체 패턴(120)을 형성한다. 반도체 패턴(120)의 상면은 복수의 희생막(PL) 중 기판(102)으로부터 가장 가까운 희생막(PL)의 상면과, 복수의 절연막(110) 중 기판(102)으로부터 가장 가까운 절연막(110)의 저면과의 사이의 레벨에 위치될 수 있다. 반도체 패턴(120)은 채널막(150)과 유사하게 채널 역할을 수행할 수 있다. 반도체 패턴(120)은 Si 또는 Ge로 이루어질 수 있다. 일부 실시예들에서, 반도체 패턴(120)은 불순물이 도핑된 반도체로 이루어질 수 있다.
도 5b를 참조하면, 채널 홀(CHH)을 통하여, 복수의 절연막(110) 각각의 일부분을 제거하여, 복수의 절연막(110)과 동일 레벨에서 채널 홀(CHH)에 연통되는 복수의 인덴트 공간(110SP)을 형성한다. 복수의 절연막(110)은, 복수의 희생막(PL)의 채널 홀(CHH)을 향하는 측벽(PLS)보다 채널 홀(CHH)의 중심으로부터 먼 리세스된 측벽(110R)을 가질 수 있다. 복수의 절연막(110)의 측벽, 즉 리세스된 측벽(110R)은 복수의 희생막(PL)의 측벽(PLS)보다 채널 홀(CHH)로부터 복수의 인덴트 공간(110SP)만큼 함몰될 수 있다. 일부 실시 예에서, 복수의 인덴트 공간(110SP)은 복수의 절연막(110) 각각의 일부분을 습식 식각 공정에 의하여 제거하여 형성할 수 있다.
도 5c를 참조하면, 채널 홀(CHH) 내의 노출되는 복수의 절연막(110) 및 복수의 희생막(PL)의 표면을 덮는 블로킹 유전막(125)을 형성한다. 블로킹 유전막(125)은 복수의 희생막(PL) 및 복수의 절연막(110)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장되며, 복수의 절연막(110)의 리세스된 측벽(110R)에 향하는 제1 홈(GR1)을 가지도록 형성될 수 있다. 블로킹 유전막(125)은 복수의 희생막(PL)의 상면과 저면의 일부분, 및 측벽(PLS)과 복수의 절연막(110)의 리세스된 측벽(110R)을 대체적으로 컨포멀하게 덮을 수 있다.
블로킹 유전막(125)에 두께에 따라서, 도 4a에 보인 것과 같이 블로킹 유전막(125)이 인덴트 공간(110SP)을 모두 채울 수도 있고, 도 4d에 보인 것과 같이 블로킹 유전막(125)이 인덴트 공간(110SP)을 모두 채우지 않고, 제1 홈(GR1)이 인덴트 공간(110SP) 내로 연장될 수도 있다.
도 5d를 참조하면, 채널 홀(CHH) 내의 블로킹 유전막(125)을 덮는 예비 전하 저장막(130P)을 형성한다. 예비 전하 저장막(130P)은 블로킹 유전막(125)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장되며, 제1 홈(GR1)에 대응되는 제2 홈(GR2)을 가지도록 형성될 수 있다. 예비 전하 저장막(130P)은 실리콘 질화막으로 이루어질 수 있다. 일부 실시 예에서, 예비 전하 저장막(130P)은 제1 홈(GR1)을 모두 채울 수 있다.
도 5e를 참조하면, 채널 홀(CHH) 내의 예비 전하 저장막(130P)을 덮는 제1 커버 희생층(SCL1)을 형성한다. 제1 커버 희생층(SCL1)은 예비 전하 저장막(130P)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장되며, 제2 홈(GR2)에 대응되는 제3 홈(GR3)을 가지도록 형성될 수 있다. 제1 커버 희생층(SCL1)은 예를 들면, 폴리실리콘으로 이루어질 수 있다.
도 5f를 참조하면, 채널 홀(CHH) 내의 제1 커버 희생층(SCL1)을 덮는 제2 커버 희생층(SCL2)을 형성한다. 제2 커버 희생층(SCL2)은 제1 커버 희생층(SCL1)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장되며, 제3 홈(GR3)을 채우도록 형성될 수 있다. 제2 커버 희생층(SCL2)은 예를 들면, 질화막으로 이루어질 수 있다.
도 5g를 참조하면, 제2 커버 희생층(도 5f의 SCL2)을 이방성 식각하여, 제3 홈(GR3)의 적어도 일부분을 채우는 제2 커버 희생층(SCL2)의 일부분인 제1 커버층(CVL1)을 형성한다. 채널 홀(CHH) 내에서 복수의 제1 커버층(CVL1)은, 제3 방향(Z 방향)으로 서로 이격되는 링 형상을 가질 수 있다.
도 5h 및 도 5i를 참조하면, 채널 홀(CHH) 내에 노출되는 제1 커버 희생층(SCL1) 상에 제2 커버층(CVL2)을 형성한다. 제2 커버층(CVL2)은 제1 커버 희생층(SCL1)을 산화시켜 형성할 수 있다. 제2 커버층(CVLS2)은 제1 커버층(CVL1)에 의하여 덮이지 않는 제1 커버 희생층(SCL1)의 부분을 산화시켜 형성시킬 수 있으며, 제1 커버층(CVL1) 상에는 형성되지 않을 수 있다. 제2 커버층(CVL2)을 형성한 후, 제1 커버층(CVL1)을 제거한다.
도 5i 및 도 5j를 함께 참조하면, 제2 커버층(CVL2)을 식각 마스크로 제1 커버 희생층(SCL1)을 등방성 식각하여, 예비 전하 저장막(130P)의 일부분을 노출시키는 제1 커버 희생층(SCL1)의 일부분인 제3 커버층(CVL3)을 형성한다. 제3 커버층(CVL3)은 예비 전하 저장막(130P)의 제2 홈(GR2)을 노출시키는 제1 리세스 공간(RS1)에 의하여 이격되는 복수개일 수 있다.
도 5j 내지 도 5l을 함께 참조하면, 제2 커버층(CVL2)을 제거한 후, 제3 커버층(CVL3)이 가지는 제1 리세스 공간(RS1)을 통하여 노출되는 예비 전하 저장막(130P)의 일부분을 등방성 식각하여, 제1 리세스 공간(RS1)과 연통되는 제2 리세스 공간(RS2)에 의하여 서로 이격되는 복수의 전하 저장막(130)을 형성한다. 일부 실시 예에서, 제2 커버층(CVL2)은 예비 전하 저장막(130P)의 일부분을 등방성 식각을 하는 도중, 또는 복수의 전하 저장막(130)을 형성한 후에 제거될 수 있다.
예비 전하 저장막(130P)의 일부분을 등방성 식각하여 전하 저장막(130)을 형성하는 과정에서, 예비 전하 저장막(130P)의 다른 일부분이 제1 홈(GR1) 내에 블로킹 유전막(125) 상에 잔류층(130R)으로 잔류될 수 있다. 일부 실시 예에서, 도 4a에 보인 것과 같이 잔류층(130R)이 없도록 제1 홈(GR1) 내에서 예비 전하 저장막(130P)의 부분이 모두 제거될 수 있다. 다른 일부 실시 예에서, 도 4c에 보인 것과 같이 예비 전하 저장막(130P)의 다른 일부분이 제1 홈(GR1) 내에 블로킹 유전막(125) 상에 서로 이격된 적어도 2개의 잔류층(130Ra)으로 잔류될 수 있다. 또 다른 일부 실시 예에서, 예비 전하 저장막(130P)의 일부분을 등방성 식각하여 제거하는 과정에서, 전하 저장막(130)과 잔류층(130R)이 도 4d에 보인 전하 저장막(130Rb)과 같이 분리되지 않고 일체를 이룰 수 있다. 도 5m 내지 도 5o를 함께 참조하면, 제3 커버층(도 5l의 CVL3)을 제거한 후, 채널 홀(CHH) 내에 전하 저장막(130) 및 블로킹 유전막(125)을 덮는 터널링 유전막(140)을 형성한다. 이후 반도체 패턴(120) 상을 덮는 블로킹 유전막(125) 및 터널링 유전막(140)의 부분을 제거한 후, 터널링 유전막(140) 및 반도체 패턴(120)을 덮는 채널막(150)을 형성한다. 반도체 패턴(120) 상을 덮는 블로킹 유전막(125) 및 터널링 유전막(140)의 부분을 제거하는 과정에서, 반도체 패턴(120)의 상면 중 일부 영역이 제거되어 반도체 패턴(120)의 상면에 리세스 표면(120R)이 형성될 수 있다. 이후, 채널막(150) 상에 채널 홀(CHH)을 채우는 매립 절연막(156)을 형성한다.
도 5p를 참조하면, 복수의 절연막(110) 및 복수의 희생막(도 5o의 PL) 각각의 일부분을 제거하여 워드 라인 컷 영역(WLC)을 형성한 후, 워드 라인 컷 영역(WLC)을 통하여 복수의 희생막(PL)을 제거하여, 워드 라인 컷 영역(WLC)과 연통되는 복수의 워드 라인 공간(DH)이 형성될 수 있다. 복수의 워드 라인 공간(DH)은 복수의 워드 라인 구조물(WS)에 의하여 채워질 수 있다.
이 후, 도 3에 보인 것과 같은 공통 소스 영역(160), 절연 스페이서(170), 공통 소스 라인(CSL), 캡핑 절연막(172), 상부 절연막(180), 선택 라인 컷 영역(SSLC), 컷 절연막(184), 복수의 비트라인 콘택홀(180H), 복수의 비트 라인 콘택 패드(182) 및 복수의 비트 라인(BL)을 형성하여, 집적회로 소자(100)를 형성할 수 있다.
도 6a, 도 6c, 도 7a 내지 도 7i, 도 8a 내지 도 8c, 도 9a, 도 10a 내지 도 10c, 도 12a 내지 도 12c, 도 14a, 및 도 16a는 본 발명의 다른 기술적 사상에 의한 실시 예들에 따른 집적회로 소자의 제조 방법을 도시한 확대 단면도들이고, 도 6b, 도 6d, 도 7j, 도 8d, 도 9b, 도 10d, 도 11, 도 12d, 도 13, 도 14b, 도 15, 도 16b, 도 17, 도 18, 도 19, 및 도 20은 본 발명의 기술적 사상에 의한 다른 실시 예들에 따른 집적회로 소자를 도시한 확대 단면도들이다. 구체적으로, 도 6a 내지 도 20은 도 3의 P1으로 표시한 점선 영역에 대응하는 위치를 도시한 확대 단면도들로, 도 3 내지 도 5p에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 6a를 참조하면, 도 5b의 결과물에 대하여, 채널 홀(CHH) 내에 노출되는 복수의 희생막(도 5b의 PL)의 모서리의 일부분을 제거하여, 모서리에 라운드부(PRDa)를 가지는 복수의 희생막(PLa)을 형성한다.
도 6b를 참조하면, 도 6a에 대한 결과물에 대하여 도 5c 내지 도 5p에서 설명한 과정을 수행하여, 집적회로 소자(100a)를 형성한다.
집적회로 소자(100a)는 라운드부(WRDa)를 가지는 복수의 라운드된 워드 라인 구조물(WSa)을 포함한다.
도 6c를 참조하면, 도 5b의 결과물에 대하여, 채널 홀(CHH) 내의 노출되는 복수의 희생막(PLb)의 표면을 덮는 블로킹 유전막(125a)을 형성한다. 블로킹 유전막(125a)은 복수의 희생막(도 5b의 PL)의 노출되는 표면에 인접하는 일부분을 산화시켜 형성할 수 있으며, 블로킹 유전막(125a)을 형성되는 과정에서, 복수의 희생막(PL)의 모서리의 일부분이 소진되어, 모서리에 라운드부(PRDb)를 가지는 복수의 희생막(PLb)이 형성될 수 있다.
블로킹 유전막(125a)은 채널 홀(CHH) 내의 복수의 희생막(PLb)의 표면은 모두 덮되, 복수의 절연막(110)의 리세스된 측벽(110R)의 일부분은 덮지 않을 수 있다.
도 6d를 참조하면, 도 6c에 대한 결과물에 대하여 도 5c 내지 도 5p에서 설명한 과정을 수행하여, 집적회로 소자(100a1)를 형성한다.
집적회로 소자(100a1)는 라운드부(WRDb)를 가지는 복수의 라운드된 워드 라인 구조물(WSb)을 포함한다.
도 7a를 참조하면, 채널 홀(CHH) 내의 블로킹 유전막(125)을 덮는 예비 전하 저장막(130Pa)을 형성한다. 예비 전하 저장막(130Pa)은 블로킹 유전막(125)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장되며, 제1 홈(GR1)에 대응되는 제2 홈(GR2a)을 가지도록 형성될 수 있다. 예비 전하 저장막(130Pa)은, 도 5d에 보인 예비 전하 저장막(130P)에 비하여 상대적으로 얇은 두께를 가지도록 형성할 수 있다. 일부 실시 예에서, 예비 전하 저장막(130Pa)은 제1 홈(GR1)의 일부분을 채울 수 있으며, 제3 방향(Z 방향)으로 제2 홈(GR2a)의 높이는 도 5d에 보인 예비 전하 저장막(130P)이 가지는 제2 홈(GR2)의 높이보다 큰 값을 가질 수 있다.
도 7b를 참조하면, 채널 홀(CHH) 내의 예비 전하 저장막(130Pa) 상에 제3 홈(GR2a)을 가지는 제1 커버 희생층(SCL1a), 및 제2 커버 희생층(SCL2a)을 순차적으로 형성한다. 제3 방향(Z 방향)으로 제3 홈(GR3a)의 높이는 도 5e에 보인 제2 커버 희생층(SCL2)이 가지는 제3 홈(GR3)의 높이보다 큰 값을 가질 수 있다.
도 7c를 참조하면, 제2 커버 희생층(도 7b의 SCL2a)을 이방성 식각하여, 제3 홈(GR3a)의 적어도 일부분을 채우는 제2 커버 희생층(SCL2a)의 일부분인 제1 커버층(CVL1a)을 형성한다. 일부 실시 예에서, 제3 방향(Z 방향)으로 제1 커버층(CVL1a)의 높이는 도 5g에 보인 제1 커버층(CVL1)의 높이보다 큰 값을 가질 수 있다.
도 7d 및 도 7e를 참조하면, 채널 홀(CHH) 내에 노출되는 제1 커버 희생층(SCL1a) 상에 제2 커버층(CVL2a)을 형성한다. 제2 커버층(CVL2a)은 제1 커버 희생층(SCL1a)을 산화시켜 형성할 수 있으며, 제1 커버층(CVL1a) 상에는 형성되지 않을 수 있다. 제2 커버층(CVL2a)을 형성한 후, 제1 커버층(CVL1a)을 제거한다.
도 7e 및 도 7f를 함께 참조하면, 제2 커버층(CVL2a)을 식각 마스크로 제1 커버 희생층(SCL1a)을 등방성 식각하여, 예비 전하 저장막(130Pa)의 일부분을 노출시키는 제1 커버 희생층(SCL1a)의 일부분인 제3 커버층(CVL3a)을 형성한다. 제3 커버층(CVL3a)은 예비 전하 저장막(130Pa)의 제2 홈(GR2a)을 노출시키는 제1 리세스 공간(RS1a)을 가질 수 있다.
도 7f 내지 도 7h를 함께 참조하면, 제2 커버층(CVL2a)을 제거한 후, 제3 커버층(CVL3a)이 가지는 제1 리세스 공간(RS1a)을 통하여 노출되는 예비 전하 저장막(130Pa)의 일부분을 등방성 식각하여, 제1 리세스 공간(RS1a)과 연통되는 제2 리세스 공간(RS2a)에 의하여 서로 이격되는 복수의 전하 저장막(130a)을 형성한다. 일부 실시 예에서, 제2 커버층(CVL2a)은 예비 전하 저장막(130Pa)의 일부분을 등방성 식각을 하는 도중, 또는 복수의 전하 저장막(130a)을 형성한 후에 제거될 수 있다.
블로킹 유전막(125) 상에서 복수의 전저 저장층(130a) 각각의 양단의 부분은 제1 홀(GR1a)을 향하여 연장되는 라운드된 구조를 가질 수 있다.
도 7i 및 도 7j를 함께 참조하면, 제3 커버층(도 7h의 CVL3a)을 제거한 후, 채널 홀(CHH) 내에 전하 저장막(130a) 및 블로킹 유전막(125)을 덮는 터널링 유전막(140), 터널링 유전막(140) 및 반도체 패턴(120)을 덮는 채널막(150), 및 채널막(150) 상에 채널 홀(CHH)을 채우는 매립 절연막(156)을 순차적으로 형성한다. 이후 복수의 희생막(PL)을 제거한 공간을 채우는 복수의 워드 라인 구조물(WS)를 형성하여, 집적회로 소자(100b)를 형성할 수 있다.
도 8a를 참조하면, 도 5b의 결과물에 대하여, 채널 홀(CHH) 내에 노출되는 복수의 희생막(도 5b의 PL)의 표면에 인접하는 일부분을 제거하는 트리밍(trimming) 공정을 수행하여, 채널 홀(CHH)의 향하는 단부에 트리밍 공정에 의하여 일부분이 제거된 트리밍부(PTR)를 가지는 복수의 희생막(PLc)을 형성한다. 제3 방향(Z 방향)으로 트리밍부(PTR)의 높이가 희생막(PLc)의 나머지 부분의 높이보다 작은 값을 가질 수 있다.
희생막(PLc)의 저면 및 상면과, 절연막(110)의 리세스된 측벽(110R)이 한정하는 인덴트 공간(110SPa)의 제3 방향(Z 방향)으로 높이는 도 5b의 보인 인덴트 공간(110SP)의 높이보다 큰 값을 가질 수 있다.
도 8b를 참조하면, 채널 홀(CHH) 내의 노출되는 복수의 절연막(110) 및 복수의 희생막(PLc)의 표면을 덮으며 제1 홈(GR1b)을 가지는 블로킹 유전막(125b)을 형성한다.
도 8c를 참조하면, 도 5d 내지 도 5g와 유사한 공정을 수행하여, 채널 홀(CHH) 내의 블로킹 유전막(125b) 상에 예비 전하 저장막(130Pb), 제1 커버 희생층(SCL1b) 및 제1 커버층(CVL1b)을 순차적으로 형성한다.
도 8d를 참조하면, 도 5h 내지 도 5p와 유사한 공정을 수행하여, 블로킹 유전막(125b) 상에 전하 저장막(130b), 터널링 유전막(140), 채널막(150), 및 매립 절연막(156)을 순차적으로 형성한다. 이 후, 복수의 희생막(도 8c의 PLc)을 제거한 공간을 채우는 복수의 워드 라인 구조물(WSc)를 형성하여, 집적회로 소자(100c)를 형성할 수 있다. 복수의 워드 라인 구조물(WSc) 각각은 채널막(150)을 향하는 단부에 제3 방향(Z 방향)으로 높이가 희생막(PLc)가 나머지 부분의 높이보다 작은 값을 가지는 트리밍부(WTR)을 가질 수 있다.
도 9a를 참조하면, 도 5a 내지 도 5m과 유사한 공정을 수행하여, 블로킹 유전막(125) 상에 복수의 전하 저장막(130c)을 형성한다. 복수의 전하 저장막(130c)은, 도 5l의 복수의 전하 저장막(130)을 형성하는 과정보다, 예비 전하 저장막(도 5j의 130P)의 일부분을 상대적으로 적게 제거하여 형성할 수 있다. 제3 방향(Z 방향)으로 전하 저장막(130c)의 제2 높이(H2a)는 도 4a에 보인 전하 저장막(130c)의 제2 높이(H2)보다 큰 값을 가질 수 있다.
도 9b를 참조하면, 도 5n 내지 도 5p와 유사한 공정을 수행하여, 블로킹 유전막(125) 및 전하 저장막(130c) 상에 터널링 유전막(140), 채널막(150), 및 매립 절연막(156)을 순차적으로 형성한다. 이 후, 복수의 희생막(도 9b의 PL)을 제거한 공간을 채우는 복수의 워드 라인 구조물(WS)를 형성하여, 집적회로 소자(100d)를 형성할 수 있다.
일부 실시 예에서, 제3 방향(Z 방향)으로 워드 라인 구조물(WS)의 제1 높이(H1)는 복수의 전하 저장막(130c)의 제2 높이(H2a)보다 작은 값을 가질 수 있다.
도 10a를 참조하면, 도 5k의 결과물에 대하여, 제3 커버층(CVL3) 상에 제4 커버층(CVL4)을 형성한다. 제4 커버층(CVL4)은 제3 커버층(CVL3) 상에 선택적 에피택셜 성장 공정 또는 선택적 증착 공정을 통하여 형성할 수 있다. 제4 커버층(CVL4)은 예를 들면, 폴리실리콘으로 이루어질 수 있다.
제4 커버층(CVL4)은 예비 전하 저장막(130P)의 제2 홈(GR2)을 노출시키는 제1 리세스 공간(RS1C)을 가질 수 있다. 제1 리세스 공간(RS1C)은 도 5k에 보인 제1 리세스 공간(RS1)에서 제4 커버층(CVL4)이 채워지고 남은 공간이므로, 제4 커버층(CVL4)을 형성하여, 도 5k에 보인 제1 리세스 공간(RS1)을 좁힐 수 있다.
도 10b 및 도 10c를 함께 참조하면, 제4 커버층(CVL4)이 가지는 제1 리세스 공간(RS1C)을 통하여 노출되는 예비 전하 저장막(도 10a의 130P)의 일부분을 등방성 식각하여, 제1 리세스 공간(RS1C)과 연통되는 제2 리세스 공간(RS2C)에 의하여 서로 이격되는 복수의 전하 저장막(130d)을 형성한 후 제3 커버층(CVL3) 및 제4 커버층(CVL4)을 제거한다.
일부 실시 예에서, 복수의 전하 저장막(130d) 각각은 제3 방향(Z 방향)으로은 양단, 즉 상면과 저면이 오목한 형상을 가질 수 있다.
도 10d를 참조하면, 도 5n 내지 도 5p와 유사한 공정을 수행하여, 블로킹 유전막(125) 및 전하 저장막(130d) 상에 터널링 유전막(140), 채널막(150), 및 매립 절연막(156)을 순차적으로 형성한다. 이 후, 복수의 희생막(도 10c의 PL)을 제거한 공간을 채우는 복수의 워드 라인 구조물(WS)를 형성하여, 집적회로 소자(100e)를 형성할 수 있다.
도 11을 참조하면, 집적회로 소자(100f)는 전하 저장막(130e)을 포함한다. 집적회로 소자(100f)가 가지는 전하 저장막(130e)는 도 4a에 보인 집적회로 소자(100)가 가지는 전하 저장막(130)과 다른 형상을 가질 수 있다.
일부 실시 예에서, 제3 방향(Z 방향)으로 전하 저장막(130e)의 높이는 채널막(150) 측에서 워드 라인 구조물(WS) 측으로 갈수록 감소할 수 있다. 예를 들면, 제3 방향(Z 방향)으로 워드 라인 구조물(WS)을 향하는 전하 저장막(130e)의 측벽의 높이는, 채널막(150)을 향하는 전하 저장막(130e)의 측벽의 높이보다 작은 값을 가질 수 있다.
도 12a 및 도 12b를 함께 참조하면, 채널 홀(CHH) 내의 블로킹 유전막(125)을 덮는 예비 전하 저장막(130Pf)을 형성한다. 예비 전하 저장막(130Pf)은, 도 5d에 보인 예비 전하 저장막(130P)에 비하여 상대적으로 얇은 두께를 가지도록 형성할 수 있다.
이후, 도 5e 내지 도 5m와 유사한 공정을 수행하여, 예비 전하 저장막(130Pf)의 일부분을 식각하여 제1 층(130f1)을 형성한다.
도 12c를 참조하면, 채널 홀(CHH) 내에서 블로킹 유전막(125) 및 제1 층(130f1)을 컨포멀하게 덮는 제2 층(130f2)을 형성하여 제1 층(130f1) 및 제2 층(130f2)으로 이루어지는 예비 전하층(130f)을 형성한다. 제1 층(130f1)은 제2 층(130f2) 및 블로킹 유전막(125)에 의하여 포위될 수 있다. 제2 층(130f2)은 제1 층(130f1)의 상면, 저면, 및 채널막(150)을 향하는 측벽을 감쌀 수 있다.
예비 전하층(130f)은 복수의 희생막(PL)과 대체로 동일한 레벨에서는 제1 층(130f1)과 제2 층(130f2)의 적층 구조로 이루어지고, 복수의 절연막(110)과 대체로 동일한 레벨에서는 제2 층(130f2)으로만 이루어질 수 있다. 즉 예비 전하층(130f)는 블로킹 유전막(125) 및 제1 층(130f1)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장되되, 희생막(PL)과 대체로 동일한 레벨에서의 수평 방향으로의 폭이 복수의 절연막(110)과 대체로 동일한 레벨에서의 수평 방향으로의 폭보다 큰 값을 가질 수 있다.
일부 실시 예에서, 제1 층(130f1)과 제2 층(130f2)은 동일한 물질로 이루어질 수 있다. 다른 일부 실시 예에서, 제1 층(130f1)과 제2 층(130f2)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 제1 층(130f1)과 제2 층(130f2) 각각은 실리콘 질화막 및 폴리실리콘 중 어느 하나로 이루어질 수 있다.
도 12d를 참조하면, 도 5n 내지 도 5p와 유사한 공정을 수행하여, 블로킹 유전막(125) 및 전하 저장막(130f) 상에 터널링 유전막(140), 채널막(150), 및 매립 절연막(156)을 순차적으로 형성한다. 이 후, 복수의 희생막(도 12c의 PL)을 제거한 공간을 채우는 복수의 워드 라인 구조물(WS)를 형성하여, 집적회로 소자(100g)를 형성할 수 있다.
도 13을 참조하면, 집적회로 소자(100h)는 전하 저장막(130g)을 가질 수 있다. 집적회로 소자(100h)가 가지는 전하 저장막(130g)은 도 12d에 보인 집적회로 소자(100g)가 가지는 전하 저장막(130f)과 달리, 복수의 워드 라인 구조물(WS) 각각에 대응하는 부분들이 서로 이격될 수 있다.
전하 저장막(130g)은 제1 층(130f1) 및 제2 층(130f2a)으로 이루어질 수 있으며, 제2 층(130f2a)은 도 12d에 보인 제2 층(130f2)과 달리 복수의 워드 라인 구조물(WS) 각각에 대응하는 부분들이 서로 이격될 수 있다. 제1 층(130f1)은 제2 층(130f2a) 및 블로킹 유전막(125)에 의하여 포위될 수 있다. 제2 층(130f2a)은 제1 층(130f1)의 상면, 저면, 및 채널막(150)을 향하는 측벽을 감쌀 수 있다.
도 14a를 참조하면, 도 5m의 결과물에 대하여, 제2 리세스(도 5m의 RS2)의 일부분을 채우는 완화 절연막(142)을 형성한다. 완화 절연막(142)은 채널 홀(CHH) 내에서 블로킹 유전막(125) 및 전하 저장막(130)을 덮는 완화 절연 물질층을 형성한 후, 이방성 식각으로 상기 완화 절연 물질층의 일부분을 제거하여, 제2 리세스(RS2) 내에만 잔류하도록 하여 형성할 수 있다. 완화 절연막(142)은 채널 홀(CHH) 내에 노출되는 블로킹 유전막(125)과 전하 저장막(130)의 표면이 가지는 단차를 완화시킬 수 있다.
도 14b를 참조하면, 도 5n 내지 도 5p와 유사한 공정을 수행하여, 완화 절연막(142) 및 전하 저장막(130) 상에 터널링 유전막(140), 채널막(150), 및 매립 절연막(156)을 순차적으로 형성한다. 이 후, 복수의 희생막(도 14a의 PL)을 제거한 공간을 채우는 복수의 워드 라인 구조물(WS)를 형성하여, 집적회로 소자(100i)를 형성할 수 있다.
도 15를 참조하면, 집적회로 소자(100j)가 가지는 완화 절연막(142)은 내부에 제2 에어갭(142AG)를 가질 수 있다.
도 16a를 참조하면, 도 14a의 결과물에 대하여, 전하 저장막(130) 및 완화 절연막(142)을 덮는 커버 전하 저장막(132)을 형성하여, 전하 저장막(130) 및 커버 전하 저장막(132)으로 이루어지는 확장 전하 저장막(130h)을 형성한다.
도 16b를 참조하면, 도 5n 내지 도 5p와 유사한 공정을 수행하여, 확장 전하 저장막(130h) 상에 터널링 유전막(140), 채널막(150), 및 매립 절연막(156)을 순차적으로 형성한다. 이 후, 복수의 희생막(도 16a의 PL)을 제거한 공간을 채우는 복수의 워드 라인 구조물(WS)를 형성하여, 집적회로 소자(100k)를 형성할 수 있다.
전하 저장막(130)과 커버 전하 저장막(132)로 이루어지는 확장 전하 저장막(130h)은 도 12d에 보인 제1 층(130f1) 및 제2 층(130f2)로 이루어지는 전하 저장막(130f)에 대응될 수 있으며, 집적회로 소자(100k)는 도 12d에 보인 집적회로 소자(100g)에서 블로킹 유전막(125)과 제2 층(130f2) 사이에 완화 전하 저장막(142)이 삽입된 것과 유사할 수 있다.
도 17을 참조하면, 집적회로 소자(100l)는 제1 층(130i1) 및 제2 층(130i2)으로 이루어지는 전하 저장막(130i)을 포함할 수 있다.
일부 실시 예에서, 제1 층(130i1)과 제2 층(130i2)은 동일한 물질로 이루어질 수 있다. 다른 일부 실시 예에서, 제1 층(130i1)과 제2 층(130i2)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 제1 층(130i1)과 제2 층(130i2) 각각은 실리콘 질화막 및 폴리실리콘 중 어느 하나로 이루어질 수 있다.
제2 층(130i2)은 제1 층(130i1) 및 터널링 유전막(140)에 의하여 포위될 수 있다. 제1 층(130i1)은 제2 층(130i2)의 상면, 저면, 및 워드 라인 구조물(WS)을 향하는 측벽을 감쌀 수 있다.
일부 실시 예에서, 제1 층(130i1)은 도 5d의 결과물에 대하여, 제2 홈(GR2)을 채우고, 예비 전하 저장막(130P)의 제2 홈(GR2) 주변의 일부분을 덮는 커버 패턴을 형성한 후, 상기 커버 패턴의 식각 마스크로 예비 전하 저장막(130P)의 일부분을 제거하여 형성할 수 있고, 제2 층(130i2)은 예비 전하 저장막(130P)의 일부분이 제거된 부분을 채워서 형성할 수 있다.
도 18을 참조하면, 집적회로 소자(100m)는 제1 부분(130j1)과 제2 부분(130j2)으로 이루어지는 전하 저장막(130j)을 포함할 수 있다. 일부 실시 예에서, 제1 부분(130j1)과 제2 부분(130j2)은 동일한 물질로 이루어질 수 있다.
하나의 워드 라인 구조물(WS)에 대응하는 전하 저장막(130j)을 이루는 제1 부분(130j1)과 제2 부분(130j2)는 제3 방향(Z 방향)을 따라서 서로 이격될 수 있다.
일부 실시 예에서, 제1 부분(130j1)과 제2 부분(130j2)은 도 5l의 결과물에 대하여, 블로킹 유전막(125)과 제3 커버층(CVL3) 사이를 채운 후, 도 5l에 보인 전하 저장막(130)을 제거하여 형성할 수 있다.
도 19를 참조하면, 집적회로 소자(100n)는 제1 부분(130k1), 제2 부분(130k2) 및 제3 부분(130k3)으로 이루어지는 전하 저장막(130k)을 포함할 수 있다.
하나의 워드 라인 구조물(WS)에 대응하는 전하 저장막(130k)을 이루는 제1 부분(130k1)과 제2 부분(130k2)는 제3 방향(Z 방향)을 따라서 서로 이격될 수 있고, 제3 부분(130k3)은 제1 부분(130k1)과 제2 부분(130k2) 사이를 채울 수 있다. 제1 부분(130k1)과 제2 부분(130k2)은 각각 제3 부분(130k3)의 상면과 저면에 접할 수 있다.
일부 실시 예에서, 제1 층(130k1)과 제2 층(130k2)은 도 18에 보인 제1 부분(130j1) 및 제2 부분(130j2)과 유사한 방법으로 형성할 수 있고, 제3 부분(130k3)은 도 5l에 보인 전하 저장막(130)을 제거하지 않은 부분일 수 있다.
일부 실시 예에서, 제1 부분(130k1), 제2 부분(130k2) 및 제3 부분(130k3)은 동일한 물질로 이루어질 수 있다. 다른 일부 실시 예에서, 제1 부분(130k1)과 제2 부분(130k2)은 동일한 물질로 이루어지고, 제3 부분(130k3)은 제1 부분(130k1) 및 제2 부분(130k2)과 다른 물질로 이루어질 수 있다.
도 20을 참조하면, 집적회로 소자(100o)는 제1 층(130l1) 및 제2 층(130l2)으로 이루어지는 전하 저장막(130l)을 포함할 수 있다.
일부 실시 예에서, 제1 층(130l1) 및 제2 층(130l2)은 도 5d에서 보인 예비 전하 저장막(130)이 예비 제1 층 및 예비 제2 층의 적층 구조를 가지도록 형성한 후, 도 5e 내지 도 5에서 설명한 과정을 수행하여 형성할 수 있다.
일부 실시 예에서, 제1 층(130l1)과 제2 층(130l2)은 동일한 물질로 이루어질 수 있다. 다른 일부 실시 예에서, 제1 층(130l1)과 제2 층(130l2)은 서로 다른 물질로 이루어질 수 있다.
제1 층(130l1)의 채널막(150)을 향하는 측벽과 제2 층(130l2)의 워드 라인 구조물(WS2)을 향하는 측벽은 서로 접할 수 있다.
본 발명에 따른 집적회로 소자(100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j, 100k, 100l, 100m, 100n, 100o)는 전하 저장막(130, 130a, 130b, 130c, 130d, 130e, 130f, 130g, 130h, 130i, 130j, 130k, 130l)을 채널 홀(CHH) 내에 형성하고, 전하 저장막(130, 130a, 130b, 130c, 130d, 130e, 130f, 130g, 130h, 130i, 130j, 130k, 130l)의 높이 및/또는 두께를 다양하게 구현할 수 있으므로 메모리 셀에 충분한 전하를 저장할 수 있고 인접한 메모리 셀들 사이에 간섭이 발생하는 것을 방지할 수 있다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 또 다른 집적회로 소자를 도시한 단면도이고, 도 22는 도 21의 P2로 표시한 점선 영역의 확대 단면도들이다. 구체적으로, 도 21은 도 2의 X1 - X1' 선에 대응하는 위치의 단면도이다. 도 21 및 도 22에 대한 내용 중 도 2 및 3과 중복되는 설명은 생략될 수 있다.
도 3 및 도 21을 함께 참조하면, 집적회로 소자(200)는 활성 영역(AC)을 가지는 기판(102)을 포함한다. 복수의 채널 홀(CHH) 각각에는 기판(102)에 접하고 채널 홀(CHH)을 부분적으로 채우는 반도체 패턴(120), 반도체 패턴(120)에 접하고 채널 홀(CHH) 내에서 제3 방향(Z 방향)으로 연장되는 채널막(150), 채널막(150)의 내부 공간을 채우는 매립 절연막(156), 채널막(150)에 접하고 채널 홀(CHH)의 입구측 상부를 채우는 드레인 영역(158)을 포함할 수 있다. 복수의 드레인 영역(158)은 절연 패턴(114)에 의해 상호 절연될 수 있다.
채널 홀(CHH) 내에는 블로킹 유전막(225), 전하 저장막(230), 터널링 유전막(140), 채널막(150), 및 매립 절연막(156)이 차례로 배치되고, 채널 홀(CHH)의 입구측 상부는 드레인 영역(158)이 채울 수 있다.
채널 홀(CHH) 내에서, 블로킹 유전막(225), 터널링 유전막(140), 및 채널막(150)은 각각 실린더 형상을 가질 수 있다. 채널 홀(CHH) 내에서, 전하 저장막(230)은 제3 방향(Z 방향)으로 서로 이격되며 배치되는 복수의 링 형상을 가질 수 있다. 블로킹 유전막(225), 터널링 유전막(140), 및 채널막(150)은 각각 복수의 워드 라인 구조물(WS)과 복수의 절연막(110)을 덮는 부분에 형성된 복수의 굴곡부를 포함할 수 있다.
블로킹 유전막(225), 전하 저장막(230), 및 터널링 유전막(140)을 형성하는 과정에서 반도체 패턴(120)의 상면 중 일부 영역이 제거되어 반도체 패턴(120)의 상면에 리세스 표면(120R)이 형성될 수 있다. 채널막(150)은 반도체 패턴(120)의 리세스 표면(120R)과 접촉할 수 있다.
복수의 워드 라인 구조물(WS)은 기판(102) 상에서 주면(102M)에 평행한 수평 방향으로 X-Y 평면을 따라 연장되고, 기판(102)의 주면(102M)에 수직인 제3 방향(Z 방향)으로 서로 이격되어 상호 중첩되도록 배치될 수 있다. 복수의 워드 라인 구조물(WS) 각각의 사이에는 절연막(110)이 기판(102)의 주면에 평행한 수평 방향으로 연장되어 있다. 복수의 워드 라인 구조물(WS)과 복수의 절연막(110)은 스택 구조물(ST)을 구성할 수 있다.
도 21 및 도 22를 함께 참조하면, 집적회로 소자(200)가 가지는 복수의 절연막(110)은 복수의 워드 라인 구조물(WS)보다 채널막(150)을 향하여 돌출된 구조를 가질 수 있다. 복수의 워드 라인 구조물(WS)은 복수의 절연막(110)의 채널막(150)을 향하는 측벽(110S)보다 채널막(150)으로부터 먼 리세스된 측벽(WSR)을 가질 수 있다.
블로킹 유전막(225)은 복수의 워드 라인 구조물(WS) 및 복수의 절연막(110)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장되며, 복수의 워드 라인 구조물(WS)의 리세스된 측벽(WSR)에 향하는 제1 홈(GR1c)을 가질 수 있다. 블로킹 유전막(225)은 복수의 워드 라인 구조물(WS)의 리세스된 측벽(WSR)과 복수의 절연막(110)의 측벽(110S)을 대체적으로 컨포멀하게 덮을 수 있다. 블로킹 유전막(125)은 실리콘 산화막 또는 실리콘 산질화막으로 이루어질 수 있다.
일부 실시 예에서, 블로킹 유전막(225)은, 절연막(110)의 저면 및 상면과, 워드 라인 구조물(WS)의 리세스된 측벽(WSR)이 한정하는 인덴트 공간(WSSP)을 모두 채워 제1 홈(GR1c)이 인덴트 공간(WSSP) 내로 연장되지 않을 수 있다. 다른 일부 실시 예에서, 블로킹 유전막(125)은, 절연막(110)의 저면 및 상면과, 워드 라인 구조물(WS)의 리세스된 측벽(WSR)이 한정하는 인덴트 공간(WSSP)을 모두 채우지 않아, 제1 홈(GR1c)이 인덴트 공간(WSSP) 내로 연장될 수 있다.
복수의 전하 저장막(230)은 블로킹 유전막(225)을 사이에 두고 복수의 워드 라인 구조물(WS)의 리세스된 측벽(WSR) 상에 배치될 수 있다. 복수의 전하 저장막(230)은 실리콘 질화막, 폴리실리콘, 또는 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시 예에서, 전하 저장막(230)은 실리콘 질화막으로 이루어지는 전하 트랩막일 수 있다. 다른 일부 실시 예에서, 전하 저장막(230)은 폴리실리콘, 또는 불순물이 도핑된 폴리실리콘으로 이루어지는 플로우팅 게이트일 수 있다. 일부 실시 예에서, 제3 방향(Z 방향)으로 워드 라인 구조물(WS)의 제1 높이(H1)는 복수의 전하 저장막(230)의 제2 높이(H2b)보다 큰 값을 가질 수 있다.
블로킹 유전막(225)에 반대되는, 즉 터널링 절연막(140) 및 채널막(150)을 향하는 복수의 전하 저장막(230) 각각의 표면은 중심이 오목한 형상을 가질 수 있다. 예를 들면, 터널링 절연막(140) 및 채널막(150)을 향하는 복수의 전하 저장막(230) 각각의 표면은 중간 부분이 상측 부분 및 하측 부분보다 블로킹 유전막(225) 측으로 오목한 형상을 가질 수 있다.
복수의 전하 저장막(230) 각각은 제1 홈(GR1c)의 적어도 일부분을 채우는 제1 전하 저장막(232) 및 제1 전하 저장막(232)을 덮는 제2 전하 저장막(234)을 포함할 수 있다. 수평 방향(X 방향 또는 Y 방향)으로의 제2 전하 저장막(234)의 폭은 제1 전하 저장막(232)의 폭보다 큰 값을 가질 수 있다. 수직 방향(Z 방향)으로의 제2 전하 저장막(234)의 높이는 제1 전하 저장막(232)의 높이보다 큰 값을 가질 수 있다. 제2 전하 저장막(234)은 제1 전하 저장막(232)과 블로킹 유전막(225)의 일부분을 함께 덮을 수 있다.
터널링 유전막(140)은 블로킹 유전막(125) 및 복수의 전하 저장막(130)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장될 수 있다. 채널막(150)은 터널링 유전막(140)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장될 수 있다.
블로킹 유전막(225), 터널링 유전막(140), 및 채널막(150)은 제3 방향(Z 방향)을 따라 비선형으로 연장될 수 있다.
도 23a 내지 도 23f는 본 발명의 기술적 사상에 의한 실시예들에 따른 또 다른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 확대 단면도들이다. 구체적으로, 도 23a 내지 도 23f는 도 22에 보인 집적회로 소자의 제조 방법을 공정 순서에 따라, 도 21의 P2로 표시한 점선 영역에 대응하는 위치를 도시한 확대 단면도들이다. 도 23a 내지 도 23f에 대한 내용 중 도 5a 내지 도 5p와 중복되는 설명은 생략될 수 있다.
도 23a를 참조하면, 기판(102) 상에 복수의 절연막(110) 및 복수의 희생막(PL)을 교대로 하나씩 적층한다. 복수의 절연막(110) 중 최상층의 절연막(110) 상에 절연 패턴(114)을 형성한 후, 절연 패턴(114)을 식각 마스크로 사용하여 복수의 절연막(110) 및 복수의 희생막(PL)을 이방성 식각하여 기판(102)을 노출시키는 채널 홀(CHH)을 형성한다. 채널 홀(CHH)의 수평 방향의 폭은 기판(102)에 가까울수록 더 작아질 수 있다.
도 23b를 참조하면, 채널 홀(CHH)을 통하여, 복수의 희생막(PL) 각각의 일부분을 제거하여, 복수의 희생막(PL)과 동일 레벨에서 채널 홀(CHH)에 연통되는 복수의 인덴트 공간(PLSP)을 형성한다. 복수의 인덴트 공간(PLSP)에서 복수의 희생막(PL)은, 복수의 절연막(110)의 채널 홀(CHH)을 향하는 측벽(110S)보다 채널 홀(CHH)의 중심으로부터 먼 리세스된 측벽(PLR)을 가질 수 있다. 일부 실시 예에서, 복수의 인덴트 공간(PLSP)은 복수의 희생막(PL) 각각의 일부분을 습식 식각 공정에 의하여 제거하여 형성할 수 있다.
도 23c를 참조하면, 채널 홀(CHH) 내의 노출되는 복수의 절연막(110) 및 복수의 희생막(PL)의 표면을 덮는 블로킹 유전막(225)을 형성한다. 블로킹 유전막(225)은 복수의 희생막(PL) 및 복수의 절연막(110)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장되며, 복수의 희생막(PL)의 리세스된 측벽(PLR)에 향하는 제1 홈(GR1c)을 가지도록 형성될 수 있다. 블로킹 유전막(225)은 복수의 절연막(110)의 상면과 저면의 일부분, 및 측벽(110S)과 복수의 희생막(PL)의 리세스된 측벽(PLR)을 대체적으로 컨포멀하게 덮을 수 있다.
블로킹 유전막(225)에 두께에 따라서, 블로킹 유전막(225)이 인덴트 공간(PLSP)을 모두 채울 수도 있고, 블로킹 유전막(225)이 인덴트 공간(PLSP)을 모두 채우지 않고, 제1 홈(GR1c)이 인덴트 공간(PLSP) 내로 연장될 수도 있다.
도 23d 및 도 23e를 함께 참조하면, 채널 홀(CHH) 내의 블로킹 유전막(225)을 덮는 예비 전하 저장막(232P)을 형성한다. 예비 전하 저장막(232P)은 블로킹 유전막(225)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장될 수 있다. 예비 전하 저장막(232P)은 실리콘 질화막, 폴리실리콘, 또는 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다.
이후, 예비 전하 저장막(232P)을 이방성 식각하여, 제1 홈(GR1c)의 적어도 일부분을 채우는 예비 전하 저장막(232P)의 일부분인 제1 전하 저장막(232)을 형성한다. 제1 전하 저장막(232)은 채널 홀(CHH)에서 바라볼 때 중심이 오목한 표면을 가질 수 있다. 예를 들면, 제1 전하 저장막(232)은 중간 부분보다 상측 부분 및 하측 부분이 채널 홀(CHH)으로 돌출될 수 있다.
도 23f를 참조하면, 제1 전하 저장막(232) 상에 제2 전하 저장막(234)을 형성하여, 제1 전하 저장막(232) 및 제2 전하 저장막(234)으로 이루어지는 전하 저장막(230)을 형성한다. 제2 전하 저장막(234)은 제1 전하 저장막(232)을 시드로 사용하는 선택적 에피택셜 성장 공정 또는 선택적 증착 공정을 통하여 형성할 수 있다. 일부 실시 예에서, 제1 전하 저장막(232)과 제2 전하 저장막(234)은 동일한 물질로 이루어질 수 있다. 다른 일부 실시 예에서, 제1 전하 저장막(232)과 제2 전하 저장막(234)은 서로 다른 물질로 이루어질 수 있다. 제2 전하 저장막(234)은 예를 들면, 실리콘 질화막, 또는 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다.
제2 전하 저장막(234)은 도 23f에 보인 것과 같은 채널 홀(CHH)에서 제1 전하 저장막(232)의 노출되는 표면을 모두 덮을 수 있다. 일부 실시 예에서, 제2 전하 저장막(234)의 제1 전하 저장막(232)에 인접하는 블로킹 절연막(225)의 표면의 일부분을 더 덮을 수 있다. 제2 전하 저장막(234)은 채널 홀(CHH)에서 바라볼 때 중심이 오목한 표면을 가질 수 있다. 예를 들면, 제2 전하 저장막(234)은 중간 부분보다 상측 부분 및 하측 부분이 채널 홀(CHH)으로 돌출될 수 있다.
이 후, 도 5n 내지 도 5p에서 설명한 과정을 수행하여, 채널 홀(CHH) 내에 전하 저장막(230) 및 블로킹 유전막(225)을 덮는 터널링 유전막(140), 터널링 유전막(140) 및 반도체 패턴(도 21의 120)을 덮는 채널막(150), 및 채널막(150) 상에 채널 홀(CHH)을 채우는 매립 절연막(156)을 순차적으로 형성한다. 이후 복수의 희생막(PL)을 제거한 공간을 채우는 복수의 워드 라인 구조물(도 22의 WS)를 형성하여, 집적회로 소자(200)를 형성할 수 있다.
도 24a 및 도 24b, 도 25a 및 도 25b, 도 26a, 도 27a 내지 도 27d, 및 도 28a 내지 도 28d는 본 발명의 기술적 사상에 의한 또 다른 실시 예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 확대 단면도들이고, 도 24c, 도 25c, 도 26b, 도 27e, 및 도 28e는 본 발명의 기술적 사상에 의한 또 다른 실시 예들에 따른 집적회로 소자를 설명하기 위한 확대 단면도들이다. 구체적으로, 도 24a 내지 도 28e는 도 21의 P2로 표시한 점선 영역에 대응하는 위치를 도시한 확대 단면도들로, 도 21 내지 도 23f에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 24a를 참조하면, 도 23d의 결과물에 대하여 예비 전하 저장막(232P)을 이방성 식각하여, 제1 홈(GR1c)의 적어도 일부분을 채우는 예비 전하 저장막(232P)의 일부분인 제1 전하 저장막(232a)을 형성한다. 제1 전하 저장막(232a)은 채널 홀(CHH)에서 바라볼 때 평편한 표면을 가질 수 있다. 즉, 제1 전하 저장막(232a)의 채널 홀(CHH)을 향하는 측벽은 평편한 표면을 가질 수 있다.
도 24b를 참조하면, 제1 전하 저장막(232a) 상에 제2 전하 저장막(234a)을 형성하여, 제1 전하 저장막(232a) 및 제2 전하 저장막(234a)으로 이루어지는 전하 저장막(230a)을 형성한다.
제2 전하 저장막(234a)은 채널 홀(CHH)에서 바라볼 때 중심이 오목한 표면을 가질 수 있다. 예를 들면, 제2 전하 저장막(234a)은 중간 부분보다 상측 부분 및 하측 부분이 채널 홀(CHH)으로 돌출될 수 있다.
도 24c를 참조하면, 도 5n 내지 도 5p에서 설명한 과정을 수행하여, 채널 홀(CHH) 내에 전하 저장막(230a) 및 블로킹 유전막(225)을 덮는 터널링 유전막(140), 터널링 유전막(140) 및 반도체 패턴(도 21의 120)을 덮는 채널막(150), 및 채널막(150) 상에 채널 홀(CHH)을 채우는 매립 절연막(156)을 순차적으로 형성한다. 이후 복수의 희생막(도 24b의 PL)을 제거한 공간을 채우는 복수의 워드 라인 구조물(WS)를 형성하여, 집적회로 소자(200a)를 형성할 수 있다.
도 25a를 참조하면, 도 23d의 결과물에 대하여 예비 전하 저장막(232P)을 이방성 식각하여, 제1 홈(GR1c)의 적어도 일부분을 채우는 예비 전하 저장막(232P)의 일부분인 제1 전하 저장막(232b)을 형성한다. 제1 전하 저장막(232b)은 제1 홈(GR1c) 내에서 블로킹 유전막(125) 상에 서로 이격된 적어도 2개가 배치될 수 있다.
도 25b를 참조하면, 제1 전하 저장막(232b) 상에 제1 홈(GR1c)을 채우는 제2 전하 저장막(234b)을 형성하여, 적어도 2개의 제1 전하 저장막(232b), 및 제2 전하 저장막(234b)으로 이루어지는 전하 저장막(230b)을 형성한다. 제2 전하 저장막(234b)은 제1 홈(GR1c) 내에서 블로킹 유전막(125) 상에 서로 이격된 적어도 2개의 제1 전하 저장막(232b) 각각으로부터 선택적 에피택셜 성장 공정 또는 선택적 증착 공정을 통하여 형성된 부분들이 일체로 결합될 수 있다. 즉, 서로 이격된 적어도 2개의 제1 전하 저장막(232b) 상에 일체를 이루는 제2 전하 저장막(234b)이 형성될 수 있다.
제2 전하 저장막(234b)은 채널 홀(CHH)에서 바라볼 때 중심이 오목한 표면을 가질 수 있다. 예를 들면, 제2 전하 저장막(234b)은 중간 부분보다 상측 부분 및 하측 부분이 채널 홀(CHH)으로 돌출될 수 있다.
도 25c를 참조하면, 도 5n 내지 도 5p에서 설명한 과정을 수행하여, 채널 홀(CHH) 내에 전하 저장막(230b) 및 블로킹 유전막(225)을 덮는 터널링 유전막(140), 터널링 유전막(140) 및 반도체 패턴(도 21의 120)을 덮는 채널막(150), 및 채널막(150) 상에 채널 홀(CHH)을 채우는 매립 절연막(156)을 순차적으로 형성한다. 이후 복수의 희생막(도 25b의 PL)을 제거한 공간을 채우는 복수의 워드 라인 구조물(WS)를 형성하여, 집적회로 소자(200b)를 형성할 수 있다.
도 26a를 참조하면, 도 25a의 결과물에 대하여, 적어도 2개의 제1 전하 저장막(232b) 각각의 상에 서로 이격된 적어도 2개의 제2 전하 저장막(234c)을 형성하여, 적어도 2개의 제1 전하 저장막(232b), 및 적어도 2개의 제2 전하 저장막(234c)으로 이루어지는 전하 저장막(230c)을 형성한다. 적어도 2개의 제2 전하 저장막(234c)은 제1 홈(GR1c) 내에서 블로킹 유전막(125) 상에 서로 이격된 적어도 2개의 제1 전하 저장막(232b) 각각으로부터 선택적 에피택셜 성장 공정 또는 선택적 증착 공정을 통하여 형성된 부분들로 서로 결합되지 않고 이격될 수 있다. 적어도 2개의 제2 전하 저장막(234c)은 제1 홈(GR1c)을 완전히 채우지 않을 수 있다.
도 26b를 참조하면, 도 5n 내지 도 5p에서 설명한 과정을 수행하여, 채널 홀(CHH) 내에 전하 저장막(230c) 및 블로킹 유전막(225)을 덮는 터널링 유전막(140), 터널링 유전막(140) 및 반도체 패턴(도 21의 120)을 덮는 채널막(150), 및 채널막(150) 상에 채널 홀(CHH)을 채우는 매립 절연막(156)을 순차적으로 형성한다. 이후 복수의 희생막(도 26a의 PL)을 제거한 공간을 채우는 복수의 워드 라인 구조물(WS)를 형성하여, 집적회로 소자(200c)를 형성할 수 있다.
도 27a를 참조하면, 도 23b의 결과물에 대하여, 채널 홀(CHH) 내에 노출되는 복수의 절연막(도 23b의 110)의 표면에 인접하는 일부분을 제거하는 트리밍 공정을 수행하여, 채널 홀(CHH)의 향하는 단부에 트리밍 공정에 의하여 일부분이 제거된 트리밍부(110TR)를 가지는 복수의 절연막(110a)을 형성한다. 제3 방향(Z 방향)으로 트리밍부(110TR)의 높이가 절연막(PLa)의 나머지 부분의 높이보다 작은 값을 가질 수 있다.
절연막(110a)의 저면 및 상면과, 희생막(PL)의 리세스된 측벽(PLR)이 한정하는 인덴트 공간(PLSPa)의 제3 방향(Z 방향)으로 높이는 도 23b의 보인 인덴트 공간(PLSP)의 높이보다 큰 값을 가질 수 있다.
도 27b를 참조하면, 채널 홀(CHH) 내의 노출되는 복수의 절연막(110a) 및 복수의 희생막(PL)의 표면을 덮으며 제1 홈(GR1d)을 가지는 블로킹 유전막(225a)을 형성한다.
도 27c를 참조하면, 도 23d 및 도 23e와 유사한 공정을 수행하여, 제1 홈(GR1d)의 적어도 일부분을 채우는 제1 전하 저장막(232d)을 형성한다. 제3 방향(Z 방향)으로 제1 전하 저장막(232d)의 높이는 도 23e에 보인 제1 전하 저장막(232)의 높이보다 큰 값을 가질 수 있다.
도 27d를 참조하면, 제1 전하 저장막(232d) 상에 제2 전하 저장막(234d)을 형성하여, 제1 전하 저장막(232d) 및 제2 전하 저장막(234d)으로 이루어지는 전하 저장막(230d)을 형성한다. 제3 방향(Z 방향)으로 제2 전하 저장막(234d)의 높이는 도 23f에 보인 제2 전하 저장막(234)의 높이보다 큰 값을 가질 수 있다.
제2 전하 저장막(234d)은 채널 홀(CHH)에서 바라볼 때 중심이 오목한 표면을 가질 수 있다. 예를 들면, 제2 전하 저장막(234d)은 중간 부분보다 상측 부분 및 하측 부분이 채널 홀(CHH)으로 돌출될 수 있다.
도 27e를 참조하면, 도 5n 내지 도 5p에서 설명한 과정을 수행하여, 채널 홀(CHH) 내에 전하 저장막(230d) 및 블로킹 유전막(225a)을 덮는 터널링 유전막(140), 터널링 유전막(140) 및 반도체 패턴(도 21의 120)을 덮는 채널막(150), 및 채널막(150) 상에 채널 홀(CHH)을 채우는 매립 절연막(156)을 순차적으로 형성한다. 이후 복수의 희생막(도 27d의 PL)을 제거한 공간을 채우는 복수의 워드 라인 구조물(WS)를 형성하여, 집적회로 소자(200d)를 형성할 수 있다.
일부 실시 예에서, 제3 방향(Z 방향)으로 워드 라인 구조물(WS)의 제1 높이(H1)는 복수의 전하 저장막(230d)의 제2 높이(H2c)보다 작은 값을 가질 수 있다.
도 28a를 참조하면, 도 27b의 결과물에 대하여, 채널 홀(CHH) 내에 블로킹 유전막(225a)을 덮는 예비 전하 저장막(230Pe)을 형성한다. 예비 전하 저장막(230Pe)은 블로킹 유전막(225a)을 덮으며 제3 방향(Z 방향)을 따라 굴곡을 가지며 연장되며, 제1 홈(GR1d)에 대응되는 제2 홈(GR2d)을 가지도록 형성될 수 있다. 예비 전하 저장막(230Pe)은 실리콘 질화막으로 이루어질 수 있다.
도 28b를 참조하면, 도 27c 및 도 27d와 유사한 공정을 수행하여, 제2 홈(GR1d)의 적어도 일부분을 채우는 제1 마스크 패턴(237), 및 제1 마스크 패턴(237) 상을 덮는 제2 마스크 패턴(239)으로 이루어지는 마스크 패턴층(235)을 형성한다.
제1 마스크 패턴(237) 및 제2 마스크 패턴(239) 각각은 도 27c에 보인 제1 전하 저장막(232d) 및 도 27d에 보인 제2 전하 저장막(234d) 각각의 형성 방법과 유사한 방법으로 형성할 수 있다. 예를 들면, 도 23d에 보인 예비 전하 저장막(232P)와 유사한 예비 마스크 패턴을 형성한 후, 상기 예비 마스크 패턴을 이방성 식각하여 제1 마스크 패턴(237)을 형성할 수 있고, 제1 마스크 패턴(237)을 시드로 사용하는 선택적 에피택셜 성장 공정 또는 선택적 증착 공정을 통하여 제2 마스크 패턴(239)을 형성할 수 있다. 일부 실시 예에서, 제1 마스크 패턴(237) 및 제2 마스크 패턴(239)은 동일한 물질로 이루어질 수 있다. 다른 일부 실시 예에서, 제1 마스크 패턴(237) 및 제2 마스크 패턴(239)은 서로 다른 물질로 이루어질 수 있다. 제1 마스크 패턴(237) 및 제2 마스크 패턴(239) 각각은 예를 들면, 실리콘 질화막, 또는 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다.
도 28c 및 도 28d를 함께 참조하면, 제1 마스크 패턴(237) 및 제2 마스크 패턴(239)으로 이루어지는 마스크 패턴층(235)을 식각 마스크로 사용하여 예비 전하 저장막(도 28b의 230Pe)를 등방성 식각하여, 예비 전하 저장막(230Pe)의 일부분인 전하 저장막(230e)을 형성한다.
이후, 제1 마스크 패턴(237) 및 제2 마스크 패턴(239)으로 이루어지는 마스크 패턴층(235)을 제거한다.
도 28e를 참조하면, 도 5n 내지 도 5p에서 설명한 과정을 수행하여, 채널 홀(CHH) 내에 전하 저장막(230e) 및 블로킹 유전막(225a)을 덮는 터널링 유전막(140), 터널링 유전막(140) 및 반도체 패턴(도 21의 120)을 덮는 채널막(150), 및 채널막(150) 상에 채널 홀(CHH)을 채우는 매립 절연막(156)을 순차적으로 형성한다. 이후 복수의 희생막(도 28d의 PL)을 제거한 공간을 채우는 복수의 워드 라인 구조물(WS)를 형성하여, 집적회로 소자(200e)를 형성할 수 있다.
본 발명에 따른 집적회로 소자(200, 200a, 200b, 200c, 200d, 200e)는 전하 저장막(230, 230a, 230b, 230c, 230d, 230e)을 채널 홀(CHH) 내에 형성하고, 전하 저장막(230, 230a, 230b, 230c, 230d, 230e)의 높이 및/또는 두께를 다양하게 구현할 수 있으므로 메모리 셀에 충분한 전하를 저장할 수 있고 인접한 메모리 셀들 사이에 간섭이 발생하는 것을 방지할 수 있다.
도 29는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 영역들의 평면 레이아웃 다이어그램이다.
도 29를 참조하면, 집적회로 소자(500)는 메모리 셀 어레이 영역(512), 제1 주변 회로 영역(514), 제2 주변 회로 영역(516), 및 본딩 패드 영역(518)을 포함할 수 있다.
메모리 셀 어레이 영역(512)은 도 1을 참조하여 설명한 바와 같은 구성을 가지는 복수의 메모리 셀 어레이(MCA)를 포함할 수 있다.
제1 주변 회로 영역(514) 및 제2 주변 회로 영역(516)은 메모리 셀 어레이 영역(512)으로부터의 데이터 입력 또는 출력을 제어하기 위한 제어 유니트를 포함할 수 있다. 제1 주변 회로 영역(514) 및 제2 주변 회로 영역(516)에는 메모리 셀 어레이 영역(512)에 포함된 수직형 메모리 셀들을 구동하기 위한 주변 회로들이 배치될 수 있다.
제1 주변 회로 영역(514)은 메모리 셀 어레이 영역(512)과 수직으로 오버랩되도록 배치됨으로써, 집적회로 소자(500)를 포함하는 칩의 평면 크기를 감소시킬 수 있다.
일부 실시예들에서, 제1 주변 회로 영역(514) 내에 배치되는 주변 회로들은 메모리 셀 어레이 영역(512)으로 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 예를 들면, 제1 주변 회로 영역(514) 내에 배치되는 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 또는 데이터 인/아웃 회로(data in/out circuit) 등일 수 있다.
제2 주변 회로 영역(516)은 메모리 셀 어레이 영역(512)의 일측에서 메모리 셀 어레이 영역(512) 및 제1 주변 회로 영역(514)과 오버랩되지 않는 영역상에 배치될 수 있다. 제2 주변 회로 영역(516)에 형성되는 주변 회로들은 예를 들어 로우 디코더(row decoder)일 수 있다. 일부 실시예들에서, 도 29에 예시한 바와 달리, 제2 주변 회로 영역(516)의 적어도 일부가 메모리 셀 어레이 영역(512)의 하부에 배치될 수도 있다.
본딩 패드 영역(518)은 메모리 셀 어레이 영역(512)의 타측에 형성될 수 있다. 본딩 패드 영역(518)은 메모리 셀 어레이 영역(512)의 수직형 메모리 셀들 각각의 워드 라인들로부터 연결되는 배선들이 형성되는 영역일 수 있다.
도 30a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 개략적인 사시도이고, 도 30b는 도 30a에 예시한 집적회로 소자의 개략적인 단면도이다. 도 30a 및 도 30b에 예시한 집적회로 소자(600)는 도 29의 집적회로 소자(500)의 평면 레이아웃과 동일한 평면 레이아웃을 가질 수 있다. 도 30a 및 도 30b에서, 도 1 내지 도 4g에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 30a 및 도 30b를 참조하면, 집적회로 소자(600)는 기판(502)상의 제1 레벨에 형성된 제1 주변 회로 영역(514)과, 기판(502)상에서 상기 제1 레벨보다 높은 제2 레벨에 형성된 메모리 셀 어레이 영역(512)을 포함한다. 여기서 사용되는 용어 "레벨"은 기판(502)으로부터 제3 방향(Z 방향)을 따르는 높이를 의미한다. 기판(502)상에서 상기 제1 레벨은 상기 제2 레벨보다 기판(502)에 더 가깝다.
일부 실시예들에서, 기판(502)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 연장되는 주면(502M)을 가질 수 있다. 기판(502)에 대한 보다 상세한 사항은 도 3을 참조하여 기판(102)에 대하여 설명한 바와 대체로 동일하다.
기판(502)에는 소자 분리막(504)에 의해 주변 회로용 활성 영역(AC)이 정의될 수 있다. 기판(502)의 활성 영역(AC) 위에는 제1 주변 회로 영역(514)을 구성하는 복수의 트랜지스터(TR)가 형성될 수 있다. 복수의 트랜지스터(TR)는 각각 게이트(G), 게이트 유전막(GD), 및 소스/드레인 영역(SD)을 포함할 수 있다. 게이트(G)의 양 측벽은 절연 스페이서(106)로 덮일 수 있고, 게이트(G) 및 절연 스페이서(106) 위에 식각 정지막(108)이 형성될 수 있다. 식각 정지막(108)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
식각 정지막(108) 상에 복수의 층간절연막(112A, 112B, 112C, 112D)이 순차적으로 적층될 수 있다. 복수의 층간절연막(112A, 112B, 112C, 112D)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
제1 주변 회로 영역(514)은 복수의 트랜지스터(TR)에 전기적으로 연결되는 다층 배선 구조(630)를 포함한다. 다층 배선 구조(630)는 복수의 층간절연막(112A, 112B, 112C, 112D)에 의해 상호 절연될 수 있다.
다층 배선 구조(630)는 기판(502)상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 콘택(116A), 제1 배선층(118A), 제2 콘택(116B), 제2 배선층(118B), 제3 콘택(116C), 및 제3 배선층(118C)을 포함할 수 있다. 일부 실시예들에서, 제1 배선층(118A), 제2 배선층(118B), 및 제3 배선층(118C)은 각각 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 배선층(118A), 제2 배선층(118B), 및 제3 배선층(118C)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈럼, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
도 19a 및 도 19b에서, 다층 배선 구조(630)가 제1 배선층(118A), 제2 배선층(118B), 및 제3 배선층(118C)을 포함하는 3 층의 배선 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 도 19a 및 도 19b에 예시된 바에 한정되는 것은 아니다. 예를 들면, 제1 주변 회로 영역(514)의 레이아웃, 게이트(G)의 종류 및 배열에 따라 다층 배선 구조(630)가 2 층, 또는 4 층 이상의 다층 배선 구조를 가질 수도 있다.
제1 주변 회로 영역(514) 위에는 복수의 층간절연막(112A, 112B, 112C, 112D)을 덮는 반도체층(520)이 형성되어 있다. 반도체층(520) 상에는 메모리 셀 어레이 영역(512)이 형성되어 있다. 메모리 셀 어레이 영역(512)은 도 1 내지 도 4g를 참조하여 집적회로 소자(100), 또는 도 21 및 도 22를 참조하여 집적회로 소자(200)이 가지는 메모리 셀 어레이 영역(MCA)에 대하여 설명한 바와 대체로 동일한 구성을 가진다.
반도체층(520)에는 복수의 공통 소스 영역(572)이 형성될 수 있다. 복수의 공통 소스 영역(572)에 대한 보다 상세한 구성은 도 3을 참조하여 공통 소스 영역(160)에 대하여 설명한 바와 대체로 유사하다.
복수의 공통 소스 영역(572)은 반도체층(520) 내에 불순물을 도핑하여 형성될 수 있다. 도 30a 및 도 30b에 예시한 바와 같이, 복수의 공통 소스 영역(572)의 깊이는 반도체층(520)의 두께와 실질적으로 동일할 수 있다. 이에 따라, 복수의 공통 소스 영역(572)의 바닥면들은 제1 주변 회로 영역(514)을 구성하는 복수의 층간절연막(112A, 112B, 112C, 112D) 중 최상층의 층간절연막과 접촉될 수 있다.
집적회로 소자(600)에서, 메모리 셀 어레이 영역(512)과 제1 주변 회로 영역(514)은 제3 방향(Z 방향)으로 연장되는 적어도 하나의 연결 플러그(도시 생략)를 통해 전기적으로 연결될 수 있다. 상기 적어도 하나의 연결 플러그는 제1 주변 회로 영역(514)을 구성하는 복수의 층간절연막(112A, 112B, 112C, 112D) 중 적어도 일부와, 반도체층(520)을 관통하여 형성될 수 있다. 상기 적어도 하나의 연결 플러그에 의해 메모리 셀 어레이 영역(512)에 형성된 배선 구조들과 제1 주변 회로 영역(514)에 형성된 배선 구조들이 전기적으로 연결 가능하게 상호 접속될 수 있다.
도 30a 및 도 30b에 예시한 집적회로 소자(600)는 서로 다른 기능을 가지는 제1 레벨 반도체 소자 및 제2 레벨 반도체 소자가 서로 다른 레벨에서 서로 수직으로 오버랩되도록 적층된 다중층 소자 구조를 가진다. 따라서, 메모리 셀 어레이 영역(512)에서 복수의 공통 소스 라인(CSL)의 상부, 및 복수의 채널 구조물(CHS)의 상부에 형성되는 다층 배선 구조의 층 수를 줄일 수 있다. 이에 따라, 메모리 셀 어레이 영역(512)에서 다층 배선 구조를 구성하는 배선 패턴들의 밀도가 과도하게 높아지는 것을 방지할 수 있으며, 집적회로 소자의 제조 공정을 단순화할 수 있다. 또한, 상기 다층 배선 구조의 금속 배선층의 적층 수를 줄임으로써, 금속 배선들로 인한 물리적 스트레스를 감소시켜 기판의 휨 현상을 방지할 수 있다.
도 31은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 개략적인 사시도이다. 도 31에서, 도 1 내지 도 30b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 31을 참조하면, 집적회로 소자(700)는 기판(102)과, 기판(102) 상에 수직 방향으로 상호 중첩되도록 적층된 복수의 하부 워드 라인(LWL)을 포함하는 하부 스택(LST)과, 하부 스택(LST) 상에 수직 방향으로 상호 중첩되도록 적층된 복수의 상부 워드 라인(UWL)을 포함하는 상부 스택(UST)을 포함한다.
복수의 채널 구조물(CHS)이 기판(102) 상에서 하부 스택(LST) 및 상부 스택(UST)을 수직 방향으로 관통하도록 연장될 수 있다. 복수의 채널 구조물(CHS)은 복수의 비트 라인 콘택 패드(182)를 통해 복수의 비트 라인(BL)에 연결될 수 있다. 하부 스택(LST) 및 상부 스택(UST)은 각각 도 3 및 도 21에 예시한 스택 구조물(ST) 중에서 선택되는 어느 하나의 스택 구조물로 이루어질 수 있다. 복수의 채널 구조물(CHS)은 각각 도 2, 도 3, 및 도 21에 예시한 채널 구조물(CHS) 중에서 선택되는 어느 하나의 채널 구조물을 포함할 수 있다.
복수의 하부 워드 라인(LWL) 및 복수의 상부 워드 라인(UWL)은 기판(102)으로부터 멀어질수록 Y 방향 폭이 작아질 수 있다. 이에 따라, 하부 스택(LST) 및 상부 스택(UST)은 각각 피라미드 형상을 가질 수 있다. 복수의 하부 워드 라인(LWL) 각각의 Y 방향 에지 부분들은 하부 콘택 패드(CP1)로 이용되고, 복수의 상부 워드 라인(UWL) 각각의 Y 방향 에지 부분들은 상부 콘택 패드(CP2)로 이용될 수 있다. 도 20에는 하부 스택(LST) 및 상부 스택(UST)에서 Y 방향 양측 에지 부분이 계단형 구조를 가지는 형태로 도시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 계단형 구조가 형성되는 방향은 다양하게 선택될 수 있다.
복수의 하부 워드 라인(LWL)은 하부 콘택 패드(CP1)에 접하는 복수의 하부 콘택(CON1)과, 복수의 하부 콘택(CON1)에 연결된 복수의 배선(712, 714)을 통해 워드 라인 구동 회로(도시 생략)에 전기적으로 연결될 수 있다. 복수의 상부 워드 라인(UWL)은 상부 콘택 패드(CP2)에 접하는 복수의 상부 콘택(CON2)과, 복수의 상부 콘택(CON2)에 연결된 복수의 배선(722, 724)을 통해 상기 워드 라인 구동 회로(도시 생략)에 전기적으로 연결될 수 있다. 복수의 상부 워드 라인(UWL) 중 스트링 선택 라인(SSL)으로 사용되는 적어도 하나의 상부 워드 라인(UWL)은 복수의 배선(726)을 통해 선택 라인 구동 회로(도시 생략)에 연결될 수 있다.
집적회로 소자(700)에서, 수직 방향으로 서로 중첩된 하부 스택(LST) 및 상부 스택(UST)을 포함함으로써 집적도가 향상될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j, 100k, 100l, 100m, 100n, 100o, 200, 200a, 200b, 200c, 200d, 200e, 500, 600, 700 : 집적회로 소자, 130, 130a, 130b, 130c, 130d, 130e, 130f, 130g, 130h, 130i, 130j, 130k, 130l, 230, 230a, 230b, 230c, 230d, 230e : 전하 저장막

Claims (20)

  1. 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물;
    상기 복수의 워드 라인 구조물 각각의 사이에 개재되고 상기 수평 방향으로 연장되는 복수의 절연막;
    상기 복수의 워드 라인 구조물 및 상기 복수의 절연막을 관통하는 채널 홀 내에서 상기 복수의 워드 라인 구조물 및 상기 복수의 절연막을 덮으며 연장되되, 상기 복수의 워드 라인 구조물에 반대되는 표면에 상기 복수의 워드 라인 구조물 각각에 대응되는 복수의 홈을 가지는 블로킹 유전막; 및
    상기 채널 홀 내에 상기 블로킹 유전막 상에서 상기 복수의 워드 라인 구조물 각각에 대응하여 서로 이격되어 배치되며, 상기 블로킹 유전막의 상기 복수의 홈 각각 내에 배치되는 제1 전하 저장막 및 상기 제1 전하 저장막을 덮으며 상기 블로킹 유전막의 상기 복수의 홈 각각 내로부터 돌출되는 제2 전하 저장막으로 각각 이루어지는 복수의 전하 저장막;을 포함하며,
    상기 블로킹 유전막에 반대되는 상기 제2 전하 저장막의 표면은 중간 부분이 상측 부분 및 하측 부분보다 오목한 형상인 집적회로 소자.
  2. 제1 항에 있어서,
    상기 블로킹 유전막을 향하는 상기 복수의 절연막의 측벽은 상기 복수의 워드 라인 구조물의 측벽보다 돌출된 것을 특징으로 하는 집적회로 소자.
  3. 제2 항에 있어서,
    상기 채널 홀 내에 상기 블로킹 유전막 및 상기 복수의 전하 저장막을 덮는 터널링 유전막, 및 상기 터널링 유전막을 덮는 채널막;을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  4. 제1 항에 있어서,
    상기 제2 전하 저장막의 폭은, 상기 제1 전하 저장막의 폭보다 큰 값을 가지는 것을 특징으로 하는 집적회로 소자.
  5. 제1 항에 있어서,
    상기 제2 전하 저장막의 높이는, 상기 제1 전하 저장막의 높이보다 큰 값을 가지는 것을 특징으로 하는 집적회로 소자.
  6. 제1 항에 있어서,
    상기 복수의 전하 저장막 각각의 높이는, 상기 복수의 워드 라인 구조물 각각의 높이보다 큰 값을 가지는 것을 특징으로 하는 집적회로 소자.
  7. 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물;
    상기 복수의 워드 라인 구조물 각각의 사이에 개재되고 상기 수평 방향으로 연장되는 복수의 절연막;
    상기 복수의 워드 라인 구조물 및 상기 복수의 절연막을 관통하는 채널 홀 내에서 상기 수직 방향으로 연장된 채널막;
    상기 채널 홀 내에 상기 복수의 워드 라인 구조물 및 상기 복수의 절연막을 덮으며 연장되되 상기 채널막을 향하는 표면에 상기 복수의 워드 라인 구조물 각각에 대응되는 복수의 홈을 가지는 블로킹 유전막; 및
    상기 블로킹 유전막의 상기 복수의 홈 내에 적어도 일부분이 배치되며 서로 이격되는 복수의 전하 저장막;을 포함하되,
    상기 복수의 전하 저장막은, 상기 블로킹 유전막의 상기 복수의 홈 각각 내에만 배치되는 제1 전하 저장막 및 상기 제1 전하 저장막을 덮으며 상기 블로킹 유전막의 상기 복수의 홈 각각 내로부터 돌출되는 제2 전하 저장막으로 각각 이루어지는 집적회로 소자.
  8. 제7 항에 있어서,
    상기 채널막을 향하는 상기 복수의 전하 저장막의 표면은 중심이 오목한 형상을 가지는 것을 특징으로 하는 집적회로 소자.
  9. 삭제
  10. 제7 항에 있어서,
    상기 채널막을 향하는 상기 제1 전하 저장막의 표면은 중심이 오목한 형상을 가지는 것을 특징으로 하는 집적회로 소자.
  11. 제7 항에 있어서,
    상기 채널막을 향하는 상기 제1 전하 저장막의 표면은 평편한 형상을 가지는 것을 특징으로 하는 집적회로 소자.
  12. 제7 항에 있어서,
    상기 채널막을 향하는 상기 제2 전하 저장막의 표면은 중심이 오목한 형상을 가지는 것을 특징으로 하는 집적회로 소자.
  13. 제7 항에 있어서,
    상기 제2 전하 저장막의 높이는, 상기 제1 전하 저장막의 높이보다 큰 값을 가지는 것을 특징으로 하는 집적회로 소자.
  14. 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물;
    상기 복수의 워드 라인 구조물 각각의 사이에 개재되고 상기 수평 방향으로 연장되는 복수의 절연막;
    상기 복수의 워드 라인 구조물 및 상기 복수의 절연막을 관통하는 채널 홀 내에 상기 복수의 워드 라인 구조물 및 상기 복수의 절연막을 덮으며 연장되는 블로킹 유전막;
    제1 전하 저장막 및 상기 제1 전하 저장막을 덮는 제2 전하 저장막으로 각각 이루어지며, 상기 채널 홀 내에 상기 블로킹 유전막 상에 서로 이격되어 배치되는 복수의 전하 저장막; 및
    상기 채널 홀 내에 상기 블로킹 유전막 및 상기 복수의 전하 저장막을 덮는 터널링 유전막, 및 상기 터널링 유전막을 덮으며 상기 채널 홀 내에서 상기 수직 방향으로 연장되는 채널막;을 포함하고,
    상기 채널막을 향하는 상기 복수의 절연막의 측벽은 상기 복수의 워드 라인 구조물의 측벽보다 돌출되고, 상기 블로킹 유전막의 상기 채널막을 향하는 표면은 상기 복수의 워드 라인 구조물 각각에 대응되는 복수의 홈을 가지며, 상기 복수의 전하 저장막 각각의 상기 제1 전하 저장막은 상기 블로킹 유전막의 상기 복수의 홈 각각 내에 배치되고, 상기 제2 전하 저장막은 상기 블로킹 유전막의 상기 복수의 홈 각각으로부터 돌출되는 집적회로 소자.
  15. 삭제
  16. 제14 항에 있어서,
    상기 제1 전하 저장막은, 중간 부분보다 상측 부분 및 하측 부분이 상기 채널막을 향하여 돌출되는 것을 특징으로 하는 집적회로 소자.
  17. 제14 항에 있어서,
    상기 제1 전하 저장막의 상기 채널막을 향하는 측벽은 평편한 표면을 가지는 것을 특징으로 하는 집적회로 소자.
  18. 제14 항에 있어서,
    상기 제2 전하 저장막은 중간 부분보다, 상측 부분 및 하측 부분이 상기 채널막을 향하여 돌출되는 것을 특징으로 하는 집적회로 소자.
  19. 제14 항에 있어서,
    상기 제1 전하 저장막은, 상기 복수의 홈 각각에 서로 이격된 적어도 2개가 배치되는 것을 특징으로 하는 집적회로 소자.
  20. 제19 항에 있어서,
    상기 제2 전하 저장막은, 서로 이격된 적어도 2개의 상기 제1 전하 저장막 상에 각각 배치되는 적어도 2개인 것을 특징으로 하는 집적회로 소자.
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