KR20150057631A - 수신 장치, 이를 포함하는 시스템 및 그 캘리브레이션 방법 - Google Patents

수신 장치, 이를 포함하는 시스템 및 그 캘리브레이션 방법 Download PDF

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Abstract

본 기술은 데이터 채널과 클록 채널이 구분된 시스템에 사용되는 수신 장치, 이를 포함하는 시스템 및 그 캘리브레이션 방법에 관한 것이다.
본 기술에 의한 수신 장치는 클록 채널을 통해 수신된 제 1 클록 신호를 임의로 지정된 시간 동안 지연하여 제 2 클록 신호를 출력하는 고정 지연부, 제 1 제어 신호에 따라 상기 제 1 클록 신호를 지연하여 출력하는 제 1 지연부, 상기 제 1 지연부의 출력에 따라 데이터 채널로부터 수신된 데이터 신호를 샘플링하여 제 1 데이터 신호를 출력하는 제 1 데이터 샘플링부, 제 2 제어 신호에 따라 상기 제 1 데이터 신호를 지연하여 제 2 데이터 신호를 출력하는 제 2 지연부, 상기 제 2 클록 신호에 따라 상기 제 2 데이터 신호를 샘플링하는 제 2 데이터 샘플링부 및 상기 제 1 제어 신호와 상기 제 2 제어 신호를 출력하는 지연 제어부를 포함할 수 있다.

Description

수신 장치, 이를 포함하는 시스템 및 그 캘리브레이션 방법{RECEIVER, SYSTEM INCLUDING THE RECEIVER AND CALIBRATION METHOD THEROF}
본 발명은 수신 장치, 이를 포함하는 시스템 및 그 캘리브래이션 방법에 관한 것으로 보다 구체적으로는 데이터 채널과 클록 채널이 구분된 시스템에 사용되는 수신 장치, 이를 포함하는 시스템 및 그 캘리브레이션 방법에 관한 것이다.
데이터 통신 방식은 데이터 채널과 클록 채널이 하나의 채널로 구현되는 방식과 데이터 채널과 클록 채널이 별개의 채널로 구별되는 방식으로 구분할 수 있다.
후자의 경우 데이터 채널과 클록 채널이 구별됨으로 인하여 채널의 면적이 증가하는 단점이 있으나 데이터 채널의 개수가 증가할수록 면적 증가로 인한 문제는 상대적으로 줄어든다. 그러나 다수의 데이터 채널이 사용되는 시스템에서는 채널별로 데이터의 스큐를 보정하는 것이 중요하다.
종래의 수신 장치는 PLL 등의 회로를 사용하여 클록 채널을 통해 전송된 클록 신호로부터 다위상의 클록 신호를 생성하고 이를 각 데이터 채널에 분배하였다. 각 데이터 채널에서는 전달된 다위상의 클록 신호를 믹싱하여 데이터 채널의 스큐를 보상하였다.
이러한 종래의 수신 장치는 PLL 등의 복잡한 회로에 의하여 시스템의 면적과 전력 소모량이 증가하고 다위상 클록 신호를 전송하는 전송 라인에 의하여 노이즈가 증가하는 문제가 있다.
본 발명은 데이터 채널과 클록 채널이 분리된 시스템에 사용되는 수신 장치에서 PLL 회로를 통해 생성되는 다위상의 클록 신호를 사용하지 않고 데이터 채널에 존재하는 스큐를 보상하는 기술을 제공한다.
본 발명의 일 실시예에 의한 수신 장치는 클록 채널을 통해 수신된 제 1 클록 신호를 임의로 지정된 시간 동안 지연하여 제 2 클록 신호를 출력하는 고정 지연부, 제 1 제어 신호에 따라 상기 제 1 클록 신호를 지연하여 출력하는 제 1 지연부, 상기 제 1 지연부의 출력에 따라 데이터 채널로부터 수신된 데이터 신호를 샘플링하여 제 1 데이터 신호를 출력하는 제 1 데이터 샘플링부, 제 2 제어 신호에 따라 상기 제 1 데이터 신호를 지연하여 제 2 데이터 신호를 출력하는 제 2 지연부, 상기 제 2 클록 신호에 따라 상기 제 2 데이터 신호를 샘플링하는 제 2 데이터 샘플링부 및 상기 제 1 제어 신호와 상기 제 2 제어 신호를 출력하는 지연 제어부를 포함할 수 있다.
본 발명의 일 실시예에 의한 수신 장치에서 지연 제어부는 상기 데이터 채널로부터 테스트 신호가 수신되는 동안 상기 제 2 데이터 샘플링부에서 출력되는 데이터의 패턴을 참조하여 상기 제 1 제어 신호와 상기 제 2 제어 신호를 결정하는 캘리브레이션 동작을 수행할 수 있다.
본 발명의 일 실시예에 의한 수신 장치에서 지연 제어부는 상기 제 1 데이터 샘플링부에서 상기 테스트 신호의 인접한 에지 사이의 제 1 지점이 샘플링되도록 상기 제 1 제어 신호를 결정하고, 상기 제 2 데이터 샘플링부에서 상기 제 2 데이터 신호의 인접한 에지 사이의 제 2 지점이 샘플링되도록 상기 제 2 제어 신호를 결정할 수 있다.
본 발명의 일 실시예에 의한 시스템은 클록 채널에 클록 신호를 송신하는 클록 송신기와 데이터 채널에 데이터 신호를 송신하는 데이터 송신기를 포함하는 송신 장치; 및 상기 클록 채널에서 송신된 클록 신호를 수신하는 클록 수신기와 상기 데이터 송신기에서 송신된 데이터 신호를 수신하는 데이터 수신기를 포함하는 수신 장치를 포함하되,상기 클록 수신기는 상기 클록 채널을 통해 수신된 제 1 클록 신호를 임의로 지정된 시간 동안 지연하여 제 2 클록 신호를 출력하는 고정 지연부를 포함하고, 상기 데이터 수신기는 제 1 제어 신호에 따라 상기 제 1 클록 신호를 지연하여 출력하는 제 1 지연부; 상기 제 1 지연부의 출력에 따라 상기 데이터 채널에서 수신된 데이터 신호를 샘플링하여 제 1 데이터 신호를 출력하는 제 1 데이터 샘플링부; 제 2 제어 신호에 따라 상기 제 1 데이터 신호를 지연하여 제 2 데이터 신호를 출력하는 제 2 지연부; 상기 제 2 클록 신호에 따라 상기 제 2 데이터 신호를 샘플링하는 제 2 데이터 샘플링부; 및 상기 제 1 제어 신호와 상기 제 2 제어 신호를 출력하는 지연 제어부를 포함할 수 있다.
본 발명의 일 실시예에 의한 캘리브레이션 방법은 클록 채널을 통해 수신된 제 1 클록 신호를 임의로 지정된 시간 동안 지연하여 제 2 클록 신호를 출력하는 고정 지연부; 제 1 제어 신호에 따라 상기 제 1 클록 신호를 지연하여 출력하는 제 1 지연부; 상기 제 1 지연부의 출력에 따라 데이터 채널로부터 수신된 데이터 신호를 샘플링하여 제 1 데이터 신호를 출력하는 제 1 데이터 샘플링부; 제 2 제어 신호에 따라 상기 제 1 데이터 신호를 지연하여 제 2 데이터 신호를 출력하는 제 2 지연부; 상기 제 2 클록 신호에 따라 상기 제 2 데이터 신호를 샘플링하는 제 2 데이터 샘플링부; 및 상기 제 1 제어 신호와 상기 제 2 제어 신호를 출력하는 지연 제어부를 포함하는 수신 장치에서, 상기 지연 제어부가 상기 데이터 채널로부터 테스트 신호가 수신되는 동안 상기 제 2 데이터 샘플링부에서 출력되는 데이터의 패턴을 참조하여 상기 제 1 제어 신호와 상기 제 2 제어 신호를 결정하는 캘리브레이션 방법으로서, 제 1 신호 S1 k (k = 1, ..., N, N은 1 이상의 자연수)를 상기 제 1 제어 신호로 제공하는 경우 상기 제 2 제어 신호가 될 수 있는 제 2 신호 S2 k를 결정하는 제 1 단계 및 다수의 신호 쌍 Sk = (S1 k, S2 k) (k = 1, ... ,N)중 어느 한 쌍 Sm(m = 1, ... , N)을 선택하여 상기 제 1 제어 신호와 상기 제 2 제어 신호로 결정하는 제 2 단계를 포함할 수 있다.
본 발명에 의한 수신 장치, 이를 포함하는 시스템 및 그 캘리브레이션 방법은 종래의 수신 장치에 비하여 회로의 면적과 전력 소모를 줄이고 전송라인에 의해 유발되는 노이즈를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 의한 시스템의 블록도.
도 2는 본 발명의 일 실시예에 의한 수신 장치의 블록도.
도 3은 본 발명의 다른 실시예에 의한 수신 장치의 블록도.
도 4는 본 발명의 일 실시예에 의한 수신 장치에서 스큐 보정 효과를 설명하는 파형도.
도 5는 본 발명의 일 실시예에 의한 수신 장치에서 수행되는 캘리브레이션 동작을 설명하는 블록도.
도 6 내지 도 8은 본 발명의 일 실시예에 의한 수신 장치에서 수행되는 캘리브레이션 동작을 설명하는 다이어그램.
도 9 내지 도 13은 본 발명의 일 실시예에 의한 수신 장치의 캘리브레이션 동작을 설명하는 순서도.
이하에서는 도면을 참조하여 본 발명의 실시예를 개시한다. 이하에서 동일한 참조 번호는 실질적으로 동일한 구성 요소를 지시한다.
도 1은 본 발명의 일 실시예에 의한 시스템의 블록도이다.
본 발명의 일 실시예에 의한 시스템은 하나의 클록 채널과 다수의 데이터 채널을 통해 데이터를 송수신하는 수신 장치(1000)와 송신 장치(2000)를 포함한다.
본 발명의 일 실시예에 의한 수신 장치(1000)는 클록 채널로부터 클록 신호를 수신하는 클록 수신기(1100)와 데이터 채널로부터 데이터 신호를 수신하는 데이터 수신기(1200)를 포함한다.
본 발명의 일 실시예에 의한 데이터 송신 장치(2000)는 클록 채널에 클록 신호를 송신하는 클록 송신기(2100)와 데이터 채널에 데이터 신호를 송신하는 데이터 송신기(2200)를 포함한다. 데이터 송신 장치(2000)는 종래에 공지된 임의의 데이터 송신 장치를 사용하여 구현될 수 있다.
이하에서는 본 발명의 일 실시예에 의한 수신 장치(1000)의 세부 구성 및 동작 방법을 설명한다.
도 2는 본 발명의 일 실시예에 의한 수신 장치(1000)를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 수신 장치(1000)는 클록 수신기(1100), 데이터 수신기(1200) 및 지연 제어기(1300)를 포함한다.
도 2에 도시된 데이터 수신기(1200)는 다수의 데이터 채널 중 어느 하나의 데이터 채널에 대응하는 것을 도시한 것이다. 본 발명의 일 실시예에 의한 수신 장치(1000)는 데이터 채널의 개수에 따라 도 2에 도시된 데이터 수신기(1200)와 실질적으로 동일한 구성의 데이터 수신기를 더 포함할 수 있다.
클록 수신기(1100)는 수신된 제 1 클록 신호(clk)를 미리 정해진 지연량만큼 지연하여 제 2 클록 신호(clk2)를 출력하는 고정 지연부(1110)를 포함한다.
데이터 수신기(1200)는 제 1 제어 신호에 따라 제 1 클록 신호(clk1)를 지연하여 출력하는 제 1 지연부(1210), 데이터 채널로부터 수신된 데이터 신호(data)를 제 1 지연부(1210)에 의해 샘플링하여 제 1 데이터 신호(data1)를 출력하는 제 1 데이터 샘플링부(1220), 제 2 제어 신호에 따라 제 1 데이터 신호(data1)를 지연하여 제 2 데이터 신호(data2)를 출력하는 제 2 지연부(1230) 및 제 2 데이터 신호(data2)를 제 2 클록 신호(clk2)에 따라 샘플링하여 출력하는 제 2 데이터 샘플링부(1240)를 포함할 수 있다.
본 발명에 의한 데이터 수신기(1200)는 제 2 데이터 샘플링부(1240)의 출력을 제 2 클록 신호(clk2)에 따라 병렬 데이터 신호(datap)로 변환하는 병렬 신호 생성부(1250)를 더 포함할 수 있다.
본 발명에 의한 지연 제어부(1300)는 제 1 제어 신호와 제 2 제어 신호를 출력한다. 본 발명에 의한 지연 제어부(1300)는 데이터 채널로부터 테스트 패턴이 입력되는 동안 제 2 데이터 샘플링부(1240)에서 출력되는 데이터의 패턴을 참조하여 제 1 제어 신호와 제 2 제어 신호를 결정하는 캘리브레이션 동작을 수행할 수 있다.
데이터 수신기(1200)에 병렬 신호 생성부(1250)가 포함되는 경우 제 2 데이터 샘플링부(1240)에서 출력되는 데이터 신호의 패턴은 병렬 신호 생성부(1250)에서 출력되는 병렬 데이터 신호(datap)를 통해 알 수 있다.
도 3은 본 발명의 다른 실시예에 의한 수신 장치(1000)를 도시한다.
도 3에 도시된 수신 장치(1000)는 클록 채널에서 수신된 신호를(clkc) 등화하여 제 1 클록 신호(clk1)를 출력하는 클록 등화기(1120)를 더 포함하고, 데이터 채널로 전송된 신호(datac)를 등화하여 데이터 신호(data)를 출력하는 데이터 등화기(1260)를 더 포함하는 점에서만 도 2에 도시된 수신 장치(1000)와 상이할 뿐 나머지 구성 요소들은 실질적으로 동일하다.
클록 등화기(1120)와 데이터 등화기(1260)는 종래에 공지된 등화기로 구현될 수 있다. 예를 들어 CTLE(Continuous Time Equalizer), DFE(Decision Feedback Equalizer) 등의 공지된 등화기를 하나 또는 둘 이상 사용하여 클록 등화기(1120)와 데이터 등화기(1260)를 구현할 수 있다.
도 4는 스큐가 보정되기 전과 후에 각 데이터 채널의 파형을 나타낸 파형도이다.
도 4에 도시된 바와 같이 도 2의 제 1 데이터 샘플링부(1220)에서 출력된 제 1 데이터 신호(data1)에는 채널별로 상이한 정도의 스큐가 존재하지만 제 2 데이터 샘플링부(1240)를 통과한 데이터 신호에는 각 데이터 채널에 존재하는 스큐가 일정해지도록 보정된다.
각 데이터 채널에서의 스큐를 일정하게 보정하기 위해서는 각 데이터 채널에 대응하는 데이터 수신기(1200)에 대하여 캘리브레이션 동작을 수행해야 한다.
캘리브레이션 동작은 지연 제어부(1300)에서 제 1 제어 신호와 제 2 제어 신호를 결정하는 동작으로서 제 1 제어 신호와 제 2 제어 신호가 결정됨에 따라 제 1 지연부(1210)와 제 2 지연부(1230)의 지연량이 결정되어 캘리브레이션 동작이 완료된다.
도 2 내지 도 3에서 지연 제어부(1300)는 하나의 제 1 지연 신호와 제 2 지연 신호를 출력하는 것으로 도시되어 있으나 데이터 채널이 다수이고 각 데이터 채널에 대응하는 데이터 수신기가 별도로 존재하는 경우 지연 제어부(1300)는 각 데이터 수신기에 대하여 별도로 제 1 제어 신호와 제 2 제어 신호를 출력한다.
클록 지연부(1110)의 지연량은 미리 지정된 값으로 고정되어 캘리브레이션 동작은 물론 정상적인 수신 동작 도중에도 변경되지 않는다.
이하에서는 도 5를 참조하여 지연 제어부(1300)의 캘리브레이션 동작을 설명한다. 데이터 채널이 다수인 경우 이하에서 설명되는 캘리브레이션 동작은 각 데이터 채널에 연결된 데이터 수신기에 대해서 독립적으로 수행될 수 있다.
도 5는 본 발명의 일 실시예에 의한 수신 장치(1000)의 캘리브레이션 동작을 설명하는 블록도이다.
본 발명에서 캘리브레이션 동작은 제 1 데이터 샘플링부(1220)와 제 2 데이터 샘플링부(1240)의 샘플링 지점을 결정하는 것과 관련되며 다음 두 조건을 만족하도록 수행되어야 한다.
먼저 제 2 지연부(1230)의 지연량은 제 2 데이터 샘플링부(1240)가 제 2 데이터 신호(data2)의 인접한 에지 사이의 지점, 바람직하게는 중간 지점,을 샘플링하도록 결정되어야 하고, 제 1 지연부(1210)의 지연량은 제 1 데이터 샘플링부(1220)가 데이터 신호(data)의 인접한 에지 사이의 지점, 예를 들어 중간 지점,을 샘플링하도록 결정되어야 한다.
본 실시예에서 클록 채널로부터 전송되는 클록 신호는 20GHz의 주파수를 가지고, 캘리브레이션 동작을 위해 데이터 채널로부터 전송되는 테스트 패턴은 10GHz의 나이키스트 패턴이다.
제 2 데이터 샘플링부(1240)에서 출력되는 데이터의 패턴은 병렬 신호 생성부(1250)에서 출력되는 32비트의 병렬 신호(datap)를 통해 확인한다. 본 실시예에서 존재할 수 있는 데이터 패턴의 종류는 다음 표와 같이 총 4가지이다.
패턴 번호 datap
3 0011 0011 0011 0011 0011 0011 0011 0011
4 0110 0110 0110 0110 0110 0110 0110 0110
6 1100 1100 1100 1100 1100 1100 1100 1100
7 1001 1001 1001 1001 1001 1001 1001 1001
지연 제어부(1300)에서 출력되는 제 1 제어 신호와 제 2 제어 신호는 각각 5비트의 디지털 신호로서 각각 0 ~ 31의 값을 가질 수 있다.
제 1 지연부(1210)와 제 2 지연부(1230)는 각각 5비트의 제 1 제어 신호와 제 2 제어 신호를 수신하여 그 값에 대응하는 지연량만큼 입력 신호를 지연하여 출력한다.
제 1 지연부(1210)와 제 2 지연부(1230)는 각각 제 1 제어 신호와 제 2 제어 신호에 따라 지연 경로를 선택적으로 조정함으로써 지연량을 조정하는 방식으로 구현될 수 있는데 이는 통상의 기술자에게 잘 알려진 것이므로 구체적인 설명은 생략한다.
제 1 지연부(1210)와 제 2 지연부(1230) 각각의 단위 지연량은 실시예에 따라 변경될 수 있다.
도 6은 제 1 제어 신호와 제 2 제어 신호가 가질 수 있는 각각의 값에 대응하는 데이터 패턴의 종류를 나타낸 표이다.
도 6의 표에 개시된 데이터 패턴의 값들은 고정 지연부(1110)의 지연량에 따라 변경될 수 있다.
5비트의 디지털 신호인 제 1 제어 신호 S1 k (k는 1이상 32이하의 자연수)와 제 2 제어 신호S2 k는 각각 0에서 31 까지의 값을 가질 수 있다.
본 실시예에서는 제 1 제어 신호가 가질 수 있는 각각의 값에 대하여 대응하는 제 2 제어 신호의 값을 결정하고, 그 결과 얻어진 제 1 제어 신호와 제 2 제어 신호의 쌍 32개 중에서 최적 값을 선택함으로써 제 1 제어 신호와 제 2 제어 신호를 결정하는 순서로 캘리브레이션 동작을 수행한다.
도 7은 도 6에서 7번째 제 1 제어 신호 S1 7에 대응하는 제 2 제어 신호 S2 7를 결정하는 방법을 설명하는 설명도이다.
지연 제어부(1300)는 제 1 제어 신호 S1 7의 값이 6으로 정해진 상태에서 제 2 제어 신호가 가질 수 있는 32개의 값을 큰 값(31)부터 작은 값(0) 순으로 순차적으로 제 1 지연부(1210)와 제 2 지연부(1230)에 제공하면서 데이터 패턴(datap)의 변화를 관찰한다.
이후 데이터가 변화한 두 지점(T17, T27)에서의 제 2 제어 신호의 값(25, 0)을 결정하고 그 중간값 12를 제 1 제어 신호 S1 7에 대응하는 제 2 제어 신호 S2 7의 값으로 결정한다.
이러한 방식으로 32개의 제 1 제어 신호 각각에 대하여 대응하는 제 2 제어 신호의 값을 결정함으로써 32개의 제어 신호 쌍을 결정할 수 있다.
도 7은 일반적인 경우에 관한 것으로서 제어 신호 쌍을 결정하는 과정에서 다음과 같은 예외가 존재할 수 있다. 이에 대해서는 도 6을 참조한다.
도 6에서 진하게 표시된 부분이 제 1 제어 신호와 이에 대응하는 제 2 제어 신호를 나타낸다.
먼저 제 1 제어 신호가 0인 경우에는 변이 지점의 개수가 하나만 존재한다 이 경우 제 1 제어 신호에 대응하는 제 2 제어 신호의 값은 보류하고 다음 제 1 제어 신호에 대응하는 제 2 제어 신호를 찾는 과정으로 넘어간다.
제 1 제어 신호가 1부터 6까지의 경우에는 도 7을 참조하여 전술한 방식으로 제 1 제어 신호에 대응하는 제 2 제어 신호가 결정된다.
이 경우 앞에서 보류된 제 1 제어 신호가 0인 경우에 대응하는 제 2 제어 신호의 값은 제 1 제어 신호가 1부터 2까지인 경우에 대응하는 제 2 제어 신호들의 추세를 연장하는 값(도 6에서는 18)으로 결정될 수 있다.
제 1 제어 신호가 7부터 18까지의 경우에는 두 번째 변이 지점이 발견되기 전에 제 2 제어 신호가 최소값 0에 도달하는데 이 경우에는 이전 단계에 결정된 제 2 제어 신호 S2 k- 1와 이전 단계의 첫 번째 변이 지점 T1 k-1의 간격이 현재 단계의 제 2 제어 신호 S2 k와 현재 단계의 첫 번째 변이 지점 T1 k 사이의 간격과 동일하도록 제 2 제어 신호 S2k k의 값을 결정한다. 이에 따라 제 1 제어 신호가 7부터 18까지인 경우에 대응하는 제 2 제어 신호의 값들은 단조 증가하는 추세를 가진다.
제 1 제어 신호가 18부터 24까지인 경우에는 전술한 바와 같이 제 2 제어 신호 S2 k와 첫 번째 변이 지점 T1 k 사이의 간격이 이전 단계에서의 제 2 제어 신호 S2 k-1 와 첫 번째 변이 지점 T1 k-1 사이의 간격보다 작은 경우이다. 이 경우에는 제 2 제어 신호의 값을 0으로 정한다.
제 1 제어 신호가 25부터 31까지인 경우에는 전술한 일반적인 경우와 같이 제 2 제어 신호의 값이 결정된다.
도 8은 이상과 같이 결정된 32개의 제어 신호 쌍을 가지고 최적의 제 1 제어 신호와 제 2 제어 신호를 결정하는 방법을 나타낸 설명도이다.
지연 제어부(1300)는 제 1 제어 신호가 0부터 31까지 증가하는 방향으로 제 1 제어 신호와 이에 대응하는 제 2 제어 신호의 값을 제 1 지연부(1210)와 제 2 지연부(1230)에 제공하고 데이터 패턴(datap)의 변화를 관찰한다.
이후 데이터 패턴이 변화하는 제 1 지점에서 제 1 지연 제어 신호의 인덱스 m1(=7)와 제 2 지점에서 제 1 지연 제어 신호의 인덱스 m2(=26)의 중간값인 인덱스를 갖는 제 1 제어 신호 S1 20과 이에 대응하는 제 2 제어 신호 S2 20을 최적값으로 결정한다.
본 실시예에서는 최적값으로서 제 1 제어 신호는 19, 제 2 제어 신호는 0으로 결정된다.
이상에서는 도 7과 같이 32개의 제 1 제어 신호에 대응하는 제 2 제어 신호를 찾아 32개의 제어 신호 쌍을 모두 결정한 후에 도 8과 같이 최적의 제 1 제어 신호와 제 2 제어 신호를 결정하는 것으로 설명하였다.
그러나 도 7과 도 8의 동작은 동시에 수행될 수도 있다. 예를 들어 제 1 제어 신호에 대응하는 제 2 제어 신호를 찾으면 해당 제어 신호 쌍에 대응하는 데이터 패턴을 기억함으로써 각 제어 신호 쌍에 대응하는 데이터 패턴의 변이 지점을 알 수 있다. 따라서 도 8과 같이 두 번째 변이 지점이 발견되는 지점에서 최적의 제어 신호 쌍을 결정할 수 있다.
이상에서는 제 1 제어 신호를 기준으로 제 2 제어 신호를 결정한 이후 최적의 제 1 제어 신호와 제 2 제어 신호의 쌍을 결정하는 순서로 설명하였으나 실시예에 따라 구체적인 순서는 변경될 수 있다.
도 9는 본 발명의 일 실시예에 의한 수신 장치의 캘리브레이션 동작을 설명하는 순서도이다.
단계(S100)에서는 N개의 제 1 제어 신호 S1 k에 대응하는 제 2 제어 신호 S2 k 를 선택하여 N개의 제어 신호 쌍(S1 k, S2 k)를 결정한다.
단계(S200)에서는 N개의 제어 신호 쌍 중 최적의 제어 신호 쌍(S1m, S2m)을 선택한다.
도 9의 순서도에 설명된 동작의 구체적 내용은 도 6 내지 8을 참조하여 설명한바 있다.
도 10은 본 발명의 다른 실시예에 의한 캘리브레이션 동작을 나타낸 순서도이다.
도 10에 도시된 순서도는 도 9와 같이 가능한 모든 제어 신호 쌍을 찾기 이전이라도 최적의 제어 신호 쌍을 찾으면 캘리브레이션 동작을 중지한다.
먼저 인덱스 k를 1로 초기화하고 e를 0으로 초기화한다(S10).
제 1 제어 신호의 값 S1 k는 k-1로 지정된다(S20).
제 1 제어 신호 S1 k가 k-1로 고정된 경우 이에 대응하는 제 2 제어 신호 S2 k 의 값을 결정한다(S100). 제 2 제어 신호 S2 k의 값을 결정하는 구체적인 순서는 이하에서 도 11 및 도 12를 참조하여 설명한다.
제 1 제어 신호 S1 k와 제 2 제어 신호 S2 k가 결정된 경우 데이터 패턴(datap)에 변이가 있는지 확인한다(S210). 이때 데이터 패턴(datap)의 변이는 이전 인덱스에 대응하는 제 1 제어 신호와 제 2 제어 신호가 각각 S1 k-1, S2 k-1로 입력된 경우 얻어진 데이터 패턴(datap)을 기준으로 판단한다. k = 1인 경우는 이전 인덱스에 대응하는 제 1 제어 신호와 제 2 제어 신호가 존재하지 않으므로 변이가 없는 것으로 판단한다.
변이가 없는 경우 인덱스 k가 N보다 작은지 확인하고(S30), N보다 작으면 인덱스 k의 값을 1 증가시키고 단계(S20)로 진행한다. N보다 큰 경우는 변이가 없이 제 1 제어 신호가 가질 수 있는 모든 값에 대하여 스캐닝이 완료된 경우로서 에러를 표시하고(S50) 종료한다.
변이가 있는 경우 인덱스 e가 1 인지 확인한다(S220). 인덱스 e가 아직 0인 경우는 인덱스 e의 값을 1 증가시키고, 변이 지점의 인덱스 값 k를 M1으로 저장한다(S250).
이후 인덱스 k가 N보다 작은지 확인하고(S30), N보다 작으면 인덱스 k의 값을 1 증가시키고 단계(S20)로 진행한다. N보다 큰 경우는 변이가 1회 발생하고 제 1 제어 신호가 가질 수 있는 모든 값에 대하여 스캐닝이 완료된 경우로서 에러를 표시하고(S50) 종료한다.
단계(S220)에서 e가 1인 경우는 두 번째 변이 지점을 발견할 경우에 해당하므로 변이 지점의 인덱스 값 k를 M2로 저장한다(S230).
두 개의 변이 지점을 모두 찾았으므로 나머지 인덱스들에 대응하는 제어 신호 쌍을 생성할 필요는 없다.
이후 M1과 M2의 중간값에 해당하는 인덱스 값 m에 대응하는 S1m, S2m을 제 1 제어 신호와 제 2 제어 신호의 최적값으로 결정한다(S240).
이로써 캘리브레이션 동작은 완료된다.
도 11은 단계(S100)에서 제 1 제어 신호 S1 k에 대응하는 제 2 제어 신호 S2 k 를 정하는 방법에 대한 상세 순서도이다.
먼저 인덱스 j의 값을 32로 초기화하고 인덱스 E의 값을 0으로 초기화한다.
제 2 제어 신호 S2 j의 값으로 j-31을 지정한다(S120).
제 1 지연부(1210)와 제 2 지연부(1230)에 제 1 제어 신호와 제 2 제어 신호로서 S1 k와 S2 j를 입력한다(S130).
이후 출력된 데이터 패턴(datap)을 기존의 데이터 패턴과 비교하여 변이가 있는지 확인한다(S140). 기존의 데이터 패턴이란 제 1 제어 신호 S1 k와 이전 인덱스의 제 2 제어 신호 S2 j-1에 대응하는 데이터 패턴을 나타낸다. j=32인 경우에는 이전 인덱스에 대응하는 제 2 제어 신호가 존재하지 않으므로 변이가 없는 것으로 판단한다.
변이가 없으면 인덱스 j가 0보다 큰지 확인한다(S141). j가 0보다 크면 인덱스 j의 값을 1 감소시키고(S142) 단계(S120)로 진행한다.
변이가 있으면 인덱스 E의 값이 1인지 확인한다(S150).
인덱스 E값이 1이 아니면 현재 값 S2 j를 첫 번째 변이 지점의 값 T1 k으로 저장한다(S151).
이후 인덱스 j의 값이 0보다 큰지 확인하고(S141), 0보다 크면 인덱스 j를 1 감소시키고(S142) 단계(S120)로 진행한다.
인덱스 E값이 1이면 현재 값 S2 j를 두 번째 변이 지점의 값 T2 k로 저장한다(S160).
두 개의 변이 지점을 모두 발견한 경우 두 변이 지점의 값 T1 k와 T2 k의 중간값을 제 2 제어 신호 S2 k의 값으로 결정한다(S170).
단계(S141)에서 j가 0이면 단계(S180)으로 진행한다. 이 경우는 발견된 변이 지점의 개수가 1 개 또는 0개이면서 제 2 제어 신호가 가질 수 있는 모든 값을 스캐닝한 경우로서 도 12의 단계 ①로 진행한다.
단계 ①로 진행하면 먼저 인덱스 E의 값이 1인지 확인한다(S180).
인덱스 E의 값이 1이 아니면 인덱스 E의 값은 0에 해당하는데 이 경우에는 에러를 표시하고(S181) 종료한다.
인덱스 E의 값이 1이면 인덱스 k가 1보다 크고 이전 인덱스의 제 2 제어 신호의 값 S2 k-1이 존재하는지 확인한다(S182).
만일 인덱스 k가 1보다 크고 이전 인덱스에 대응하는 제 2 제어 신호의 값 S2 k-1이 존재하는 경우에는 제 2 제어 신호의 값 S2 k의 값을 다음 수학식 1과 같이 결정하고 도 13의 단계 ②로 진행한다.
Figure pat00001
만일 인덱스 k가 1이거나 이전 인덱스에 대응하는 제 2 제어 신호의 값 S2 k-1이 존재하지 않으면 제 2 제어 신호의 값을 결정하지 않고 도 13의 단계 ②로 진행한다.
단계 ②는 현재까지 결정된 제 2 제어 신호의 값을 기초로 이전 인덱스에 대해서 결정되지 않은 제 2 제어 신호의 값을 결정하는 단계이다.
먼저 인덱스 k의 값이 2보다 크고, 이전 인덱스에 대응하는 S2 k-1이 존재하고 그 이전 인덱스에 대응하는 S2 k-2가 존재하지 않는지 확인한다(S190).
조건을 만족하지 않는 경우에는 그대로 종료하고 조건을 만족하는 경우 그 이전 인덱스에 대응하는 제 2 제어 신호 S2 k-2의 값을 다음 수학식 2의 값으로 결정하고(S191) 종료한다.
Figure pat00002
이상의 개시는 본 발명의 설명을 위한 것으로서 이상의 개시에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 권리범위는 후술하는 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
1000: 수신 장치
1100: 클록 수신기
1110: 고정 지연부
1120: 클록 등화기
1200: 데이터 수신기
1210: 제 1 지연부
1220: 제 1 데이터 샘플링부
1230: 제 2 지연부
1240: 제 2 데이터 샘플링부
1250: 병렬 신호 생성부
1260: 데이터 등화기
1300: 지연 제어부
2000: 송신 장치
2100: 클록 송신기
2200: 데이터 송신기

Claims (18)

  1. 클록 채널을 통해 수신된 제 1 클록 신호를 임의로 지정된 시간 동안 지연하여 제 2 클록 신호를 출력하는 고정 지연부;
    제 1 제어 신호에 따라 상기 제 1 클록 신호를 지연하여 출력하는 제 1 지연부;
    상기 제 1 지연부의 출력에 따라 데이터 채널로부터 수신된 데이터 신호를 샘플링하여 제 1 데이터 신호를 출력하는 제 1 데이터 샘플링부;
    제 2 제어 신호에 따라 상기 제 1 데이터 신호를 지연하여 제 2 데이터 신호를 출력하는 제 2 지연부;
    상기 제 2 클록 신호에 따라 상기 제 2 데이터 신호를 샘플링하는 제 2 데이터 샘플링부; 및
    상기 제 1 제어 신호와 상기 제 2 제어 신호를 출력하는 지연 제어부
    를 포함하는 수신 장치.
  2. 청구항 1에 있어서, 상기 지연 제어부는 상기 데이터 채널로부터 테스트 신호가 수신되는 동안 상기 제 2 데이터 샘플링부에서 출력되는 데이터의 패턴을 참조하여 상기 제 1 제어 신호와 상기 제 2 제어 신호를 결정하는 캘리브레이션 동작을 수행하는 수신 장치.
  3. 청구항 2에 있어서, 상기 지연 제어부는 상기 제 1 데이터 샘플링부에서 상기 테스트 신호의 인접한 에지 사이의 제 1 지점이 샘플링되도록 상기 제 1 제어 신호를 결정하고, 상기 제 2 데이터 샘플링부에서 상기 제 2 데이터 신호의 인접한 에지 사이의 제 2 지점이 샘플링되도록 상기 제 2 제어 신호를 결정하는 수신 장치.
  4. 청구항 3에 있어서, 상기 제 1 지점은 상기 테스트 신호의 인접한 에지 사이의 중앙이고, 상기 제 2 지점은 상기 제 2 데이터 신호의 인접한 에지 사이의 중앙인 수신 장치.
  5. 청구항 3에 있어서, 상기 지연 제어부는 상기 제 1 제어 신호로서 k 번째 제 1 신호 S1 k(k = 1, ... , N, N은 1 이상의 자연수)를 입력한 경우 상기 제 2 데이터 샘플링부에서 상기 제 2 지점이 샘플링되도록 하는 제 2 신호 S2k k를 상기 제 2 제어 신호로서 선택하여 k번째 신호 쌍 Sk = (S1 k, S2k k)를 결정하고, N 개의 신호 쌍들중 상기 제 1 데이터 샘플링부에서 상기 제 1 지점이 샘플링되도록 하는 m(m은 N 이하인 자연수)번째 신호 쌍 Sm의 제 1 신호 S1m과 m 번째 제 2 신호 S2m을 상기 제 1 제어 신호 및 상기 제 2 제어 신호로 결정하는 수신 장치.
  6. 청구항 3에 있어서, 상기 지연 제어부는 상기 제 2 제어 신호로서 k 번째 제 2 신호 S2k k(k = 1, ... , N, N은 1 이상의 자연수)를 입력한 경우 상기 제 1 데이터 샘플링부에서 상기 제 1 지점이 샘플링되도록 하는 제 1 신호 S1 k를 상기 제 1 제어 신호로서 선택하여 k번째 신호 쌍 Sk = (S1 k, S2k k)를 결정하고 N 개의 신호 쌍들 중 상기 제 2 데이터 샘플링부에서 상기 제 1 지점이 샘플링되도록 하는 m(m은 N 이하인 자연수)번째 신호 쌍 Sm의 제 1 신호 S1m와 m 번째 제 2 신호 S2m을 상기 제 1 제어 신호 및 상기 제 2 제어 신호로 결정하는 수신 장치.
  7. 청구항 1에 있어서, 상기 수신 장치는
    상기 클록 채널에서 수신된 신호를 등화하여 상기 제 1 클록 신호를 출력하는 제 1 등화 장치 및
    상기 데이터 채널에서 수신된 신호를 등화하여 상기 제 1 데이터 샘플링부에 제공하는 제 2 등화 장치
    를 더 포함하는 수신 장치.
  8. 클록 채널에 클록 신호를 송신하는 클록 송신기와 데이터 채널에 데이터 신호를 송신하는 데이터 송신기를 포함하는 송신 장치; 및
    상기 클록 채널에서 송신된 클록 신호를 수신하는 클록 수신기와 상기 데이터 송신기에서 송신된 데이터 신호를 수신하는 데이터 수신기를 포함하는 수신 장치
    를 포함하되,
    상기 클록 수신기는
    상기 클록 채널을 통해 수신된 제 1 클록 신호를 임의로 지정된 시간 동안 지연하여 제 2 클록 신호를 출력하는 고정 지연부를 포함하고,
    상기 데이터 수신기는
    제 1 제어 신호에 따라 상기 제 1 클록 신호를 지연하여 출력하는 제 1 지연부;
    상기 제 1 지연부의 출력에 따라 상기 데이터 채널에서 수신된 데이터 신호를 샘플링하여 제 1 데이터 신호를 출력하는 제 1 데이터 샘플링부;
    제 2 제어 신호에 따라 상기 제 1 데이터 신호를 지연하여 제 2 데이터 신호를 출력하는 제 2 지연부;
    상기 제 2 클록 신호에 따라 상기 제 2 데이터 신호를 샘플링하는 제 2 데이터 샘플링부; 및
    상기 제 1 제어 신호와 상기 제 2 제어 신호를 출력하는 지연 제어부
    를 포함하는 시스템.
  9. 청구항 8에 있어서, 상기 지연 제어부는 상기 데이터 채널로부터 테스트 신호가 수신되는 동안 상기 제 2 데이터 샘플링부에서 출력되는 데이터의 패턴에 따라 상기 제 1 제어 신호와 상기 제 2 제어 신호를 결정하는 캘리브레이션 동작을 수행하는 시스템.
  10. 청구항 9에 있어서, 상기 지연 제어부는 상기 제 1 데이터 샘플링부에서 상기 테스트 신호의 인접한 에지 사이의 제 1 지점이 샘플링되도록 상기 제 1 제어 신호를 결정하고, 상기 제 2 데이터 샘플링부에서 상기 제 2 데이터 신호의 인접한 에지 사이의 제 2 지점이 샘플링되도록 상기 제 2 제어 신호를 결정하는 시스템.
  11. 청구항 10에 있어서, 상기 지연 제어부는 상기 제 1 제어 신호로서 k 번째 제 1 신호 S1 k(k = 1, ... , N, N은 1 이상의 자연수)를 입력한 경우 상기 제 2 데이터 샘플링부에서 상기 제 2 지점이 샘플링되도록 하는 제 2 신호 S2 k를 상기 제 2 제어 신호로서 선택하여 k번째 신호 쌍 Sk = (S1 k, S2 k)를 결정하고, N 개의 신호 쌍들 중 상기 제 1 데이터 샘플링부에서 상기 제 1 지점이 샘플링되도록 하는 m(m은 N 이하인 자연수)번째 신호 쌍 Sm의 제 1 신호 S1m과 m 번째 제 2 신호 S2m을 상기 제 1 제어 신호 및 상기 제 2 제어 신호로 결정하는 시스템.
  12. 청구항 10에 있어서, 상기 지연 제어부는 상기 제 2 제어 신호로서 k 번째 제 2 신호 S2 k(k = 1, ... , N, N은 1 이상의 자연수)를 입력한 경우 상기 제 1 데이터 샘플링부에서 상기 제 1 지점이 샘플링되도록 하는 제 1 신호 S1 k를 상기 제 1 제어 신호로서 선택하여 k번째 신호 쌍 Sk = (S1 k, S2 k)를 결정하고 N 개의 신호 쌍 들 중 상기 제 2 데이터 샘플링부에서 상기 제 1 지점이 샘플링되도록 하는 m(m은 N 이하인 자연수)번째 신호 쌍 Sm의 제 1 신호 S1m와 제 2 신호 S2m을 상기 제 1 제어 신호 및 상기 제 2 제어 신호로 결정하는 시스템.
  13. 청구항 8에 있어서, 상기 클록 수신기는 상기 클록 채널에서 수신된 신호를 등화하여 상기 제 1 클록 신호를 출력하는 제 1 등화 장치를 더 포함하고, 상기 데이터 수신기는 상기 데이터 채널에서 수신된 신호를 등화하여 상기 제 1 데이터 샘플링부에 제공하는 제 2 등화 장치를 더 포함하는 시스템.
  14. 클록 채널을 통해 수신된 제 1 클록 신호를 임의로 지정된 시간 동안 지연하여 제 2 클록 신호를 출력하는 고정 지연부; 제 1 제어 신호에 따라 상기 제 1 클록 신호를 지연하여 출력하는 제 1 지연부; 상기 제 1 지연부의 출력에 따라 데이터 채널로부터 수신된 데이터 신호를 샘플링하여 제 1 데이터 신호를 출력하는 제 1 데이터 샘플링부; 제 2 제어 신호에 따라 상기 제 1 데이터 신호를 지연하여 제 2 데이터 신호를 출력하는 제 2 지연부; 상기 제 2 클록 신호에 따라 상기 제 2 데이터 신호를 샘플링하는 제 2 데이터 샘플링부; 및 상기 제 1 제어 신호와 상기 제 2 제어 신호를 출력하는 지연 제어부를 포함하는 수신 장치에서, 상기 지연 제어부가 상기 데이터 채널로부터 테스트 신호가 수신되는 동안 상기 제 2 데이터 샘플링부에서 출력되는 데이터의 패턴을 참조하여 상기 제 1 제어 신호와 상기 제 2 제어 신호를 결정하는 캘리브레이션 방법으로서,
    제 1 신호 S1 k (k = 1, ..., N, N은 1 이상의 자연수)를 상기 제 1 제어 신호로 제공하는 경우 상기 제 2 제어 신호가 될 수 있는 제 2 신호 S2 k를 결정하는 제 1 단계 및
    다수의 신호 쌍 Sk = (S1 k, S2k k) (k = 1, ... ,N)중 어느 한 쌍 Sm(m = 1, ... , N)을 선택하여 상기 제 1 제어 신호와 상기 제 2 제어 신호로 결정하는 제 2 단계
    를 포함하는 캘리브레이션 방법.
  15. 청구항 14에 있어서, 상기 제 1 단계는
    상기 제 1 신호 S1 k를 상기 제 1 제어 신호로 제공하는 상태에서 상기 제 2 제어 신호가 가질 수 있는 최대값에서 상기 제 2 제어 신호를 순차적으로 감소시키면서 상기 제 2 데이터 샘플링부에서 출력되는 데이터의 패턴이 변화되는 제 1 지점 T1 k을 찾는 제 1-1 단계;
    상기 제 1 지점 이후 상기 제 2 제어 신호를 상기 제 2 제어 신호가 가질 수 있는 최소값까지 순차적으로 감소시키면서 상기 패턴이 변화되는 제 2 지점 T2 k을 찾되 상기 패턴이 변화되지 않는 경우 상기 최소값을 상기 제 2 지점 T2 k으로 정하는 제 1-2 단계; 및
    상기 제 1 지점 T1 k, 상기 제 2 지점 T2 k 또는 그 사이의 값 중 어느 하나를 상기 제 2 신호 S2 k로 결정하는 제 1-3 단계
    를 포함하는 캘리브레이션 방법.
  16. 청구항 15에 있어서, 상기 제 1-3 단계는 상기 제 2 지점 T2 k이 상기 최소값보다 큰 경우 상기 제 1 지점 T1 k과 상기 제 2 지점 T2 k의 중간값을 상기 제 2 신호 S2 k로 결정하는 캘리브레이션 방법.
  17. 청구항 14에 있어서, 상기 제 2 단계는
    상기 다수의 신호 쌍 Sk를 제 1 신호 S1 k의 크기 순서로 정렬하고 제 1 신호 S1 k와 이에 대응하는 제 2 신호 S2 k를 상기 제 1 제어 신호와 상기 제 2 제어 신호로 제공하면서 상기 데이터의 패턴이 변화되는 제 3 지점 M1과 제 4 지점 M2을 찾는 제 2-1 단계 및
    상기 제 3 지점 M1과 상기 제 4 지점 M4 사이의 어느 한 값에 대응하는 신호 쌍 Sm의 제 1 신호 S1 m과 제 2 신호 S2 m을 상기 제 1 제어 신호와 상기 제 2 제어 신호로 결정하는 제 2-2 단계
    를 포함하는 캘리브레이션 방법.
  18. 청구항 17에 있어서, 상기 신호 쌍 Sm은 상기 제 3 지점 M3과 상기 제 4 지점 M4의 중간에 위치하는 캘리브레이션 방법.
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