KR20150056202A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술에 따른 반도체 장치는 제1 채널막; 상기 제1 채널막으로부터 돌출된 제2 채널막; 상기 제1 채널막을 감싸는 실리사이드 영역을 포함하는 파이프 게이트; 상기 제2 채널막을 감싸는 터널 절연막; 상기 터널 절연막을 사이에 두고 상기 제2 채널막을 감싸는 데이터 저장막; 및 상기 데이터 저장막 및 상기 터널 절연막을 사이에 두고 상기 제2 채널막을 감싸며, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함한다.

Description

반도체 장치 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 3차원 구조의 셀 스트링을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치의 셀 스트링은 기판 상에 메모리 셀 들을 단층으로 형성하는 2차원 구조로 형성된다. 이러한 2차원 셀 스트링의 집적도는 미세 패턴 형성 기술을 이용하여 메모리 셀 들이 점유하는 평면적을 줄임으로써 향상될 수 있다.
상술한 2차원 셀 스트링의 집적도 향상 기술이 한계에 도달함에 따라, 기판 상에 메모리 셀 들을 다층으로 적층하는 3차원 셀 스트링이 제안된 바 있다. 3차원 셀 스트링의 집적도는 메모리 셀 들이 점유하는 평면적을 줄이지 않더라도 향상될 수 있다.
3차원 셀 스트링은 다양한 구조로 배치되어 직렬로 연결된 메모리 셀들을 포함한다. 예를 들어, 2열로 적층된 메모리 셀 들을 파이프 트랜지스터로 연결하여 셀 스트링을 구성할 수 있다. 이 경우, 종래 제조 공정상 제약으로 인해 파이프 트랜지스터의 게이트 물질에 제약이 따른다. 보다 구체적으로, 파이프 트랜지스터의 게이트는 실리콘으로 형성된다. 이에 따라, 파이프 트랜지스터의 안정적인 동작 특성 확보가 어려워 반도체 장치의 신뢰성이 저하되는 문제가 있다.
본 발명의 실시 예는 파이프 트랜지스터의 동작 특성을 안정화하여 신뢰성을 높일 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 제1 채널막; 상기 제1 채널막으로부터 돌출된 제2 채널막; 상기 제1 채널막을 감싸는 실리사이드 영역을 포함하는 파이프 게이트; 상기 제2 채널막을 감싸는 터널 절연막; 상기 터널 절연막을 사이에 두고 상기 제2 채널막을 감싸는 데이터 저장막; 및 상기 데이터 저장막 및 상기 터널 절연막을 사이에 두고 상기 제2 채널막을 감싸며, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 트렌치를 포함하는 실리콘막과, 상기 실리콘막 상에 교대로 적층되며 상기 트렌치에 연결되는 관통홀에 의해 관통되는 층간 절연막들 및 제1 희생막들을 포함하는 구조체를 형성하는 단계; 실리사이드화 공정으로 상기 실리콘막을 금속 실리사이드막으로 변형하는 단계; 및 상기 관통홀 및 상기 트렌치 내부에 채널막을 형성하는 단계를 포함할 수 있다.
본 기술은 금속 실리사이드막으로 형성된 실리사이드 영역을 포함하는 파이프 게이트를 통해 파이프 트랜지스터의 게이트 저항을 낮추어 파이프 트랜지스터의 동작 특성을 개선할 수 있다.
또한, 본 기술은 파이프 트랜지스터의 제1 채널막과 파이프 게이트 사이에 개재된 절연막 구조를 메모리 셀의 제2 채널막과 메모리 셀 워드 라인 사이에 개재된 절연막 구조보다 단순하게 형성함으로써 파이프 트랜지스터의 동작 특성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 셀 스트링 구조를 나타내는 사시도이다.
도 2a 내지 도 2k는 본 발명의 제1 실시 예에 따른 셀 스트링 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3e는 본 발명의 제2 실시 예에 따른 셀 스트링 제조방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4d는 본 발명의 제3 실시 예에 따른 셀 스트링의 제조방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 제4 실시 예에 따른 셀 스트링의 제조방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 7은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 셀 스트링 구조를 나타내는 사시도이다. 설명의 편의를 위해, 도 1에서 절연막들의 도시는 생략한다.
도 1에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 장치의 셀 스트링(ST)은 비트 라인(BL)과 소스 라인(SL) 사이에 연결된 채널막(CH), 워드 라인들(WL)에 연결된 메모리 셀 들, 드레인 셀렉트 라인(DSL)에 연결된 드레인 셀렉트 트랜지스터, 및 소스 셀렉트 라인(SSL)에 연결된 소스 셀렉트 트랜지스터를 포함한다. 소스 셀렉트 트랜지스터, 메모리 셀 들, 및 드레인 셀렉트 트랜지스터는 채널막(CH)을 통해 비트 라인(BL)과 소스 라인(SL) 사이에 직렬로 연결된다. 비트 라인(BL)은 제1 방향(예를 들어, xyz좌표계의 x방향)을 따라 연장될 수 있고, 소스 라인(SL)은 비트 라인(BL) 하부에 배치되어 제1 방향에 교차되는 제2 방향(예를 들어, xyz좌표계의 y방향)을 따라 연장될 수 있다. 제2 방향으로 이웃한 셀 스트링들(ST)은 하나의 소스 라인(SL)에 공통으로 연결되고, 제1 방향으로 이웃한 셀 스트링들(ST)은 하나의 비트라인(BL)에 공통으로 연결될 수 있다.
채널막(CH)은 제1 채널막(P_CH) 및 제1 채널막(P_CH)에 연결되어 제1 채널막(P_CH)으로부터 돌출된 제2 채널막들(D_CH, S_CH)을 포함한다. 제2 채널막들(D_CH, S_CH)은 비트 라인(BL)에 연결된 드레인 사이드 채널막(D_CH)과 소스 라인(SL)에 연결된 소스 사이드 채널막(S_CH)을 포함한다.
제1 채널막(P_CH)은 파이프 게이트(PG)로 감싸여 파이프 트랜지스터의 채널로 이용된다. 파이프 게이트(PG)는 제1 채널막(P_CH)을 감싸는 제1 영역(A1)과 제1 영역(A1)을 감싸는 제2 영역(A2)을 포함한다. 파이프 게이트(PG)의 제1 영역(A1)은 실리사이드 영역일 수 있다. 실리사이드 영역은 실리콘막을 실리사이드화 공정을 이용하여 금속 실리사이드막으로 변형시킨 영역이다. 파이프 게이트(PG)의 제2 영역(A2)은 제1 영역(A1)과 동일한 실리사이드화 공정을 통해 형성된 실리사이드 영역이거나, 실리사이드화 공정 시 금속과 반응하지 않고 잔류된 실리콘 영역일 수 있다. 이와 같이 본 발명의 실시 예에 따른 파이프 게이트(PG)는 실리콘 영역에 비해 저항이 낮은 실리사이드 영역을 포함하므로 파이프 게이트(PG)의 저항을 줄일 수 있다. 그 결과, 파이프 트랜지스터를 포함하는 3차원 셀 스트링(ST)의 프로그램 디스터브 및 리드 디스터브를 줄일 수 있다.
워드 라인들(WL)은 파이프 게이트(PG) 상에 배치되어, 드레인 사이드 채널막(D_CH) 또는 소스 사이드 채널막(S_CH)을 감싸며 적층된다. 드레인 셀렉트 라인(DSL)은 드레인 사이드 채널막(D_CH)을 감싸며 워드 라인들(WL) 상에 배치된다. 소스 셀렉트 라인(SSL)은 소스 사이드 채널막(S_CH)을 감싸며 워드 라인들(WL) 상에 배치된다. 워드 라인들(WL), 드레인 셀렉트 라인(DSL), 및 소스 셀렉트 라인(SSL)은 제1 방향에 교차되는 제2 방향을 따라 연장될 수 있다.
도면에 도시되진 않았으나, 제1 채널막(P_CH)의 외벽과 제2 채널막들(S_CH, D_CH)의 외벽들은 터널 절연막, 데이터 저장막, 제1 산화막 및 제2 산화막 중 어느 하나를 포함하는 적어도 한 겹 이상의 절연막들(미도시)에 의해 둘러싸일 수 있다. 터널 절연막은 전하를 터널링 시킬 수 있는 절연물로 형성되며, 예를 들어 실리콘 산화막으로 형성될 수 있다. 데이터 저장막은 전하 트랩이 가능한 물질막으로 형성되며, 예를 들어, 실리콘 질화막으로 형성될 수 있다. 제1 산화막 및 제2 산화막은 블로킹 절연막으로 이용될 수 있다.
본 발명의 실시 예에서 제1 채널막(P_CH)을 둘러싸는 절연막들의 적층 구조를 제2 채널막들(S_CH, D_CH)을 둘러싸는 절연막들 적층 구조들과 동일하게 형성할 수 있다. 또는 제1 채널막(P_CH)을 둘러싸는 절연막들의 적층 구조는 제2 채널막들(S_CH, D_CH)을 둘러싸는 절연막들 적층 구조들에 비해 단순하게 형성할 수 있다. 예를 들어, 제1 채널막(P_CH)과 파이프 게이트(PG) 사이에 개재되는 절연막들의 적층 수를 제2 채널막들(S_CH, D_CH)과 워드 라인들(WL) 사이에 개재되는 절연막들의 적층 수에 비해 작게 형성할 수 있다. 이 경우, 본 발명의 실시 예는 제1 채널막(P_CH)과 파이프 게이트(PG) 사이에 개재되는 절연막들로 구성된 파이프 트랜지스터의 게이트 절연막에 전하가 트랩되는 현상을 줄일 수 있다. 그 결과, 본 발명의 실시 예는 파이프 트랜지스터의 문턱 전압을 안정적으로 확보할 수 있다.
제1 채널막(P_CH)을 둘러싸는 절연막들의 구조와 제2 채널막들(D_CH)을 둘러싸는 절연막들의 구조에 대한 구체적인 설명은 도 2a 내지 도 5b를 참조하여 후술하기로 한다.
도 2a 내지 도 2k는 본 발명의 제1 실시 예에 따른 셀 스트링 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(미도시) 상에 제1 실리콘막(101)을 형성한다. 이어서, 제1 실리콘막(101)을 식각하여 트렌치(103)를 형성한다. 트렌치(103)는 제1 파이프 게이트막(101) 내에 매트릭스 형태로 배열될 수 있다. 이 후, 트렌치(103) 내부를 제1 희생막(105)으로 채운다. 제1 희생막(105)은 제1 실리콘막(101) 및 산화막에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있으며, 예를 들어, 티타늄 질화막(TiN)으로 형성될 수 있다.
제1 희생막(105)으로 채워진 트렌치(103)를 포함하는 제1 실리콘막(101) 상에 제2 실리콘막(107)을 더 형성할 수 있다.
이 후, 제2 실리콘막(107) 상에 층간 절연막들(111A 내지 111J) 및 제2 희생막들(113A 내지 113I)을 교대로 적층한다. 층간 절연막들(111A 내지 111J)은 실리콘 산화막으로 형성될 수 있다. 제2 희생막들(113A 내지 113I)은 층간 절연막들(111A 내지 111J)에 대한 식각 선택비를 가진 물질막으로 형성될 수 있으며, 예를 들어 실리콘 질화막으로 형성될 수 있다.
이어서, 층간 절연막들(111A 내지 111J) 및 제2 희생막들(113A 내지 113I)을 관통하는 제1 관통홀들(121A)을 형성한다. 제1 관통홀들(121A)을 형성하는 단계는 층간 절연막들(111A 내지 111J) 및 제2 희생막들(113A 내지 113I) 상에 제1 관통홀들(121A)의 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계, 마스크 패턴을 식각 베리어로 층간 절연막들(111A 내지 111J) 및 제2 희생막들(113A 내지 113I)을 식각하는 단계, 및 마스크 패턴을 제거하는 단계를 포함할 수 있다. 제1 관통홀들(121A)은 트렌치(103)의 양단에 배치될 수 있다. 제1 관통홀들(121A)의 측벽들은 경사지게 형성되고, 제1 관통홀들(121A)의 폭들은 제2 실리콘막(107)에 인접한 하부로 갈수록 감소할 수 있다.
도 2b를 참조하면, 제1 관통홀들(121A)의 측벽들을 따라 제1 산화막들(131)을 형성한다. 제1 산화막들(131)은 불균일한 두께로 증착될 수 있도록 스텝 커버리지 특성이 좋지 않은 산화물로 형성된다. 제1 산화막들(131)은 하부로 갈수록 얇게 형성되며, 제1 관통홀들(121A)보다 얕은 깊이로 형성되어 제1 관통홀들(121A)의 상부 측벽을 감싸며 형성된다. 이에 따라, 제1 산화막들(131)은 트렌치(103)에 인접한 하부로부터 적어도 하나의 층간 절연막들(예를 들어, 111A, 111B)과 트렌치(103)에 인접한 하부로부터 적어도 하나의 제2 희생막들(예를 들어, 113A, 113B, 113C, 113D)을 개구시킨다. 이러한 제1 산화막들(131)에 의해 제1 관통홀들(121A)의 측벽들 경사가 완화될 수 있다.
도 2c를 참조하면, 제1 관통홀들(121A)을 통해 노출된 제2 실리콘막(107)을 식각하여 제1 관통홀들(121A)에 연결되어 제1 희생막(105)을 노출시키는 제2 관통홀들(121B)을 형성한다.
도 2d를 참조하면, 제1 희생막(105)을 제거하여 트렌치(103)를 개구시킨다.
도 2e를 참조하면, 제1 관통홀들(121A), 제2 관통홀들(121B), 및 트렌치(103)의 표면들을 따라 금속막(141)을 형성한다. 예를 들어, 금속막(141)은 니켈(Ni)로 형성되거나, 코발트(Co)로 형성될 수 있다.
도 2f를 참조하면, 실리사이드화 공정으로 금속막(141)과 제1 및 제2 실리콘막(101, 107)을 반응시켜 금속 실리사이드막을 포함하는 파이프 게이트(143)를 형성한다. 실리사이드화 공정은 금속막(141)으로부터의 금속이 제1 및 제2 실리콘막(101, 107)으로 확산될 수 있도록 열을 가하는 어닐링 공정과, 제1 및 제2 실리콘막(101, 107)과 반응하지 않고 잔여하는 금속막(141)을 제거하는 공정을 포함할 수 있다.
파이프 게이트(143)는 트렌치(103)를 감싸는 제1 영역(143A)과 제1 영역(143A)을 감싸는 제2 영역(143B)을 포함할 수 있다. 실리사이드화 공정은 제1 및 제2 실리콘막(101, 107) 전체가 금속막(141)과 반응하여 파이프 게이트(143)의 제1 및 제2 영역(143A, 143B)이 금속 실리사이드막이 되도록 실시될 수 있다. 또는 실리사이드화 공정은 제1 실리콘막(101)의 일부와 제2 실리콘막(107)의 일부가 금속막(141)과 반응하여 파이프 게이트(143)의 제1 영역(143A)이 금속 실리사이드막이 되고 제2 영역(143B)이 실리콘막으로서 잔류되도록 실시될 수 있다.
도 2g를 참조하면, 금속 실리사이드막을 포함하는 파이프 게이트(143) 형성 후, 제1 산화막(131)에 의해 개구된 제2 희생막들(113A, 113B, 113C, 113D)을 선택적으로 산화시켜 제2 희생막들(113A, 113B, 113C, 113D) 측벽들에 제2 산화막들(151)을 형성한다. 제2 산화막들(151)을 형성하기 위한 산화 공정을 진행하기 전에, 트렌치(103)에 의해 개구된 파이프 게이트(143)의 표면이 실리사이드화 된 상태다. 제2 산화막들(151)을 형성하기 위한 산화 공정은 실리콘 질화막으로 형성된 제2 희생막들(113A, 113B, 113C, 113D)을 타겟으로 선택적으로 진행되므로 실리사이드화 된 파이프 게이트(143)의 표면에는 제2 산화막들(151)이 형성되지 않는다.
상술한 바와 같이 산화막 증착 공정이 아닌 선택적 산화 공정을 통해 제1 관통홀들(121A) 하부 측벽들에 제2 산화막들(151)을 형성하므로, 제2 산화막들(151)을 형성하더라도 제1 관통홀들(121A)의 하부 폭들이 좁혀지지 않고 넓게 확보될 수 있다.
도 2h를 참조하면, 제1 관통홀들(121A), 제2 관통홀들(121B), 및 트렌치(103)의 표면들을 따라 제1 산화막들(131), 제2 산화막들(151), 및 파이프 게이트(143)의 금속 실리사이드막에 접하는 데이터 저장막(153)을 형성한다. 데이터 저장막(153)은 전하 트랩이 가능한 물질막으로 형성되며, 예를 들어 실리콘 질화막으로 형성될 수 있다. 이 후, 데이터 저장막(153)을 따라 데이터 저장막(153)에 접하는 터널 절연막(155)을 형성한다. 터널 절연막(155)은 전하를 터널링 시킬 수 있는 절연물로 형성되며, 예를 들어 실리콘 산화막으로 형성될 수 있다.
도 2i를 참조하면, 터널 절연막(155)을 따라 형성되며, 터널 절연막(155)에 접하는 채널막(157)을 형성한다. 채널막(157)은 실리콘과 같은 반도체 물질로 형성된다. 채널막(157)은 제1 및 제2 관통홀들(121A, 121B)과 트렌치(103)의 표면을 따라 중심 영역이 빈 튜브 형태로 형성될 수 있다. 이 경우, 튜브 형태의 채널막(157) 중심 영역을 채우는 절연막(159)이 더 형성될 수 있다. 절연막(159)은 갭-필 특성이 우수한 PSZ(Polysilazane)을 이용하여 형성할 수 있다. 도면에 도시된 바와는 다르게 채널막(157)은 제1 및 제2 관통홀들(121A, 121B)과 트렌치(103)를 채우도록 형성될 수 있다.
도 2j를 참조하면, 제1 관통홀들(121A) 사이의 층간 절연막들(111A 내지 111J) 및 제2 희생막들(113A 내지 113I)을 관통하는 슬릿(161)을 형성한다. 이 후, 슬릿(161)을 통해 노출된 제2 희생막들(113A 내지 113I)을 선택적으로 제거하여 리세스 영역들(163)을 형성한다.
도 2k를 참조하면, 리세스 영역들(163) 내부를 도전물로 매립하여 도전 패턴들(171)을 형성한다. 도전 패턴들(171)은 리세스 영역들(163) 표면을 따라 형성된 베리어 메탈막들 및 베리어 메탈막들 상에 형성되어 리세스 영역들(163)을 채우는 금속막들을 포함할 수 있다. 이 때, 금속막들로서 저저항 금속인 텅스텐이 이용될 수 있다. 도전 패턴들(171)을 형성하기 전, 리세스 영역들(163)의 표면을 따라 블로킹 절연막이 더 형성될 수 있다.
상술한 본 발명의 제1 실시 예에 따르면, 파이프 게이트(143)는 실리콘막보다 저항이 낮은 실리사이드 영역을 포함하므로 낮은 저항으로 형성될 수 있다. 채널막(157)은 파이프 게이트(143)의 실리사이드 영역으로 둘러싸이며 트렌치(103) 내에 형성된 제1 채널막(P_CH)과, 트렌치(103) 양단에 연결된 제1 관통홀들(121A) 및 제2 관통홀들(121B) 내에 형성된 제2 채널막들(S_CH, D_CH)을 포함한다. 도전 패턴들(171)은 제2 채널막들(S_CH, D_CH)을 감싸도록 형성되며, 도 1에 도시된 워드 라인들(WL), 드레인 셀렉트 라인(DSL) 또는 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
본 발명의 제1 실시 예에 따르면, 제1 채널막(P_CH)과 파이프 게이트(143) 사이에 데이터 저장막(153) 및 터널 절연막(155)의 이중층 구조로 이루어진 파이프 트랜지스터의 게이트 절연막이 개재된다. 그리고, 제2 채널막들(S_CH, D_CH)과 도전 패턴들(171) 사이에 제1 산화막(131), 데이터 저장막(153), 및 터널 절연막(155)의 삼중층 구조, 또는 제2 산화막(151), 데이터 저장막(153), 및 터널 절연막(155)의 삼중층 구조가 개재된다. 제1 산화막들(131)은 제2 채널막들(S_CH, D_CH)의 상부 측벽을 감싸는 데이터 저장막(153)의 일부 영역을 감싸도록 형성된다. 제2 산화막들(151)은 도전 패턴들(171) 중 최하층으로부터 적어도 하나의 도전 패턴들과 데이트 저장막(153) 사이에 개재된다.
본 발명의 제1 실시 예에서는 파이프 게이트(143)를 실리사이드화 시킨 후 실리사이드 영역을 포함하는 파이프 게이트(143)가 산화되지 않도록 선택적 산화 공정을 실시하여 제2 산화막(151)을 형성한다. 이로써, 본 발명의 제1 실시 예는 파이프 트랜지스터의 게이트 절연막 구조를 제2 채널막들(S_CH, D_CH)과 도전 패턴들(171) 사이의 절연막들 적층 구조에 비해 단순화시킬 수 있으므로 파이프 트랜지스터의 게이트 절연막에 전하가 트랩되는 현상을 줄일 수 있다.
도 3a 내지 도 3e는 본 발명의 제2 실시 예에 따른 셀 스트링 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 기판(미도시) 상에 제1 희생막(205)으로 채워진 트렌치(203)를 포함하는 제1 실리콘막(201)을 형성한다. 이 후, 제1 실리콘막(201) 상에 제2 실리콘막(207)을 더 형성할 수 있다. 제1 실리콘막(201), 트렌치(203), 제1 희생막(205), 및 제2 실리콘막(207)은 도 2a에서 상술한 공정 및 물질들을 이용하여 형성할 수 있다.
그리고 나서, 제2 실리콘막(207) 상에 층간 절연막들(211A 내지 211J) 및 제2 희생막들(213A 내지 213I)을 교대로 적층한다. 층간 절연막들(211A 내지 211J) 및 제2 희생막들(213A 내지 213I)은 도 2a에서 상술한 물질들을 이용하여 형성할 수 있다.
이어서, 층간 절연막들(211A 내지 211J) 및 제2 희생막들(213A 내지 213I)을 관통하는 제1 관통홀들(221A)을 형성한다. 제1 관통홀들(221A)은 도 2a에서 상술한 공정을 이용하여 형성할 수 있다.
이 후, 제1 관통홀들(221A)의 측벽들을 따라 제1 산화막들(231)을 형성한다. 제1 산화막들(231)은 불균일한 두께로 증착될 수 있도록 스텝 커버리지 특성이 좋지 않은 산화물로 형성된다. 제1 산화막들(231)은 하부로 갈수록 얇게 형성되며, 제1 관통홀들(221A)보다 얕은 깊이로 형성되어, 제1 관통홀들(221A) 상부 측벽을 따라 형성된다. 이에 따라, 제1 산화막들(231)은 트렌치(203)에 인접한 최하층으로부터 적어도 하나의 층간 절연막들(예를 들어, 211A, 211B)과, 트렌치(203)에 인접한 최하층으로부터 적어도 하나의 제2 희생막들 일부(213A, 213B, 213C, 213D)를 개구시킨다. 이러한 제1 산화막들(231)에 의해 제1 관통홀들(221A)의 측벽들 경사가 완화될 수 있다.
이어서, 제1 산화막들(231)에 의해 개구된 제2 희생막들(213A, 213B, 213C, 213D)을 선택적으로 산화시켜 제2 희생막들(213A, 213B, 213C, 213D) 측벽들에 제2 산화막들(251A)을 형성한다. 제2 산화막들(251A)을 형성하기 위한 산화 공정 진행 시, 제2 실리콘막(207)이 노출된 상태라면, 제1 관통홀들(221A)을 통해 노출된 제2 실리콘막(207)의 일부 영역들이 산화되어 제3 산화막들(251B)이 형성될 수 있다.
상술한 바와 같이 산화막 증착 공정이 아닌 산화 공정을 통해 제1 관통홀들(221A) 하부 측벽들에 제2 산화막들(251A)을 형성하므로, 제2 산화막들(251A)이 형성되더라도 제1 관통홀들(221A)의 하부 폭들이 좁혀지지 않고 넓게 확보될 수 있다.
이어서, 제1 관통홀들(221A) 표면을 따라 데이터 저장막들(253)을 형성한다. 데이터 저장막들(253)은 제1 내지 제3 산화막들(231, 251A, 251B)과 접하여 형성된다. 데이터 저장막들(253)은 전하 트랩이 가능한 물질막으로 형성되며, 예를 들어 실리콘 질화막으로 형성될 수 있다.
도 3b를 참조하면, 제1 관통홀들(221A) 바닥면에 형성된 데이터 저장막들(253)의 일부를 제거하여 제3 산화막들(251B)을 노출시킨 후, 노출된 제3 산화막들(251B)을 제거한다. 제3 산화막들(251B)이 제거된 영역을 통해 제2 실리콘막(207)이 노출된다. 이어서, 노출된 제2 실리콘막(207)을 제거한다. 이로써, 데이터 저장막들(253), 제3 산화막들(251B), 및 제2 실리콘막(207)을 관통하여 트렌치(203)의 양단에 연결되고 제1 희생막(205)을 노출시키는 제2 관통홀들(221B)을 형성한다. 이 후, 제2 관통홀들(221B)을 통해 노출된 제1 희생막(205)을 제거하여 트렌치(203)를 개구시킨다.
도 3c를 참조하면, 제1 관통홀들(221A), 제2 관통홀들(221B) 및 트렌치(203)의 표면들을 따라 금속막(241)을 형성한다. 예를 들어, 금속막(241)은 니켈(Ni)로 형성되거나, 코발트(Co)로 형성될 수 있다.
도 3d를 참조하면, 실리사이드화 공정으로 금속막(241)과 제1 및 제2 실리콘막(201, 207)을 반응시켜 금속 실리사이드막을 포함하는 파이프 게이트(243)를 형성한다. 실리사이드화 공정은 도 2f에서 상술한 바와 같다. 파이프 게이트(243)는 도 2f에서 상술한 바와 같이 실리사이드 영역만으로 이루어지거나, 트렌치(203)를 감싸는 실리사이드 영역과 실리사이드 영역을 감싸는 실리콘 영역을 포함할 수 있다.
도 3e를 참조하면, 금속 실리사이드막을 포함하는 파이프 게이트(243) 형성 후, 제1 관통홀들(221A), 제2 관통홀들(221B) 및 트렌치(203)의 표면들을 따라 데이터 저장막(153) 및 파이프 게이트(243)의 실리사이드 영역에 접하는 터널 절연막(255)을 형성한다. 터널 절연막(255)은 전하를 터널링 시킬 수 있는 절연물로 형성되며, 예를 들어 실리콘 산화막으로 형성될 수 있다.
이어서, 터널 절연막(255)을 따라 터널 절연막(255)에 접하는 채널막(257)을 형성한다. 채널막(257)은 실리콘과 같은 반도체 물질로 형성된다. 채널막(257)은 제1 및 제2 관통홀들(221A, 221B)과 트렌치(203)의 표면을 따라 중심 영역이 빈 튜브 형태로 형성될 수 있다. 이 경우, 튜브 형태의 채널막(257) 중심 영역을 채우는 절연막(259)이 더 형성될 수 있다. 절연막(259)은 갭-필 특성이 우수한 PSZ(Polysilazane)을 이용하여 형성할 수 있다. 도면에 도시된 바와는 다르게 채널막(257)은 제1 및 제2 관통홀들(221A, 221B)과 트렌치(203)를 채우도록 형성될 수 있다.
이 후, 도 2j에서 상술한 공정을 이용하여 제1 관통홀들(221A) 사이의 층간 절연막들(211A 내지 211J) 및 제2 희생막들(213A 내지 213I)을 관통하는 슬릿(261)을 형성한 후, 제2 희생막들(213A 내지 213I)을 선택적으로 제거한다. 이어서, 도 2k에서 상술한 공정을 이용하여 제2 희생막들(213A 내지 213I)이 제거된 영역들 내부에 도전 패턴들(271)을 형성한다. 도전 패턴들(271)과 데이터 저장막들(253) 사이에 잔류하는 제1 산화막들(231) 또는 제2 산화막들(251A)은 블로킹 절연막 역할을 할 수 있다.
상술한 본 발명의 제2 실시 예에 따르면, 파이프 게이트(243)는 실리사이드 영역을 포함하므로 낮은 저항을 갖는다. 채널막(257)은 파이프 게이트(243)의 실리사이드 영역으로 둘러싸이며 트렌치(203) 내에 형성된 제1 채널막(P_CH)과, 트렌치(203) 양단에 연결된 제1 관통홀들(221A) 및 제2 관통홀들(221B) 내에 형성된 제2 채널막들(S_CH, D_CH)을 포함한다. 도전 패턴들(271)은 제2 채널막들(S_CH, D_CH)을 감싸도록 형성되며, 도 1에 도시된 워드 라인들(WL), 드레인 셀렉트 라인(DSL) 또는 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
본 발명의 제2 실시 예에 따르면, 제1 채널막(P_CH)과 파이프 게이트(243) 사이에 터널 절연막(255)의 단일층 구조로 이루어진 파이프 트랜지스터의 게이트 절연막이 개재된다. 그리고, 제2 채널막들(S_CH, D_CH)과 도전 패턴들(271) 사이에 제1 산화막(231), 데이터 저장막(253), 및 터널 절연막(255)의 삼중층 구조, 또는 제2 산화막(251A), 데이터 저장막(253), 및 터널 절연막(255)의 삼중층 구조가 개재된다. 제1 산화막들(231)은 제2 채널막들(S_CH, D_CH)의 상부 측벽을 감싸는 데이터 저장막들(153)의 일부 영역을 감싸도록 형성된다. 제2 산화막들(251A)은 도전 패턴들(271) 중 최하층으로부터 적어도 하나의 도전 패턴들과 데이트 저장막(253) 사이에 개재된다.
이와 같이 본 발명의 제2 실시 예에서는 데이터 저장막들(253) 및 블로킹 절연막용 제1 및 제2 산화막들(231, 251A)이 파이프 게이트(243)의 트렌치(203) 내부에 형성되지 않도록 트렌치(203) 내부의 제1 희생막(205)을 제거하기 전, 제1 및 제2 산화막들(231, 251A)과 데이터 저장막들(253)을 형성한다. 이로써, 본 발명의 제2 실시 예는 파이프 트랜지스터의 게이트 절연막 구조를 제2 채널막들(S_CH, D_CH)과 도전 패턴들(271) 사이의 절연막들 적층 구조에 비해 단순화시킬 수 있으므로 파이프 트랜지스터의 게이트 절연막에 전하가 트랩되는 현상을 줄일 수 있다.
도 4a 내지 도 4d는 본 발명의 제3 실시 예에 따른 셀 스트링의 제조방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 기판(미도시) 상에 제1 희생막(305)으로 채워진 트렌치(303)를 포함하는 제1 실리콘막(301)을 형성한다. 이 후, 제1 실리콘막(301) 상에 제2 실리콘막(307)을 더 형성할 수 있다. 제1 실리콘막(301), 트렌치(303), 제1 희생막(305), 및 제2 실리콘막(307)은 도 2a에서 상술한 공정 및 물질들을 이용하여 형성할 수 있다.
그리고 나서, 제2 실리콘막(307) 상에 층간 절연막들(311A 내지 311J) 및 제2 희생막들(313A 내지 313I)을 교대로 적층한다. 층간 절연막들(311A 내지 311J) 및 제2 희생막들(313A 내지 313I)은 도 2a에서 상술한 물질들을 이용하여 형성할 수 있다.
이어서, 층간 절연막들(311A 내지 311J) 및 제2 희생막들(313A 내지 313I)을 관통하는 제1 관통홀들(321A)을 형성한다. 제1 관통홀들(321A)은 도 2a에서 상술한 공정을 이용하여 형성할 수 있다. 본 발명의 제3 실시 예에 따른 제1 관통홀들(321A)의 측벽들은 기판 표면에 대해 수직에 가깝게 형성된다. 이 경우 제1 관통홀들(321A)의 폭들은 균일하게 형성될 수 있다.
도 4b를 참조하면, 제1 관통홀들(321A)을 통해 노출된 제2 실리콘막(307)을 식각하여 제1 관통홀들(321A)에 연결되어 제1 희생막(305)을 노출시키는 제2 관통홀들(321B)을 형성한다. 이어서, 제1 희생막(305)을 제거하여 트렌치(303)를 개구시킨다.
이 후, 제1 관통홀들(321A), 제2 관통홀들(321B), 및 트렌치(303)의 표면들을 따라 금속막(341)을 형성한다. 예를 들어, 금속막(341)은 니켈(Ni)로 형성되거나, 코발트(Co)로 형성될 수 있다.
도 4c를 참조하면, 실리사이드화 공정으로 금속막(341)과 제1 및 제2 실리콘막(301, 307)을 반응시켜 금속 실리사이드막을 포함하는 파이프 게이트(343)를 형성한다. 실리사이드화 공정은 도 2f에서 상술한 바와 같다. 파이프 게이트(343)는 도 2f에서 상술한 바와 같이 실리사이드 영역만으로 이루어지거나, 트렌치(303)를 감싸는 실리사이드 영역과 실리사이드 영역을 감싸는 실리콘 영역을 포함할 수 있다.
금속 실리사이드막을 포함하는 파이프 게이트(343) 형성 후, 이어지는 후속 공정은 실시 예에 따라 다양하다. 먼저, 본 발명의 제3 실시 예에서 금속 실리사이드막을 포함하는 파이프 게이트(343) 형성 후, 제1 관통홀들(321A)에 의해 개구된 제2 희생막들(313A 내지 313I) 측벽들을 선택적으로 산화시켜 제2 희생막들(313A 내지 313I)의 측벽들에 산화막들(351)을 형성한다. 산화막들(351)을 형성하기 위한 산화 공정을 진행하기 전에, 트렌치(303)에 의해 개구된 파이프 게이트(343)의 표면이 실리사이드화 된 상태다. 산화막들(351)을 형성하기 위한 산화 공정은 실리콘 질화막으로 형성된 제2 희생막들(313A 내지 313I)을 타겟으로 선택적으로 진행되므로 실리사이드화 된 파이프 게이트(343)의 표면에는 산화막들(351)이 형성되지 않는다.
상술한 바와 같이 산화막 증착 공정이 아닌 선택적 산화 공정을 통해 제1 관통홀들(321A) 측벽들에 산화막들(351)을 형성하므로, 산화막들(351)을 형성하더라도 제1 관통홀들(321A)의 하부 폭들이 좁혀지지 않고 넓게 확보될 수 있다.
도 4d를 참조하면, 제1 관통홀들(321A), 제2 관통홀들(321B), 및 트렌치(303)의 표면들을 따라 산화막들(351), 층간 절연막들(311A 내지 311J), 및 파이프 게이트(343)의 금속 실리사이드막에 접하는 데이터 저장막(353)을 형성한다. 데이터 저장막(353)은 전하 트랩이 가능한 물질막으로 형성되며, 예를 들어 실리콘 질화막으로 형성될 수 있다. 이 후, 데이터 저장막(353)을 따라 데이터 저장막(353)에 접하는 터널 절연막(355)을 형성한다. 터널 절연막(355)은 전하를 터널링 시킬 수 있는 절연물로 형성되며, 예를 들어 실리콘 산화막으로 형성될 수 있다. 이어서, 터널 절연막(355)을 따라 형성되며, 터널 절연막(355)에 접하는 채널막(357)을 형성한다. 채널막(357)은 실리콘과 같은 반도체 물질로 형성된다. 채널막(357)은 제1 및 제2 관통홀들(321A, 321B)과 트렌치(303)의 표면을 따라 중심 영역이 빈 튜브 형태로 형성될 수 있다. 이 경우, 튜브 형태의 채널막(357) 중심 영역을 채우는 절연막(359)이 더 형성될 수 있다. 절연막(359)은 갭-필 특성이 우수한 PSZ(Polysilazane)을 이용하여 형성할 수 있다. 도면에 도시된 바와는 다르게 채널막(357)은 제1 및 제2 관통홀들(321A, 321B)과 트렌치(303)를 채우도록 형성될 수 있다.
이 후, 도 2j에서 상술한 공정을 이용하여 제1 관통홀들(321A) 사이의 층간 절연막들(311A 내지 311J) 및 제2 희생막들(313A 내지 313I)을 관통하는 슬릿(361)을 형성한 후, 제2 희생막들(313A 내지 313I)을 선택적으로 제거한다. 이어서, 도 2k에서 상술한 공정을 이용하여 제2 희생막들(313A 내지 313I)이 제거된 영역들 내부에 도전 패턴들(371)을 형성한다. 도전 패턴들(371)과 데이터 저장막들(353) 사이에 잔류하는 산화막들(351)은 블로킹 절연막 역할을 할 수 있다.
상술한 본 발명의 제3 실시 예에 따르면, 파이프 게이트(343)는 실리콘막보다 저항이 낮은 실리사이드 영역을 포함하므로 낮은 저항으로 형성될 수 있다. 채널막(357)은 파이프 게이트(343)의 실리사이드 영역으로 둘러싸이며 트렌치(303) 내에 형성된 제1 채널막(P_CH)과, 트렌치(303) 양단에 연결된 제1 관통홀들(321A) 및 제2 관통홀들(321B) 내에 형성된 제2 채널막들(S_CH, D_CH)을 포함한다. 도전 패턴들(371)은 제2 채널막들(S_CH, D_CH)을 감싸도록 형성되며, 도 1에 도시된 워드 라인들(WL), 드레인 셀렉트 라인(DSL) 또는 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
본 발명의 제3 실시 예에 따르면, 제1 채널막(P_CH)과 파이프 게이트(343) 사이에 데이터 저장막(353) 및 터널 절연막(355)의 이중층 구조로 이루어진 파이프 트랜지스터의 게이트 절연막이 개재된다. 그리고, 제2 채널막들(S_CH, D_CH)과 도전 패턴들(371) 사이에 산화막(351), 데이터 저장막(353), 및 터널 절연막(355)의 삼중층 구조가 개재된다.
본 발명의 제3 실시 예에서는 제1 실시 예에서와 마찬가지로 실리사이드 영역을 포함하는 파이프 게이트(343)가 산화되지 않도록 선택적 산화 공정을 실시하여 산화막(351)을 형성한다. 이로써, 본 발명의 제3 실시 예는 파이프 트랜지스터의 게이트 절연막 구조를 제2 채널막들(S_CH, D_CH)과 도전 패턴들(371) 사이의 절연막들 적층 구조에 비해 단순화시킬 수 있으므로 파이프 트랜지스터의 게이트 절연막에 전하가 트랩되는 현상을 줄일 수 있다.
도 5a 및 도 5b는 본 발명의 제4 실시 예에 따른 셀 스트링의 제조방법을 설명하기 위한 단면도들이다. 특히, 도 5a 및 도 5b는 도 4c에서 상술한 금속 실리사이드막을 포함하는 파이프 게이트(343) 형성 공정 이 후 이어지는 다른 후속 공정들을 설명하기 위한 단면도들이다. 도 5a 및 도 5b의 도면 부호들 중 도 4a 내지 도 4c에서 상술한 구성들과 동일한 구성들을 지칭하는 도면 부호들은 도 4a 내지 도 4c의 도면 부호들과 동일하다. 이하에서는 설명의 편의를 위해 도 4a 내지 도 4c와 중복된 도면 부호들에 대한 구체적인 설명은 생략한다.
도 5a를 참조하면, 도 4a 내지 도 4c에서 상술한 공정들 및 물질들을 이용하여 금속 실리사이드막을 포함하는 파이프 게이트(343) 형성 후, 증착 공정을 이용하여 제1 관통홀들(321A), 제2 관통홀들(321B), 및 트렌치(303)의 표면을 따라 블로킹 절연막 역할을 하는 산화막(352)을 형성한다. 이 후, 도 4d에서 상술한 물질들을 이용하여 산화막(352)을 따라 데이터 저장막(353), 터널 절연막(355), 채널막(357), 및 절연막(359)을 형성한다.
도 5b를 참조하면, 도 2j에서 상술한 공정을 이용하여 제1 관통홀들(321A) 사이의 층간 절연막들(311A 내지 311J) 및 제2 희생막들(313A 내지 313I)을 관통하는 슬릿(361)을 형성한 후, 제2 희생막들(313A 내지 313I)을 선택적으로 제거한다. 이어서, 도 2k에서 상술한 공정을 이용하여 제2 희생막들(313A 내지 313I)이 제거된 영역들 내부에 도전 패턴들(371)을 형성한다.
상술한 본 발명의 제4 실시 예에 따르면, 파이프 게이트(343)는 실리콘막보다 저항이 낮은 실리사이드 영역을 포함하므로 낮은 저항으로 형성될 수 있다. 채널막(357)은 파이프 게이트(343)의 실리사이드 영역으로 둘러싸이며 트렌치(303) 내에 형성된 제1 채널막(P_CH)과, 트렌치(303) 양단에 연결된 제1 관통홀들(321A) 및 제2 관통홀들(321B) 내에 형성된 제2 채널막들(S_CH, D_CH)을 포함한다. 도전 패턴들(371)은 제2 채널막들(S_CH, D_CH)을 감싸도록 형성되며, 도 1에 도시된 워드 라인들(WL), 드레인 셀렉트 라인(DSL) 또는 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
본 발명의 제4 실시 예에 따르면, 제1 채널막(P_CH)과 파이프 게이트(343) 사이에 산화막(352), 데이터 저장막(353) 및 터널 절연막(355)의 삼중층 구조로 이루어진 파이프 트랜지스터의 게이트 절연막이 개재된다. 블로킹 절연막으로 이용되는 산화막(352)은 파이프 게이트(343)의 실리사이드 영역과 접하여 형성된다. 그리고, 제2 채널막들(S_CH, D_CH)과 도전 패턴들(371) 사이에 산화막(352), 데이터 저장막(353), 및 터널 절연막(355)의 삼중층 구조가 개재된다.
도 6은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 5b에서 상술한 실시예들을 참조하여 설명한 셀 스트링을 포함한다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 6을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
101, 107, 201, 207, 301, 307 : 실리콘막 P_CH: 제1 채널막
PG, 143, 243, 343: 파이프 게이트 D_CH, S_CH: 제2 채널막
111A 내지 111I, 211A 내지 211I, 311A 내지 311I: 층간 절연막
105, 113A 내지 113I, 205, 213A 내지 213I, 305, 313A 내지 313I: 희생막
121A, 121B, 221A, 221B, 321A, 321B: 관통홀 103, 203, 303: 트렌치
131, 151, 231, 251A, 251B, 351, 352: 산화막
153, 253, 353: 데이터 저장막 157, 257, 357: 채널막
171, 271, 371: 도전 패턴

Claims (19)

  1. 제1 채널막;
    상기 제1 채널막으로부터 돌출된 제2 채널막;
    상기 제1 채널막을 감싸는 실리사이드 영역을 포함하는 파이프 게이트;
    상기 제2 채널막을 감싸는 터널 절연막;
    상기 터널 절연막을 사이에 두고 상기 제2 채널막을 감싸는 데이터 저장막; 및
    상기 데이터 저장막 및 상기 터널 절연막을 사이에 두고 상기 제2 채널막을 감싸며, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 파이프 게이트는 상기 실리사이드 영역을 감싸는 실리콘 영역을 더 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제2 채널막의 상부 측벽을 감싸는 상기 데이터 저장막의 일부 영역을 감싸며 형성된 제1 산화막; 및
    상기 도전 패턴들 중 최하층으로부터 적어도 하나의 도전 패턴과 상기 데이터 저장막 사이에 개재된 제2 산화막을 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 터널 절연막 및 상기 데이터 저장막은 상기 제1 채널막을 감싸도록 연장되고, 상기 데이터 저장막은 상기 실리사이드 영역과 접하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 터널 절연막은 상기 제 1 채널막을 감싸도록 연장되고, 상기 터널 절연막은 상기 실리사이드 영역과 접하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 도전 패턴들과 상기 데이터 저장막 사이에 개재되며, 상기 층간 절연막들을 사이에 두고 서로 분리된 산화막들을 더 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 터널 절연막 및 상기 데이터 저장막은 상기 제1 채널막을 감싸도록 연장되고, 상기 데이터 저장막은 상기 실리사이드 영역과 접하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 터널 절연막 및 상기 데이터 저장막을 사이에 두고 상기 제2 채널막을 감싸도록 형성된 산화막을 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 터널 절연막, 상기 데이터 저장막, 및 상기 산화막은 상기 제1 채널막을 감싸도록 연장되고, 상기 산화막은 상기 실리사이드 영역과 접하는 반도체 장치.
  10. 트렌치를 포함하는 실리콘막과, 상기 실리콘막 상에 교대로 적층되며 상기 트렌치에 연결되는 관통홀에 의해 관통되는 층간 절연막들 및 제1 희생막들을 포함하는 구조체를 형성하는 단계;
    실리사이드화 공정으로 상기 실리콘막을 금속 실리사이드막으로 변형하는 단계; 및
    상기 관통홀 및 상기 트렌치 내부에 채널막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 채널막을 형성하는 단계 이 후,
    상기 층간 절연막들 및 상기 제1 희생막들을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 제1 희생막들을 제거하여 리세스 영역들을 형성하는 단계; 및
    상기 리세스 영역들 내부에 도전막들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  12. 제 10 항에 있어서,
    상기 실리사이드화 공정 이 전,
    상기 관통홀의 측벽을 따라 하부로 갈수록 얇아지며, 최하층으로부터 적어도 하나의 상기 층간 절연막 및 상기 제1 희생막을 개구시키는 제1 산화막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 실리사이드화 공정 이 후,
    상기 제1 산화막을 통해 개구된 상기 제1 희생막의 측벽을 산화시켜 제2 산화막을 형성하는 단계;
    상기 관통홀 및 상기 트렌치의 표면을 따라 상기 제1 산화막, 상기 제2 산화막, 상기 금속 실리사이드막에 접하는 데이터 저장막을 형성하는 단계; 및
    상기 데이터 저장막을 따라 터널 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  14. 제 10 항에 있어서,
    상기 구조체를 형성하는 단계는
    상기 실리콘막을 식각하여 상기 트렌치를 형성하는 단계;
    상기 트렌치 내부를 제2 희생막으로 채우는 단계;
    상기 제2 희생막 및 상기 실리콘막 상에 상기 층간 절연막들 및 상기 제1 희생막들을 교대로 적층하는 단계;
    상기 층간 절연막들 및 상기 제1 희생막들을 관통하여 상기 제2 희생막을 개구시키는 상기 관통홀을 형성하는 단계; 및
    상기 제2 희생막을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 제2 희생막을 제거하는 단계 이전,
    상기 관통홀의 측벽을 따라 하부로 갈수록 얇아지며, 최하층으로부터 적어도 하나의 상기 층간 절연막 및 상기 제1 희생막을 개구시키는 제1 산화막을 형성하는 단계;
    상기 제1 산화막을 통해 개구된 상기 제1 희생막의 측벽을 산화시켜 제2 산화막을 형성하는 단계; 및
    상기 관통홀의 측벽을 따라 제1 및 제2 산화막에 접하는 데이터 저장막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 실리사이드화 공정 이 후,
    상기 관통홀 및 상기 트렌치의 표면을 따라 상기 데이터 저장막 및 상기 금속 실리사이드막에 접하는 터널 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  17. 제 10 항에 있어서,
    상기 실리사이드화 공정 이 후,
    상기 제1 희생막들의 측벽을 산화시켜 산화막들을 형성하는 단계;
    상기 관통홀 및 상기 트렌치의 표면을 따라 상기 층간 절연막들, 상기 산화막들, 상기 금속 실리사이드막에 접하는 데이터 저장막을 형성하는 단계; 및
    상기 데이터 저장막을 따라 터널 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  18. 제 10 항에 있어서,
    상기 실리사이드화 공정 이 후,
    상기 관통홀 및 상기 트렌치의 표면을 따라 상기 금속 실리사이드막에 접하는 산화막을 형성하는 단계;
    상기 산화막을 따라 데이터 저장막을 형성하는 단계; 및
    상기 데이터 저장막을 따라 터널 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. 제 10 항에 있어서,
    상기 실리사이드화 공정은 상기 실리콘막 전체 또는 상기 실리콘막의 일부가 상기 금속 실리사이드막으로 변형되도록 실시되는 반도체 장치의 제조방법.
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