KR20150055470A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 제조 방법은 지지층 상부에 제1 방향과 상기 제1 방향과 수직인 제2 방향으로 서로 떨어져 있는 분리형 콘택 패턴들과 상기 분리형 콘택 패턴들을 둘러싸는 식각 조절층을 형성하는 단계와, 상기 분리형 콘택 패턴의 상부 및 상기 식각 조절층의 상부에 배선층을 형성하는 단계와, 상기 배선층, 분리형 콘택 패턴 및 식각 조절층을 사진식각하여 상기 지지층 상부에 상기 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 긴 배선 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명의 기술적 사상은 반도체 소자 제조 방법에 관한 것으로, 특히 복수의 콘택들(또는 콘택 패턴들) 및 상기 콘택들 상에 위치하는 배선 라인(또는 배선 패턴)을 구비하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다. 고도로 스케일링(scaling)된 반도체 소자에서 복수의 콘택들(Contacts, 또는 콘택 패턴들)과 콘택들 상에 배선 라인(또는 배선 패턴)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다. 예컨대, 고도로 스케일링(scaling)된 반도체 소자에서, 콘택들간의 사진 공정 마진(photo process margin), 배선 라인들간의 사진 공정 마진이 작아지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 고도로 축소된 반도체 소자 제조 공정에 있어서, 콘택들간의 사진 공정 마진 문제, 배선라인들간의 사진 공정 마진 문제를 개선할 수 있는 반도체 소자 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 기술적 사상의 반도체 소자의 제조 방법은 지지층 상부에 제1 방향과 상기 제1 방향과 수직인 제2 방향으로 서로 떨어져 있는 분리형 콘택 패턴들과 상기 분리형 콘택 패턴들을 둘러싸는 식각 조절층을 형성하는 단계와, 상기 분리형 콘택 패턴의 상부 및 상기 식각 조절층의 상부에 배선층을 형성하는 단계와, 상기 배선층, 분리형 콘택 패턴 및 식각 조절층을 사진식각하여 상기 지지층 상부에 상기 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 긴 배선 패턴을 형성하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 분리형 콘택 패턴은, 상기 배선 패턴의 일측에서 최외각까지의 내부 길이가 상기 제2 방향에 따라 서로 다르게 형성할 수 있다. 상기 분리형 콘택 패턴은, 상기 제1 방향의 가상 중심선에 따른 상기 내부 길이가 상기 가상 중심선 이외의 가상선에 따른 상기 내부 길이보다 길게 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 분리형 콘택 패턴 및 식각 조절층을 형성하는 단계는, 상기 지지층 내에 상기 제1 방향과 제2 방향으로 서로 떨어져 있는 복수개의 콘택홀들을 형성하는 단계와, 상기 콘택홀을 매립하면서 상기 지지층 상부에 콘택 배선층을 형성하여 상기 분리형 콘택 패턴 및 식각 조절층을 완성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 분리형 콘택 패턴들을 형성하기 전에, 상기 지지층 상에 상기 제1 방향으로 연장되고 상기 제2 방향으로는 서로 떨어져 있는 복수개의 매몰 배선 패턴들을 형성하는 단계를 포함하고, 상기 매몰 배선 패턴들 사이에 상기 분리형 콘택 패턴을 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 배선 패턴을 형성하는 단계는, 상기 분리형 콘택 패턴 상에 형성된 배선층 상에 상기 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 긴 마스크 패턴을 형성하는 단계와, 상기 식각 조절층으로 상기 분리형 콘택 패턴의 식각량을 조절하면서 상기 마스크 패턴을 식각 마스크로 상기 배선층, 분리형 콘택 패턴 및 식각 조절층을 식각하여 상기 배선 패턴을 완성하는 단계를 포함할 수 있다.
상기 분리형 콘택 패턴 상의 상기 배선 패턴은 중심점에서 최외각까지의 내부 길이가 상기 제2 방향에 따라 동일하게 형성할 수 있다. 상기 배선 패턴은 상기 분리형 콘택 패턴을 식각하여 형성된 제1 배선 패턴 및 상기 배선층을 식각하여 형성된 제2 배선 패턴으로 형성할 수 있다. 상기 분리형 콘택 패턴과 상기 식각 조절층은 동일 물질로 형성할 수 있다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 기판 상에 상기 제1 방향으로 연장되고 상기 제1 방향과 수직인 제2 방향으로는 서로 떨어져 있는 복수개의 워드 라인들을 형성하는 단계와, 상기 워드라인들 및 기판 상부에 층간 절연층을 형성하는 단계와, 상기 층간 절연층 및 기판을 식각하여 상기 워드 라인들 사이에서 상기 제1 방향 및 제2 방향으로 서로 떨어져 있는 다이렉트 콘택홀들을 형성하는 단계와, 상기 다이렉트 콘택홀을 매립하는 분리형 콘택 패턴들과 상기 분리형 콘택 패턴들을 둘러싸는 식각 조절층을 형성하는 단계와, 상기 분리형 콘택 패턴들과 식각 조절층 상에 배선층을 형성하는 단계와, 상기 배선층, 분리형 콘택 패턴 및 식각 조절층을 사진식각하여 상기 다이렉트 콘택홀 및 층간 절연층 상부에 상기 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 긴 다이렉트 콘택 및 비트 라인을 형성하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 분리형 콘택 패턴은, 상기 다이렉트 콘택 및 비트 라인의 일측에서 최외각까지의 내부 길이가 상기 제2 방향에 따라 서로 다르게 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 분리형 콘택 패턴은, 상기 제1 방향의 가상 중심선에 따른 상기 내부 길이가 상기 가상 중심선 이외의 가상선에 따른 상기 내부 길이보다 길게 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 다이렉트 콘택홀은 상기 제2 방향으로 상기 비트 라인과 평행하게 형성할 수 있다. 상기 다이렉트 콘택홀은 상기 제1 방향으로 상기 비트 라인의 일측으로 기울어지게 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 다이렉트 콘택 및 비트 라인의 일측에는 상기 제1 방향으로 매몰 콘택을 형성할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자 제조 방법은, 콘택 패턴 및 그 위에 형성된 배선층을 사진식각공정을 이용하여 배선 라인들(배선 패턴들)을 형성할 때, 콘택 패턴들을 둘러싸게 식각 조절층을 형성한다.
식각 조절층을 이용하여 콘택 패턴들의 식각량을 조절함으로써 배선 패턴들의 일측벽 프로파일이 단면적으로는 수직형태로 되거나, 평면적으로는 일직선으로 형성될 수 있다. 이에 따라, 고도로 스케일링(scaling)된 반도체 소자에서, 콘택들(콘택 패턴들)간의 사진 공정 마진(photo process margin) 및 배선 라인들(배선 패턴들)간의 사진 공정 마진을 증가시킬 수 있다.
도 1a 내지 도 4f는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 반도체 소자의 개략적인 레이아웃이다.
도 6a 내지 도 13d은 도 5에 제시된 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 14는 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 시스템이다.
도 15는 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 메모리 카드이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 기술적 사상에 의한 실시예를 상세히 설명한다.
본 발명의 기술적 사상에 의한 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것이다.
한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1a 내지 도 4f는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 여기서, 도 1a, 2a, 3a 및 4a는 각각 도 1b, 도 2e, 도 3e 및 도 4e의 I-I'에 따른 단면도들이고, 도 1b, 2b, 3b 및 4b는 각각 도 1e, 도 2e, 도 3e 및 도 4e의 II-II'에 따른 단면도들이고, 도 1c, 도 2c, 3c 및 4c는 각각 도 1e, 도 2e, 도 3e 및 도 4e의 III-III'에 따른 단면도들이고, 도 1d, 도 2d, 3d 및 4d는 각각 도 1e, 도 2e, 도 3e 및 도 4e의 IV-IV'에 따른 단면도들이다. 도 4f는 도 4a 내지 도 4e의 제조 공정을 설명하기 위한 평면도이다.
도 1a 내지 도 1e를 참조하면, 지지층(10) 상에 매몰 배선 패턴들(11)을 형성한다. 지지층(10)은 기판, 예컨대 실리콘 기판일 수 있다. 지지층(10)이 기판일 경우, 지지층(10)에는 절연층, 예컨대 산화층이 더 형성되어 있을 수 있다. 지지층(10)은 절연층일 수 있다.
매몰 배선 패턴들(11)은 도 1e에 도시한 바와 같이 제1 방향(X축 방향)으로 연장되고 제1 방향과 수직한 제2 방향(Y축 방향)으로 서로 떨어져 있을 수 있다. 매몰 배선 패턴들(11)은 반도체 소자에서 워드 라인 패턴들일 수 있다. 매몰 배선 패턴들(11)은 필요에 따라 형성하지 않을 수도 있다.
지지층(10) 및 매몰 배선 패턴들(11) 상에 층간 절연층(12)을 형성한다. 층간 절연층(12)은 지지층(10)의 상부, 매몰 배선 패턴들(11)의 상부 및 매몰 배선 패턴들(11) 사이에 형성할 수 있다. 층간 절연층(12)은 산화층으로 형성할 수 있다. 층간 절연층(12)은 후에 형성되는 배선 패턴과 매몰 배선 패턴(11)간의 절연을 위하여 형성한다.
층간 절연층(12) 상에 제1 콘택 배선층(14)을 형성한다. 제1 콘택 배선층(14)은 지지층(10) 상부의 전면에 걸쳐 형성할 수 있다. 제1 콘택 배선층(14)은 도전층, 예컨대 금속층으로 형성할 수 있다. 제1 콘택 배선층(14)은 불순물이 도핑된 폴리실리콘층으로 형성할 수 있다.
도 2a 내지 도 2e를 참조하면, 제1 콘택 배선층(14) 상에 마스크 패턴(16)을 형성한다. 마스크 패턴(16)은 사진공정으로 형성한 포토레지스트 패턴일 수 있다. 예컨대, 마스크 패턴(16)은 제1 콘택 배선층(14) 상에 포토레지스트층을 형성한 후, 상기 포토레지스트층을 노광 및 현상하여 형성할 수 있다.
상기 마스크 패턴(16)을 식각 마스크로 제1 콘택 배선층(14), 층간 절연층(12) 및 지지층(10)을 순차적으로 식각하여 복수개의 콘택홀들(18)을 형성한다. 콘택홀(18)은 지지층(10)이나 층간 절연층(12)의 일 표면을 노출할 수 있다.
콘택홀들(18)은 도 2e에 도시한 바와 같이 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 서로 떨어져 형성될 수 있다. 또한, 콘택홀들(18)은 도 2e에 도시한 바와 같이 매몰 배선 패턴들(11) 사이에 형성되면서 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 서로 떨어져 형성될 수 있다. 도 2a 및 도 2c에서, 콘택홀(18)은 지지층(10)을 식각하여 지지층(10) 내에 형성되는 것으로 도시되어 있으나, 지지층(10)의 표면에서 식각 정지시켜 지지층(10)의 표면 상에 형성할 수도 있다.
도 3a 내지 도 3e를 참조하면, 마스크 패턴(16)을 제거한다. 이어서, 콘택홀(18)의 내부를 매립하면서 제1 콘택 배선층(14) 상에 제2 콘택 배선층(24)을 형성한다. 제2 콘택 배선층(24)은 지지층(10) 상부의 전면에 걸쳐 형성할 수 있다. 제2 콘택 배선층(24)은 도전층, 예컨대 금속층으로 형성할 수 있다. 제2 콘택 배선층(24)은 불순물이 도핑된 폴리실리콘층으로 형성할 수 있다. 제2 콘택 배선층(24)을 형성한 후, 제2 콘택 배선층(24)을 에치백할 수 도 있다.
도 3a 내지 도 3e에서, 제1 및 제2 콘택 배선층(14, 24)은 동일층으로 참조번호는 24로 통칭하여 도시한다. 제2 콘택 배선층(24)은 콘택홀(18)의 내부를 매립하고, 층간 절연층(12)의 전면에 형성될 수 있다.
제2 콘택 배선층(24)은 도 3a, 3c 및 3e에 도시한 바와 같이 지지층(10)의 상부에 제1 방향 및 제2 방향으로 서로 떨어져 분리되어 있는 분리형 콘택 패턴들(20)과 상기 분리형 콘택 패턴들(20)을 둘러싸는 식각 조절층(22, etch control layer)으로 나눌 수 있다. 분리형 콘택 패턴들(20)은 콘택홀(18)에 매립된 제2 콘택 배선층(24)을 의미할 수 있다. 분리형 콘택 패턴들(20)과 식각 조절층(22)은 동일 물질일 수 있다.
식각 조절층(22)은 콘택홀(18)에 매립되지 않는 부분에 형성된 제2 콘택 배선층(24)을 의미한다. 식각 조절층(22)은 후술하는 바와 같이 분리형 콘택 패턴(20)을 식각하여 배선 패턴을 형성할 때, 배선 패턴의 일측벽 프로파일이 단면적으로는 수직 형태가 되고 평면적으로는 일직선이 되도록 분리형 콘택 패턴의 식각량을 조절하는 역할을 수행한다.
계속하여, 제2 콘택 배선층(24) 상에 배선층(25a) 및 캡핑층(25b)을 형성한다. 필요에 따라 캡핑층(25b)은 형성하지 않을 수도 있다. 배선층(25a) 및 캡핑층(25b)은 분리형 콘택 패턴(20)의 상부 및 식각 조절층(22)의 상부에 형성할 수 있다. 배선층(25a)은 도전층으로 형성할 수 있다. 예컨대, 배선층(25a)은 텅스텐층으로 형성할 수 있다. 캡핑층(25b)는 절연층으로 형성할 수 있다. 예컨대, 캡핑층(25b)은 질화층으로 형성할 수 있다. 도 3e에서는 편의상 배선층(25a) 및 캡핑층(25b)을 도시하지 않는다.
도 4a 내지 도 4e에서, 캡핑층(25b), 배선층(25a) 및 제2 콘택 배선층(24)을 사진식각하여 상기 지지층(10) 상부에 배선 패턴(30) 및 캡핑 패턴(29)을 형성한다. 다시 말해, 캡핑층(25b), 배선층(25a), 분리형 콘택 패턴(20) 및 식각 조절층(22)을 사진식각하여 지지층(10) 상부에 배선 패턴(30)을 형성한다.
배선 패턴(30) 및 캡핑 패턴(29)의 형성 과정은 다음과 같은 공정으로 진행할 수 있다.
즉, 캡핑층(25b) 상에 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 길게 마스크 패턴(32)을 형성한다. 마스크 패턴(32)은 사진공정으로 형성한 포토레지스트 패턴일 수 있다. 예컨대, 마스크 패턴(32)은 캡핑층(25b) 상에 포토레지스트층(미도시)을 형성한 후, 상기 포토레지스트층을 노광 및 현상하여 형성할 수 있다. 식각 조절층(22)으로 분리형 콘택 패턴(20)의 식각량을 조절하면서 마스크 패턴(32)을 식각 마스크로 캡핑층(25b), 배선층(25a), 분리형 콘택 패턴(20) 및 식각 조절층(22)을 식각하여 캡핑 패턴(29) 및 배선 패턴(30)을 형성할 수 있다.
배선 패턴(30)은 도 4e에 도시한 바와 같이 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 길게 형성될 수 있다. 도 4e에서는 편의상 캡핑 패턴(29)을 도시하지 않는다. 배선 패턴(30)은 분리형 콘택 패턴(20)이 식각되어 형성된 제1 배선 패턴(26)과 배선층(25)이 식각되어 형성된 제2 배선 패턴(28)로 구별될 수 있다.
배선 패턴(30)을 형성할 때, 식각 조절층(22)으로 인하여 단면적으로 배선 패턴(30)의 일측벽의 프로파일이 수직 형태를 가질 수 있고, 평면적으로는 배선 패턴(30)의 일측 프로파일이 제2 방향으로 직선일 수 있다. 이에 대해서는 도 4f를 이용하여 설명한다.
도 4f를 참조하면, 도 4f에서는 도 4e와 마찬가지로 편의상 캡핑 패턴(29)을 도시하지 않는다. 앞서 도 3 및 도 4에서 형성된 분리형 콘택 패턴(20)은 배선 패턴(30)이나 마스크 패턴(32)의 일측에서 최외각까지의 내부 길이(d1, d2)가 제2 방향(Y축 방향)에 따라 서로 다르게 형성될 수 있다. 다시 말해, 상기 분리형 콘택 패턴(20)은, 제1 방향(X축 방향)의 가상 중심선(C1)에 따른 내부 길이(d1)가 상기 가상 중심선(C1) 이외의 가상선(C2)에 따른 내부 길이(d2)보다 길게 형성될 수 있다.
이에 따라, 배선 패턴(30) 형성을 위하여 분리형 콘택 패턴(20)을 식각할 때, 식각 조절층(22)이 분리형 콘택 패턴(20)의 식각량을 조절하는 역할을 수행한다. 분리형 콘택 패턴(20)의 식각시에 식각 조절층(22)이 없을 경우 도 4f의 참조번호 38로 표시한 바와 같이 배선 패턴(30)의 일측에 돌출 패턴(38)이 남게 된다. 돌출 패턴(38)이 남게 될 경우에는 분리형 콘택 패턴(20)의 일측에 형성될 수 있는 다른 콘택 패턴(36)과 전기적으로 연결되어 쇼트 문제를 일으킬 수 있다.
앞서 설명한 바와 같이 본 발명의 기술적 사상은 분리형 콘택 패턴(20)의 식각시에 식각 조절층(22)으로 식각량을 조절할 수 있다. 분리형 콘택 패턴(20)이 콘택홀(18)에 매립될 경우에 식각 조절층(22)이 더 필요할 수도 있다. 이에 따라, 단면적으로 배선 패턴(30)의 일측벽의 프로파일이 단면적으로 수직 형태를 가질 수 있고, 평면적으로는 배선 패턴(30)의 일측 프로파일이 제2 방향으로 일직선일 수 있다. 이에 따라, 고도로 스케일링(scaling)된 반도체 소자에서, 콘택들(콘택 패턴들)간의 사진 공정 마진(photo process margin), 배선 라인들(배선 패턴들)간의 사진 공정 마진을 증가시킬 수 있다. 아울러서, 배선 패턴(30)과 일측의 다른 콘택 패턴(36)간의 쇼트 문제도 해결할 수 있다.
이하에서는, 앞서 도 1 내지 도 4의 제조 방법을 실제의 반도체 소자에 적용한 일 실시예를 도시한다. 본 발명의 기술적 사상에 아래의 실시예에 제한되는 것은 아니다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 반도체 소자의 개략적인 레이아웃이다.
구체적으로, 반도체 소자(100)는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 6a의 110) 상에 형성된 소자 분리층(도 6a의 114)을 통해 정의될 수 있다. 반도체 소자의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다.
활성 영역(ACT) 상에, 활성 영역(ACT)을 가로질러 제1 방향(X축 방향)으로 상호 평행하게 연장하고 제2 방향으로는 떨어져 있는 복수의 워드 라인 또는 게이트 라인(Word Line: WL)들이 배치될 수 있다. 워드 라인들(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다. 워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(Y축 방향)으로 상호 평행하게 연장하는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 비트 라인(BL) 역시 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 워드 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 또한, 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 의미할 수 있다, 상기와 같은 피치 간격으로 비트 라인(BL)과 워드 라인(WL)이 배치되는 경우, 반도체 소자는 6F2의 단위 셀 사이즈를 갖는 메모리 셀을 포함할 수 있다.
반도체 소자(100)는 활성 영역(ACT) 상에 형성된 다양한 콘택 배열들, 예컨대, 다이렉트 콘택(Direct Contact: DC), 매몰 콘택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다. 여기서, 다이렉트 콘택(DC)은 활성 영역(ACT)을 비트 라인(BL)에 연결시키는 콘택을 의미하고, 매몰 콘택(BC)은 활성 영역을 커패시터의 하부전극(미도시)에 연결시키는 콘택을 의미할 수 있다.
배치 구조상 매몰 콘택(BC)과 활성 영역(ACT)의 접촉 면적이 매우 적을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적 확대와 함께 커패시터의 하부전극(미도시)의 접촉 면적 확대를 위해 도전성의 랜딩 패드(LP)가 도입될 수 있다. 랜딩 패드(LP)는 활성 영역(ACT)과 매몰 콘택(BC) 사이에 배치될 수도 있고, 매몰 콘택(BC)과 커패시터의 하부전극 사이에 배치될 수도 있다. 이와 같이 랜딩 패드(LP) 도입을 통해 접촉 면적 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극 사이의 콘택 저항을 감소시킬 수 있다.
반도체 소자(100)에서, 다이렉트 콘택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있고, 매몰 콘택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다. 매몰 콘택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
워드 라인(WL)은 반도체 소자(100)의 기판 내에 매몰된 구조로 형성되고, 다이렉트 콘택(DC)이나 매몰 콘택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 바와 같이 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치되며, 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)과 90ㅀ미만의 소정 각도를 가질 수 있다.
다이렉트 콘택(DC) 및 매몰 콘택(BC)은 대칭적으로 배치되며, 그에 따라 X축 및 Y축을 따라 일직선상에 배치될 수 있다. 랜딩 패드(LP)는 다이렉트 콘택(DC) 및 매몰 콘택(BC)과 달리 비트 라인(BL)이 연장하는 제2 방향(y 방향)으로 지그재그 형태(L1)로 배치될 수 있다. 또한, 워드 라인(WL)이 연장하는 제1 방향(X축 방향)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되도록 배치될 수 있다. 예컨대, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되며, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 6a 내지 도 13d은 도 5에 제시된 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
여기서, 도 6a, 도 7a, ..., 및 도 13a는 도 5의 I-I' 에 따른 단면도들이고, 도 6b, 도 7b, ..., 및 도 13b는 도 5의 Ⅱ-Ⅱ' 에 따른 단면도들이며, 도 6c, 도 7c, ..., 및 도 13c는 도 5의 Ⅲ-Ⅲ'에 따른 단면도들이고, 도 6d, 도 7d, ..., 및 도 13d는 도 5의 IV-IV'에 따른 단면도들이다. 도 6e, 도 7e, 8e, 9e, 10e-10f는 해당 단계를 설명하기 위하여 간략화하여 도시한 요부 평면도들이고, 각 도면에서 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ', IV-IV'는 도 5와 동일한 부분을 나타낸다. 도 10f는 도 5 및 도 10e의 변형 실시예를 나타낸다.
도 6a 내지 도 6e를 참조하면, 기판(110)에 소자 분리용 트렌치(112)를 형성하고, 상기 소자 분리용 트렌치(112) 내에 소자 분리층(114)을 형성한다. 상기 소자 분리층(114)에 의해 기판(110) 내에 활성 영역(116)이 정의될 수 있다. 활성 영역(116)은 도 5 및 도 6e에서 볼 수 있듯이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있고, 상부로 형성되는 워드 라인(124)에 대하여 90ㅀ미만의 각도를 갖도록 사선 형태로 배치될 수 있다.
기판(110)은 실리콘(Si), 예컨대 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 일부 실시예들에서, 기판(110)은 저마늄(Ge), 또는 SiGe, 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예컨대 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리층(114)은 하나의 절연막으로 형성될 수도 있지만, 도 6b 내지 도 6d에서와 같이 외부 절연막(114A) 및 내부 절연막(114B)을 포함할 수도 있다. 외부 절연막(114A) 및 내부 절연막(114B)은 서로 다른 물질로 형성될 수 있다. 예컨대, 외부 절연막(114A)은 산화막으로 형성되고, 내부 절연막(114B)은 질화막으로 형성될 수 있다. 그러나 소자 분리층(114)의 구성이 상기 내용에 한정되는 것은 아니다. 예컨대, 소자 분리층(114)은 적어도 3 종류의 절연막들의 조합으로 이루어진 다중막으로 구성될 수도 있다.
기판(110)에 복수의 워드 라인 트렌치(118)를 형성한다. 워드 라인 트렌치(118)는 상호 평행하게 연장되며, 각각 활성 영역(116)을 가로지르는 라인 형상을 가질 수 있다. 도 6b에 예시된 바와 같이, 저면에 단차가 형성된 워드 라인 트렌치(118)를 형성하기 위하여, 소자 분리층(114) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자 분리층(114)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
워드 라인 트렌치(118)가 형성된 결과물을 세정한 후, 워드 라인 트렌치(118)의 내부 각각에 게이트 유전층(122), 워드 라인(124), 및 매몰 절연층(126)을 차례로 형성한다. 워드 라인(124) 상에 매몰 절연층(126)을 형성하므로 도 6e에 도시한 바와 같이 매몰 절연층(126)의 형성 배치나 모양은 워드 라인(124)과 동일할 수 있다.
일부 실시예들에서, 워드 라인(124)을 형성한 후, 워드 라인(124)을 마스크로 하여 워드 라인(124) 양측의 기판(110)에 불순물 이온을 주입하여 활성 영역(116)의 상면에 소스/드레인 영역을 형성할 수 있다. 도 6a에 소스 영역(116S)이 표시되어 있다. 이러한 소스 영역(116S)으로 다이렉트 콘택(DC)이 연결될 수 있다. 다른 일부 실시예들에서, 워드 라인(124)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수도 있다.
워드 라인(124)의 상면(124T)은 기판(110)의 상면(110T)보다 낮을 수 있다. 워드 라인(124)의 저면은 도 6b에서와 같이 요철 형상을 가지며, 활성 영역(116)에는 새들 핀 구조의 트랜지스터(saddle FINFET)가 형성될 수 있다. 일부 실시예들에서, 워드 라인(124)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
게이트 유전층(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 예컨대, 게이트 유전층(122)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 게이트 유전층(122)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 또한, 게이트 유전층(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2로 형성될 수도 있다.
매몰 절연층(126), 기판(110) 및 소자 분리층(114) 상에 매몰 절연층(126)을 노출하는 층간 절연층(132)을 형성할 수 있다. 층간 절연층(132)은 매몰 절연층(126)을 노출하게 형성될 수 있다. 층간 절연층(132)은 도 6e에 도시한 바와 같이 매몰 절연층(126)의 일측에서 제1 방향(X축 방향)으로 연장되어 형성될 수 있다. 층간 절연층(132)은 산화막으로 형성할 수 있다. 경우에 따라, 예컨대, 층간 절연층(132)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 형성될 수 있다. 층간 절연층(132)은 약 200 ∼ 400 Å의 두께를 가질 수 있다.
도 6b 내지 도 6e에 도시한 바와 같이 매몰 절연층(126)을 리세스하여 리세스 홈(133)을 형성할 수 있다. 이렇게 될 경우, 매몰 절연층(126)의 상면(126T)은 기판(110)의 상면(110T)보다 낮게 될 수 있다. 매몰 절연층(126)를 리세스시킬 경우, 채널 길이를 증가시킬 수 있다. 일부 실시예에서, 매몰 절연층(126)을 리세스 시키지 않을 경우, 매몰 절연층(126)의 상면(126T)은 기판(110)의 상면(110T)과 대략 동일 레벨에 위치될 수 있다. 매몰 절연층(126)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 형성될 수 있다. 도 6e의 평면도에서, 도 6a 내지 도 6d의 단면도는 편의상 해치를 달리한다.
도 7a 내지 도 7e를 참조하면, 층간 절연층(132) 및 매몰 절연층(126) 상에 제1 콘택 배선층(210)을 형성한다. 제1 콘택 배선층(210)은 층간 절연층(132) 및 매몰 절연층(126)의 전면에 형성할 수 있다. 제1 콘택 배선층(210)은 리세스 홈(133)에 매몰되어 형성될 수 있다.
제1 콘택 배선층(210)은 도전층, 예컨대 금속막으로 형성할 수 있다. 제1 콘택 배선층(210)은 불순물이 도핑된 폴리실리콘층으로 형성할 수 있다. 도 7e에서, 참조번호 134는 워드 라인(WL) 상의 매몰 절연층(126)에 형성된 제1 콘택 배선층(210)을 의미할 수 있다.
도 8a 내지 도 8e를 참조하면, 제1 콘택 배선층(210) 상에 마스크 패턴(212)을 형성한다. 마스크 패턴(212)은 사진공정으로 형성한 포토레지스트 패턴일 수 있다. 예컨대, 마스크 패턴(212)은 제1 콘택 배선층(210) 상에 포토레지스트층(미도시)을 형성한 후, 상기 포토레지스트층을 노광 및 현상하여 형성할 수 있다.
상기 마스크 패턴(212)을 식각 마스크로 제1 콘택 배선층(210), 층간 절연층(132) 및 기판(110)을 식각하여 복수개의 콘택홀들(130H)을 형성한다. 콘택홀(130H)은 기판(110)이나 층간 절연층(132)의 일 표면을 노출할 수 있다.
콘택홀들(130H)은 도 8e에 도시한 바와 같이 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 서로 떨어져 형성될 수 있다. 또한, 콘택홀들(130H)은 도 8e에 도시한 바와 같이 워드 라인(WL)들 상에 형성된 매몰 절연막들(134) 사이에 형성되면서 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 서로 떨어져 형성될 수 있다. 콘택홀들(130H)은 활성 영역(116) 중 소스 영역(116S)을 노출시킬 수 있다.
도 9a 내지 도 9e를 참조하면, 마스크 패턴(212)을 제거한다. 이어서, 콘택홀(130H)의 내부를 매립하면서 제1 콘택 배선층(210) 상에 제2 콘택 배선층(218)을 형성한다. 제2 콘택 배선층(218)은 기판(110) 상부의 전면에 걸쳐 형성할 수 있다. 제2 콘택 배선층(218)을 형성한 후, 제2 콘택 배선층(218)을 에치백할 수도 있다. 제2 콘택 배선층(218)은 도전층, 예컨대 금속막으로 형성할 수 있다. 제2 콘택 배선층(218)은 불순물이 도핑된 폴리실리콘층으로 형성할 수 있다.
도 9a 내지 도 9e에서, 제1 및 제2 콘택 배선층(210, 218)은 동일층으로 참조번호는 218로 통칭하여 도시할 수 있다. 제2 콘택 배선층(218)은 콘택홀(1130H)의 내부를 매립하고, 층간 절연층(132) 및 매몰 절연층(126) 상에 형성될 수 있다.
제2 콘택 배선층(218)은 도 3a, 3c 및 3e에 도시한 바와 같이 기판(110)의 상부에 제1 방향 및 제2 방향으로 서로 떨어져 분리되어 있는 분리형 콘택 패턴들(214)과 상기 분리형 콘택 패턴들(214)을 둘러싸는 식각 조절층(216, etch control layer)으로 나눌 수 있다. 분리형 콘택 패턴들(214)은 콘택홀(130H)에 매립된 제2 콘택 배선층(218)을 의미할 수 있다.
식각 조절층(216)은 콘택홀(130H)에 매립되지 않는 부분에 형성된 제2 콘택 배선층(218)을 의미할 수 있다. 식각 조절층(216)은 후술하는 바와 같이 분리형 콘택 패턴(214)을 식각하여 배선 패턴을 형성할 때, 배선 패턴의 일측 프로파일이 수직 형태가 되도록 분리형 콘택 패턴(214)의 식각량을 조절하는 역할을 수행할 수 있다.
계속하여, 제2 콘택 배선층(218) 상에 배선층(144a, 146a) 및 캡핑층(148a)을 형성한다. 배선층(144a, 146a)은 분리형 콘택 패턴(214)의 상부 및 식각 조절층(216)의 상부에 형성할 수 있다. 배선층(144a, 146a)은 도전층으로 형성할 수 있다. 배선층(144a, 146a)은 텅스텐층으로 형성할 수 있다. 배선층(144a, 146a)은 도시된 바와 같이, 다중막, 예컨대 텅스텐 질화막(144a) 및 텅스텐막(146a)이 순차적으로 적층된 적층 구조를 가질 수 있다. 캡핑층(148a)은 절연층으로 형성할 수 있다. 예컨대, 캡핑층(148a)은 질화층으로 형성할 수 있다. 도 9e에서는 편의상 배선층(144a, 146a) 및 캡핑층(148a)을 도시하지 않는다.
도 10a 내지 도 10f에서, 캡핑층(148a), 배선층(144a, 146a) 및 제2 콘택 배선층(218)을 사진식각하여 기판(110) 상부에 비트 라인(145), 다이렉트 콘택(135), 캡핑 패턴(148)을 형성한다. 다시 말해, 캡핑층(148a), 배선층(144a, 146a), 분리형 콘택 패턴(214) 및 식각 조절층(216)을 사진식각하여 기판(110) 상부에 비트 라인(145), 다이렉트 콘택(135) 및 캡핑 패턴(148)을 형성한다.
비트 라인(145), 다이렉트 콘택(135) 및 캡핑 패턴(148)의 형성 과정은 다음과 같은 공정으로 진행할 수 있다.
즉, 캡핑층(148a) 상에 사진공정으로 형성된 포토레지스트 패턴으로 구성되는 마스크 패턴(도시 안함)을 형성한다. 예컨대, 마스크 패턴은 캡핑층(148a) 상에 포토레지스트층(미도시)을 형성한 후, 상기 포토레지스트층을 노광 및 현상하여 형성할 수 있다. 마스크 패턴을 식각 마스크로 캡핑층(148a), 배선층(144a, 146a), 분리형 콘택 패턴(214) 및 식각 조절층(216)을 식각하여 비트 라인(145), 다이렉트 콘택(135) 및 캡핑 패턴(148)을 형성할 수 있다. 비트 라인(145) 및 다이렉트 콘택(135)은 배선 패턴을 구성할 수 있다.
비트 라인(145)은 배선층(144a, 146a) 및 제2 콘택 배선층(218)이 패터닝되어 형성될 수 있다. 비트 라인(145)은 불순물이 도핑된 폴리실리콘층(142), 텅스텐 질화층(144) 및 텅스텐층(146)으로 구성될 수 있다. 비트 라인(145)은 도 10e 및 도 10f에 도시한 바와 같이 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 길게 형성될 수 있다. 도 10e에서는 편의상 캡핑 패턴(148)을 도시하지 않는다.
비트 라인(145)은 비트 라인 구조체(140)에 포함될 수 있다. 비트 라인 구조체(140)는 층간 절연층(132) 및 다이렉트 콘택(135) 상에 제1 방향(도 5의 X축 방향)으로 상호 평행하게 배열될 수 있다. 비트 라인 구조체(140)는 제1 방향으로 연장되어 설치될 수 있다. 비트 라인 구조체(140) 각각은 비트 라인(145)과 비트 라인(145)의 상면을 덮는 캡핑 패턴(148)을 포함할 수 있다. 비트 라인(145)은 다이렉트 콘택(135)과 전기적으로 연결될 수 있다. 캡핑 패턴(148)은 실리콘 질화막으로 이루어질 수 있다. 캡핑 패턴(148)의 두께는 비트 라인(145)의 두께보다 더 클 수 있다.
다이렉트 콘택(135)은 분리형 콘택 패턴(214)이 식각되어 형성될 수 있다. 다이렉트 콘택(135)은 활성 영역(116)의 소스 영역(116S)에 전기적으로 연결될 수 있다. 다이렉트 콘택(135)을 형성할 때, 식각 조절층(216)으로 인하여 단면적으로 다이렉트 콘택(135)의 일측벽의 프로파일이 수직 형태를 가질 수 있고, 평면적으로는 다이렉트 콘택(135)의 일측 프로파일이 제2 방향으로 직선일 수 있다. 이에 대해서는 앞서 도 4f에서 설명하였으므로 생략한다.
아울러서, 다이렉트 콘택홀(130H)은 도 5 및 도 8e에 도시된 바와 같이 제2 방향으로 비트 라인(BL)과 평행하게 형성될 수 있다. 다이렉트 콘택홀(130H-1)은 도 10f에 도시된 바와 같이 비트 라인의 일측으로 기울어지게 형성될 수 있다. 이렇게 다이렉트 콘택홀(130H-1)이 비트 라인의 일측으로 기울어지더라도 도 4f에 설명한 바와 같이 다이렉트 콘택(135)의 일측벽 프로파일을 수직형태를 가질 수 있다.
도 11a 내지 도 11d를 참조하면, 비트 라인 구조체(140)의 양측벽에 다중층 스페이서(150)를 형성한다. 비트 라인 구조체(140)의 노출된 상면 및 측벽과, 층간 절연층(132)의 노출 표면을 덮고, 다이렉트 콘택홀(130H)의 일부를 채우는 절연 라이너(152)를 형성한다. 절연 라이너(152)는 비트 라인 구조체(140)를 보호하기 위한 보호막으로 사용될 수 있다. 절연 라이너(152)는 실리콘 질화막으로 형성될 수 있다. 이러한 절연 라이너(152)는 예컨대, 약 30 ∼ 80 Å의 두께를 가지도록 형성될 수 있다.
계속하여, 비트 라인 구조체(140)의 양 측벽 상의 절연 라이너(152)를 덮는 제1 스페이서(154)를 형성한다. 제1 스페이서(154)는 실리콘 산화물(산화물로 통칭할 수 있다) 또는 실리콘 게르마늄 화합물 (SiGe compounds), 또는 폴리머로 형성될 수 있다. 그러나 제1 스페이서(154)의 재질이 전술한 재질에 이에 한정되는 것은 아니다. 제1 스페이서(154)는 절연 라이너(152)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 제1 스페이서(154)는 절연 물질 또는 도전 물질로 이루어질 수 있다. 제1 스페이서(154)는 실리콘 산화물로 형성될 수 있다.
절연 라이너(152) 및 제1 스페이서(154)를 균일한 두께로 덮는 제2 스페이서 상에 제2 스페이서(156)를 형성한다. 제2 스페이서(156)는 제1 스페이서(154)와는 다른 물질로 형성될 수 있다. 일 실시예에서, 제2 스페이서(156)는 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막으로 형성될 수 있다. 일 실시예에서, 제2 스페이서(156)는 실리콘 질화막으로 형성될 수 있다. 이러한 제2 스페이서(156)는 약 20 ∼ 100 Å의 두께를 가지도록 형성될 수 있다. 절연 라이너(152), 제1 스페이서(154) 및 제2 스페이서(156)는 비트 라인 구조체(140)의 양쪽 측벽을 감싸는 다중층 스페이서(150)를 구성할 수 있다.
계속하여, 매몰 절연층(126) 상에 절연층(170)을 형성한다. 절연층(170)은 예컨대 산화물 재질의 절연막일 수 있다. 절연층(170)은 매몰 콘택(BC)의 양 측면을 둘러싸는 펜스 절연막일 수 있다. 이어서, 절연층(170) 및 비트 라인 구조체의 일측에 매몰 콘택(180)을 형성한다. 매몰 콘택(180)은 불순물이 도핑된 폴리실리콘일 수 있다. 경우에 따라, 매몰 콘택(180)은 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합으로 형성될 수 있다. 매몰 콘택(180)은 배리어막(미도시)과 상기 배리어막 상에 형성된 도전막을 포함할 수 있다. 일부 실시예에서 상기 배리어막은 Ti/TiN 적층 구조로 형성될 수 있다.
매몰 콘택(180)이 금속 물질로 형성되는 경우에, 매몰 콘택(180)과 활성 영역(116) 사이에 금속 실리사이드막(미도시)이 형성될 수 있다. 예컨대, 상기 금속 실리사이드막은 코발트(Co) 실리사이드막일 수 있다. 그러나 상기 금속 실리사이드막이 코발트 실리사이드막에 한정되는 것은 아니다. 즉, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 금속 실리사이드막이 형성될 수 있다.
도 12a 내지 12d를 참조하면, 에치백을 통해, 매몰 콘택(180)의 상부 일부를 제거하여 그루브(미도시)를 형성한다. 에치백을 통해 형성된 상기 그루브를 채우고 비트 라인 구조체(140), 다중막 스페이서(150)의 상면을 덮은 금속층(190)을 형성한다. 금속층(190)은 매몰 콘택(180)과의 접촉 부분에 금속 실리사이드막(미도시)을 포함할 수 있다. 예컨대, 상기 금속 실리사이드막은 코발트 실리사이드막일 수 있다. 그러나 전술한 바와 같이 상기 금속 실리사이드막이 코발트 실리사이드막에 한정되는 것은 아니다.
금속층(190)은 또한 상기 그루브의 내벽과 비트 라인 구조체(140) 및 다중층 스페이서(150)의 상면을 덮은 배리어막(미도시)과 상기 배리어막 상으로 상기 그루브의 내부를 채우는 내부 금속막, 그리고 상기 배리어막 상으로 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮는 상부 금속막을 포함할 수 있다. 일부 실시예에서 상기 배리어막은 Ti/TiN 적층 구조로 형성될 수 있다. 또한, 일부 실시예에서 상기 내부 금속막 및 상부 금속막 중 적어도 하나는 텅스텐을 포함할 수 있다.
도 13a 내지 13c를 참조하면, 금속층(190) 위에 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 금속층(190)과 하부의 비트 라인 구조체(140)의 일부를 식각하여, 매몰 콘택(180)에 각각 연결되는 복수의 랜딩 패드(190a)를 형성한다.
상기 마스크 패턴은, 도 5에 도시된 랜딩 패드(LP)와 유사하게 각각 분리되어 있는 아일랜드 형상을 가질 수 있다. 그에 따라, 상기 마스크 패턴을 식각 마스크로 이용한 랜딩 패드(190a) 형성 공정 중에, 도시된 바와 같이 랜딩 패드용 그루브(Glp)가 형성되고, 이러한 랜딩 패드용 그루브(Glp)를 통해 각각의 랜딩 패드(190a)가 서로 분리될 수 있고 또한 전기적으로 절연될 수 있다. 또한, 랜딩 패드용 그루브(Glp)를 통해 비트 라인 구조체(140)의 측면이 노출될 수 있다.
도시된 바와 같이 랜딩 패드용 그루브(Glp) 형성 공정에서, 캡핑 패턴(148)은 오른쪽 측면이 제거되고, 또한 캡핑 패턴(148)의 오른쪽 측벽의 다중막 스페이서(150) 상부 부분만이 제거될 수 있다. 그에 따라, 랜딩 패드(190a)는 캡핑 패턴 (148)의 왼쪽 부분과 캡핑 패턴(148)의 왼쪽 측벽의 다중막 스페이서(150)를 덮는 구조를 가질 수 있다. 물론, 도 5의 I-I' 절단 라인에 인접하는 다른 라인에 배열되는 랜딩 패드들은 그 반대, 즉 캡핑 패턴(148)의 오른쪽 부분과 캡핑 패턴(148)의 오른쪽 측벽의 다중층 스페이서(150)를 덮는 구조를 가질 수 있다.
결국, 도 5의 랜딩 패드(LP)와 유사하게, 랜딩 패드(190a)는 제2 방향(Y축 방향)을 따라서, 비트 라인 구조체(140)의 좌측벽의 다중층 스페이서(150)와 우측벽의 다중층 스페이서(150)를 번갈아 덮는 지그재그 구조(도 5의 L1 라인 참조)로 배치되며, 또한, 랜딩 패드(190a)는 제1 방향(x 방향)을 따라서, 비트 라인 구조체(140) 각각의 동일 방향 측벽에 형성된 다중층 스페이서(150)를 덮는 구조를 가질 수 있다. 랜딩 패드(190a) 형성 후, 상기 마스크 패턴을 제거한다.
상기 마스크 패턴 제거 후, 랜딩 패드용 그루브(Glp)를 채우고, 랜딩 패드(190a) 상면을 덮는 캡핑 절연층(미도시)을 형성한다. 캡핑 절연층은 산화막 또는 질화물 재질의 절연 물질로 형성될 수 있다.
캡핑 절연막 형성 후, 캡핑 절연막(178)을 관통하여 랜딩 패드(190a)에 전기적으로 연결되는 복수의 커패시터(도시 생략)를 형성할 수 있다. 여기서 비트 라인(145) 및 랜딩 패드(190a)는 도 5에 예시한 비트 라인(BL) 및 랜딩 패드(LP) 각각에 대응할 수 있고, 매몰 콘택(180) 및 다이렉트 콘택(135)은 도 5에서 예시한 매몰 콘택(BC)과 다이렉트 콘택(DC)에 각각 대응할 수 있다.
도 14는 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 시스템이다.
구체적으로, 본 실시예에 따른 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함할 수 있다. 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1030)는 본 발명의 기술적 사상에 의한 반도체 소자를 포함할 수 있다. 예를 들면, 상기 기억 장치(1030)는 앞서 예시한 방법으로 제조된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
본 실시예에 따른 시스템(1000)은 예컨대, 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 15는 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 메모리 카드이다.
본 실시예에 따른 메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함할 수 있다. 기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 앞서 예시한 방법으로 제조된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 앞서 예시한 방법으로 제조된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 소자, 110: 기판, 114: 소자 분리층, 116: 활성 영역, 122: 게이트 유전층, 124: 워드 라인, 126:매몰 절연층, 130; 증간절연층, 135: 다이렉트 콘택, 140: 비트 라인 구조체, 145: 비트 라인, 148: 캡핑 패턴, 150: 다중층 스페이서, 152: 절연 라이너, 154: 제1 스페이서, 156: 제2 스페이서, 170: 절연막, 180: 매몰 콘택, 190: 금속층

Claims (10)

  1. 지지층 상부에 제1 방향과 상기 제1 방향과 수직인 제2 방향으로 서로 떨어져 있는 분리형 콘택 패턴들과 상기 분리형 콘택 패턴들을 둘러싸는 식각 조절층을 형성하는 단계;
    상기 분리형 콘택 패턴의 상부 및 상기 식각 조절층의 상부에 배선층을 형성하는 단계; 및
    상기 배선층, 분리형 콘택 패턴 및 식각 조절층을 사진식각하여 상기 지지층 상부에 상기 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 긴 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 분리형 콘택 패턴은,
    상기 배선 패턴의 일측에서 최외각까지의 내부 길이가 상기 제2 방향에 따라 서로 다르게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 분리형 콘택 패턴은,
    상기 제1 방향의 가상 중심선에 따른 상기 내부 길이가 상기 가상 중심선 이외의 가상선에 따른 상기 내부 길이보다 길게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 분리형 콘택 패턴 및 식각 조절층을 형성하는 단계는,
    상기 지지층 내에 상기 제1 방향과 제2 방향으로 서로 떨어져 있는 복수개의 콘택홀들을 형성하는 단계; 및
    상기 콘택홀을 매립하면서 상기 지지층 상부에 콘택 배선층을 형성하여 상기 분리형 콘택 패턴 및 식각 조절층을 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 분리형 콘택 패턴들을 형성하기 전에, 상기 지지층 상에 상기 제1 방향으로 연장되고 상기 제2 방향으로는 서로 떨어져 있는 복수개의 매몰 배선 패턴들을 형성하는 단계를 포함하고,
    상기 매몰 배선 패턴들 사이에 상기 분리형 콘택 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 배선 패턴을 형성하는 단계는,
    상기 분리형 콘택 패턴 상에 형성된 배선층 상에 상기 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 긴 마스크 패턴을 형성하는 단계; 및
    상기 식각 조절층으로 상기 분리형 콘택 패턴의 식각량을 조절하면서 상기 마스크 패턴을 식각 마스크로 상기 배선층, 분리형 콘택 패턴 및 식각 조절층을 식각하여 상기 배선 패턴을 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 분리형 콘택 패턴 상의 상기 배선 패턴은 중심점에서 최외각까지의 내부 길이가 상기 제2 방향에 따라 동일하게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서, 상기 배선 패턴은 상기 분리형 콘택 패턴을 식각하여 형성된 제1 배선 패턴 및 상기 배선층을 식각하여 형성된 제2 배선 패턴으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제6항에 있어서, 상기 분리형 콘택 패턴과 상기 식각 조절층은 동일 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 기판 상에 상기 제1 방향으로 연장되고 상기 제1 방향과 수직인 제2 방향으로는 서로 떨어져 있는 복수개의 워드 라인들을 형성하는 단계;
    상기 워드라인들 및 기판 상부에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 및 기판을 식각하여 상기 워드 라인들 사이에서 상기 제1 방향 및 제2 방향으로 서로 떨어져 있는 다이렉트 콘택홀들을 형성하는 단계;
    상기 다이렉트 콘택홀을 매립하는 분리형 콘택 패턴들과 상기 분리형 콘택 패턴들을 둘러싸는 식각 조절층을 형성하는 단계; 및
    상기 분리형 콘택 패턴들과 식각 조절층 상에 배선층을 형성하는 단계;
    상기 배선층, 분리형 콘택 패턴 및 식각 조절층을 사진식각하여 상기 다이렉트 콘택홀 및 층간 절연층 상부에 상기 제1 방향의 길이가 좁고 상기 제2 방향의 길이가 긴 다이렉트 콘택 및 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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