KR20150039404A - 박막 트랜지스터 표시판, 액정 표시 장치 및 박막 트랜지스터 표시판의 제조방법 - Google Patents

박막 트랜지스터 표시판, 액정 표시 장치 및 박막 트랜지스터 표시판의 제조방법 Download PDF

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Abstract

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 제1 기판, 상기 제1 기판 위의 게이트 도전체, 상기 게이트 도전체 위의 데이터 도전체, 상기 데이터 도전체 위이며, 상기 데이터 도전체와 절연되어 중첩하는 차폐 전극, 상기 차폐 전극 위의 보호막, 및 상기 보호막 위의 화소 전극을 포함하며, 상기 차폐 전극은 화소 영역의 가장자리를 따라 세로로 진행하며 데이터선과 중첩하는 세로부 및 상기 세로부를 연결하는 하나 이상의 가로부로 이루어져 있다. 본 발명의 한 실시예에 따른 박막 트랜지스터 표시 장치는 데이터선 상부에 차폐 전극을 배치하여 차폐 전극으로 데이터 필드(field)를 차폐함으로써, 게이트 도전체의 수를 줄이고 개구 영역을 증가시켰다.

Description

박막 트랜지스터 표시판, 액정 표시 장치 및 박막 트랜지스터 표시판의 제조방법{THIN FILM TRANSISTOR SUBSTRATE, LIQUID CRYSTAL DISPLAY AND AND MANUFACTURING METHOD OF THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막 트랜지스터 표시판, 이를 이용한 액정 표시 장치 및 박막 트랜지스터 표시판의 제조방법에 대한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치 중에서도 전기장이 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(vertically aligned mode) 액정 표시 장치가 대비비가 크고 넓은 기준 시야각 구현이 용이하여 각광받고 있다.
이러한 수직 배향 모드 액정 표시 장치에서 광시야각을 구현하기 위하여 하나의 화소에 액정의 배향 방향이 다른 복수의 도메인(domain)을 형성할 수 있다.
이와 같이 복수의 도메인을 형성하는 수단으로 전기장 생성 전극에 미세 슬릿 등의 절개부를 형성하거나 전기장 생성 전극 위에 돌기를 형성하는 등의 방법을 사용한다. 이 방법은 절개부 또는 돌기의 가장자리(edge)와 이와 마주하는 전기장 생성 전극 사이에 형성되는 프린지 필드(fringe field)에 의해 액정이 프린지 필드에 수직하는 방향으로 배향됨으로써 복수의 도메인을 형성할 수 있다.
액정 표시 장치에서, 게이트 도전체가 존재하는 영역은 블랙 매트릭스에 의해 차광된다. 이는 액정 표시 장치의 투과율에 직접적으로 영향을 미친다. 따라서 액정 표시 장치의 투과율을 높이기 위해서는 상기 게이트 도전체가 형성된 영역의 크기를 감소시키는 것이 중요하다.
본 발명이 이루고자 하는 기술적 과제는 데이터선 상부에 차폐 전극을 배치하여 차폐 전극으로 데이터 필드(field)를 차폐함으로써, 게이트 도전체의 수를 줄이고 개구 영역을 증가시킨 박막 트랜지스터 표시판 및 이를 이용한 액정 표시 장치를 제공하는 것이다.
이러한 과제를 해결하기 위하여 본 발명의 실시예에 박막 트랜지스터 표시판은 제1 기판, 상기 제1 기판 위의 게이트 도전체, 상기 게이트 도전체 위의 데이터 도전체, 상기 데이터 도전체 위이며, 상기 데이터 도전체와 절연되어 중첩하는 차폐 전극, 상기 차폐 전극 위의 보호막, 및 상기 보호막 위의 화소 전극을 포함하며, 상기 차폐 전극은 하나의 화소 전극에 의해 정의되는 화소 영역의 가장자리를 따라 세로로 진행하며 데이터선과 중첩하는 세로부 및 상기 세로부를 연결하는 하나 이상의 가로부로 이루어져 있다.
상기 게이트 도전체는 하나의 화소 영역을 기준으로 하여, 가로 방향으로 진행하는 제1 게이트선(121), 제1 게이트선 상하에 가로로 위치하는 제1 유지 전극선(131a, 132b), 화소 영역의 상하 가장자리에 가로로 위치하는 제2 유지 전극선(136a, 136b), 화소 영역의 중심에 세로로 위치하는 제3 유지 전극선(133a, 133b)을 포함할수 있다.
상기 차폐 전극은 화소 전극과 일부 겹쳐질 수 있다.
상기 차폐 전극은 화소 전극과 전혀 겹쳐지지 않을 수 있다.
상기 차폐 전극은 ITO 또는 IZO의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금인 반사성 금속으로 이루어질 수 있다.
상기 차폐 전극의 세로부는 데이터 필드를 차폐할 수 있다.
본 발명 다른 실시예에 따른 박막 트랜지스터 표시판은 제1 기판, 상기 제1 기판 위의 게이트 도전체, 상기 게이트 도전체 위의 데이터 도전체, 상기 데이터 도전체 위이며, 상기 데이터 도전체와 절연되어 중첩하는 차폐 전극, 상기 차폐 전극 위의 보호막, 및 상기 보호막 위의 화소 전극을 포함하며, 상기 차폐 전극은 하나의 화소 전극에 의해 정의되는 화소 영역의 가장자리를 따라 세로로 진행하며 데이터선과 중첩하는 세로부 및 상기 세로부를 연결하는 하나 이상의 가로부로 이루어지며, 상기 게이트 도전체는 하나의 화소 영역을 기준으로 하여, 가로 방향으로 진행하는 제1 게이트선(121), 화소 영역의 상하 가장자리에 가로로 위치하는 제2 유지 전극선(136a, 136b), 화소 영역의 중심에 세로로 위치하는 제3 유지 전극선(133a, 133b)을 포함한다.
상기 차폐 전극은 화소 전극과 일부 겹쳐질 수 있다.
상기 차폐 전극은 ITO 또는 IZO의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금인 반사성 금속으로 이루어질 수 있다.
상기 차폐 전극의 세로부는 데이터 필드를 차폐하며, 가로부는 광차단 역할을 수행할 수 있다.
본 발명 또 다른 실시예에 따른 박막 트랜지스터 표시판은 제1 기판. 상기 제1 기판 위의 게이트 도전체, 상기 게이트 도전체 위의 데이터 도전체, 상기 데이터 도전체 위이며, 상기 데이터 도전체와 절연되어 중첩하는 차폐 전극, 상기 차폐 전극 위의 보호막, 및 상기 보호막 위의 화소 전극을 포함하며, 상기 차폐 전극은 하나의 화소 전극에 의해 정의되는 화소 영역의 가장자리를 따라 세로로 진행하며 데이터선과 중첩하는 세로부 및 상기 세로부를 연결하는 하나 이상의 가로부로 이루어지며, 상기 게이트 도전체는 하나의 화소 영역을 기준으로 하여, 가로 방향으로 진행하는 제1 게이트선(121), 화소 영역의 상하 가장자리에 가로로 위치하는 제2 유지 전극선(136a, 136b), 화소 영역의 중심에 세로로 위치하는 제3 유지 전극선(133a, 133b), 및 화소 전극과 차폐 전극이 겹쳐지는 영역에 위치하는 하나 이상의 부동 게이트 패턴을 포함한다.
상기 부동 게이트는 리페어 지점을 표시할 수 있다.
상기 차폐 전극의 세로부는 데이터 필드를 차폐하며, 가로부는 광차단 역할을 수행할 수 있다.
상기 차폐 전극은 ITO 또는 IZO의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금인 반사성 금속으로 이루어질 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조방법은 기판 위에 게이트 도전체를 형성하는 단계, 상기 게이트 도전체 상부에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상부에 반도체, 저항성 접촉부재 및 데이터 도전체를 형성하는 단계, 상기 데이터 도전체 상부에 보호막을 형성하는 단계, 상기 보호막 상부에 화소 영역의 가장자리를 따라 세로로 진행하며 데이터선과 중첩하는 세로부 및 상기 세로부를 연결하는 하나 이상의 가로부로 이루어진 차폐 전극을 형성하는 단계, 상기 차폐 전극 상부에 제2 보호막을 형성하는 단계, 및 상기 제2 보호막 상부에 화소 전극을 형성하는 단계를 포함한다.
상기 차폐 전극은 ITO 또는 IZO의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금인 반사성 금속으로 이루어질 수 있다.
상기 게이트 도전체는 하나의 화소 영역을 기준으로 하여, 가로 방향으로 진행하는 제1 게이트선(121), 제1 게이트선 상하에 가로로 위치하는 제1 유지 전극선(131a, 132b), 화소 영역의 상하 가장자리에 가로로 위치하는 제2 유지 전극선(136a, 136b), 화소 영역의 중심에 세로로 위치하는 제3 유지 전극선(133a, 133b)을 포함할 수 있다.
본 발명의 한 실시예에 따른 액정 표시 장치는 제1 기판. 상기 제1 기판 위의 게이트 도전체, 상기 게이트 도전체 위의 데이터 도전체, 상기 데이터 도전체 위의 차폐 전극, 상기 차폐 전극 위의 보호막, 상기 보호막 위의 화소 전극, 제2 기판, 상기 제2 기판 위의 블랙 매트릭스, 상기 블랙 매트릭스 위의 공통 전극, 및 상기 제1 기판 및 제2 기판 사이에 형성된 액정을 포함하며 상기 차폐 전극은 하나의 화소 전극에 의해 정의되는 화소 영역의 가장자리를 따라 세로로 진행하며 데이터선과 중첩하는 세로부 및 상기 세로부를 연결하는 하나 이상의 가로부로 이루어져 있다.
본 발명 다른 실시예에 따른 액정 표시 장치는 제1 기판. 상기 제1 기판 위의 게이트 도전체, 상기 게이트 도전체 위의 데이터 도전체, 상기 데이터 도전체 위의 차폐 전극, 상기 차폐 전극 위의 보호막, 상기 보호막 위의 화소 전극, 제2 기판, 상기 제2 기판 위의 공통 전극, 및 상기 제1 기판 및 제2 기판 사이에 형성된 액정층을 포함하며 상기 차폐 전극은 하나의 화소 전극에 의해 정의되는 화소 영역의 가장자리를 따라 세로로 진행하며 데이터선과 중첩하는 세로부 및 상기 세로부를 연결하는 하나 이상의 가로부로 이루어져 있다.
상기 차폐 전극에는 공통 전극과 동일한 전압이 인가될 수 있다.
이상과 같이 본 발명에 따른 액정 표시 장치는, 데이터선 상부에 배치된 차폐 전극이 데이터 필드(field)를 차폐함으로써, 데이터선과 나란히 존재하던 게이트 도전체를 제거하여 개구 영역이 증가하였다. 또한, 화소 영역 가로로 존재하던 게이트 도전체를 차폐 전극으로 대체하고 제거함으로써, 개구 영역을 증가시켰다.
도 1은 본 발명 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 II-II선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 III-III선을 따라 잘라 도시한 단면도이다.
도 4는 본 발명 다른 실시예에 따른 액정 표시 장치의 단면도이다.
도 5는 본 발명 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 6는 도 5의 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 II-II선을 따라 잘라 도시한 단면도이다.
도 7은 비교예 박막 트랜지스터 표시판의 배치도이다.
도 8은 도 7의 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 II-II선을 따라 잘라 도시한 단면도이다.
도 9는 본 발명 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 10은 도 9의 박막 트랜지스터 표시판을 X-X선을 따라 잘라 도시한 단면도이다.
도 11은 본 발명 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 12 내지 도 15는 본 발명 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 도시한 것이다.
도 16은 본 발명의 기본 전극을 도시한 것이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저 도 1 내지 3을 참고하여, 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 액정 표시 장치의 구조에 대하여 간단히 설명한다. 도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 II-II선을 따라 잘라 도시한 단면도이다. 도 3은 도 1의 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 III-III선을 따라 잘라 도시한 단면도이다.
먼저 하부 표시판(100)에 대하여 설명한다.
투명한 유리 또는 플라스틱 등으로 만들어진 절연 기판(110) 위에 게이트 도전체가 형성되어 있다. 게이트 도전체는 화소 영역에서 가로 방향으로 뻗은 제1 게이트선(121), 제1 게이트선 상하에 가로로 위치하는 제1 유지 전극선(131a, 131b), 화소 영역의 가장자리 상하에 가로로 위치하는 제2 유지 전극선(136a, 136b), 화소 영역의 중심에 세로로 위치하는 제3 유지 전극선(133a, 133b)을 포함한다. 상기 제3 유지 전극선(133a, 133b)은 다른 유지 전극선과 연결되지 않고, 화소 영역 중심에 고립되어 위치한다. 즉, 제3 유지 전극선은 분리되어 섬 형태로 존재한다.
본 발명에서 사용되는 용어 '화소 영역'은 하나의 화소 전극(191)에 의해 정의되는 화소 단위를 의미한다. 도 1 은 하나의 화소 영역을 도시하고 있다.
게이트선(121) 및 유지 전극선(131a, 132b) 위에는 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 제1 반도체(154a), 제2 반도체(154b) 및 제3 반도체(154c)가 형성되어 있다.
반도체(154a, 154b, 154c) 위에는 복수의 저항성 접촉 부재(163a, 165a, 163b, 165b, 163c, 165c)가 형성되어 있다.
저항성 접촉 부재(163a, 165a, 163b, 165b, 163c, 165c) 및 게이트 절연막(140) 위에는 제1 소스 전극(173a) 및 제2 소스 전극(173b)를 포함하는 복수의 데이터선(171), 제1 드레인 전극(175a), 제2 드레인 전극(175b), 제3 소스 전극(173a) 및 제3 드레인 전극(175c)을 포함하는 데이터 도전체가 형성되어 있다.
데이터 도전체 및 그 아래에 위치되어 있는 반도체 및 저항성 접촉 부재는 하나의 마스크를 이용하여 동시에 형성될 수 있다.
데이터선(171)은 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(도시하지 않음)을 포함한다.
제1 소스 전극(173a) 및 제1 드레인 전극(175a)은 제1 섬형 반도체(154a)와 함께 하나의 제1 박막 트랜지스터(thin film transistor, TFT)(Qa)를 이루며, 박막 트랜지스터의 채널(channel)은 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이의 반도체(154a)에 형성된다. 유사하게, 제2 게이트 전극(124b), 제2 소스 전극(173b) 및 제2 드레인 전극(175b)는 제2 섬형 반도체(154b)와 함께 하나의 제2 박막 트랜지스터(Qb)를 이루며, 채널은 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이의 반도체(154b)에 형성되고, 제3 게이트 전극(124c), 제3 소스 전극(173c) 및 제3 드레인 전극(175c)는 제3 섬형 반도체(154c)와 함께 하나의 제3 박막 트랜지스터(Qc)를 이루며, 채널은 제3 소스 전극(173c)과 제3 드레인 전극(175c) 사이의 반도체(154c)에 형성된다.
제2 드레인 전극(175b)은 제3 소스 전극(173c)과 연결되어 있으며, 넓게 확장된 확장부(177)를 포함한다.
데이터 도전체(171, 173c, 175a, 175b, 175c) 및 노출된 반도체(154a, 154b, 154c) 부분 위에는 제1 보호막(180p)이 형성되어 있다. 제1 보호막(180p)은 질화규소 또는 산화규소 등의 무기 절연막을 포함할 수 있다. 제1 보호막(180p)은 색필터(230)의 안료가 노출된 반도체(154a, 154b, 154c) 부분으로 유입되는 것을 방지할 수 있다.
제1 보호막(180p) 위에는 색필터(230)가 형성되어 있다. 색필터(230)는 서로 인접한 두 개의 데이터선을 따라 세로 방향으로 뻗어 있다. 제1 보호막(180p), 색필터(230)의 가장자리, 그리고 데이터선(171) 위에는 차폐 전극(273)이 형성되어 있다. 차폐 전극(273)은 하나의 화소 영역의 가장자리를 따라, 데이터선(171) 상부에 양쪽으로 위치한다. 상기 차폐 전극(273)은 화소 영역 양 가장자리에 위치하는 세로부 및 상기 세로부를 연결하는 가로부를 포함한다. 상기 가로부는 하나 이상일 수 있다. 상기 화소 전극의 가로부는 (275)는 제1 유지 전극선(131a, 132b) 상부에 각각 위치한다. 상기 차폐 전극은 하나의 화소 영역마다 분리되어 존재하는 것이 아니라, 인접한 전체 화소에 대하여 연결되어 하나로 형성되어 있다. 즉, 하나의 화소 영역마다 양 가장자리의 화소 전극 세로부 및 상기 세로부를 연결하는 하나 이상의 가로부가 존재하므로, 전체 화소에 대하여 상기 차폐 전극은 그물망(mesh) 형태를 가지게 된다.
상기 차폐 전극(273)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다. 상기 차폐 전극의 가로부(275)는 차폐 전극(273)과 동일한 물질로 이루어질수도 있고, 다른 물질로 이루어질수도 있다.
상기 차폐 전극(273)에는 공통 전극(270)과 동일한 전압이 인가되고, 상기 차폐 전극에 의해 데이터선과 화소 전극의 커플링이 차단된다. 차폐 전극과 공통 전극에 동일한 전압이 인가되기 때문에, 차폐 전극과 공통 전극 사이에는 전계가 생기지 않고, 그 사이에 위치하는 액정층은 배향되지 않는다. 따라서 차폐 전극과 공통 전극의 사이의 액정은 black 상태가 된다. 상기와 같이 액정이 black을 띄는 경우, 액정 스스로 블랙 매트릭스의 기능을 할 수 있다. 따라서 본 발명의 일 실시예에 따른 액정 표시 장치는 도 4에 도시된 바와 같이, 상부 표시판의 블랙 매트릭스를 제거할 수도 있다. 도 4에서, 차폐 전극과 공통 전극 사이의 액정이 블랙 매트릭스의 기능을 수행한다.
상기 차폐 전극(273)은 도 1 내지 4에서와 같이 화소 전극(191)과 일부 겹쳐서(overlapped) 형성될 수도 있고, 도 5 내지 도 6에 나타난 바와 같이 화소 전극과 전혀 겹쳐지지 않고 형성될 수도 있다. 차폐 전극(273)과 화소 전극(191)이 일부 겹쳐져 형성되는 경우, 겹쳐지는 면적은 전체 차폐 전극(273) 넓이의 절반 이하일 수 있다. 상기 차폐 전극(273)은 하나의 화소 영역의 가장자리 데이터선과 중첩하는 세로부, 상기 세로부를 연결하는 하나 이상의 가로부로 이루어져있다. 상기 가로부는 게이트선(121) 상하에서, 즉 각각 제3 유지전극선(133a, 133b)과 중첩하는 위치에 두 개로 위치할 수 있다. 즉, 상기 차페 전극은 하나의 화소 영역에 2개의 세로선 및 이를 연결하는 2개의 가로선을 갖는 사다리 모양으로 존재할 수 있다.
상기 차폐 전극은 2개의 가로선을 기준으로 하여, 상부 가로선 위쪽에 위치하는 상부영역, 상하부 가로선 사이에 위치하는 중간 영역, 하부 가로선 아래쪽에 위치하는 하부 영역으로 나눌 수 있다. 이때 화소 전극은 차폐 전극의 중간 영역에서 드레인 전극과 접촉하며, 상부 영역에 하나의 제1 부화소 전극(191a)이 하부 영역에 제2 부화소 전극(191b)이 위치하게 된다.
차폐 전극(273)과 화소 전극(191)이 일부 겹쳐져 있다는 것은, 단면을 도시하였을 때 화소 전극(191)의 미세가지부와 차페 전극의 가로부 또는 세로부가 동일 수직선 상에 위치하는 형상을 의미한다. 즉, 차폐 전극의 가로부 또는 세로부의 양 가장자리에서 기판에 수직한 가상선을 도시하였을 때, 상기 가상선과 화소 전극이 만나게 되는 경우, 이를 겹쳐져 있다고 한다. 차폐 전극(273)과 화소 전극(191)이 일부 겹쳐져 형성되었다는 것은, 차폐 전극의 가로부만 화소 전극과 겹쳐진 경우, 차폐 전극의 세로부만 화소 전극과 겹쳐진 경우, 차폐 전극의 가로부 및 세로부 모두 화소 전극과 겹쳐진 경우를 모두 포함한다.
차폐 전극(273)과 화소 전극(191)이 오버랩 되어 형성되는 경우, 저장 커패시터(storage capacitor)가 증가하므로, 킥백 전압을 감소시키는 효과가 있다.
상기 차폐 전극(273) 상부에는 제2 보호막(180r)이 형성되어 있다. 제2 보호막(180r)은 질화규소 또는 산화규소 등의 무기 절연막을 포함할 수 있다. 제2 보호막(180r)은 색필터(230)가 들뜨는 것을 방지하고 색필터(230)로부터 유입되는 용제(solvent)와 같은 유기물에 의한 액정층(3)의 오염을 억제하여 화면 구동 시 초래할 수 있는 잔상과 같은 불량을 방지한다.
제1 보호막(180p) 및 제2 보호막(180r)에는 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)을 드러내는 제1 접촉 구멍(contact hole)(185a) 및 제2 접촉 구멍(185b)이 형성되어 있다.
제2 보호막(180r) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다. 차폐 전극과 화소 전극은 제2 보호막에 의해 전기적으로 절연되어 있다. 각 화소 전극(191)은 게이트선(121)을 사이에 두고 서로 분리되어, 게이트선(121)을 중심으로 열 방향으로 이웃하는 제1 부화소 전극(191a)과 제2 부화소 전극(191b)을 포함한다. 화소 전극(191)은 ITO 및 IZO 등의 투명 물질로 이루어 질 수 있다. 화소 전극(191)은 또한 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수도 있다.
상기 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)의 전체적인 모양은 사각형이며 가로 줄기부 및 이와 직교하는 세로 줄기부로 이루어진 십자형 줄기부를 포함한다.
상기 제3 유지 전극선(133a, 133b)은 각각 제1 부화소 전극(191a,) 및 제2 부화소 전극(191b)의 세로 줄기부와 중첩하여 위치한다. 그러나, 제3 유지 전극선은 고립된 형태로서, 제1 유지 전극선(131a, 131b) 또는 제2 유지 전극선(136a, 136b)과 만나지 않는다. 즉 제3 유지 전극선의 길이는 하나의 부화 소 전극이 차지하는 면적의 세로 길이보다 짧다. 제3 유지 전극선의 폭은 부화소 전극의 가로 줄기부의 폭보다 넓거나 좁을 수 있다.제1 부화소 전극(191a)과 제2 부화소 전극(191b)은 각각 도 16에 도시한 기본 전극(199) 또는 그 변형을 하나 이상 포함하고 있다.
제1 부화소 전극(191a) 및 제2 부화소 전극(191b)은 제1 접촉 구멍(185a) 및 제2 접촉 구멍(185b)을 통하여 각각 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)과 물리적, 전기적으로 연결되어 있으며, 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)으로부터 데이터 전압을 인가 받는다. 이 때, 제2 드레인 전극(175b)에 인가된 데이터 전압 중 일부는 제3 소스 전극(173c)을 통해 분압되어, 제1 부화소 전극(191a)에 인가되는 전압의 크기는 제2 부화소 전극(191b)에 인가되는 전압의 크기보다 크게 된다.
데이터 전압이 인가된 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)은 상부 표시판(200)의 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극(191, 270) 사이의 액정층(3)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층(3)을 통과하는 빛의 휘도가 달라진다.
이제 상부 표시판(200)에 대하여 설명한다.
투명한 유리 또는 플라스틱 등으로 만들어진 절연 기판(210) 위에 차광 부재(light blocking member)(220)가 형성되어 있다. 차광 부재(220)는 블랙 매트릭스(black matrix)라고도 하며 빛샘을 막아준다.
블랙 매트릭스(220)는 하부 표시판(100)의 제1 트랜지스터(Qa), 제2 트랜지스터(Qb) 및 제3 트랜지스터(Qc), 그리고 제1 내지 제3 접촉 구멍(185a, 185b, 185c)이 위치하는 영역을 모두 덮도록 형성되어 있으며, 게이트선(121)과 같은 방향으로 뻗어, 데이터선(171)의 일부와 중첩하도록 위치된다. 블랙 매트릭스는 하나의 화소 영역의 양 옆에 위치하는 두 개의 데이터선(171)과 적어도 일부 중첩하도록 위치하여, 데이터선(171)과 게이트선(121) 근처에서 발생할 수 있는 빛샘을 방지하고, 제1 트랜지스터(Qa), 제2 트랜지스터(Qb), 그리고 제3 트랜지스터(Qc)가 위치하는 영역에서의 빛샘을 방지할 수 있다.
블랙 매트릭스(220) 위에는 덮개막(overcoat)(250)이 형성되어 있다. 덮개막(250)은 (유기) 절연물로 만들어질 수 있으며, 평탄면을 제공한다. 덮개막(250)은 생략할 수 있다. 덮개막 위에는 공통 전극(270)이 형성되어 있다.
공통 전극(270) 위에는 상부 배향막(도시하지 않음)이 형성되어 있다. 상부 배향막은 수직 배향막일 수 있다.
액정층(3)은 음의 유전율 이방성을 가지며, 액정층(3)의 액정 분자는 전기장이 없는 상태에서 그 장축이 두 표시판(100, 200)의 표면에 대하여 수직을 이루도록 배향되어 있다.
도 7은 비교예의 박막 트랜지스터 표시판의 배치도이고, 도 8은 도 5의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다. 도 7에 나타난 바와 같이 기존 박막 트랜지스터 표시판의 경우, 데이터선(171)과 나란한 제4 유지 전극선(132a, 132b, 134a, 134b)이 위치하였다. 이는 데이터선(171)과 화소전극(191)의 커플링을 방지하기 위한 것으로, 게이트선과 동일 물질로 이루어진 제4 유지 전극선(132a, 132b, 134a, 134b)이 데이터 전압을 차폐하는 역할을 한다.
이 경우, 블랙 매트릭스(220)는 도 8에 나타난 바와 같이 데이터선(171) 뿐만 아니라 제4 유지 전극선(134a)까지 차단할 수 있도록 배치된다. 즉, 블랙 매트릭스는 제4 유지 전극선이 존재하지 않는 경우보다 L1만큼 더 넓게 형성되어야 한다. 이는 박막 트랜지스터 표시판의 개구율을 감소시키는 원인이 된다.
그러나, 본원발명은 데이터선(171) 상부에 차폐 전극(273)을 형성하여 데이터선(171)과 화소 전극(191)의 커플링을 방지하고, 데이터선과 평행하게 위치하던 제4 유지 전극선(132a, 132b, 134a, 134b)을 제거하여 개구 영역을 확장시켰다. 즉, 기존 구조에서 블랙 매트릭스(220)가 제4 유지 전극선(132a, 132b, 134a, 134b) 상부까지 위치해야 했던 반면, 본원발명의 박막 트랜지스터 표시판은 블랙 매트릭스(220)가 데이터선(171) 상부에만 위치하면 되므로, 개구 영역이 넓어지게 된다.
그러면, 도 16을 참고하여 기본 전극(199)에 대하여 설명한다.
도 16에 도시한 바와 같이, 기본 전극(199)의 전체적인 모양은 사각형이며 가로 줄기부(193) 및 이와 직교하는 세로 줄기부(192)로 이루어진 십자형 줄기부를 포함한다. 또한 기본 전극(199)은 가로 줄기부(193)와 세로 줄기부(192)에 의해 제1 부영역(Da), 제2 부영역(Db), 제3 부영역(Dc), 그리고 제4 부영역(Dd)으로 나뉘어지며 각 부영역(Da-Dd)은 복수의 제1 미세 가지부(194a), 복수의 제2 미세 가지부(194b), 복수의 제3 미세 가지부(194c), 그리고 복수의 제4 미세 가지부(194d)를 포함한다.
제1 미세 가지부(194a)는 가로 줄기부(193) 또는 세로 줄기부(192)에서부터 왼쪽 위 방향으로 비스듬하게 뻗어 있으며, 제2 미세 가지부(194b)는 가로 줄기부(193) 또는 세로 줄기부(192)에서부터 오른쪽 위 방향으로 비스듬하게 뻗어 있다. 또한 제3 미세 가지부(194c)는 가로 줄기부(193) 또는 세로 줄기부(192)에서부터 왼쪽 아래 방향으로 뻗어 있으며, 제4 미세 가지부(194d)는 가로 줄기부(193) 또는 세로 줄기부(192)에서부터 오른쪽 아래 방향으로 비스듬하게 뻗어 있다.
제1 내지 제4 미세 가지부(194a, 194b, 194c, 194d)는 게이트선(121a, 121b) 또는 가로 줄기부(193)와 대략 45도 또는 135도의 각을 이룬다. 또한 이웃하는 두 부영역(Da, Db, Dc, Dd)의 미세 가지부(194a, 194b, 194c, 194d)는 서로 직교할 수 있다.
미세 가지부(194a, 194b, 194c, 194d)의 폭은 2.5㎛ 내지 5.0㎛일 수 있고, 한 부영역(Da, Db, Dc, Dd) 내에서 이웃하는 미세 가지부(194a, 194b, 194c, 194d) 사이의 간격은 2.5㎛ 내지 5.0㎛일 수 있다.
본 발명의 다른 한 실시예에 따르면, 미세 가지부(194a, 194b, 194c, 194d)의 폭은 가로 줄기부(193) 또는 세로줄기부(192)에 가까울수록 넓어질 수 있으며, 하나의 미세 가지부(194a, 194b, 194c, 194d)에서 폭이 가장 넓은 부분과 가장 좁은 부분의 차이는 0.2㎛ 내지 1.5㎛일 수 있다.
제1 부화소 전극(191a) 및 제2 부화소 전극(191b)은 제1 접촉 구멍(185a) 및 제2 접촉 구멍(185b)을 통하여 각기 제1 드레인 전극(175a) 또는 제2 드레인 전극(175b)과 연결되어 있으며 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)으로부터 데이터 전압을 인가 받는다. 이 때, 제1 내지 제4 미세 가지부(194a, 194b, 194c, 194d)의 변은 전기장을 왜곡하여 액정 분자들(31)의 경사 방향을 결정하는 수평 성분을 만들어낸다. 전기장의 수평 성분은 제1 내지 제4 미세 가지부(194a, 194b, 194c, 194d)의 변에 거의 수평하다. 따라서 액정 분자들은 미세 가지부(194a, 194b, 194c, 194d)의 길이 방향에 평행한 방향으로 기울어진다. 한 화소 전극(191)은 미세 가지부(194a, 194b, 194c, 194d)의 길이 방향이 서로 다른 네 개의 부영역(Da-Dd)을 포함하므로 액정 분자가 기울어지는 방향은 대략 네 방향이 되며 액정 분자의 배향 방향이 다른 네 개의 도메인이 액정층(3)에 형성된다. 이와 같이 액정 분자가 기울어지는 방향을 다양하게 하면 액정 표시 장치의 기준 시야각이 커진다.
그러면 도 9 및 도 10을 참고하여, 본 발명 다른 실시예에 의한 박막 트랜지스터 표시판에 대하여 설명한다. 도 9 및 10을 참고하면, 본 실시예에 따른 박막 트랜지스터 표시판은 도 1에 따른 박막 트랜지스터 표시판과 유사하다. 유사한 구성 요소에 대한 구체적인 설명은 생략한다.
그러나 본 실시예에 따른 박막 트랜지스터 표시판은 도 1에 도시한 실시예에 따른 박막 트랜지스터 표시판과는 달리, 제1 유지 전극선(131a, 131b)이 생략되어 있다. 즉, 화소 영역 가장자리에 존재하는 차폐 전극(273)을 연결하는 가로부(275)가 기존 제1 유지 전극선의 기능을 수행한다. 상기 차폐 전극(273) 및 가로부(275)는 게이트 필드를 차단하는 역할을 하면서, 제1 유지 전극선(131a, 131b)의 광차단 역할을 대체한다. 따라서 제1 유지 전극선(131a, 131b)의 제거가 가능하다. 기존 구조에서 블랙 매트릭스(220)가 제1 유지 전극선(131a, 131b) 상부까지 위치해야 했던 반면, 본 실시예에 따른 액정 표시 장치는 블랙 매트릭스(220)가 차폐 전극 가로부(275)의 상부까지만 위치하면 되므로 개구율이 상승된다.
도 10은 도 9의 액정 표시 장치를 X-X선을 따라 잘라 도시한 단면도이다. 도 10에 도시된 바와 같이, 블랙 매트릭스(220)는 차폐 전극 가로부(275)의 상부와 대응하는 위치에 존재한다. 따라서 기존에 제1 유지 전극선(131a, 131b)이 존재하는 경우에 비해서, L2만큼 개구 영역을 더 확장시킬 수 있다.
그러면 도 11을 참고하여, 본 발명 다른 실시예에 의한 액정 표시 장치에 대하여 설명한다. 도 11을 참고하면, 본 실시예에 따른 액정 표시 장치는 도 9에 따른 액정 표시 장치와 유사하다. 유사한 구성 요소에 대한 구체적인 설명은 생략한다.
그러나 본 실시예에 따른 액정 표시 장치는 부동(floating) 게이트 패턴(138, 139)를 추가로 포함한다. 부동 게이트 패턴은 차폐 전극(271)과 화소 전극(191)의 하부에 차폐 전극(271)을 따라 세로 방향으로 길게 위치하거나(139), 차폐 전극 가로부(275)와 화소 전극(191) 하부에 가로 방향로 위치(138)할 수도 있다. 상기 부동 게이트 패턴(138, 139)은 하나만 존재하거나, 둘 다 존재할 수도 있으며, 차폐 전극(271)과 화소 전극(191)이 겹치는 영역이라면 어디든 복수로 존재할 수 있다.
상기 부동 게이트 패턴은 리페어 지점을 표시하는 역할을 한다. 즉, 차폐 전극(271) 및 화소 전극(191) 모두 투명 전도성 물질로 이루어진 경우, 리페어 지점을 찾기가 어렵다. 도 7에 도시된 바와 같이 기존 제1 유지 전극선(131a, 131b)이 존재하는 액정 표시 장치는, 제1 유지 전극선의 돌출부(135)가 리페어 지점을 표시하는 기능을 수행하였다. 그러나, 도 9에 도시된 바와 같이 제1 유지 전극선이 제거된 본 발명 일 실시예에 따른 액정 표시 장치는 리페어 지점이 표시되지 않는다. 따라서, 차폐 전극 및 화소 전극이 겹치는 영역에 상기 부동 게이트 패턴(138,139)을 배치함으로써, 리페어 지점을 표시하였다. 상기 부동 게이트 패턴의 위치 및 형상은 본 발명에 도시된 도면으로 제한되지 않으며, 차폐 전극(271)과 화소 전극(191)이 겹치는 영역이라면 제한 없이 복수로 형성가능 하다.
본 발명 도 11에 도시된 바와 같이, 부동 게이트 패턴(139)이 차폐 전극(273)과 나란하게 세로로 위치하는 경우, 부동 게이트 패턴(139)이 화소 전극(191)과 길게 겹쳐지기 때문에 리페어 범위가 크고, 리페어가 용이하다.
그러면 도 3 및 도 12 내지 도 15를 참고하여, 본 발명 한 실시예에 따른 박막 트랜지스터 표시판의 제조방법에 대하여 설명한다.
먼저, 도 12에 도시된 바와 같이 투명한 유리 또는 플라스틱 등으로 만들어진 절연 기판(110) 위에 게이트 도전체를 형성한다. 상기 게이트 도전체는 하나의 화소 영역을 기준으로 하여, 가로 방향으로 진행하는 제1 게이트선(121), 제1 게이트선 상하에 가로로 위치하는 제1 유지 전극선(131a, 132b), 화소 영역의 상하 가장자리에 가로로 위치하는 제2 유지 전극선(136a, 136b), 화소 영역의 중심에 세로로 위치하는 제3 유지 전극선(133a, 133b)을 포함한다. 상기 제1 유지 전극선은 리페어를 위한 돌출부(135)를 갖는다.
다음, 도 13에 도시된 바와 같이 상기 게이트 도전체 위에 게이트 절연막을 형성한 후, 데이터 도전체를 형성한다. 데이터 도전체 하부에는 반도체 및 저항성 접촉부재가 형성되어 있으며, 이는 하나의 마스크를 이용하여 동시에 형성될 수 있다. 데이터 도전체는 화소 영역 양 가장자리를 따라 진행하는 데이터선(171) 및 소스 전극(173), 드레인 전극(175)을 포함한다. 상기 소스 전극(173) 및 드레인 전극(175), 그 사이에 위치하는 반도체 채널(154)은 하나의 박막 트랜지스터를 이루며, 화소 영역에 총 3개의 박막 트랜지스터가 형성된다..
다음, 도 14에 도시된 바와 같이 상기 데이터 도전체 및 반도체 상부에 제1 보호막, 컬러 필터를 차례로 적층한 후, 상부에 차폐 전극(271)을 형성한다. 상기 차폐 전극은 데이터선(171)과 나란한 차폐 전극(271) 및 양 차폐 전극(271)을 연결하는 가로부(275)로 구성되어 있다. 상기 가로부(275)는 제1 유지 전극선(131a, 131b)과 나란하게 가로로 위치하며, 제1 유지 전극선(131a, 131b)보다 게이트선(121)에 가깝게 위치한다.
다음, 도 16에 도시된 바와 같이 상기 차폐 전극 상부에 제2 보호막(180r)을 형성한 후, 제2 보호막 상부에 화소 전극(191)을 형성한다. 화소 전극(191)은 제2 보호막을 통해 차폐 전극과 전기적으로 절연되며, 화소 전극(191a, 191b)은 제1보호막 및 제2 보호막에 형성된 접촉 구멍(185a, 185b)을 통해 드레인 전극과 물리적 전기적으로 연결된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110, 210: 절연 기판 3: 액정층
121: 게이트선 124: 게이트 전극
131,132,133,134,136: 유지 전극선
138,139: 부동 게이트 패턴
140: 게이트 절연막 154: 반도체
163, 165: 저항성 접촉 부재
171: 데이터선 173: 소스 전극
175: 드레인 전극 180p, 180rz: 보호막
185: 접촉 구멍
191: 화소 전극 220: 차광 부재
230: 컬러 필터 250: 덮개막
270: 공통 전극 273: 차폐 전극

Claims (20)

  1. 제1 기판,
    상기 제1 기판 위의 게이트 도전체,
    상기 게이트 도전체 위의 데이터 도전체,
    상기 데이터 도전체 위이며, 상기 데이터 도전체와 절연되어 중첩하는 차폐 전극,
    상기 차폐 전극 위의 보호막, 및
    상기 보호막 위의 화소 전극을 포함하며,
    상기 차폐 전극은 하나의 화소 전극에 의해 정의되는 화소 영역의 가장자리를 따라 세로로 진행하며 데이터선과 중첩하는 세로부 및 상기 세로부를 연결하는 하나 이상의 가로부로 이루어진 것을 특징으로 하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 게이트 도전체는 하나의 화소 영역을 기준으로 하여, 가로 방향으로 진행하는 제1 게이트선, 제1 게이트선 상하에 가로로 위치하는 제1 유지 전극선, 화소 영역의 상하 가장자리에 가로로 위치하는 제2 유지 전극선, 화소 영역의 중심에 세로로 위치하는 제3 유지 전극선을 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  3. 제1항에서,
    상기 차폐 전극이 화소 전극과 일부 겹쳐지는 것을 특징으로 하는 박막 트랜지스터 표시판.
  4. 제1항에서,
    상기 차폐 전극이 화소 전극과 전혀 겹쳐지지 않는 것을 특징으로 하는 박막 트랜지스터 표시판.
  5. 제1항에서,
    상기 차폐 전극은 ITO 또는 IZO의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금인 반사성 금속으로 이루어진 것을 특징으로 하는 박막 트랜지스터 표시판.
  6. 제1항에서,
    상기 차폐 전극의 세로부는 데이터 필드를 차폐하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  7. 제1항에서,
    상기 제1 게이트선 상하에 가로로 위치하는 제1 유지 전극선을 포함하지 않는 것을 특징으로 하는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 차폐 전극이 화소 전극과 일부 겹쳐지는 것을 특징으로 하는 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 차폐 전극은 ITO 또는 IZO의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금인 반사성 금속으로 이루어진 것을 특징으로 하는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 차폐 전극의 세로부는 데이터 필드를 차폐하며, 가로부는 광차단 역할을 수행하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  11. 제7항에서,
    상기 화소 전극과 차폐 전극이 겹쳐지는 영역에 위치하는 하나 이상의 부동 게이트 패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  12. 제11항에서,
    상기 부동 게이트 패턴은 리페어 지점을 표시하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  13. 제11항에서,
    상기 차폐 전극의 세로부는 데이터 필드를 차폐하며, 가로부는 광차단 역할을 수행하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 차폐 전극은 ITO 또는 IZO의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금인 반사성 금속으로 이루어진 것을 특징으로 하는 박막 트랜지스터 표시판.
  15. 기판 위에 게이트 도전체를 형성하는 단계,
    상기 게이트 도전체 상부에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 상부에 반도체, 저항성 접촉부재 및 데이터 도전체를 형성하는 단계,
    상기 데이터 도전체 상부에 보호막을 형성하는 단계,
    상기 보호막 상부에 화소 영역의 가장자리를 따라 세로로 진행하며 데이터선과 중첩하는 세로부 및 상기 세로부를 연결하는 하나 이상의 가로부로 이루어진 차폐 전극을 형성하는 단계,
    상기 차폐 전극 상부에 제2 보호막을 형성하는 단계, 및
    상기 제2 보호막 상부에 화소 전극을 형성하는 단계를 포함하는
    박막 트랜지스터 표시판의 제조방법.
  16. 제15항에서,
    상기 차폐 전극은 ITO 또는 IZO의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금인 반사성 금속으로 이루어진 것을 특징으로 하는 박막 트랜지스터 표시판의 제조방법.
  17. 제15항에서,
    상기 게이트 도전체는 하나의 화소 영역을 기준으로 하여, 가로 방향으로 진행하는 제1 게이트선, 제1 게이트선 상하에 가로로 위치하는 제1 유지 전극선, 화소 영역의 상하 가장자리에 가로로 위치하는 제2 유지 전극선, 화소 영역의 중심에 세로로 위치하는 제3 유지 전극선을 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조방법.
  18. 제1 기판.
    상기 제1 기판 위의 게이트 도전체,
    상기 게이트 도전체 위의 데이터 도전체,
    상기 데이터 도전체 위위이며, 상기 데이터 도전체와 절연되어 중첩하는 차폐 전극,
    상기 차폐 전극 위의 보호막,
    상기 보호막 위의 화소 전극,
    제2 기판,
    상기 제2 기판 위의 공통 전극, 및
    상기 제1 기판 및 제2 기판 사이에 형성된 액정을 포함하며,
    상기 차폐 전극은 화소 영역의 가장자리를 따라 세로로 진행하며 데이터선과 중첩하는 세로부 및 상기 세로부를 연결하는 하나 이상의 가로부로 이루어진 것을 특징으로 하는 액정 표시 장치.
  19. 제18항에서,
    상기 제2 기판과 공통 전극 사이에 블랙 매트릭스가 형성된 것을 특징으로 하는 액정 표시 장치.
  20. 제18항에서,
    상기 차폐 전극에는 공통 전극과 동일한 전압이 인가되는 것을 특징으로 하는 액정 표시 장치.
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