KR20150000545A - 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 금속 산화물을 포함하는 액티브층, 상기 액티브층 상에 위치하는 에치스토퍼, 및 상기 액티브층 및 상기 에치스토퍼 상에 위치하며, 상기 액티브층 및 상기 에치스토퍼에 각각 컨택하는 소스 전극 및 드레인 전극을 포함하며, 상기 액티브층과 상기 드레인 전극이 중첩되는 면적은 상기 액티브층과 상기 소스 전극이 중첩되는 면적과 다른 것을 특징으로 한다.
Description
본 발명은 박막트랜지스터의 설계를 변경하여, 박막트랜지스터의 균등한(uniform) 특성을 구현하고 신뢰성을 향상시켜 대면적 기판에 적용 가능한 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치에 관한 것이다.
최근, 표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Device) 등과 같은 여러 가지의 디스플레이가 실용화되고 있다.
이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 표시장치로 주목받고 있다.
표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막트랜지스터를 각 화소 전극에 연결하고 박막트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
박막 트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 액티브층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 금속 산화물로 액티브층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 금속 산화물 반도체로는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
그러나, 금속 산화물 액티브층은 산화물 반도체이므로 제조 공정 상의 많은 제약이 있고, 박막트랜지스터로서 대면적 기판에 적용 시 특성의 균일성(uniformity) 및 신뢰성이 저하되는 문제점이 있다. 이로 인해, 표시장치에 얼룩이 나타나는 등의 불량이 발생하게 된다. 따라서, 금속 산화물 액티브층을 포함하는 박막트랜지스터의 균일한 특성 및 신뢰성의 향상이 요구되고 있다.
본 발명은 박막트랜지스터의 특성의 신뢰성 및 균일성을 향상시켜 대면적 기판에 적용 가능한 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 금속 산화물을 포함하는 액티브층, 상기 액티브층 상에 위치하는 에치스토퍼, 및 상기 액티브층 및 상기 에치스토퍼 상에 위치하며, 상기 액티브층 및 상기 에치스토퍼에 각각 컨택하는 소스 전극 및 드레인 전극을 포함하며, 상기 액티브층과 상기 드레인 전극이 중첩되는 면적은 상기 액티브층과 상기 소스 전극이 중첩되는 면적과 다른 것을 특징으로 한다.
상기 액티브층과 상기 드레인 전극이 중첩되는 면적은 상기 액티브층과 상기 소스 전극이 중첩되는 면적보다 큰 것을 특징으로 한다.
상기 에치스토퍼와 상기 드레인 전극이 컨택하는 면적은 상기 에치스토퍼와 상기 소스 전극이 컨택하는 면적과 다른 것을 특징으로 한다.
상기 에치스토퍼와 상기 드레인 전극이 컨택하는 면적은 상기 에치스토퍼와 상기 소스 전극이 컨택하는 면적보다 큰 것을 특징으로 한다.
상기 소스 전극 및 드레인 전극은 바(bar) 타입인 것을 특징으로 한다.
상기 드레인 전극에 전압이 인가되는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 박막트랜지스터는 온 커런트(On current)가 100pA 이하이고, 오프 커런트(Off current)는 10㎂ 이상인 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 표시장치는 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 금속 산화물을 포함하는 액티브층, 상기 액티브층 상에 위치하는 에치스토퍼, 상기 액티브층 및 상기 에치스토퍼 상에 위치하며, 상기 액티브층 및 상기 에치스토퍼에 각각 컨택하는 소스 전극 및 드레인 전극, 상기 소스 전극에 컨택하는 화소 전극, 상기 화소 전극 상에 위치하는 발광층, 및 상기 발광층 상에 위치하는 대향 전극을 포함하며, 상기 액티브층과 상기 드레인 전극이 중첩되는 면적은 상기 소스 전극과 상기 액티브층이 중첩되는 면적과 다른 것을 특징으로 한다.
본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 전압이 인가되는 드레인 전극과 액티브층의 중첩된 면적을 소스 전극과 액티브층이 중첩된 면적보다 크게 형성함으로써, 박막트랜지스터들이 숏 채널효과가 나타나면 이들 사이의 문턱전압의 편차를 줄일 수 있는 이점이 있다.
이에 따라, 박막트랜지스터의 문턱전압의 특성을 균일화하여 신뢰성을 부여하고, 대면적 기판에 적용 가능한 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치를 제공할 수 있는 이점이 있다.
도 1은 본 발명의 박막트랜지스터 어레이 기판을 도시한 평면도.
도 2는 도 1의 I-I'에 따라 취한 단면도.
도 3 및 도 4는 도 1의 스위칭 박막트랜지스터만을 확대한 도면.
도 5는 본 발명의 박막트랜지스터의 액티브층의 채널을 나타낸 모식도.
도 6은 도 1의 Ⅱ-Ⅱ'에 따라 취한 단면도.
도 7은 스위칭 박막트랜지스터와 구동 박막트랜지스터 간의 문턱전압 편차를 나타낸 도면.
도 8은 본 발명의 실험예에 따른 스위칭 박막트랜지스터와 구동 박막트랜지스터 간의 문턱전압을 나타낸 그래프.
도 9는 본 발명의 비교예에 따른 박막트랜지스터와 구동 박막트랜지스터 간의 문턱전압을 나타낸 그래프.
도 2는 도 1의 I-I'에 따라 취한 단면도.
도 3 및 도 4는 도 1의 스위칭 박막트랜지스터만을 확대한 도면.
도 5는 본 발명의 박막트랜지스터의 액티브층의 채널을 나타낸 모식도.
도 6은 도 1의 Ⅱ-Ⅱ'에 따라 취한 단면도.
도 7은 스위칭 박막트랜지스터와 구동 박막트랜지스터 간의 문턱전압 편차를 나타낸 도면.
도 8은 본 발명의 실험예에 따른 스위칭 박막트랜지스터와 구동 박막트랜지스터 간의 문턱전압을 나타낸 그래프.
도 9는 본 발명의 비교예에 따른 박막트랜지스터와 구동 박막트랜지스터 간의 문턱전압을 나타낸 그래프.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명하도록 한다.
도 1은 본 발명의 박막트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1의 I-I'에 따라 취한 단면도이다. 하기에서는, 박막트랜지스터 어레이 기판이 구비되는 표시장치 중 유기전계발광표시장치를 예로 들어 설명하고, 도 1은 하나의 스위칭 트랜지스터와 하나의 구동 트랜지스터를 구비한 하나의 화소를 예로 들어 설명하기로 한다. 그러나, 본 발명은 유기전계발광표시장치에 한정되는 것은 아니며 액정표시장치에도 적용 가능하다.
도 1을 참조하면, 본 발명의 박막트랜지스터 어레이 기판(100)은 일 방향으로 배열된 스캔 라인(SL), 스캔 라인(SL)과 교차 배열된 데이터 라인(DL) 및 공통전원 라인(VL)을 포함한다. 스캔 라인(SL), 데이터 라인(DL) 및 공통전원 라인(VL)에 의해 하나의 화소영역이 정의된다.
화소영역은 스위칭 박막트랜지스터(T1), 구동 박막트랜지스터(T2), 커패시터(Cst), 화소 전극(PE), 발광층(미도시) 및 대향 전극(미도시)을 포함하여 구성된다. 이와 같이 구성된 화소영역은 스캔 라인(SL)과 데이터 라인(DL)으로부터 신호가 인가되면 스위칭 박막트랜지스터(T1)로부터 캐패시터(Cst)를 통해 구동 박막트랜지스터(T2)로 구동 신호를 전달한다. 구동 박막트랜지스터(T2)에서는 스위칭 박막트랜지스터(T1)로부터 인가된 신호와 공통전원 라인(VL)으로부터 인가된 신호를 통해 화소 전극(PE)에 전류를 전달한다. 이에 따라, 화소 전극(PE)과 대향 전극(미도시) 사이에 개재된 발광층(미도시)에서 발광하게 된다.
보다 자세하게, 도 2를 참조하여 박막트랜지스터의 구조를 살펴보면 다음과 같다. 기판(110) 상에 게이트 전극(120)이 위치한다. 게이트 전극(120)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금과 같은 저 저항성 금속 물질로 이루어진다.
게이트 전극(120)을 포함하는 기판(110) 상에 게이트 절연막(125)이 위치한다. 게이트 절연막(125)은 게이트 전극(120)을 절연시키는 역할을 하는 것으로, 산화 실리콘(SiOx) 또는 산화 질화물(SiNx)로 이루어지며 이들의 다층으로 이루어질 수도 있다. 게이트 절연막(125)의 게이트 전극(120)과 대응하는 영역에 액티브층(130)이 위치한다. 액티브층(130)은 금속 산화물로 이루어지며, 금속 산화물은 예를 들어 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 아연 주석 산화물(ZnSnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등 일 수 있다. 금속 산화물로 이루어진 액티브층(130)은 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막트랜지스터 어레이 기판에 유리하다.
액티브층(130) 상에 에치 스토퍼(140)가 위치한다. 에치 스토퍼(140)는 금속 산화물의 액티브층(130)의 안정성을 확보하기 위해 액티브층(130)의 상부 표면에서 식각액으로부터의 보호를 위해 구비된다. 즉, 소스 전극과 드레인 전극의 식각공정에서 유입되는 식각액으로부터 액티브층(130)을 보호한다. 에치 스토퍼(140)는 산화 실리콘(SiOx) 또는 산화 질화물(SiNx)로 이루어진다.
에치 스토퍼(140) 및 액티브층(130) 상에 소스 전극(150a) 및 드레인 전극(150b)이 위치한다. 소스 전극(150a) 및 드레인 전극(150b)은 각각 액티브층(130)과 에치 스토퍼(140)에 컨택하여 이들의 일부를 덮도록 형성된다. 소스 전극(150a) 및 드레인 전극(150b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금과 같은 저저항 금속으로 이루어진다. 이에 따라, 박막트랜지스터는 게이트 전극(120), 액티브층(130), 에치 스토퍼(140), 소스 전극(150a) 및 드레인 전극(150b)을 포함한다.
한편, 본 발명에서는 소스 전극 및 드레인 전극이 액티브층을 기준으로 비대칭으로 형성된다. 도 1의 스위칭 박막트랜지스터만을 확대한 도 3 및 도 4를 참조하여 본 발명의 박막트랜지스터의 구조에 대해 설명하기로 한다.
도 3을 참조하면, 게이트 전극(120) 상에 액티브층(130)이 위치하고 액티브층(130) 상에 에치 스토퍼(140)가 위치한다. 에치 스토퍼(140)와 액티브층(130) 상에 소스 전극(150a)과 드레인 전극(150b)이 위치한다. 여기서, 소스 전극(150a)과 드레인 전극(150b)은 액티브층(130)을 양분하는 제1 분할선(L1)을 기준으로 일측으로 치우쳐 위치한다. 보다 자세하게 예를 들면, 소스 전극(150a)과 드레인 전극(150b)이 이격된 간격을 양분하는 제2 분할선(L2)이 액티브층(130)을 양분하는 제1 분할선(L1)을 기준으로 도면에서 좌측으로 치우쳐 위치한다. 이때, 제1 분할선(L1)은 제2 분할선(L2)과 평행을 이룬다.
다른 관점에서 보면, 드레인 전극(150b)과 액티브층(130)이 중첩된 제1 면적(S1)이 소스 전극(150a)과 액티브층(130)이 중첩된 제2 면적(S2)과 다르게 형성된다. 예를 들면, 드레인 전극(150b)과 액티브층(130)이 중첩된 제1 면적(S1)이 소스 전극(150a)과 액티브층(130)이 중첩된 제2 면적(S2)보다 크게 형성된다. 여기서, 드레인 전극(150b)과 액티브층(130) 또는 소스 전극(150a)과 액티브층(130)이 중첩되었다는 것은 도 3에 도시된 것처럼 박막트랜지스터를 위에서 내려다 볼 때 평면 상에서 드레인 전극(150b)과 액티브층(130) 또는 소스 전극(150a)과 액티브층(130)이 겹쳐진 면적을 말한다. 또한, 도 4를 참조하면, 드레인 전극(150b)과 에치 스토퍼(140)가 중첩된 제3 면적(S3)이 소스 전극(150a)과 에치 스토퍼(140)가 중첩된 제4 면적(S4)보다 크게 형성된다.
전술한 바와 같이, 본 발명은 소스 전극(150a) 및 드레인 전극(150b)이 액티브층(130)을 기준으로 비대칭으로 형성된다. 또한, 소스 전극(150a) 및 드레인 전극(150b)은 바(bar) 타입으로 이루어진다. 여기서, 바 타입이란, 박막트랜지스터에 각각 하나의 소스 전극(150a) 및 드레인 전극(150b)이 구비되고, 소스 전극(150a) 및 드레인 전극(150b)이 직사각형의 막대형상인 것을 말한다.
도 5는 본 발명의 박막트랜지스터의 액티브층의 채널을 나타낸 모식도이다. 도 5를 참조하면, 기판(110) 상에 게이트 전극(120)이 위치하고, 게이트 전극(120)을 절연시키는 게이트 절연막(125) 상에 액티브층(130)이 위치한다. 그리고, 액티브층(130) 상에 에치 스토퍼(140)가 위치하고, 액티브층(130)과 에치 스토퍼(140) 상에 소스 전극(150a)과 드레인 전극(150b)이 위치한다. 드레인 전극(150b)에는 예를 들어 10V의 전압이 인가되는 스위칭 박막트랜지스터로 작용하게 된다. 이 경우, 드레인 전극(150b)을 통해 전압이 인가되고, 게이트 전극(120)의 전압이 높아지면 어느 순간에 액티브층(130)에 채널(channel)이 형성되어 전류가 흐르게 된다. 이때의 게이트 전극(120)의 전압을 문턱전압(threshold voltage, Vth)라고 한다.
한편, 도 5에는 드레인 전극(150b)과 액티브층(130)이 중첩된 면적이 소스 전극(150a)과 액티브층(130)이 중첩된 면적보다 큰 경우를 도시하였다. 이 경우, 드레인 전극(150b)에 전압이 인가되고 게이트 전극(120)에 문턱전압 이상의 전압이 인가되면, 액티브층(130)과 컨택하지 않는 드레인 전극(150b) 부분 즉, 에치 스토퍼(140)의 윗면에 위치한 드레인 전극(150b) 부분에서 전계(field)가 강하게 가해져 마치 게이트 전극의 역할을 하게 된다. 이는 드레인 전극(150b)에 전압이 인가되기 때문이다. 그래서, 드레인 전극(150b)과 게이트 전극(120) 사이의 액티브층(130) 영역에서는 드레인 전극(150b)과 게이트 전극(120)의 전계들에 의해 밀려난 정공들에 의해 채널이 형성되지 않게 된다.
일반적으로 액티브층에 채널이 형성되려면 게이트 전극(120)의 전계에 의해 정공들이 한쪽 방향으로 밀려나야 하는데, 도 5의 경우에는 게이트 전극(120)과 에치 스토퍼(140) 윗면의 드레인 전극(150b) 부분의 양쪽에서 전계에 의해 정공들이 밀리기 때문에 채널이 형성되지 않는다. 이에 따라, 도 5에 도시된 영역 즉, 소스 전극(150b)과 액티브층(130)이 컨택하는 영역부터 에치 스토퍼(140) 윗면의 드레인 전극(150b) 부분이 시작되는 부분까지가 채널로 형성되게 된다. 즉, 숏 채널효과(short channel effect)가 나타나게 된다.
본 발명에서는 위에서 상술한 바와 같이, 드레인 전극(150b)과 액티브층(130)의 중첩된 면적이 소스 전극(150a)과 액티브층(130)이 중첩된 면적보다 크게 형성한다. 즉, 박막트랜지스터 어레이 기판에 형성되는 모든 박막트랜지스터에 숏 채널효과가 나타나게 된다. 따라서, 스위칭 박막트랜지스터와 구동 박막트랜지스터가 숏 채널효과가 나타나면 이들 사이의 문턱전압(Vth)의 편차를 줄일 수 있다. 본 발명의 문턱전압의 편차를 줄이는 효과에 대해서는 후술하기로 한다.
한편, 전술한 본 발명의 박막트랜지스터 어레이 기판은 유기전계발광표시장치에 구비될 수 있다. 도 6은 도 1의 Ⅱ-Ⅱ'에 따라 취한 단면도이다.
도 6을 참조하면, 기판(110) 상에 도 2에 도시한 박막트랜지스터가 위치한다. 박막트랜지스터를 덮는 패시베이션막(160)이 위치한다. 패시베이션막(160)은 전술한 게이트 절연막(125)과 동일하게 산화 실리콘(SiOx) 또는 산화 질화물(SiNx)로 이루어지며 이들의 다층으로 이루어질 수도 있다. 패시베이션막(160) 상에 박막트랜지스터의 소스 전극(150a)과 접속된 화소 전극(170)이 위치한다. 화소 전극(170)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 일함수가 높은 투명도전물로 이루어진다.
화소 전극(170)이 형성된 기판(110) 상에 뱅크층(180)이 위치한다. 뱅크층(180)은 화소 전극(170)을 일부 노출시켜 발광영역을 정의하는 것으로, 폴리이미드, 벤조사이클로부틴계 수지 또는 아크릴레이트 수지 등으로 이루어진다. 뱅크층(180)에 의해 노출된 화소 전극(170) 상에 발광층(190)이 위치한다. 발광층(190)은 적, 녹, 청을 발광하는 발광물질들로 이루어지며, 발광층(190)과 화소 전극(170) 사이에 정공주입층 또는 정공수송층이 더 위치할 수 있고, 발광층(190) 상에 전자수송층 또는 전자주입층을 더 위치할 수 있다. 발광층(190)을 포함하는 기판(110) 상에 대향 전극(200)이 위치한다. 대향 전극(200)은 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어진다.
도 7은 스위칭 박막트랜지스터와 구동 박막트랜지스터 간의 문턱전압 편차를 나타낸 도면이고, 도 8은 본 발명의 실험예에 따른 스위칭 박막트랜지스터와 구동 박막트랜지스터 간의 문턱전압을 나타낸 그래프이며, 도 9는 본 발명의 비교예에 따른 박막트랜지스터와 구동 박막트랜지스터 간의 문턱전압을 나타낸 그래프이다.
도 7을 참조하면, 스위칭 박막트랜지스터의 문턱전압이 증가할수록 스위칭 박막트랜지스터와 구동 박막트랜지스터의 문턱전압의 편차가 구동 박막트랜지스터에 비해 0.9V 정도의 편차가 발생하였다. 이러한 문턱전압의 편차는 스위칭 박막트랜지스터의 문턱전압이 증가할수록 지수적으로 증가하는 것을 보여주었다.
한편, 도 8을 참조하면, 본 발명의 실험예에 따라 스위칭 및 구동 박막트랜지스터를 제조한 후, 이들의 문턱전압과 그 편차를 계산하여 하기 표 1에 나타내었다. 본 실험예에서는 드레인 전극이 액티브층에 1.5㎛ 더 중첩되도록 제조하였다.
| 평균 문턱전압(Vth) | 문턱전압의 편차(V) (DR tr Vth - SW tr Vth) |
|
| 구동 박막트랜지스터(DR tr) | 스위칭 박막트랜지스터(SW tr) | |
| -0.05 | 0.06 | 0.11 |
상기 표 1을 참조하면, 드레인 전극이 액티브층에 1.5㎛ 더 중첩되는 경우, 스위칭 박막트랜지스터와 구동 박막트랜지스터의 문턱전압의 편차가 0.11V로 나타났다.
반면, 도 9를 참조하면, 본 발명의 비교예에 따라 스위칭 및 구동 박막트랜지스터를 제조한 후, 이들의 문턱전압과 그 편차를 계산하여 하기 표 2에 나타내었다. 본 비교예에서는 실험예와 반대로 소스 전극이 액티브층에 1.5㎛ 더 중첩되도록 제조하였다
| 평균 문턱전압(Vth) | 문턱전압의 편차(V) (DR tr Vth - SW tr Vth) |
|
| 구동 박막트랜지스터(DR tr) | 스위칭 박막트랜지스터(SW tr) | |
| 0.02 | 0.79 | 0.77 |
상기 표 2를 참조하면, 소스 전극이 액티브층에 1.5㎛ 더 중첩되는 경우, 스위칭 박막트랜지스터와 구동 박막트랜지스터의 문턱전압의 편차가 0.77V로 나타났다.
상기 실험예와 비교예에 따른 문턱전압의 편차를 비교해보면, 드레인 전극이 액티브층에 더 중첩되는 경우, 즉, 드레인 전극과 액티브층의 중첩 면적이 소스 전극과 액티브층의 중첩 면적보다 더 큰 경우에 스위칭 박막트랜지스터와 구동 박막트랜지스터의 문턱전압의 편차가 매우 작은 것을 확인하였다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110 : 기판 120 : 게이트 전극
125 : 게이트 절연막 130 : 액티브층
140 : 에치 스토퍼 150a : 소스 전극
150b : 드레인 전극
125 : 게이트 절연막 130 : 액티브층
140 : 에치 스토퍼 150a : 소스 전극
150b : 드레인 전극
Claims (8)
- 기판 상에 위치하는 게이트 전극;
상기 게이트 전극 상에 위치하는 게이트 절연막;
상기 게이트 절연막 상에 위치하며, 금속 산화물을 포함하는 액티브층;
상기 액티브층 상에 위치하는 에치스토퍼; 및
상기 액티브층 및 상기 에치스토퍼 상에 위치하며, 상기 액티브층 및 상기 에치스토퍼에 각각 컨택하는 소스 전극 및 드레인 전극;을 포함하며,
상기 액티브층과 상기 드레인 전극이 중첩되는 면적은 상기 액티브층과 상기 소스 전극이 중첩되는 면적과 다른 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 액티브층과 상기 드레인 전극이 중첩되는 면적은 상기 액티브층과 상기 소스 전극이 중첩되는 면적보다 큰 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 에치스토퍼와 상기 드레인 전극이 컨택하는 면적은 상기 에치스토퍼와 상기 소스 전극이 컨택하는 면적과 다른 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제3 항에 있어서,
상기 에치스토퍼와 상기 드레인 전극이 컨택하는 면적은 상기 에치스토퍼와 상기 소스 전극이 컨택하는 면적보다 큰 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 소스 전극 및 드레인 전극은 바(bar) 타입인 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 드레인 전극에 전압이 인가되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 박막트랜지스터 어레이 기판의 박막트랜지스터는 온 커런트(On current)가 100pA 이하이고, 오프 커런트(Off current)는 10㎂ 이상인 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 기판 상에 위치하는 게이트 전극;
상기 게이트 전극 상에 위치하는 게이트 절연막;
상기 게이트 절연막 상에 위치하며, 금속 산화물을 포함하는 액티브층;
상기 액티브층 상에 위치하는 에치스토퍼; 및
상기 액티브층 및 상기 에치스토퍼 상에 위치하며, 상기 액티브층 및 상기 에치스토퍼에 각각 컨택하는 소스 전극 및 드레인 전극;
상기 소스 전극에 컨택하는 화소 전극;
상기 화소 전극 상에 위치하는 발광층; 및
상기 발광층 상에 위치하는 대향 전극을 포함하며,
상기 액티브층과 상기 드레인 전극이 중첩되는 면적은 상기 액티브층과 상기 소스 전극이 중첩되는 면적과 다른 것을 특징으로 하는 표시장치.
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| KR20120063928A (ko) * | 2010-12-08 | 2012-06-18 | 엘지디스플레이 주식회사 | 미세 결정 실리콘 박막 트랜지스터와 이를 포함하는 표시장치 및 그 제조 방법 |
| KR20120114053A (ko) * | 2011-04-06 | 2012-10-16 | 삼성디스플레이 주식회사 | 박막트랜지스터, 이를 포함한 유기발광표시장치 및 유기발광표시장치의 제조방법 |
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