KR20090041506A - 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents
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Abstract
본 발명은 기판, 상기 기판 상에 위치하는 제 1 게이트 전극, 상기 제 1 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 산화물을 포함하는 반도체층, 상기 반도체층과 전기적으로 연결되는 소오스 전극 및 드레인 전극, 상기 소오스 전극 및 드레인 전극 상에 위치하는 층간 절연막 및 상기 층간 절연막 상에 위치하는 제 2 게이트 전극을 포함하는 박막 트랜지스터를 제공한다.
박막 트랜지스터, 산화물
Description
본 발명은 산화물을 포함하는 반도체층의 상부 및 하부에 각각 게이트 전극을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치에 관한 것이다.
본 발명은 박막 트랜지스터 및 이를 포함하는 표시장치에 관한 것이다.
최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 전계발광표시장치(Light Emitting Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다.
이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 평판 표시 장치로 주목받고 있다.
이와 같은 표시장치들 중에서 유기전계발광표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막 트랜지스터를 각 화소 전극에 연결하고 박막 트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
표시장치를 구동하기 위한 박막 트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 반도체층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 산화물로 반도체층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
종래 산화물 반도체층을 포함하는 박막 트랜지스터는 기판 상에 반도체층이 위치하고, 반도체층을 절연시키는 게이트 절연막이 위치하고, 게이트 절연막 상에 게이트 전극이 위치한다. 게이트 전극을 절연시키는 층간 절연막이 위치하고, 반도체층과 전기적으로 연결된 소오스 전극 및 드레인 전극이 위치하게 된다.
즉, 종래 박막 트랜지스터는 하나의 게이트 전극으로 박막 트랜지스터를 구동하였다. 이러한 박막 트랜지스터의 구동 능력을 향상시키기 위해서는 박막 트랜지스터를 크게 형성하거나 보다 우수한 전하이동도(mobility)를 갖는 반도체층의 개발이 필요하다.
그러나, 표시장치 내에 포함되는 박막 트랜지스터는 정해진 면적 내에 위치해야 하기 때문에 박막 트랜지스터의 크기를 증가시키기 어려운 문제점이 있다.
따라서, 본 발명은 박막 트랜지스터의 크기를 증가시키지 않고, 우수한 특성을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 박막 트랜지스터는 기판, 상기 기판 상에 위치하는 제 1 게이트 전극, 상기 제 1 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 산화물을 포함하는 반도체층, 상기 반도체층과 전기적으로 연결되는 소오스 전극 및 드레인 전극, 상기 소오스 전극 및 드레인 전극 상에 위치하는 층간 절연막 및 상기 층간 절연막 상에 위치하는 제 2 게이트 전극을 포함할 수 있다.
또한, 상기한 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 박막 트랜지스터를 포함하는 표시장치는 기판, 상기 기판 상에 위치하는 제 1 게이트 전극, 상기 제 1 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 산화물을 포함하는 반도체층, 상기 반도체층과 전기적으로 연결되는 소오스 전극 및 드레인 전극, 상기 소오스 전극 및 드레인 전극 상에 위치하는 층간 절연막, 상기 층간 절연막 상에 위치하는 제 2 게이트 전극 및 상기 소오스 전극 또는 드레인 전극과 전기적으로 연결된 제 1 전극을 포함할 수 있다.
본 발명의 일 실시 예에 따른 박막 트랜지스터 및 이를 포함하는 표시장치는 박막 트랜지스터의 특성을 향상시킬 수 있고, 이에 따라 표시장치의 화상 표시 특성을 향상시킬 수 있는 이점이 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세하게 설명하도록 한다.
<실시 예>
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 단면도이다.
도 1을 참조하면, 기판(100) 상에 버퍼층(105)이 위치한다. 상기 버퍼층(105) 상에 제 1 게이트 전극(110)이 위치한다.
상기 제 1 게이트 전극(110)을 절연시키는 게이트 절연막(115)이 위치하고, 상기 게이트 절연막(115) 상에 산화물을 포함하는 반도체층(120)이 위치한다. 상기 반도체층(120)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 및 아연 주석 산화물(ZnSnO)로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 반도체층(120)과 전기적으로 연결되는 소오스 전극(125a) 및 드레인 전극(125b)이 위치한다. 그리고, 상기 소오스 전극(125a) 및 드레인 전극(125b) 상에 소오스 전극(125a) 및 드레인 전극(125b)을 절연시키는 층간 절연막(130)이 위치한 다.
상기 층간 절연막(130) 상에 상기 반도체층(120)과 대응되는 위치에 제 2 게이트 전극(135)이 위치한다.
이상과 같은 구조를 갖는 본 발명의 일 실시 예에 따른 박막 트랜지스터는 제 1 게이트 전극 및 제 2 게이트 전극을 형성함으로써, 박막 트랜지스터의 전류구동능력을 향상시킬 수 있는 이점이 있다.
도 2는 본 발명의 일 실시 예에 따른 박막 트랜지스터를 포함하는 표시장치의 구조를 도시한 단면도이다.
도 2를 참조하면, 도 1에 도시된 바와 같은 구조를 갖는 박막 트랜지스터가 기판(100) 상에 위치한다.
상기 박막 트랜지스터는 제 1 게이트 전극(110), 게이트 절연막(115), 산화물을 포함하는 반도체층(120), 소오스 전극(125a), 드레인 전극(125b), 층간 절연막(130) 및 제 2 게이트 전극(135)을 포함한다.
상기 박막 트랜지스터상에 패시베이션막(140)이 위치한다. 상기 패시베이션막(140) 및 상기 층간 절연막(130)을 관통하여 드레인 전극(135b)의 일부를 노출시키는 비어홀(141)이 위치한다. 또한, 상기 패시베이션막(140) 상에는 상기 비어홀(141)을 통해 드레인 전극(125b)과 전기적으로 연결되는 제 1 전극(145)이 위치한다.
상기 제 1 전극(145)을 포함하는 기판(100) 상에 뱅크층(150)이 위치한다. 상기 뱅크층(150)은 상기 제 1 전극(145)의 일부 영역을 노출시키는 개구부(151)를 포함한다.
상기 뱅크층(150) 및 개구부(151) 상에 발광층(155)이 위치하고, 상기 발광층(155)을 포함하는 기판(100) 상에 제 2 전극(160)이 위치한다.
이상과 같은, 본 발명의 일 실시 예에 따른 박막 트랜지스터를 포함하는 표시장치는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하는 박막 트랜지스터를 형성함으로써, 박막 트랜지스터의 전류구동능력을 향상시킴으로써, 표시장치의 화상구현력을 향상시킬 수 있는 표시장치를 제공할 수 있는 이점이 있다.
이하에서는 도 3a 내지 도 3d를 참조하여, 상기와 같은 구조를 갖는 본 발명의 일 실시 예에 따른 박막 트랜지스터 및 이를 포함하는 표시장치의 제조방법을 설명하기로 한다.
도 3a를 참조하면, 기판(200)이 제공된다. 상기 기판(200)은 절연유리, 플라스틱 또는 도전성 물질을 포함할 수 있으며, 플렉서블 기판일 수 있다. 기판(200) 상에 버퍼층(205)을 형성한다. 버퍼층(205)은 기판(200)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용하여 선택적으로 형성한다.
이어, 상기 버퍼층(205) 상에 제 1 게이트 전극(210)을 형성한다. 상기 제 1 게이트 전극(210)은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 갈륨주석옥사이드(GaSnxOy), 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 은(Ag) 및 이들의 합금 중 어느 하나 이상을 적층하고 패터닝하여 형성할 수 있다.
이어, 상기 제 1 게이트 전극(210)을 포함하는 기판(200) 상에 게이트 절연막(215)을 형성한다. 상기 게이트 절연막(215)은 실리콘 산화물 또는 실리콘 질화물 중 어느 하나로 이루어질 수 있으며, 100 내지 800nm의 두께로 형성할 수 있다. 상기 게이트 절연막(215)의 두께가 100nm 이상일 경우에는 캐패시터 하부전극과 상부전극 사이에서 절연막이 터지거나 통전되는 것을 방지할 수 있고, 800nm 이하일 경우에는 얇은 절연막으로 캐패시터의 정전용량을 향상시킬 수 있는 이점이 있다.
다음, 상기 게이트 절연막(215) 상에 상기 제 1 게이트 전극(210)과 대응되도록 반도체층(220)을 형성한다. 상기 반도체층(220)은 산화물로 형성할 수 있으며, 아연산화물(ZnO), 인듐아연산화물(InZnO), 아연주석산화물(ZnSnO) 또는 인듐갈륨아연산화물(InGaZnO4)을 포함할 수 있다.
이어, 도 3b를 참조하면, 상기 반도체층(220)이 형성된 기판(200) 상에 크롬(Cr), 몰리브덴(Mo), 인듐틴옥사이드(ITO) 또는 알루미늄(Al) 등과 같은 금속을 적층하고 이를 패터닝하여 소오스 전극(225a) 및 드레인 전극(225b)을 형성한다.
이때, 상기 소오스 전극(225a) 및 드레인 전극(225b)은 상기 반도체층(220)의 양측부에 접촉하게 되어 전기적으로 연결되게 된다.
이어서, 상기 소오스 전극(225a) 및 드레인 전극(225b)을 포함하는 기판(200) 상에 층간 절연막(230)을 형성한다. 상기 층간 절연막(230)은 실리콘 산화물 또는 실리콘 질화물 중 어느 하나로 이루어질 수 있다.
다음, 상기 층간 절연막(230) 상에 상기 반도체층(220)과 대응되도록 제 2 게이트 전극(235)을 형성한다. 상기 제 2 게이트 전극(235)은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 갈륨주석옥사이드(GaSnxOy), 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 은(Ag) 및 이들의 합금 중 어느 하나 이상을 적층하고 패터닝하여 형성할 수 있다. 즉, 상기 제 1 게이트 전극(210)과 동일하게 형성할 수 있다.
상기와 같이, 제 1 게이트 전극(210), 게이트 절연막(215), 반도체층(220), 소오스 전극(225a), 드레인 전극(225b), 층간 절연막(230) 및 제 2 게이트 전극(235)을 포함하는 본 발명의 일 실시 예에 따른 박막 트랜지스터가 제조될 수 있다.
이어, 도 3c를 참조하면, 상기 박막 트랜지스터가 형성된 기판(200) 상에 패시베이션막(240)을 형성한다. 그런 다음, 상기 패시베이션막(240) 및 층간 절연막(230)을 식각하여, 상기 드레인 전극(225b)의 일부를 노출시키는 비어홀(241)을 형성한다.
이어서, 상기 패시베이션막(240) 및 비어홀(241) 상에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ICO(Indium Cerium Oxide) 또는 ZnO(Zinc Oxide)와 같은 일함수가 높은 도전물질을 적층하고 이를 패터닝하여 제 1 전극(245)을 형 성한다.
다음, 상기 제 1 전극(245)을 포함하는 기판(200) 상에 뱅크층(250)을 형성한다. 상기 뱅크층(250)은 무기막으로 형성하는 경우 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 SOG(silicate on glass)를 사용하여 형성할 수 있고, 유기막으로 형성하는 경우 아크릴계 수지, 폴리이미드계 수지 또는 BCB(benzocyclobutene)을 사용하여 형성할 수 있다.
이어, 상기 뱅크층(250)의 일부를 식각하여 상기 제 1 전극(245)의 일부 영역을 노출시키는 개구부(251)를 형성한다.
다음, 도 3d를 참조하면, 상기 뱅크층(250) 및 개구부(251) 상에 발광층(255)을 형성한다. 상기 발광층(255)은 적색, 녹색, 청색을 발광할 수 있는 유기물들을 포함할 수 있다. 또한, 상기 발광층(255)과 제 1 전극(245) 사이에 정공주입층 또는 정공수송층을 더 포함할 수 있고, 상기 발광층(255)과 추후 형성될 제 2 전극 사이에 전자주입층 또는 전자수송층을 더 포함할 수 있다.
이어서, 상기 발광층(255)을 포함하는 기판(200) 상에 배선 저항 및 일함수가 낮은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 칼슘(Ca) 또는 이들의 합금 물질을 적층하여 제 2 전극(260)을 형성하여 본 발명의 일 실시 예에 따른 표시장치를 완성한다.
본 발명의 일 실시 예에서는 제 1 전극(245)과 제 2 전극(260) 사이에 발광층(255)을 포함하는 표시장치를 개시하지만, 이와는 달리, 제 1 전극(245)과 제 2 전극(260) 사이에 액정층을 포함하는 액정표시장치에도 적용 가능하다.
또한, 본 발명의 일 실시 예에서는 제 1 게이트 전극과 소오스 전극 및 드레인 전극 사이에 반도체층이 위치하는 구조의 박막 트랜지스터를 개시하였지만, 이와는 달리 제 2 게이트 전극과 소오스 전극 및 드레인 전극 사이에 반도체층이 위치하는 구조의 박막 트랜지스터에도 적용가능할 수 있다.
그리고, 본 발명은 반도체층의 상부 및 하부에 각각 게이트 전극이 위치하는 구조의 박막 트랜지스터에 모두 적용이 가능하며, 특별히 박막 트랜지스터의 구조에 한정되지 않는다.
상기와 같이, 본 발명의 일 실시 예에 따른 박막 트랜지스터 및 표시장치는 산화물을 포함하는 반도체층의 상부 및 하부에 제 1 게이트 전극과 제 2 게이트 전극을 형성함으로써, 박막 트랜지스터의 전류구동능력을 향상시킬 수 있으며, 이에 따라 표시장치의 화상구현력을 향상시킬 수 있는 표시장치를 제공할 수 있는 이점이 있다.
이하, 본 발명의 박막 트랜지스터에 따른 실험 예들을 개시한다. 다만, 하기의 실험 예는 본 발명의 바람직한 일 실험 예일 뿐, 본 발명이 하기의 실험 예에 의해 한정되는 것은 아니다.
실험 : 박막 트랜지스터의 제 1 게이트 전극 및 제 2 게이트 전극의 전압을 각각 조절하여 박막 트랜지스터의 특성(문턱전압, 전류량)을 측정하였다.
실험에 사용된 박막 트랜지스터는 다음과 같이 제조하였다.
먼저, 유리 기판 상에 몰리브덴(Mo)을 스퍼터링법으로 100nm의 두께로 증착한 후, 패터닝하여 제 1 게이트 전극을 형성하였다. 제 1 게이트 전극이 형성된 기판 상에 PECVD법을 이용하여 200nm 두께의 SiO2를 증착하여 게이트 절연막을 형성하였다.
다음, 게이트 절연막이 형성된 기판 상에 IGZnO를 스퍼터링법으로 증착한 후 패터닝하여 반도체층을 형성하였고, 반도체층이 형성된 기판 상에 ITO를 스퍼터링법으로 50nm의 두께로 증착한 후, 패터닝하여 상기 반도체층과 접촉하는 소오스 전극 및 드레인 전극을 형성하였다.
이어, 소오스 전극 및 드레인 전극이 형성된 기판 상에 PECVD법을 이용하여 200nm 두께의 SiO2를 증착하여 층간 절연막을 형성하였고, 몰리브덴(Mo)을 스퍼터링법으로 100nm의 두께로 증착한 후, 패터닝하여 제 2 게이트 전극을 형성하여 박막 트랜지스터를 제조하였다.
<실험예 1>
제 1 게이트 전극에 0V를 인가하고 제 2 게이트 전극의 전압을 -10V에서 15V까지 변화시켜 드레인 전극과 소오스 전극 사이에 흐르는 전류량을 측정하였다.
<실험예 2>
제 1 게이트 전극에 5V를 인가한 것을 제외하고, 실험 예 1과 동일한 조건에서 드레인 전극과 소오스 전극 사이에 흐르는 전류량을 측정하였다.
<실험예 3>
제 1 게이트 전극에 10V를 인가한 것을 제외하고, 실험 예 1과 동일한 조건에서 드레인 전극과 소오스 전극 사이에 흐르는 전류량을 측정하였다.
<실험예 4>
제 1 게이트 전극 및 제 2 게이트 전극에 동시에 전압을 인가하여 -10V에서 15V까지 전압을 변화시켜 드레인 전극과 소오스 전극 사이에 흐르는 전류량을 측정하였다.
상기의 실험예 1 내지 4에 의해 측정된 드레인 전극과 소오스 전극 사이에 흐르는 전류량을 도 4a에 나타내었다. 그리고, 실험예 4의 경우에 제 1 게이트 전극과 제 2 게이트 전극에 동시에 동일한 전압(이때, 전압은 0에서 10V까지 변화시켰다.)을 인가하고, 드레인 전극과 소오스 전극 사이에 흐르는 전압(Vds)에 따른 드레인 전극과 소오스 전극 사이에 흐르는 전류량을 측정하여 도 4b에 나타내었다.
먼저, 도 4a에서 나타나는 바와 같이, 제 1 게이트 전극의 전압을 조절하므 로써, 박막 트랜지스터의 문턱전압(Vth)를 조절할 수 있음을 알 수 있다. 즉, 박막 트랜지스터의 문턱전압을 제 1 게이트 전극의 전압을 조절하여 제어할 수 있으므로, 전원 전압의 소모를 줄일 수 있도록 문턱전압을 최적의 상태로 제어할 수 있는 이점이 있다.
그리고, 실험예 4의 경우에는 동일한 문턱전압하에서 실험예 1 내지 3보다 전류가 증가한 것을 알 수 있다. 즉, 박막 트랜지스터의 실제적이 전류구동능력이 증가함을 알 수 있고, 따라서, 박막 트랜지스터의 크기를 감소시킬 수 있는 이점이 있다.
또한, 도 4b를 참조하면, 실험예 4에서는 제 1 게이트 전극 및 제 2 게이트 전극에 인가되는 전압(Vg)을 변화시켰을 때, 드레인 전극과 소오스 전극 사이의 흐르는 전류량(Ids)이 포화지역에서 증가되지 않는 것을 알 수 있다. 즉, 박막 트랜지스터의 특성을 향상시킬 수 있고, 특성이 안정한 박막 트랜지스터를 제공할 수 있다. 이에 따라, 표시장치의 구동 박막 트랜지스터에 적용될 경우에 안정적인 휘도를 나타낼 수 있는 표시장치를 제공할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발 명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 박막 트랜지스터를 포함하는 표시장치의 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시 예에 따른 박막 트랜지스터를 포함하는 표시장치의 제조 공정을 나타낸 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 박막 트랜지스터의 특성을 측정한 그래프이다.
Claims (7)
- 기판;상기 기판 상에 위치하는 제 1 게이트 전극;상기 제 1 게이트 전극 상에 위치하는 게이트 절연막;상기 게이트 절연막 상에 위치하며, 산화물을 포함하는 반도체층;상기 반도체층과 전기적으로 연결되는 소오스 전극 및 드레인 전극;상기 소오스 전극 및 드레인 전극 상에 위치하는 층간 절연막; 및상기 층간 절연막 상에 위치하는 제 2 게이트 전극을 포함하는 박막 트랜지스터.
- 제 1항에 있어서,상기 반도체층은 아연산화물(ZnO), 인듐아연산화물(InZnO), 인듐갈륨아연산화물(InGaZnO) 및 아연주석산화물(ZnSnO)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 박막 트랜지스터.
- 제 1항에 있어서,상기 게이트 절연막의 두께는 100 내지 800nm인 박막 트랜지스터.
- 제 1항에 있어서,상기 기판 상에 버퍼층을 더 포함하는 박막 트랜지스터.
- 제 1항에 있어서,상기 제 1 게이트 전극 및 제 2 게이트 전극은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 갈륨주석옥사이드(GaSnxOy), 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 은(Ag) 및 이들의 합금 중 어느 하나 이상인 박막 트랜지스터.
- 제 1항에 있어서,상기 제 1 게이트 전극 및 제 2 게이트 전극은 동일한 전압 또는 서로 다른 전압이 인가되는 박막 트랜지스터.
- 기판;상기 기판 상에 위치하는 제 1 게이트 전극;상기 제 1 게이트 전극 상에 위치하는 게이트 절연막;상기 게이트 절연막 상에 위치하며, 산화물을 포함하는 반도체층;상기 반도체층과 전기적으로 연결되는 소오스 전극 및 드레인 전극;상기 소오스 전극 및 드레인 전극 상에 위치하는 층간 절연막;상기 층간 절연막 상에 위치하는 제 2 게이트 전극; 및상기 소오스 전극 또는 드레인 전극과 전기적으로 연결된 제 1 전극을 포함하는 표시장치.
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