JP2015170379A - 半導体装置 - Google Patents

Abstract

【課題】ディスターブ現象を抑制しつつ、ＧＩＤＬ電流を低減する。
【解決手段】サブワード線ＳＷＬを駆動するサブワードドライバＳＷＤと、サブワードドライバＳＷＤに、負電位ＶＫＫ１，ＶＫＫ２の一方を供給する選択回路５０と、サブワード線ＳＷＬが活性電位ＶＰＰである場合に選択され、負電位ＶＫＫ１，ＶＫＫ２のいずれかである場合に非選択となるメモリセルＭＣとを備える。本発明によれば、アクセス状況に応じてサブワード線の非活性電位を切り替えることができる。これにより、ディスターブ現象を抑制しつつ、ＧＩＤＬ電流を低減することができるため、プロセスばらつきが大きい場合であっても、非活性電位のマージンを十分に確保することが可能となる。
【選択図】図９

Description

本発明は半導体装置に関し、特に、サブワード線を駆動するサブワードドライバを備えた半導体装置に関する。

ＤＡＲＭ（Dynamic Random Access Memory）などのメモリ系半導体装置においては、サブワード線とビット線の交点にメモリセルが配置される。サブワード線の駆動はサブワードドライバによって行われ、サブワード線が活性電位に駆動されるとメモリセルが当該ビット線に接続される。一方、サブワード線が非活性電位に駆動されている期間は、メモリセルとビット線が切断された状態となる。

ＤＲＡＭにおけるサブワード線の非活性電位は、通常、接地電位よりも低い負電位に設定される（特許文献１参照）。これは、サブワード線を負電位とすることによりメモリセルに含まれるセルトランジスタのオフリーク電流を低減し、これによってディスターブ現象による情報保持特性の悪化を防止するためである。ディスターブ現象とは、あるサブワード線を繰り返しアクセスすると、これに隣接する他のサブワード線に接続されたメモリセルの情報保持特性が低下する現象である。

しかしながら、サブワード線に与える負電位が低すぎると、ゲート−ドレイン間の電圧によってＧＩＤＬ（Gate-Induced Drain Leakage）電流が増加してしまう。つまり、ディスターブ特性の確保とＧＩＤＬ電流の抑制はトレードオフの関係にある。したがって、具体的な負電位のレベルは、ディスターブ特性とＧＩＤＬ電流の両方を考慮して最適な範囲内に設定される。

特開２０１３−１５７０４４号公報

しかしながら、ディスターブ特性やＧＩＤＬ電流は、製造時におけるプロセスばらつきの影響を受けるため、プロセスばらつきが大きいとマージンが減少し、場合によっては設定値が最適な範囲から外れてしまうおそれが生じる。特に、近年においては、サブワード線のピッチが縮小されているためディスターブ現象が生じやすく、負電位のマージンはますます狭くなっているのが実情である。

本発明の一側面による半導体装置は、第１のサブワード線と、前記第１のサブワード線を駆動する第１のサブワードドライバと、前記第１のサブワードドライバに、少なくとも第１及び第２の非活性電位を含む互いに電位の異なる複数の非活性電位のいずれか一つを供給する第１の選択回路と、前記第１のサブワード線が活性電位である場合に選択され、前記第１のサブワード線が前記複数の非活性電位のいずれかである場合に非選択となる第１のメモリセルと、を備えることを特徴とする。

本発明の他の側面による半導体装置は、複数のサブワード線と、前記複数のサブワード線と交差する複数のビット線と、前記複数のサブワード線と前記複数のビット線の交点にそれぞれ配置された複数のメモリセルと、前記複数のサブワード線のいずれか一つに活性電位が供給される場合には、前記複数のサブワード線の残りの少なくとも一部に第２の非活性電位を供給し、前記複数のサブワード線のいずれにも前記活性電位が供給されない場合には、前記複数のサブワード線の少なくとも一部に前記第２の非活性電位とは異なる第１の非活性電位を供給する選択回路と、を備えることを特徴とする。

本発明によれば、アクセス状況に応じてサブワード線の非活性電位を切り替えることができる。これにより、プロセスばらつきが大きい場合であっても、非活性電位のマージンを十分に確保することが可能となる。

本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 半導体装置１０のレイアウトを説明するための模式的な平面図である。 バンクＢＫの構造を説明するための拡大図である。 メモリマットＭＡＴの構造を説明するための回路図である。 メモリセルＭＣ０，ＭＣ１の物理的な構造を説明するための断面図である。 非活性電位ＮＶＫＫのマージンを説明するためのグラフである。 非活性電位ＮＶＫＫのレベルと情報保持時間との関係を説明するためのグラフである。 活性電位ＶＰＰ及び非活性電位ＮＶＫＫのレベルとＧＩＤＬ電流との関係を説明するためのグラフである。 第１例による選択回路５０の回路図である。 選択回路５０の動作を説明するためのタイミング図である。 第２例による選択回路６０の回路図である。 選択回路６０の動作を説明するためのタイミング図である。 第３例による選択回路７０の回路図である。 選択回路７０の動作を説明するためのタイミング図である。 選択回路５０，６０又は７０の割り当て方法の第１例を説明するための図である。 選択回路５０を第１例による割り当て方法に基づいて割り当てた場合の具体的な回路図である。 選択回路６０を第１例による割り当て方法に基づいて割り当てた場合の具体的な回路図である。 選択回路７０を第１例による割り当て方法に基づいて割り当てた場合の具体的な回路図である。 選択回路５０，６０又は７０の割り当て方法の第２例を説明するための図である。 選択回路７０を第２例による割り当て方法に基づいて割り当てた場合の具体的な回路図である。 選択回路５０，６０又は７０の割り当て方法の第３例を説明するための図である。 選択回路６０を第３例による割り当て方法で割り当てた場合の具体的な回路図である。 選択回路７０を第３例による割り当て方法で割り当てた場合におけるキャパシタ７１のレイアウトを説明するための図である。 図２３のレイアウトを採用した場合の回路図である。 サブワード線ＳＷＬとビット線ＢＬとの間に生じる容量成分を説明するための図である。 ビット線ＢＬの電位変化を示すグラフである。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のサブワード線ＳＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。サブワード線ＳＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。

ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１及びコマンド端子２２を介して外部からアドレス信号ＡＤＤ及びコマンド信号ＣＭＤがそれぞれ供給される。アクセス制御回路２０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらに基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作を制御する。

具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合には、アドレス信号ＡＤＤ（ロウアドレスＲＡ）はロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はロウアドレスＲＡが示すサブワード線ＳＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。

一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合には、アドレス信号ＡＤＤ（カラムアドレスＣＡ）はカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はカラムアドレスＣＡが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、メモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５を介してデータ端子２３から外部に出力される。また、ライト動作時においては、データ端子２３を介して外部から供給されたリードデータＤＱがアンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。

これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路３０によって生成される。電源回路３０は、電源端子３１，３２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電位ＶＰＰ，ＶＫＫ１，ＶＫＫ２，ＶＢＢ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。本実施形態では、
ＶＰＰ＞ＶＤＤ＞ＶＰＥＲＩ≒ＶＡＲＹ＞ＶＳＳ＞ＶＫＫ１＞ＶＫＫ２＞ＶＢＢ
である。つまり、内部電位ＶＫＫ１，ＶＫＫ２，ＶＢＢはいずれも負電位である。以下、内部電位ＶＫＫ１，ＶＫＫ２，ＶＢＢをそれぞれ「第１の負電位」、「第２の負電位」及び「基板電位」と呼ぶことがある。

内部電位ＶＰＰ，ＶＫＫ１，ＶＫＫ２は、主にロウデコーダ１２において用いられる電位である。詳細については後述するが、ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したサブワード線ＳＷＬを高電位であるＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタをオンさせる。一方、非選択のサブワード線には、負電位ＶＫＫ１，ＶＫＫ２のいずれかが供給される。

内部電位ＶＡＲＹは、センス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電位ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の電源電位として用いられる。これら周辺回路の電源電位として外部電位ＶＤＤよりも電位の低い内部電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。

図２は、本実施形態による半導体装置１０のレイアウトを説明するための模式的な平面図である。

図２に示すように、本実施形態においてはメモリセルアレイ１１が８つのバンクＢＫ０〜ＢＫ７に分割され、Ｘ方向に隣接する２つのバンク間にロウデコーダ１２が配置されている。その他の周辺回路領域ＰＥには、図１に示した各種周辺回路や外部端子が配置される。

図３は、バンクＢＫの構造を説明するための拡大図である。

図３に示すように、各バンクＢＫには、多数のメモリマットＭＡＴがマトリクス状にレイアウトされている。そして、各メモリマットＭＡＴのＸ方向における両側にはサブワードドライバ列ＳＷＤＡが設けられ、各メモリマットＭＡＴのＹ方向における両側にはセンスアンプ列ＳＡＡが設けられる。

サブワードドライバ列ＳＷＤＡには、後述する複数のサブワードドライバが配置され、その動作はロウデコーダ１２によって制御される。ロウデコーダ１２は、ロウアドレスＲＡが入力されると、Ｘ方向に並ぶ（つまりＹ座標の等しい）複数のサブワードドライバ列ＳＷＤＡを選択する。例えば、図３においてハッチングが付されたサブワードドライバ列ＳＷＤＡが選択されると、ハッチングが付されたメモリマットＭＡＴが選択されることになる。この場合、他のメモリマットＭＡＴは全て非選択となる。

また、センスアンプ列ＳＡＡには複数のセンスアンプＳＡが配置され、カラムデコーダ１３によって選択されたセンスアンプＳＡが図１に示したアンプ回路１５に接続される。

図４は、メモリマットＭＡＴの構造を説明するための回路図である。

図４には、Ｙ方向に隣接するメモリマットＭＡＴ０，ＭＡＴ１の一部が図示されている。図４に示すように、各メモリマットＭＡＴ０，ＭＡＴ１内においては、サブワード線ＳＷＬがＸ方向に延在し、ビット線ＢＬがＹ方向に延在している。尚、図４にはメモリマットＭＡＴ０に設けられた２本のサブワード線ＳＷＬ０，ＳＷＬ１及び１本のビット線ＢＬ０と、メモリマットＭＡＴ１に設けられた１本のサブワード線ＳＷＬ２及び１本のビット線ＢＬ１が示されている。

サブワード線ＳＷＬ０，ＳＷＬ１は隣接して設けられており、互いに異なるサブワードドライバ列ＳＷＤＡに設けられたサブワードドライバＳＷＤ０，ＳＷＤ１によって駆動される。これらサブワードドライバＳＷＤには、それぞれ対応するメインワード信号ＭＷＳ、駆動信号ＦＸ及び非活性電位ＮＶＫＫが供給される。メインワード信号ＭＷＳ及び駆動信号ＦＸは、ロウアドレスＲＡに基づきロウデコーダ１２によって生成される信号である。後述するが、駆動信号ＦＸは、ＦＸＴ及びＦＸＢからなる相補信号である。また、非活性電位ＮＶＫＫは、上述した第１及び第２の負電位ＶＫＫ１，ＶＫＫ２のいずれかである。

また、ビット線ＢＬ０とビット線ＢＬ１は、同じセンスアンプＳＡ０に接続されている。つまり、本実施形態による半導体装置１０はいわゆるオープンビット線構造を有している。但し、本発明による半導体装置がオープンビット線構造を有していることは必須でなく、他の構造、例えばフォールデットビット線構造を有していても構わない。

センスアンプＳＡ０は、ビット線ＢＬ０とビット線ＢＬ１の電位差を増幅する役割を果たす。例えば、サブワード線ＳＷＬ０が選択された場合には、メモリセルＭＣ０に保持された電荷によってビット線ＢＬ０の電位が変化するため、ビット線ＢＬ１を参照電位としてこの変化を検出することができる。

メモリセルＭＣは、セルトランジスタＴとセルキャパシタＣが直列接続された構成を有している。ここで、図４に示すメモリセルＭＣ０，ＭＣ１は、ビット線ＢＬ０を共有し、且つ、隣接するサブワード線ＳＷＬ０，ＳＷＬ１によってそれぞれ選択されるメモリセルである。このような２つのメモリセル間においてはディスターブ現象が生じやすいことが知られている。

図５は、メモリセルＭＣ０，ＭＣ１の物理的な構造を説明するための断面図である。

図５に示すように、メモリセルＭＣ０，ＭＣ１のセルトランジスタＴは、素子分離領域ＳＴＩによって区画された１つの活性領域４１内に設けられている。セルトランジスタＴは、ゲート電極が半導体基板４０に埋め込まれた、いわゆるトレンチゲート構造を有している。これらゲート電極は、それぞれサブワード線ＳＷＬ０，ＳＷＬ１によって構成される。

活性領域４１内には、３つの不純物拡散領域４２〜４４が設けられている。このうち、端部に位置する不純物拡散領域４２，４４はそれぞれメモリセルＭＣ０，ＭＣ１のセルキャパシタＣに接続され、中央に位置する不純物拡散領域４３はビット線ＢＬ０に接続されている。

隣接するメモリセルＭＣ０，ＭＣ１間においては、ディスターブ現象が生じることがある。既に説明したとおり、ディスターブ現象とは、あるサブワード線ＳＷＬを繰り返しアクセスすると、これに隣接する他のサブワード線ＳＷＬに接続されたメモリセルＭＣの情報保持特性が低下する現象である。例えば、図５に示すサブワード線ＳＷＬ０を繰り返しアクセスすると、これに隣接するサブワード線ＳＷＬ１に接続されたメモリセルＭＣ１の情報保持特性が低下する。原因については諸説あるが、例えば、隣接するサブワード線間に生じている寄生容量Ｃｐによるものであると考えられている。

つまり、あるサブワード線ＳＷＬ０が繰り返しアクセスされると、その電位が負電位ＮＶＫＫから高電位ＶＰＰへ繰り返し変化するため、隣接するサブワード線ＳＷＬ１を負電位ＮＶＫＫに固定しているにもかかわらず、寄生容量Ｃｐによるカップリングによってその電位がわずかに上昇する。これにより、サブワード線ＳＷＬ１に接続されたセルトランジスタＴのオフリーク電流が増大し、セルキャパシタＣのチャージレベルが通常よりも高速に失われてしまう。

さらに、サブワード線ＳＷＬ０を高電位ＶＰＰから負電位ＮＶＫＫに変化させると、セルトランジスタＴがオンからオフに変化するため、キャリアである浮遊電子がチャネル付近に発生する。そして、サブワード線ＳＷＬ０へのアクセスが繰り返されると浮遊電子が累積し、累積した浮遊電子がサブワード線ＳＷＬ１側のキャパシタノード（不純物拡散領域４４）へ移動してＰＮジャンクションリークを誘発し、セルキャパシタＣのチャージレベルを失わせる。

以上のメカニズムにより、あるサブワード線ＳＷＬが繰り返しアクセスされると、隣接するサブワード線ＳＷＬに繋がるメモリセルＭＣの情報保持時間が低下する。

このようなディスターブ現象による情報保持時間の低下を防止するためには、サブワード線ＳＷＬの非活性電位ＮＶＫＫをより低くすればよい。しかしながら、サブワード線ＳＷＬの非活性電位ＮＶＫＫを低くすると、ゲート−ドレイン間電圧が高くなるためＧＩＤＬ電流が増加してしまう。したがって、具体的な非活性電位ＮＶＫＫのレベルは、ディスターブ特性とＧＩＤＬ電流の両方を考慮して設定する必要がある。しかしながら、ディスターブ特性やＧＩＤＬ電流は、製造時におけるプロセスばらつきの影響を受けるため、プロセスばらつきが存在すると、製造ロットごとに非活性電位ＮＶＫＫのマージンが相違してしまう。

図６は、非活性電位ＮＶＫＫのマージンを説明するためのグラフである。

図６において、縦軸は非活性電位ＮＶＫＫのレベル、横軸は製造ロットであり、網掛けされた領域Ｐａｓｓは、非活性電位ＮＶＫＫの適切な範囲である。そして、実際の非活性電位ＮＶＫＫのレベルは、全ての製造ロットに対して領域Ｐａｓｓに含まれるよう、設定される。一例として、図６では非活性電位ＮＶＫＫを−０．２Ｖに設定している。

ここで、実際の非活性電位ＮＶＫＫのレベルが領域Ｐａｓｓよりも高い場合（レベルが浅い場合）には、ディスターブ特性の悪化により所定の情報保持特性を満足することができなくなる。図７は、非活性電位ＮＶＫＫのレベルと情報保持時間との関係を説明するためのグラフであり、非活性電位ＮＶＫＫが高くなると情報保持時間が低下することが分かる。

逆に、実際の非活性電位ＮＶＫＫのレベルが領域Ｐａｓｓよりも低い場合（レベルが深い場合）には、ＧＩＤＬ電流の増大により所定の電流スペックを満足することができなくなる。図８は、活性電位ＶＰＰ及び非活性電位ＮＶＫＫのレベルとＧＩＤＬ電流との関係を説明するためのグラフであり、活性電位ＶＰＰが一定であれば、負電位である非活性電位ＮＶＫＫが低くなるほどＧＩＤＬ電流が増大することが分かる。

したがって、情報保持特性と電流スペックの両方を満足するためには、非活性電位ＮＶＫＫのレベルを網掛けされた領域Ｐａｓｓの範囲内に設定する必要があるが、図６に示すように、領域Ｐａｓｓのレベルは製造ロットによって異なる。このため、製造ロット間における領域Ｐａｓｓの違いを考慮すると、非活性電位ＮＶＫＫのマージンは非常に狭くなってしまう。

このような問題を解消すべく、本実施形態による半導体装置１０では、選択回路を用いて非活性電位ＮＶＫＫのレベルを可変としている。以下、詳細に説明する。

図９は、第１例による選択回路５０の回路図である。

図９に示すように、第１例による選択回路５０は、Ｎチャンネル型のＭＯＳトランジスタ５１，５２によって構成される。トランジスタ５１のソースには第１の負電位ＶＫＫ１が供給され、トランジスタ５２のソースには第２の負電位ＶＫＫ２（＜ＶＫＫ１）が供給されている。また、トランジスタ５１のゲート電極には選択信号ＳＥＬ１が供給され、トランジスタ５２のゲート電極には選択信号ＳＥＬ２が供給される。そして、トランジスタ５１，５２のドレインからは、非活性電位ＮＶＫＫが出力される。したがって、非活性電位ＮＶＫＫのレベルは、選択信号ＳＥＬ１，ＳＥＬ２に基づき、負電位ＶＫＫ１，ＶＫＫ２のいずれか一方に設定される。

非活性電位ＮＶＫＫは、サブワードドライバＳＷＤに供給される。サブワードドライバＳＷＤは、Ｐチャンネル型のＭＯＳトランジスタＰ１と、Ｎチャンネル型のＭＯＳトランジスタＮ１，Ｎ２によって構成される。トランジスタＰ１，Ｎ１は直列接続されており、そのゲート電極にはメインワード信号ＭＷＳが入力される。トランジスタＰ１のソースには駆動信号ＦＸＴが供給され、トランジスタＮ１のソースには非活性電位ＮＶＫＫが供給される。また、トランジスタＰ１，Ｎ１のドレインはサブワード線ＳＷＬに接続されている。さらに、トランジスタＮ２のゲート電極には駆動信号ＦＸＢが供給されており、そのドレインはサブワード線ＳＷＬに接続され、ソースには非活性電位ＮＶＫＫが供給される。

メインワード信号ＭＷＳは選択時にローレベル（ＶＫＫ２レベル）となる信号であり、駆動信号ＦＸＴ，ＦＸＢは選択時にそれぞれハイレベル（ＶＰＰレベル）及びローレベル（ＶＫＫ２レベル）となる信号である。これにより、メインワード信号ＭＷＳ及び駆動信号ＦＸＴ，ＦＸＢが活性化すると、当該サブワード線ＳＷＬは活性電位であるＶＰＰレベルに駆動される。これに対し、メインワード信号ＭＷＳ及び駆動信号ＦＸＴ，ＦＸＢの少なくとも一方が非活性状態である場合には、当該サブワード線ＳＷＬは非活性電位であるＮＶＫＫレベルに駆動される。そして、実際の非活性電位ＮＶＫＫのレベルは、選択信号ＳＥＬ１，ＳＥＬ２に基づき、負電位ＶＫＫ１，ＶＫＫ２のいずれかに制御される。

選択信号ＳＥＬ１，ＳＥＬ２は、図１に示すロウデコーダ１２によって生成される。そして、非選択のメモリマットＭＡＴに対しては選択信号ＳＥＬ１が活性化し、選択されたメモリマットＭＡＴに対しては選択信号ＳＥＬ２が活性化される。例えば、図３に示したメモリマットＭＡＴのうち、ハッチングが施されていない非選択のメモリマットＭＡＴに対しては選択信号ＳＥＬ１が活性化し、ハッチングが施された選択メモリマットＭＡＴに対しては選択信号ＳＥＬ２が活性化する。その結果、非選択のメモリマットＭＡＴにおいては全てのサブワード線ＳＷＬに第１の負電位ＶＫＫ１が与えられる一方、選択メモリマットＭＡＴにおいては、選択されたサブワード線ＳＷＬに高電位ＶＰＰが与えられるとともに、その他のサブワード線ＳＷＬには第２の負電位ＶＫＫ２が与えられる。

図１０は、選択回路５０の動作を説明するためのタイミング図である。

図１０において、符号ＳＷＬａは選択されたサブワード線ＳＷＬの電位を示し、符号ＳＷＬｘは選択メモリマットＭＡＴ内の非選択サブワード線ＳＷＬの電位を示し、符号ＳＷＬｙは非選択メモリマットＭＡＴ内のサブワード線ＳＷＬの電位を示している。また、選択信号ＳＥＬ１，ＳＥＬ２及び非活性電位ＮＶＫＫについては、選択されたメモリマットＭＡＴに対応するレベルを実線で示し、非選択のメモリマットＭＡＴに対応するレベルを破線で示している。

図１０に示すように、外部からアクティブコマンドＡＣＴとプリチャージコマンドＰＲＥが交互に発行されると、これに連動して、選択されたサブワード線ＳＷＬに対応するメインワード信号ＭＷＳ及び駆動信号ＦＸＴ，ＦＸＢが変化する。その結果、選択されたサブワード線ＳＷＬについては、符号ＳＷＬａで示すように、アクティブ期間においては高電位ＶＰＰとなり、プリチャージ期間においては負電位ＶＫＫ１となる。プリチャージ期間においてサブワード線ＳＷＬが負電位ＶＫＫ１となるのは、プリチャージ期間においては常に選択信号ＳＥＬ１が活性化するからである。

一方、選択メモリマットＭＡＴ内の非選択サブワード線ＳＷＬについては、符号ＳＷＬｘで示すように、アクティブ期間においては負電位ＶＫＫ２となり、プリチャージ期間においては負電位ＶＫＫ１となる。つまり、アクティブコマンドＡＣＴが発行されると非活性電位ＮＶＫＫのレベルが△Ｖ（＝ＶＫＫ１−ＶＫＫ２）だけ低下し、プリチャージコマンドＰＲＥが発行されると非活性電位ＮＶＫＫのレベルが△Ｖだけ上昇する。アクティブ期間においてサブワード線ＳＷＬが負電位ＶＫＫ２となるのは、アクティブ期間においては選択メモリマットＭＡＴに対応する選択信号ＳＥＬ２が活性化するからである。

さらに、非選択メモリマットＭＡＴ内のサブワード線ＳＷＬについては、符号ＳＷＬｙで示すように、常に負電位ＶＫＫ１に固定される。これは、非選択メモリマットＭＡＴにおいては常に選択信号ＳＥＬ１が活性化するからである。

かかる動作により、アクティブ期間においては、選択メモリマットＭＡＴに属する非選択サブワード線ＳＷＬについては負電位ＶＫＫ２（＜ＶＫＫ１）となり、非選択メモリマットＭＡＴに属するサブワード線ＳＷＬについては負電位ＶＫＫ１となる。その結果、ディスターブ現象が生じる選択メモリマットＭＡＴにおいては、より大きな負電位が与えられることからディスターブ現象が効果的に抑制される一方、ディスターブ現象の生じない非選択メモリマットＭＡＴにおいては、負電位のレベルが抑制されることからＧＩＤＬ電流が低減される。

これにより、非活性電位ＮＶＫＫのマージンが狭い場合であっても、ディスターブ特性の確保とＧＩＤＬ電流の抑制を両立させることが可能となる。

図１１は、第２例による選択回路６０の回路図である。

図１１に示すように、第２例による選択回路６０は、Ｎチャンネル型のＭＯＳトランジスタ６１，６２が追加されている点において、第１例による選択回路５０と相違している。トランジスタ６１のドレインには電源電位ＶＤＤが供給され、トランジスタ６２のソースには基板電位ＶＢＢ（＜ＶＫＫ２）が供給されている。また、トランジスタ６１のゲート電極には選択信号ＳＥＬ１ｐが供給され、トランジスタ６２のゲート電極には選択信号ＳＥＬ２ｐが供給される。そして、トランジスタ６１のソース及びトランジスタ６２のドレインは、トランジスタ５１，５２のドレインに接続されている。

選択信号ＳＥＬ１ｐ，ＳＥＬ２ｐは、図１に示すロウデコーダ１２によって生成される。そして、選択信号ＳＥＬ１ｐは選択信号ＳＥＬ１が活性化する直前に活性化し、選択信号ＳＥＬ２ｐは選択信号ＳＥＬ２が活性化する直前に活性化する。

図１２は、選択回路６０の動作を説明するためのタイミング図である。

図１２に示す選択信号ＳＥＬ１，ＳＥＬ１ｐ，ＳＥＬ２，ＳＥＬ２ｐは、いずれも選択されたメモリマットＭＡＴに対する波形を示している。また、選択されたサブワード線ＳＷＬについては、図１０と同様、符号ＳＷＬａで示すように高電位ＶＰＰと負電位ＶＫＫ１の間で変化する。

また、他のサブワード線ＳＷＬの電位についても、基本的に図１０を用いて説明したとおりに変化するが、選択信号ＳＥＬ１ｐ，ＳＥＬ２ｐの活性化によって非活性電位ＮＶＫＫがオーバードライブされる。つまり、選択信号ＳＥＬ２が活性化する直前には選択信号ＳＥＬ２ａが活性化するため、非活性電位ＮＶＫＫが負電位ＶＫＫ１からマイナス方向にオーバードライブされ、これによって非活性電位ＮＶＫＫのレベルが速やかに負電位ＶＫＫ２に到達する。また、選択信号ＳＥＬ１が活性化する直前には選択信号ＳＥＬ１ａが活性化するため、非活性電位ＮＶＫＫが負電位ＶＫＫ２からプラス方向にオーバードライブされ、これによって非活性電位ＮＶＫＫのレベルが速やかに負電位ＶＫＫ１に到達する。

このように、選択回路６０を用いれば、非活性電位ＮＶＫＫのレベルを速やかに切り替えることが可能となる。尚、図１１に示した例では、オーバードライブ用に電源電位ＶＤＤ及び基板電位ＶＢＢを用いているが、オーバードライブ可能な電位であれば、他の電位を用いても構わない。ここで、オーバードライブ可能な電位とは、負電位ＶＫＫ１について負電位ＶＫＫ１よりも高い電位を指し、負電位ＶＫＫ２については負電位ＶＫＫ２よりも低い電位を指す。

図１３は、第３例による選択回路７０の回路図である。

図１３に示すように、第３例による選択回路７０は、トランジスタ６２がキャパシタ７１に置き換えられている点において、第１例による選択回路５０と相違している。キャパシタ７１は、一端がトランジスタ５１のドレインに接続され、他端に選択信号ＳＥＬ２が供給される。

図１４は、選択回路７０の動作を説明するためのタイミング図である。

図１４に示すように、本例では、トランジスタ５１がオフすると選択信号ＳＥＬ２がローレベルとなり、トランジスタ５１がオンすると選択信号ＳＥＬ２がハイレベルとなる。これにより、アクティブ期間においては、キャパシタ７１によるポンピングによって、非活性電位ＮＶＫＫのレベルが負電位ＶＫＫ１から負電位ＶＫＫ２に押し下げられる。

本例によれば、電源回路３０によって負電位ＶＫＫ２を生成することなく、非活性電位ＮＶＫＫのレベルを切り替えることが可能となる。また、キャパシタ７１によるポンピングによって非活性電位ＮＶＫＫのレベルを切り替えていることから、充放電による消費電流を削減することも可能となる。

図１５は、選択回路５０，６０又は７０の割り当て方法の第１例を説明するための図である。

図１５に示す例では、Ｘ方向に並ぶ（つまりＹ座標の等しい）複数のサブワードドライバ列ＳＷＤＡに対して、１つの選択回路５０，６０又は７０が割り当てられる。かかる割り当て方法によれば、選択回路５０，６０又は７０の数を最小限とすることが可能となる。

図１６〜図１８は、それぞれ選択回路５０，６０，７０を第１例による割り当て方法に基づいて割り当てた場合の具体的な回路図である。

図１６〜図１８に示すように、第１例による割り当て方法を用いる場合、Ｘ方向に並ぶ複数のサブワードドライバ列ＳＷＤＡに含まれる全てのサブワードドライバＳＷＤに対して、１つの選択回路５０，６０又は７０が割り当てられる。したがって、これら全てのサブワードドライバＳＷＤには共通の非活性電位ＮＶＫＫが供給されることになる。尚、選択回路７０を用いる場合、キャパシタ７１はロウデコーダ１２の形成エリアに配置すればよい。これによれば、メモリセルアレイ１１の形成エリアにキャパシタ７１を設ける必要がないことから、メモリセルアレイ１１の設計を変更する必要がない。

図１９は、選択回路５０，６０又は７０の割り当て方法の第２例を説明するための図である。

図１９に示す例では、Ｘ方向に並ぶ（つまりＹ座標の等しい）複数のサブワードドライバ列ＳＷＤＡに対して、２つの選択回路５０，６０又は７０が割り当てられる。そして、一方の選択回路５０，６０又は７０については奇数番目のサブワードドライバ列ＳＷＤＡに割り当てられ、他方の選択回路５０，６０又は７０については偶数番目のサブワードドライバ列ＳＷＤＡに割り当てられる。かかる割り当て方法によれば、１つの選択回路５０，６０又は７０の負荷が小さくなることから、高速に非活性電位ＮＶＫＫのレベルを切り替えることが可能となる。

また、Ｘ方向に並ぶ複数のメモリマットＭＡＴが１つおきに選択される仕様（例えば偶数番目のメモリマットＭＡＴが選択され、奇数番目のメモリマットＭＡＴが非選択となる仕様）である場合には、Ｘ方向に並ぶ複数のメモリマットＭＡＴのうち、選択されたメモリマットＭＡＴに対しては負電位ＶＫＫ２を供給し、非選択のメモリマットＭＡＴに対しては負電位ＶＫＫ１を供給することができる。

尚、本例による割り当て方法は、選択回路７０を用いる場合において特に好適である。

図２０は、選択回路７０を第２例による割り当て方法に基づいて割り当てた場合の具体的な回路図である。

図２０に示す例では、偶数番目のサブワードドライバ列ＳＷＤＡに割り当てられた選択回路７０ｅと、奇数番目のサブワードドライバ列ＳＷＤＡに割り当てられた選択回路７０ｏを備え、これらに含まれるキャパシタ７１がロウデコーダ１２の形成エリアに配置されている。

図２１は、選択回路５０，６０又は７０の割り当て方法の第３例を説明するための図である。

図２１に示す例では、１つのサブワードドライバ列ＳＷＤＡに対して、１つの選択回路５０，６０又は７０が割り当てられる。かかる割り当て方法によれば、１つの選択回路５０，６０又は７０の負荷がより小さくなることから、より高速に非活性電位ＮＶＫＫのレベルを切り替えることが可能となる。

図２２は、選択回路６０を第３例による割り当て方法で割り当てた場合の具体的な回路図である。

図２２には、Ｘ方向に並ぶ（つまりＹ座標の等しい）２つのサブワードドライバ列ＳＷＤＡｋ，ＳＷＤＡｊが示されており、これらに対して選択回路６０ｋ，６０ｊがそれぞれ割り当てられている。これら選択回路６０ｋ，６０ｊは上述したオーバードライブ機能を有していることから、非活性電位ＮＶＫＫのレベルを非常に高速に切り替えることが可能となる。尚、選択回路６０ｋ，６０ｊは、Ｘ方向に並んだサブワードドライバ列ＳＷＤＡｋ，ＳＷＤＡｊに対して割り当てられていることから、共通に制御される。

図２３は、選択回路７０を第３例による割り当て方法で割り当てた場合におけるキャパシタ７１のレイアウトを説明するための図である。また、図２４はその回路図である。

図２３に示すように、本例では、キャパシタ７１を当該メモリマットＭＡＴの周囲に配置している。これによれば、１つのキャパシタ７１に必要な容量を抑制することができることから、キャパシタ７１によってチップ上の大きなエリアが占有されることがない。

また、図２４には、Ｘ方向に並ぶ（つまりＹ座標の等しい）２つのサブワードドライバ列ＳＷＤＡｋ，ＳＷＤＡｊが示されており、これらに対して選択回路７０ｋ，７０ｊがそれぞれ割り当てられている。これら選択回路７０ｋ，７０ｊは、Ｘ方向に並んだサブワードドライバ列ＳＷＤＡｋ，ＳＷＤＡｊに対して割り当てられていることから、共通に制御される。

図２５は、サブワード線ＳＷＬとビット線ＢＬとの間に生じる容量成分を説明するための図である。

図２５に示すように、サブワード線ＳＷＬとビット線ＢＬは互いに交差するため、両者間には所定の容量成分Ｃｂｗが生じる。本実施形態においては、選択されたメモリマットＭＡＴ内の非選択サブワード線ＳＷＬが負電位ＶＫＫ２（＜ＶＫＫ１）に設定されることから、非選択サブワード線ＳＷＬが負電位ＶＫＫ１に設定される場合と比べて、ビット線ＢＬがマイナス方向に引っ張られることになる。

図２６は、ビット線ＢＬの電位変化を示すグラフであり、実線は本実施形態による例を示し、破線は比較例を示す。

図２６に示すように、本実施形態においては、所定のサブワード線ＳＷＬが選択されると、ビット線ＢＬの電位が比較例と比べてマイナス方向に引っ張られる。これは、比較例においては選択メモリマットＭＡＴ内の非選択サブワード線ＳＷＬが負電位ＶＫＫ１に設定されるのに対し、本実施形態においては選択メモリマットＭＡＴ内の非選択サブワード線ＳＷＬが負電位ＶＫＫ２（＜ＶＫＫ１）に設定されるからである。これにより、メモリセルＭＣにローレベルの情報が保持されている場合、ビット線ＢＬのレベルがより大きく低下するため、信号量が増大する。したがって、本実施形態による半導体装置１０は、メモリセルＭＣからローレベルの情報を読み出した場合におけるビット線ＢＬの信号量が不足する場合には、これを補う効果をもたらす。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記の実施形態では、サブワード線ＳＷＬの非活性電位ＮＶＫＫを負電位ＶＫＫ１，ＶＫＫ２のいずれかとしているが、非活性電位の種類が２種類に限定されるものではなく、３種類以上の異なる非活性電位を用意し、これらのいずれかを選択しても構わない。

また、上記の実施形態では、選択メモリマットＭＡＴ内の非選択サブワード線ＳＷＬのレベルを全て第２の負電位ＶＫＫ２に設定しているが、本発明がこれに限定されるものではなく、ディスターブ現象の影響を受ける一部の非選択サブワード線ＳＷＬのみを第２の負電位ＶＫＫ２とし、残りを第１の負電位ＶＫＫ１としても構わない。

１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１ アドレス端子
２２ コマンド端子
２３ データ端子
３０ 電源回路
３１，３２ 電源端子
４０ 半導体基板
４１ 活性領域
４２〜４４ 不純物拡散領域
５０，６０，７０ 選択回路
５１，５２，６１，６２ トランジスタ
７１ キャパシタ
ＢＫ０〜ＢＫ７ バンク
ＢＬ ビット線
Ｃ セルキャパシタ
ＭＡＴ メモリマット
ＭＣ メモリセル
Ｎ１，Ｎ２，Ｐ１ トランジスタ
ＰＥ 周辺回路領域
ＳＡ センスアンプ
ＳＡＡ センスアンプ列
ＳＴＩ 素子分離領域
ＳＷＤ サブワードドライバ
ＳＷＤＡ サブワードドライバ列
ＳＷＬ サブワード線
Ｔ セルトランジスタ

Claims (14)

1. 第１のサブワード線と、
   前記第１のサブワード線を駆動する第１のサブワードドライバと、
   前記第１のサブワードドライバに、少なくとも第１及び第２の非活性電位を含む互いに電位の異なる複数の非活性電位のいずれか一つを供給する第１の選択回路と、
   前記第１のサブワード線が活性電位である場合に選択され、前記第１のサブワード線が前記複数の非活性電位のいずれかである場合に非選択となる第１のメモリセルと、を備えることを特徴とする半導体装置。
2. 第２のサブワード線と、
   前記第２のサブワード線を駆動する第２のサブワードドライバと、
   前記第２のサブワードドライバに少なくとも前記複数の非活性電位のいずれか一つを供給する第２の選択回路と、
   前記第２のサブワード線が活性電位である場合に選択され、前記第２のサブワード線が前記複数の非活性電位のいずれかである場合に非選択となる第２のメモリセルと、を備え、
   前記第１の選択回路は、前記第１のサブワードドライバに前記第１の非活性電位を供給し、
   前記第２の選択回路は、前記第２のサブワードドライバに前記第２の非活性電位を供給することを特徴とする請求項１に記載の半導体装置。
3. 前記第２のサブワード線と交差することなく、前記第１のサブワード線と交差する第１のビット線と、
   前記第１のサブワード線と交差することなく、前記第２のサブワード線と交差する第２のビット線と、をさらに備え、
   前記第１のメモリセルは、前記第１のサブワード線が前記活性電位である場合に前記第１のビット線に接続され、
   前記第２のメモリセルは、前記第２のサブワード線が前記活性電位である場合に前記第２のビット線に接続されることを特徴とする請求項２に記載の半導体装置。
4. 前記第１のビット線と前記第２のビット線の電位差を増幅するセンスアンプをさらに備えることを特徴とする請求項３に記載の半導体装置。
5. 前記第１のビット線と交差する複数の第３のサブワード線と、
   前記複数の第３のサブワード線をそれぞれ駆動する複数の第３のサブワードドライバと、をさらに備え、
   前記複数の第３のサブワードドライバの全てがそれぞれ対応する前記複数の第３のサブワード線に前記第１の非活性電位を供給する場合、前記第１の選択回路は、前記第１のサブワードドライバに前記第１の非活性電位を供給し、
   前記複数の第３のサブワードドライバのいずれか一つが当該第３のサブワード線に前記活性電位を供給する場合、前記第１の選択回路は、前記第１のサブワードドライバに前記第２の非活性電位を供給し、前記第２の選択回路は、前記第２のサブワードドライバに前記第１の非活性電位を供給することを特徴とする請求項３又は４に記載の半導体装置。
6. 前記第１及び第２の非活性電位はいずれも負電位であり、前記第２の非活性電位の絶対値は、前記第１の非活性電位の絶対値よりも大きいことを特徴とする請求項５に記載の半導体装置。
7. 前記第１の選択回路は、外部から第１のコマンドが発行されてから第２のコマンドが発行されるまでの少なくとも一部の期間においては前記第１のサブワードドライバに前記第２の非活性電位を供給し、外部から前記第２のコマンドが発行されてから前記第１のコマンドが発行されるまでの少なくとも一部の期間においては前記第１のサブワードドライバに前記第１の非活性電位を供給することを特徴とする請求項１に記載の半導体装置。
8. 前記第１のコマンドはアクティブコマンドであり、前記第２のコマンドはプリチャージコマンドであることを特徴とする請求項７に記載の半導体装置。
9. 前記第１の選択回路は、前記第１の非活性電位、前記第２の非活性電位、第１のオーバードライブ電位及び第２のオーバードライブ電位のいずれか一つを前記第１のサブワードドライバに供給し、
   前記第１の非活性電位は、前記第１のオーバードライブ電位と前記第２の非活性電位の間であり、
   前記第２の非活性電位は、前記第２のオーバードライブ電位と前記第１の非活性電位の間であることを特徴とする請求項１に記載の半導体装置。
10. 前記第１の選択回路は、前記第１のサブワードドライバに供給する電位を前記第１の非活性電位から前記第２の非活性電位に切り替える際には、一時的に前記第２のオーバードライブ電位を前記第１のサブワードドライバに供給し、前記第１のサブワードドライバに供給する電位を前記第２の非活性電位から前記第１の非活性電位に切り替える際には、一時的に前記第１のオーバードライブ電位を前記第１のサブワードドライバに供給することを特徴とする請求項９に記載の半導体装置。
11. 前記第１の選択回路は、前記第１の非活性電位が供給される電源配線と前記第１のサブワードドライバとの間に接続され、制御電極に第１の制御信号が供給されるトランジスタと、一端が前記電源配線と前記トランジスタとの接続点に接続され、他端に第２の制御信号が供給されるキャパシタとを含むことを特徴とする請求項１に記載の半導体装置。
12. 複数のサブワード線と、
    前記複数のサブワード線と交差する複数のビット線と、
    前記複数のサブワード線と前記複数のビット線の交点にそれぞれ配置された複数のメモリセルと、
    前記複数のサブワード線のいずれか一つに活性電位が供給される場合には、前記複数のサブワード線の残りの少なくとも一部に第２の非活性電位を供給し、前記複数のサブワード線のいずれにも前記活性電位が供給されない場合には、前記複数のサブワード線の少なくとも一部に前記第２の非活性電位とは異なる第１の非活性電位を供給する選択回路と、を備えることを特徴とする半導体装置。
13. 前記選択回路は、前記複数のサブワード線のいずれか一つに活性電位が供給される場合には、前記複数のサブワード線の残りの全てに前記第２の非活性電位を供給し、前記複数のサブワード線のいずれにも前記活性電位が供給されない場合には、前記複数のサブワード線の全てに前記第１の非活性電位を供給することを特徴とする請求項１２に記載の半導体装置。
14. 前記第１及び第２の非活性電位はいずれも負電位であり、前記第２の非活性電位の絶対値は、前記第１の非活性電位の絶対値よりも大きいことを特徴とする請求項１２又は１３に記載の半導体装置。

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