KR102638584B1 - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 메모리 자기터널접합(MTJ)을 포함하는 복수 개의 메모리 셀들; 및 상기 복수 개의 메모리 셀들 중 어느 하나에 기준 저항을 제공하는 기준 셀로서, 상기 기준 셀은 센싱 노드와 기준 셀 선택 소자 사이에 병렬로 연결되는 제 1 저항 소자 및 제 2 저항 소자를 포함하되, 상기 제 1 저항 소자는 n개의 제 1 기준 MTJ들을 포함하고, 상기 제 2 저항 소자는 m개의 제 2 기준 MTJ들을 포함하되, 상기 n은 자연수이고, 상기 m은 상기 n과 다른 자연수일 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 자기 터널 접합을 포함하는 반도체 메모리 장치에 관한 것이다.
휴대 가능한 컴퓨팅 장치들 및 무선 통신 장치들이 광범위하게 채용됨에 따라, 고밀도, 저전력 및 비휘발성의 특성들을 갖는 메모리 소자가 요구되고 있다. 자기 메모리 소자는 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되고 있기 때문에, 이에 대한 연구가 활발하게 진행되어 왔다.
특히, 자기터널접합(magnetic tunnel junction; MTJ)에서 나타나는 터널자기저항(tunnel magnetoresistance; TMR) 효과는 자기 메모리 소자에서의 데이터 저장 메커니즘으로 주목 받고 있으며, 2000년대 들어, 수백%의 TMR을 보이는 자기터널접합(magnetic tunnel junction; MTJ)이 보고되면서, 상기 자기터널접합을 구비하는 자기 메모리 소자가 최근 활발하게 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 자기터널접합(MTJ)을 포함하는 복수 개의 메모리 셀들; 및 상기 복수 개의 메모리 셀들 중 어느 하나에 기준 저항을 제공하는 기준 셀로서, 상기 기준 셀은 센싱 노드와 기준 셀 선택 소자 사이에 병렬로 연결되는 제 1 저항 소자 및 제 2 저항 소자를 포함하되, 상기 제 1 저항 소자는 n개의 제 1 기준 MTJ들을 포함하고, 상기 제 2 저항 소자는 m개의 제 2 기준 MTJ들을 포함하되, 상기 n은 자연수이고, 상기 m은 상기 n과 다른 자연수일 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 자기터널접합(MTJ)을 포함하는 메모리 셀; 및 센싱 노드와 기준 셀 선택 소자 사이에 병렬 연결된 제 1 저항 소자 및 제 2 저항 소자를 포함하는 기준 셀을 포함하되, 상기 제 1 저항 소자는 제 1 기준 MTJ를 포함하고, 상기 제 2 저항 소자는 직렬 연결된 제 2 및 제 3 MTJ들을 포함할 수 있다. 여기서, 상기 메모리 MTJ는 제 1 저항값 또는 제 1 저항값보다 큰 제 2 저항값을 갖고, 상기 제 1, 제 2, 및 제 3 기준 MTJ들 각각은 상기 제 2 저항값과 실질적으로 동일한 저항값을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치에 따르면, 반평행 상태의 기준 자기터널접합들(MTJ)로 기준 셀을 구성할 수 있다. 이에 따라, 반도체 메모리 장치의 동작시 구동 온도에 따른 메모리 MTJ들의 특성 변화와 함께 기준 MTJ들의 특성이 변화되므로, 기준 셀에 대한 별도의 온도 보상 회로 없이 안정적인 기준 저항을 제공할 수 있다.
또한, 기준 셀을 구성하는 기준 MTJ들이 모두 반평행 상태이므로, 일 방향으로 제공되는 기준 전류가 기준 MTJ들 내의 스핀에 영향을 주는 것을 줄일 수 있다. 이에 따라, 기준 셀을 구성하는 기준 MTJ들 중 어느 하나의 특성 변화에 따라 기준 전류가 변동되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 회로도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따라 센스 앰프에 연결된 단위 메모리 셀과 기준 셀을 도시한다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 5의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 7은 본 발명의 실시예들에 따라 센스 앰프에 연결된 단위 메모리 셀과 기준 셀을 도시한다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 8의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 10은 본 발명의 실시예들에 따라 센스 앰프에 연결된 단위 메모리 셀과 기준 셀을 도시한다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 8의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치의 자기 터널 접합의 크기에 따른 저항 특성을 나타내는 그래프이다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 구동 온도에 따른 자기 터널 접합의 저항 특성을 나타내는 그래프이다.
도 15a 내지 도 15f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 다양한 자기 터널 접합 패턴들을 나타내는 도면들이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 회로도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따라 센스 앰프에 연결된 단위 메모리 셀과 기준 셀을 도시한다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 5의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 7은 본 발명의 실시예들에 따라 센스 앰프에 연결된 단위 메모리 셀과 기준 셀을 도시한다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 8의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 10은 본 발명의 실시예들에 따라 센스 앰프에 연결된 단위 메모리 셀과 기준 셀을 도시한다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 8의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치의 자기 터널 접합의 크기에 따른 저항 특성을 나타내는 그래프이다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 구동 온도에 따른 자기 터널 접합의 저항 특성을 나타내는 그래프이다.
도 15a 내지 도 15f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 다양한 자기 터널 접합 패턴들을 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 자기 메모리 소자에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 셀 어레이(1), 로우 디코더(2), 칼럼 디코더(3), 읽기 및 쓰기 회로(4), 및 제어 로직(5)을 포함할 수 있다.
셀 어레이(1)는 복수개의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 메모리 셀 어레이(10) 및 기준 셀 어레이(20)를 포함할 수 있다. 메모리 셀 어레이(10)는 워드 라인들 및 비트 라인들과 연결된 메모리 셀들을 포함하며, 기준 셀 어레이(20)는 기준 저항을 제공하는 기준 셀들을 포함할 수 있다.
읽기 및 쓰기 회로(4)는 비트 라인들을 통하여 셀 어레이(1)에 연결된다. 읽기 및 쓰기 회로(4)는 칼럼 디코더(3)로부터의 비트 라인 선택 신호(미도시)에 응답하여 비트 라인을 선택할 수 있다. 읽기 및 쓰기 회로(4)는 외부와 데이터를 교환하도록 구성될 수 있다. 읽기 및 쓰기 회로(4)는 쓰기 동작시 선택된 메모리 셀로 쓰기 전류를 제공하여 선택된 메모리 셀에 1 또는 0의 데이터를 기입할 수 있다. 읽기 및 쓰기 회로(4)는 읽기 동작시 선택된 메모리 셀로 읽기 전류를 제공하여 선택된 메모리 셀의 데이터를 독출할 수 있다. 읽기 및 쓰기 회로(4)는 읽기 동작시 선택된 메모리 셀의 저항 값과 기준 셀의 저항 값을 비교할 수 있으며, 저항 차이를 증폭하여 출력할 수 있다.
읽기 및 쓰기 회로(4)는 제어 로직(5)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(4)는 제어 로직(5)으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인에 이를 제공한다.
제어 로직(5)은 반도체 메모리 장치의 전반적인 동작을 제어한다. 제어 로직(5)은 제어 신호들 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(5)은 외부 전압을 이용하여 내부 동작에 필요한 파워를 생성할 수 있다. 제어 로직(5)은 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어한다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 간략 회로도이다.
도 2를 참조하면, 셀 어레이(1)는 메모리 셀 어레이(10) 및 기준 셀 어레이(20)을 포함할 수 있다.
메모리 셀 어레이(10)는 행들 및 열들을 따라 배열된 메모리 셀들(MC)을 포함하며, 기준 셀 어레이(20)는 열 방향을 따라 일렬로 배열된 기준 셀들(RC)을 포함할 수 있다.
기준 셀 어레이(20)는 메모리 셀 어레이의 일측에 배치되는 것으로 도시하였으나, 기준 셀 어레이(20)는 인접하는 메모리 셀들(MC)에 의해 구성된 인접하는 두 개의 열들 사이에 배치될 수도 있다.
복수 개의 워드 라인들(WL0-WLn)은 메모리 셀 어레이(10)에서 기준 셀 어레이(20)으로 연장될 수 있다. 복수 개의 비트 라인들(BL0-BLn)이 메모리 셀 어레이(10)에서 워드 라인들(WL0-WLn)을 가로질러 배치될 수 있다. 복수 개의 기준 비트 라인들(RBL)이 기준 셀 어레이(20)에서 워드 라인들(WL0-WLn)을 가로질러 배치될 수 있다.
메모리 셀들(MC)이 메모리 셀 어레이(10)에서 워드 라인들(WL0-WLn)과 비트 라인들(BL0-BLn) 사이에 각각 연결될 수 있으며, 기준 셀들(RC)이 기준 셀 어레이(20)에서 워드 라인들(WL0-WLn)과 기준 비트 라인들(RBL) 사이에 각각 연결될 수 있다.
메모리 셀들(MC)은 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자를 포함할 수 있으며, 저항 값의 변화에 따라 1 또는 0의 데이터를 저장할 수 있다.
기준 셀들(RC)은 메모리 셀들(MC)에 저장된 데이터를 독출할 때, 기준 저항을 제공할 수 있다. 실시예들에 따르면, 메모리 셀들(MC)에서 데이터를 독출할 때 워드 라인들(WL) 중 하나를 선택함에 따라, 메모리 셀들(MC) 중 하나와 기준 셀들(RC) 중 하나가 선택될 수 있다.
메모리 셀 어레이(10)의 비트 라인들(BL)은 선택 회로(30)와 연결될 수 있으며, 비트 라인들(BL) 각각에 비트 라인들 중 하나를 선택하기 위한 비트라인 선택 트랜지스터(BST)가 연결될 수 있다. 선택 회로(30)는 칼럼 선택신호(CS0 ~ CSn)에 응답하여 비트 라인들(BL) 중 어느 하나를 센스 앰프(40)와 연결할 수 있다.
센스 앰프(40)는 기준 비트 라인(RBL)의 기준 전압과 선택된 비트 라인(BL)에서의 전압 차이를 증폭하여 선택된 메모리 셀(MC)에 저장된 데이터를 독출할 수 있다. 즉, 센스 앰프(40)는 선택된 메모리 셀(MC)의 저항 값과 기준 셀(RC)의 저항 값을 비교할 수 있으며, 저항 차이를 증폭하여 출력할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 회로도이다.
도 3을 참조하면, 복수 개의 메모리 셀들(MC)이 복수 개의 행들 및 열들을 따라 2차원적으로 배열될 수 있으며, 메모리 셀들(MC)의 각 행에 대응하여 기준 셀들(RC)이 배열될 수 있다.
메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL0-WLn)과 비트 라인(BL0-BLn) 사이에 연결될 수 있다. 각각의 단위 메모리 셀들(MC)은 메모리 소자(ME, memory element) 및 셀 선택 소자(CSE, cell selection element)를 포함한다. 셀 선택 소자(CSE) 및 메모리 소자(ME)는 전기적으로 직렬로 연결될 수 있다.
메모리 소자(ME)는 비트 라인(BL)과 셀 선택 소자(CSE) 사이에 연결되며, 셀 선택 소자(CSE)는 메모리 소자(ME)와 소스 라인(SL) 사이에 배치될 수 있으며, 워드 라인(WL0-WLn)에 의해 제어될 수 있다.
실시예들에서, 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일 예로, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 본 발명의 실시예들에 따른 메모리 소자(ME)의 구성은 도 4a 및 도 4b를 참조하여 보다 상세히 설명하기로 한다.
셀 선택 소자(CSE)는 워드 라인들(WL0-WLn)의 전압에 따라 메모리 소자(ME)로의 전류 공급을 선택적으로 제어하도록 구성될 수 있다. 셀 선택 소자(CSE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 예를 들어, 셀 선택 소자(CSE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 메모리 셀 어레이(10)는 트랜지스터의 소오스 전극과 연결되는 소오스 라인(SL)을 더 포함할 수 있다. 그리고, 소오스 라인(SL)은 인접하는 워드 라인들(WL0-WLn) 사이에 배치되어, 두 개의 트랜지스터들이 하나의 소오스 라인(SL)을 공유할 수 있다.
기준 셀들(RC) 각각은 서로 교차하는 워드 라인들(WL0-WLn)과 기준 비트 라인(RBL) 사이에 연결될 수 있다. 각각의 기준 셀들(RC)은 직렬 연결된 기준 셀 선택 소자(RSE) 및 기준 저항 소자(RRE)를 포함할 수 있다. 기준 저항 소자(RRE)는 기준 비트 라인(RBL)과 기준 셀 선택 소자(RSE) 사이에 연결될 수 있으며, 기준 셀 선택 소자(RSE)는 기준 저항 소자(RRE)와 소스 라인 사이에 연결되며, 워드 라인(WL0-WLn)에 의해 제어될 수 있다.
기준 저항 소자(RRE)는 메모리 소자(ME)에 기준 저항을 제공하도록 구성될 수 있다. 실시예들에서, 메모리 소자(ME)가 두 가지 저항 상태, 즉, 제 1 저항값 또는 제 1 저항보다 큰 제 2 저항값을 갖는 경우, 기준 저항 소자(RRE)의 기준 저항값은 제 1 저항값보다 크고 제 2 저항값보다 작을 수 있다.
실시예들에서, 기준 저항 소자(RRE)는, 메모리 소자(ME)와 유사하게, 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 본 발명의 실시예들에 따른 기준 저항 소자(RRE)의 구성은 도 4a, 도 4b, 도 5 내지 12를 참조하여 보다 상세히 설명하기로 한다.
기준 셀 선택 소자(RSE)는 워드 라인들(WL0-WLn)의 전압에 따라 기준 저항 소자(RRE)로 전류를 제공할 수 있다. 기준 셀 선택 소자(RSE)는 셀 선택 소자(CSE)와 동일한 스위칭 소자로 구성될 수 있다. 일 예에서, 기준 셀 선택 소자(RSE)는 모스 전계효과트랜지스터일 수 있으며, 기준 셀 선택 소자(RSE)의 게이트 전극은 행 방향을 따라 배열된 메모리 셀들(MC)의 셀 선택 소자들(CSE)의 게이트 전극들과 하나의 워드 라인에 전기적으로 공통으로 연결될 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따라 센스 앰프(40)에 연결된 단위 메모리 셀과 기준 셀을 도시한다.
도 4a 및 도 4b를 참조하면, 제 1 센싱 노드(N1)와 셀 선택 소자(CSE) 사이에 메모리 소자(ME)가 연결될 수 있으며, 제 2 센싱 노드(N2)와 기준 셀 선택 소자(RSE) 사이에 기준 저항 소자(RRE)가 연결될 수 있다. 이에 더하여, 제 1 센싱 노드(N1)와 메모리 소자(ME) 사이에 비트라인 선택 트랜지스터(BST)가 연결될 수 있으며, 비트라인 선택 트랜지스터(BST)의 동작에 따라 선택된 메모리 셀이 제 1 센싱 노드(N1)와 전기적으로 연결될 수 있다.
센스 앰프(40)가 제 1 센싱 노드(N1)와 제 2 센싱 노드(N2)에 연결될 수 있으며, 데이터 읽기 동작시 제 1 센싱 노드(N1)의 전압과 제 2 센싱 노드(N2)의 기준 전압의 차이를 감지 및 증폭하여 출력할 수 있다.
일 예에서, 셀 선택 소자(CSE) 및 기준 셀 선택 소자(RSE)는 모스 전계효과트랜지스터일 수 있으며, 셀 선택 소자(CSE)의 게이트 전극 및 기준 셀 선택 소자(RSE)의 게이트 전극은 하나의 워드 라인(WL)에 공통 연결될 수 있다. 또한, 셀 선택 소자(CSE)의 소오스 전극 및 기준 셀 선택 소자(RSE)의 소오스 전극은 전기적으로 공통 연결될 수도 있다.
일 예에서, 메모리 소자(ME)는 가변 저항 소자로서 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 자기 터널 접합(ME)은 비트 라인(BL)과 셀 선택 소자(CSE) 사이에 연결되며, 셀 선택 소자(CSE)는 자기 터널 접합(ME)과 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다.
자기 터널 접합(ME)은 복수의 자성층들(FL, PL)과, 자성층들(FL, PL) 사이의 터널 배리어층(TBL)을 포함할 수 있다. 자성층들 중의 하나(PL)는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field) 혹은 스핀 전달 토크(Spin Transfer Torque; STT)에 상관없이 고정된 자화 방향을 갖는 고정층(pinned layer; PL)일 수 있다. 자성층들 중 다른 하나(FL)는 외부 자계 또는 스핀 전달 토크(STT)에 의해 자화 방향이 자유롭게 변화하는 자유층(FL)(free layer)일 수 있다. 실시예들에 따르면, 자기터널접합(ME)은 실질적으로 원 기둥 또는 다각형 기둥 형태를 가질 수 있으며, 제 1 폭(또는 직경; W1)을 가질 수 있다.
실시예들에 따르면, 자기터널접합(ME)의 전기적 저항은 자유층(FL)과 고정층(PL)의 자화 방향들에 따라 달라질 수 있다. 자기터널접합(ME)에서 고정층(PL)과 자유층(FL)의 자화 방향이 평행(parallel)한 경우, 이들이 반평행(antiparallel)한 경우보다 전기적 저항이 작을 수 있다. 이와 달리, 자기터널접합에서 고정층(PL)과 자유층(FL)의 자화 방향이 반평행한 경우, 이들이 평행한 경우보다 전기적 저항이 클 수 있다.
즉, 자기터널접합(ME)의 전기적 저항은 자유층(FL)의 자화 방향을 변경함으로써 달라질 수 있으며, 이러한 특성을 이용하여 자기터널접합(ME)에 데이터 '0' 또는 데이터 '1'을 기입할 수 있다. 예를 들어, 고정층(PL)과 자유층(FL)의 자화 방향이 평행한 경우, 자기터널접합은 낮은 저항 상태(제 1 저항값)를 가지며, 데이터 '0'이 기입될 수 있다. 이와 달리, 고정층(PL)과 자유층(FL)의 자화 방향이 반평행한 경우, 자기터널접합(ME)은 높은 저항 상태(즉, 제 1 저항값보다 큰 제 2 저항값)를 가지며, 데이터 '1'이 기입될 수 있다. 또한, 자기터널접합(ME)은 저저항 상태 및 고저항 상태에서 저항 산포를 가질 수 있다.
보다 상세하게, 스핀 전달 토크(STT)를 이용하여 선택된 메모리 셀에 데이터를 기입하는 동작은 선택된 메모리 셀(MC)의 비트 라인(BL)과 소스 라인(SL) 사이에 서로 반대 방향으로 흐르는 제 1 및 제 2 쓰기 전류들을 제공하여 수행될 수 있다.
상세하게, 제 1 쓰기 전류는 자기터널접합(ME)의 자유층(FL)에서 고정층(PL) 방향으로 제공될 수 있다. 이러한 경우, 고정층(PL)과 동일한 스핀 방향을 갖는 전자들이 터널 배리어층(TBL)을 터널링하여 자유층(FL)에 토크(torque)를 인가할 수 있다. 이에 따라, 자기 터널 접합에서, 자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 평행하도록 변경(AP→P)될 수 있다.
이와 달리, 제 2 쓰기 전류는 자기 터널 접합(ME)의 고정층(PL)에서 자유층(FL)으로 제공될 수 있다. 이러한 경우, 고정층(PL)과 반대의 스핀을 갖는 전자들이 터널 배리어층(TBL)을 터널링하지 못하고 자유층(FL)으로 반사되어 자유층(FL)에 토크를 인가할 수 있다. 이에 따라, 자기 터널 접합(ME)에서 자유층(FL)의 자화 방향이 고정층(PL)과 반평행하도록 변경(P→AP)될 수 있다.
실시예들에 따르면, 기준 저항 소자(RRE)는 기준 저항값을 가질 수 있으며, 기준 저항값은 메모리 소자(ME)의 제 1 저항값보다 크고 메모리 소자(ME)의 제 2 저항값보다 작을 수 있다. 실시예들에서, 기준 저항 소자(RRE)는 적어도 하나의 이상의 기준 자기터널접합(reference MTJ)으로 구성될 수 있다. 기준 MTJ는 고정층(PL), 자유층(FL), 및 이들 사이의 터널 배리어층(TBL)을 포함할 수 있으며, 메모리 소자(ME)의 자기터널접합과 동일한 적층 구조를 가질 수 있다. 나아가, 기준 MTJ의 고정층(PL)과 자유층(FL)의 자화 방향은, 자유층(FL)의 자화 방향이 변경되는 메모리 소자(ME)와 달리, 기준 MTJ에 1회의 쓰기 전류 또는 외부 자계를 제공함으로써 반평행 상태로 고정될 수 있다.
일 예에 따르면, 기준 저항 소자(RRE)는, 도 4a 및 도 4b에 도시된 바와 같이, 기준 비트 라인(RBL, 또는 제 2 센싱 노드(N2))과 기준 셀 선택 소자(RSE) 사이에 병렬로 연결된 제 1 저항 소자(RE1) 및 제 2 저항 소자(RE2)를 포함할 수 있다. 여기서, 제 1 저항 소자(RE1)와 제 2 저항 소자(RE2)의 저항값은 서로 다를 수 있다.
실시예들에 따르면, 제 1 및 제 2 저항 소자들(RE1, RE2) 각각은 메모리 소자(ME)의 자기터널접합과 동일한 구조의 기준 MTJ를 적어도 하나 이상 포함할 수 있다. 즉, 메모리 소자(ME)의 자기터널접합이 제 1 폭(또는 직경; W1)을 갖는 경우, 제 1 및 제 2 저항 소자들(RE1, RE2)의 기준 MTJ들은 메모리 소자(ME)의 자기터널접합과 실질적으로 동일한 크기, 즉, 실질적으로 동일한 제 1 폭(또는 직경; W1)을 가질 수 있다. 즉, 1 및 제 2 저항 소자들(RE1, RE2)의 기준 MTJ들 각각은 메모리 소자(ME)의 자기터널접합과 실질적으로 동일한 TMR 특성을 가질 수 있다. 나아가, 제 1 및 제 2 저항 소자들(RE1, RE2)에서 기준 MTJ들의 고정층(PL)과 자유층(FL)의 자화방향은 서로 반평행하게 고정될 수 있다.
실시예들에 따르면, 제 1 저항 소자(RE1)는 제 2 센싱 노드(N2)와 기준 셀 선택 소자(RSE) 사이에 직렬 연결된 n 개의 제 1 기준 MTJ들(RE1)을 포함할 수 있으며, 제 2 저항 소자(RE2)는 제 2 센싱 노드(N2)와 기준 셀 선택 소자(RSE) 사이에 직렬 연결된 m개의 제 2 기준 MTJ들(RE2a, RE2b)을 포함할 수 있다. 여기서, n과 m은 서로 다른 1 이상의 자연수일 수 있다. 다시 말해, 제 1 저항 소자(RE1)를 구성하는 제 1 기준 MTJ들(RE1)의 개수와 제 2 저항 소자(RE2)를 구성하는 제 2 기준 MTJ들(RE2a, RE2b)의 개수는 서로 다를 수 있다.
실시예들에서, 제 1 및 제 2 저항 소자들(RE1, RE2)을 구성하는 제 1 및 제 2 기준 MTJ들의 개수는 메모리 소자(ME)의 자기터널접합의 TMR 특성 및 크기에 따라 달라질 수 있다. 일 예로, 제 1 기준 MTJ들(RE1)은 제 2 기준 MTJ들(RE2a, RE2b)과 실질적으로 동일한 저항값을 가질 수 있다. 또한, 제 1 및 제 2 기준 MTJ들(RE1, RE2a, RE2b)은 반평행 상태이므로, 제 1 및 제 2 기준 MTJ들(RE1, RE2a, RE2b)의 저항값은 메모리 소자(ME)의 자기터널접합의 제 2 저항값(고저항값)과 실질적으로 동일할 수 있다. 도 4a 및 도 4b에 도시된 실시예들에서, 제 1 저항 소자(RE1)의 저항값보다 제 2 저항 소자(RE2)의 저항값이 클 수 있으며, 제 1 및 제 2 저항 소자들(RE1, RE2)이 병렬 연결되므로, 기준 저항값은 메모리 소자(ME)의 제 1 저항값보다 크고 메모리 소자(ME)의 제 2 저항값보다 작을 수 있다.
도 4a에 도시된 실시예에 따르면, 제 1 저항 소자(RE1)는 하나의 제 1 기준 MTJ로 구성될 수 있으며, 제 2 저항 소자(RE2)는 직렬로 연결된 2개의 제 2 기준 MTJ들(RE2a, RE2b)로 구성될 수 있다. 이와 달리, 도 4b에 도시된 실시예에 따르면, 제 1 저항 소자(RE1)는 제 1 기준 MTJ로 구성될 수 있으며, 제 2 저항 소자(RE2)는 직렬로 연결된 3개의 제 2 기준 MTJ들(RE2a, RE2b, RE2c)로 구성될 수 있다. 또 다른 예로, 제 1 저항 소자(RE1)는 직렬로 연결된 2개의 제 1 기준 MTJ들로 구성될 수 있으며, 이와 달리, 제 2 저항 소자(RE2)는 직렬로 연결된 4개의 제 2 기준 MTJ들로 구성될 수도 있다.
일 예에 따르면, 선택된 메모리 셀로부터 데이터를 독출하기 위해, 선택된 워드 라인(WL)에 턴-온 전압이 인가될 수 있으며, 비트 라인들(BL)에 읽기 전압이 인가되고, 선택된 소스 라인(SL)에 소스라인 전압이 인가될 수 있다. 이에 따라, 선택된 메모리 셀의 자기터널접합(ME)에 읽기 전류(Iread)가 제공되며, 기준 셀의 기준 저항 소자(RRE)에 기준 전류(Iref)가 제공될 수 있다. 여기서, 읽기 전류(Iread)는 메모리 셀의 자기터널접합(ME)의 자유층(FL)의 자화 방향을 변경시키지 않도록 쓰기 동작시 메모리 셀에 제공되는 제 1 및 제 2 쓰기 전류들보다 작을 수 있다. 또한, 읽기 전류(Iread)는 선택된 메모리 셀의 자기터널접합(ME)의 저항값에 따라 달라질 수 있다.
실시예들에 따르면, 센스 앰프(40)는 기준 저항 소자(RRE)를 통해 흐르는 기준 전류(Iref)가 기준 MTJ들(RE1, RE2a, RE2b)의 고정층(PL)에서 자유층(FL)으로 흐를 수 있도록 구성될 수 있다. 이에 따라, 기준 전류(Iref)에 의해 기준 MTJ들(RE1, RE2a, RE2b)의 자유층(FL)의 자화 방향이 변경되는 것을 방지할 수 있다. 다시 말해, 기준 전류(Iref)에 의해 기준 MTJ들(RE1, RE2a, RE2b)의 저항값이 달라지는 것을 방지할 수 있으므로, 데이터 읽기 동작시 안정적인 기준 저항 값을 제공할 수 있다.
실시예들에서, 기준 저항 소자(RRE)의 기준 저항값은 메모리 셀의 자기터널접합(ME)의 제 1 저항값(저저항값)보다 크고 제 2 저항값(고저항값)보다 작을 수 있다. 이에 따라, 읽기 동작시, 선택된 메모리 셀에 흐르는 읽기 전류(Iread)는 기준 전류(Iref)보다 크거나 작을 수 있다. 이에 따라, 센스 앰프(40)는 읽기 전류(Iread)와 기준 전류(Iref)의 차이를 비교하며, 읽기 전류(Iread)와 기준 전류(Iref)의 차이에 따라, 선택된 메모리 셀에 저장된 데이터를 판독할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다. 도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 8의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 5 및 도 6을 참조하면, 반도체 기판(100)은 메모리 셀 어레이 영역(R1) 및 기준 셀 어레이 영역(R2)을 포함할 수 있다.
메모리 셀 어레이 영역(R1) 및 기준 셀 어레이 영역(R2)의 반도체 기판(100)에 활성 라인 패턴들(ALP)을 정의하는 소자 분리 패턴들(STI)이 형성될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 활성 라인 패턴들(ALP) 각각은 서로 인접하는 소자 분리 패턴들(STI) 사이에 정의될 수 있다. 일 예에서, 활성 라인 패턴들(ALP)은 제 1 방향(D1)으로 연장되는 라인 형상을 가질 수 있으며, 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 활성 라인 패턴들(ALP)은 제 1 도전형의 불순물이 도핑될 수 있다.
반도체 기판(100) 내에 활성 라인 패턴들(ALP) 및 소자 분리 패턴들(STI)을 가로지르는 셀 게이트 전극들(CG; 즉, 워드 라인들) 및 격리 게이트 전극들(IG)이 형성될 수 있다. 실시예들에서, 셀 게이트 전극들(CG) 및 격리 게이트 전극들(IG)은 메모리 셀 어레이 영역(R1)에서 기준 셀 어레이 영역(R2)으로 연장될 수 있다.
일 예에서, 셀 게이트 전극들(CG) 및 격리 게이트 전극들(IG)의 상부면들은 반도체 기판(100)의 상부면 아래에 위치할 수 있다. 셀 게이트 전극(CG) 및 격리 게이트 전극(IG)은 활성 라인 패턴(ALP)을 가로지르는 제 2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 절연 물질로 이루어진 게이트 하드 마스크 패턴이 셀 및 격리 게이트 전극들(CG, IG)의 각각의 상에 배치될 수 있다. 게이트 하드 마스크 패턴들의 상부면들은 반도체 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다. 격리 게이트 전극(IG)은 셀 게이트 전극(CG)과 동일한 물질로 형성될 수 있다.
게이트 절연막(GI)이 셀 게이트 전극(CG)과 반도체 기판(100) 사이 및 격리 게이트 전극(IG)과 반도체 기판(100) 사이에 배치될 수 있다. 게이트 절연막(GI)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다.
반도체 메모리 소자의 동작 시에, 격리 전압이 각 격리 게이트 전극(IG)에 인가될 수 있다. 격리 전압은 격리 게이트 전극(IG) 아래에 채널이 형성되는 것을 방지할 수 있다. 이에 따라, 인접한 메모리 셀들은 전기적으로 분리될 수 있다. 예를 들어, 활성 라인 패턴(ALP)이 P형 도펀트로 도핑된 경우에, 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
제 1 불순물 영역들(10a)이 각 셀 게이트 전극(CG)의 일 측의 활성 라인 패턴들(ALP) 내에 배치될 수 있으며, 제 2 불순물 영역들(10b)이 각 셀 게이트 전극(CG)의 타 측의 활성 라인 패턴들(ALP) 내에 배치될 수 있다. 일 실시예에 따르면, 제 1 불순물 영역들(10a)은 한 쌍의 셀 게이트 전극들(CG) 사이의 활성 라인 패턴들(ALP) 내에 배치될 수 있으며, 한 쌍의 제 2 불순물 영역들(10b)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 활성 라인 패턴들(ALP) 내에 각각 배치될 수 있다. 이로써, 한 쌍의 선택 트랜지스터들이 제 1 불순물 영역(10a)을 공유할 수 있다. 제 1 및 제 2 불순물 영역들(10a, 10b)은 활성 라인 패턴들(ALP)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
실시예들에서, 제 1 및 제 2 불순물 영역들(10a, 10b)은 셀 또는 기준 셀 선택 트랜지스터들의 소오스/드레인 영역들에 해당한다. 즉, 반도체 기판(100) 상에 형성된 셀 게이트 전극들(CG) 및 제 1 및 제 2 불순물 영역들(10a, 10b)은 반도체 메모리 장치의 셀 또는 기준 선택 트랜지스터들을 구성할 수 있다.
소오스 라인들(SL)이 반도체 기판(100) 전면을 덮는 제 1 층간 절연막(110) 내에 형성될 수 있으며, 제 2 방향(D2)으로 나란히 연장될 수 있다. 실시예들에서, 소오스 라인들(SL)은 메모리 셀 어레이 영역(R1)에서 기준 셀 어레이 영역(R2)으로 연장될 수 있다. 각 소오스 라인(SL)은 평면적 관점에서, 서로 인접하는 셀 게이트 전극들(CG) 사이에 배치될 수 있다. 각 소오스 라인(SL)은 제 2 방향(D2)을 따라 배열된 제 1 불순물 영역들(10a)과 전기적으로 접속될 수 있다. 소오스 라인(SL)의 상부면은 제 1 층간 절연막(110)의 상부면과 실질적으로 공면을 이룰 수 있다.
소오스 라인들(SL)을 포함하는 제 1 층간 절연막(110)의 전면 상에 소오스 라인들(SL)의 상부면들을 덮는 식각 정지막(미도시)이 배치될 수도 있으며, 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 배치될 수 있다.
매립 콘택 플러그들(125)이 제 1 및 제 2 층간 절연막들(110, 120)을 관통하여 제 2 불순물 영역들(10b)과 각각 접속될 수 있다. 일 예에서, 매립 콘택 플러그들(125)의 상부면들은 소오스 라인들(SL)의 상부면들보다 위에 위치할 수 있다.
매립 콘택 플러그들(125) 상에 제 3 및 제 4 층간 절연막들(130, 140)이 적층될 수 있다. 셀 어레이 영역(R1)에서, 제 1 하부 콘택 플러그들(135)이 제 3 층간 절연막(130)을 관통하여 매립 콘택 플러그들(125)에 각각 전기적으로 연결될 수 있으며, 제 2 하부 콘택 플러그들(145)이 제 4 층간 절연막(140)을 관통하여, 제 1 하부 콘택 플러그들(135)에 각각 전기적으로 연결될 수 있다. 한편, 도면에 도시하지 않았으나, 제 1 하부 콘택 플러그들(135)과 매립 콘택 플러그(125) 사이에 복수의 절연막들, 콘택 플러그들 및 배선들을 더 포함할 수 있다.
실시예들에 따르면, 메모리 MTJ 패턴들(MP)이 메모리 셀 어레이 영역(R1)의 제 4 층간 절연막(140) 상에 배치될 수 있으며, 메모리 MTJ 패턴들(MP)은 메모리 셀 어레이 영역(R1)에서 제 2 하부 콘택 플러그들(145)과 각각 전기적으로 연결될 수 있다. 메모리 MTJ 패턴들(MP) 각각은 고정층(PL), 자유층(FL), 및 이들 사이의 터널 배리어층(TBL)을 포함할 수 있다. 이에 더하여, 메모리 MTJ 패턴들(MP) 각각은 고정층(PL) 아래의 하부 전극(BE) 및 자유층(FL) 상의 상부 전극(TE)을 더 포함할 수 있다.
일 예에 따르면, 기준 저항 구조체가 기준 셀 어레이 영역(R2)의 제 4 층간 절연막(140) 상에 배치될 수 있다. 기준 저항 구조체는 제 1 기준 MTJ 패턴(RP1) 및 제 2 기준 MTJ 패턴들(RP2)을 포함할 수 있다. 실시예들에 따르면, 제 1 및 제 2 기준 MTJ 패턴들(RP1, RP2)은 메모리 MTJ 패턴들(MP)과 동일한 적층 구조를 가질 수 있다. 상세하게, 제 1 및 제 2 기준 MTJ 패턴들(RP1, RP2) 각각은 고정층(PL), 자유층(FL), 및 이들 사이의 터널 배리어층(TBL)을 포함할 수 있다. 이에 더하여, 제 1 및 제 2 기준 MTJ 패턴들(RP1, RP2) 각각은 고정층(PL) 아래의 하부 전극(BE) 및 자유층(FL) 상의 상부 전극(TE)을 더 포함할 수 있다.
일 예에서, 인접하는 제 2 기준 MTJ 패턴들(RP2)의 하부 전극(BE)과 상부 전극(TE)은 하부 배선(ICLa), 상부 배선(ICLb), 및 연결 플러그(CP)를 통해 전기적으로 연결될 수 있다.
제 1 기준 MTJ 패턴(RP1)의 하부 전극(BE)과 제 2 기준 MTJ 패턴(RP2b)의 하부 전극(BE)은 하부 연결 배선(LCL) 및 제 2 하부 콘택 플러그들(145)을 통해 전기적으로 연결될 수 있다. 그리고, 제 1 기준 MTJ 패턴(RP1)의 상부 전극(TE)과 이에 인접한 제 2 기준 MTJ 패턴(RP2)의 상부 전극(TE)은 상부 연결 배선(UCL) 및 상부 콘택 플러그들(155)을 통해 전기적으로 연결될 수 있다.
일 예에 따르면, 메모리 MTJ 패턴들(MP) 및 제 1 및 제 2 기준 MTJ 패턴들(RP1, RP2)은 하부 폭보다 작은 상부 폭을 가질 수 있다. 이 경우, 메모리 MTJ 패턴들(MP) 및 제 1 및 제 2 기준 MTJ 패턴들(RP1, RP2)은 실질적으로 사다리꼴의 수직 단면을 가질 수 있다. 나아가, 제 1 및 제 2 기준 MTJ 패턴들(RP1, RP2)은 메모리 MTJ 패턴들(MP)과 동일한 제 1 상부 폭(W1)을 가질 수 있다.
셀 어레이 영역(R1) 및 기준 셀 어레이 영역(R2)의 제 4 층간 절연막(140) 상에 메모리 MTJ 패턴들(MP)을 덮는 층간 절연막들(150, 160)이 적층될 수 있다. 이에 더하여, 캡핑 절연막(CPL)이 메모리 MTJ 패턴들(MP) 및 제 1 및 제 2 기준 MTJ 패턴들(RP1, RP2)을 컨포말하게 덮을 수 있다.
비트 라인들(BL)이 셀 어레이 영역(R1)에서 제 2 방향(D2)으로 배열된 메모리 MTJ 패턴들(MP)과 전기적으로 연결될 수 있다. 비트 라인들(BL)은 평면적 관점에서 활성 라인 패턴들(ALP)과 각각 중첩될 수 있다. 비트 라인들(BL)은 상부 콘택 플러그들(155)을 통해 메모리 MTJ 패턴들(MP)의 상부 전극들(TE)에 접속되거나, 메모리 MTJ 패턴들(MP)의 상부 전극들(TE)과 직접 접촉할 수 있다.
기준 비트 라인들(RBL)이 기준 셀 어레이 영역(R2)에서 제 2 방향(D2)으로 배열된 기준 저항 구조체들과 전기적으로 연결될 수 있다. 즉, 기준 비트 라인들(RBL)은 상부 콘택 플러그들(155)을 통해 기준 저항 구조체의 상부 연결 배선(UCL)에 접속될 수 있다.
도 7은 본 발명의 실시예들에 따라 센스 앰프(40)에 연결된 단위 메모리 셀과 기준 셀을 도시한다. 설명의 간략함을 위해 도 9a 및 도 9b를 참조하여, 앞서 설명된 실시예들과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 이에 대한 중복되는 설명은 생략한다.
도 7을 참조하면, 제 1 센싱 노드(N1)와 셀 선택 소자(CSE) 사이에 메모리 소자(ME)가 연결될 수 있으며, 제 2 센싱 노드(N2)와 기준 셀 선택 소자(RSE) 사이에 기준 저항 소자(RRE)가 연결될 수 있다.
메모리 소자(ME)는 비트라인 선택 신호(CS)에 따라 제 1 센싱 노드(N1)를 통해 센스 앰프(40)에 연결될 수 있다. 메모리 소자(ME)는 앞서 설명한 바와 같이, 가변 저항 소자로서 제 1 폭(또는 직경; W1)을 갖는 자기터널접합일 수 있다. 그리고, 메모리 소자(ME)의 자기터널접합은 제 1 저항값 또는 제 1 저항값보다 큰 제 2 저항값을 가질 수 있다.
일 예에서, 기준 저항 소자(RRE)는 병렬로 연결된 제 1 기준 MTJ(RE1) 및 제 2 기준 MTJ(RE2)로 구성될 수 있다. 여기서, 제 1 및 제 2 기준 MTJ들(RE1, RE2)은 자유층(FL)과 고정층(PL)이 서로 반평행하게 고정될 수 있다. 또한, 제 1 기준 MTJ(RE1)와 제 2 기준 MTJ(RE2)의 저항값은 서로 다를 수 있다.
제 1 기준 MTJ(RE1)는 메모리 소자(ME)의 자기터널접합의 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있으며, 제 2 기준 MTJ(RE2)는 메모리 소자(ME)의 자기터널접합과 실질적으로 동일한 제 1 폭(W1)을 가질 수 있다. 이와 같이, 제 1 및 제 2 기준 MTJ들(RE1, RE2)은 크기가 서로 다르므로, 서로 다른 저항값을 가질 수 있다. 실시예들에서, 제 1 기준 MTJ의 저항값(RE1)은 제 2 기준 MTJ(RE2)의 저항값보다 작을 수 있으며, 제 1 및 제 2 기준 MTJ들(RE1, RE2)이 병렬 연결되므로, 기준 저항 소자(RRE)의 기준 저항값은 메모리 소자(ME)의 제 1 저항값보다 크고 메모리 소자(ME)의 제 2 저항값보다 작을 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다. 도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 8의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다. 설명의 간략함을 위해 도 5 및 도 6을 참조하여 설명된 실시예들과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 이에 대한 중복되는 설명은 생략한다.
도 8 및 도 9를 참조하면, 반도체 기판(100)은 메모리 셀 어레이 영역(R1) 및 기준 셀 어레이 영역(R2)을 포함할 수 있다. 메모리 셀 어레이 영역(R1)에 메모리 셀 선택 트랜지스터들이 배치될 수 있으며, 기준 셀 어레이 영역(R2)에서 기준 셀 선택 트랜지스터들이 형성될 수 있다.
메모리 MTJ 패턴들(MP)이 메모리 셀 어레이 영역(R1)에서 콘택 플러그들(125, 135, 145)을 통해 제 2 불순물 영역들(10b)에 각각 전기적으로 연결될 수 있다. 메모리 MTJ 패턴들(MP)은 차례로 적층된 하부 전극(BE), 고정층(PL), 터널 배리어층(TBL), 자유층(FL), 및 상부 전극(TE)을 포함할 수 있다. 또한, 메모리 MTJ 패턴들(MP)은 제 1 상부 폭(W1)을 가질 수 있다.
일 예에서, 제 1 및 제 2 기준 MTJ 패턴들(RP1, RP2)이 기준 셀 어레이 영역(R2)에 배치될 수 있다. 제 1 기준 MTJ 패턴(RP1)은 제 1 상부 폭(W1)보다 큰 제 2 상부 폭(W2)을 가질 수 있으며, 제 2 기준 MTJ 패턴(RP2)은 메모리 MTJ 패턴들(MP)과 실질적으로 동일한 제 1 상부 폭(W1)을 가질 수 있다.
일 예에서, 제 1 및 제 2 기준 MTJ 패턴들(RP1, RP2)의 하부 전극들(BE)은 하부 연결 배선(LCL) 및 콘택 플러그들(145)을 통해 전기적으로 연결될 수 있으며, 제 1 및 제 2 기준 MTJ 패턴들(RP1, RP2)의 상부 전극들(TE)은 상부 연결 배선(UCL) 및 콘택 플러그들(155)을 통해 전기적으로 연결될 수 있다. 하부 연결 배선(LCL)은 매립 콘택 플러그(125) 및 하부 콘택 플러그(135)를 통해 기준 셀 어레이 영역(R2)의 제 2 불순물 영역들(10b) 중 어느 하나에 전기적으로 연결될 수 있다. 상부 연결 배선(UCL)은 상부 콘택 플러그(165)를 통해 기준 비트 라인(RBL)과 전기적으로 연결될 수 있다.
도 10은 본 발명의 실시예들에 따라 센스 앰프(40)에 연결된 단위 메모리 셀과 기준 셀을 도시한다. 설명의 간략함을 위해 도 9a 및 도 9b를 참조하여, 앞서 설명된 실시예들과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 이에 대한 중복되는 설명은 생략한다.
도 10을 참조하면, 제 1 센싱 노드(N1)와 셀 선택 소자(CSE) 사이에 메모리 소자(ME)가 연결될 수 있으며, 제 2 센싱 노드(N2)와 기준 셀 선택 소자(RSE) 사이에 기준 저항 소자(RRE)가 연결될 수 있다.
메모리 소자(ME)는 비트라인 선택 신호(CS)에 따라 제 1 센싱 노드(N1)를 통해 센스 앰프(40)에 연결될 수 있다. 메모리 소자(ME)는 앞서 설명한 바와 같이, 가변 저항 소자로서 제 1 폭(또는 직경; W1)을 갖는 자기터널접합일 수 있다. 그리고, 메모리 소자(ME)의 자기터널접합은 제 1 저항값 또는 제 1 저항값보다 큰 제 2 저항값을 가질 수 있다.
일 예에서, 기준 저항 소자(RRE)는 하나의 기준 MTJ 구성될 수 있다. 여기서, 기준 MTJ(RRE)는 메모리 소자(ME)의 제 1 폭(또는 직경; W1)보다 큰 제 2 폭(또는 직경; W2)을 가질 수 있으며, 기준 MTJ(RRE)은 자유층(FL)과 고정층(PL)의 자화방향이 서로 반평행하도록 고정될 수 있다. 이러한 기준 MTJ(RRE)의 기준 저항값은 메모리 소자(ME)의 자기터널접합의 제 1 저항값보다 크고 제 2 저항값보다 작을 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다. 도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 11의 I-I' 선 및 II-II' 선을 따라 자른 단면들을 나타낸다.
설명의 간략함을 위해 도 5 및 도 6을 참조하여 설명된 실시예들과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 이에 대한 중복되는 설명은 생략한다.
도 11 및 도 12를 참조하면, 반도체 기판(100)은 메모리 셀 어레이 영역(R1) 및 기준 셀 어레이 영역(R2)을 포함할 수 있다. 앞서 설명한 바와 같이, 메모리 셀 어레이 영역(R1)에 메모리 셀 선택 트랜지스터들이 배치될 수 있으며, 기준 셀 어레이 영역(R2)에서 기준 셀 선택 트랜지스터들이 형성될 수 있다.
메모리 MTJ 패턴들(MP)이 메모리 셀 어레이 영역(R1)에서 매립 및 하부 콘택 플러그들(125, 135)을 통해 제 2 불순물 영역들(10b)에 각각 전기적으로 연결될 수 있다. 메모리 MTJ 패턴들(MP)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 메모리 MTJ 패턴들(MP) 각각은 차례로 적층된 하부 전극(BE), 고정층(PL), 터널 배리어층(TBL), 자유층(FL), 및 상부 전극(TE)을 포함할 수 있다. 또한, 메모리 MTJ 패턴들(MP)은 제 1 상부 폭(W1)을 가질 수 있다.
일 예에 따르면, 기준 MTJ 패턴들(RP)이 기준 셀 어레이 영역(R2)에서 매립 및 하부 콘택 플러그들(125, 135)을 통해 제 2 불순물 영역들(10b)에 각각 전기적으로 연결될 수 있다. 기준 MTJ 패턴들(RP)은, 메모리 MTJ 패턴들(MP)과 유사하게, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배치될 수 있다.
기준 MTJ 패턴들(RP) 각각은 메모리 MTJ 패턴들(MP)과 동일한 적층 구조를 가질 수 있으며, 메모리 MTJ 패턴들(MP)의 제 1 상부 폭(W1)보다 큰 제 2 상부 폭(W2)을 가질 수 있다. 그리고, 기준 MTJ 패턴들(RP) 각각은 메모리 MTJ 패턴(MP)의 제 1 저항값보다 크고 제 2 저항값보다 작은 기준 저항값을 가질 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치의 자기 터널 접합의 크기에 따른 저항 특성을 나타내는 그래프이다.
도 13을 참조하면, 자기터널접합의 저항값은 자기터널접합의 직경(또는 폭)에 따라 달라질 수 있으며, 직경(또는 폭)이 증가함에 따라 자기터널접합의 저항값이 감소할 수 있다.
본 발명의 실시예들에서, 기준 MTJ 패턴의 폭(또는 직경)은 메모리 MTJ 패턴들(MP)의 폭 및 TMR 특성에 따라 결정될 수 있다. 또한, 기준 MTJ 패턴의 폭(또는 직경)은 메모리 MTJ 패턴의 제 1 저항값과 제 2 저항값 사이에서 기준 저항값을 갖도록 선택될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 구동 온도에 따른 자기 터널 접합의 저항 특성을 나타내는 그래프이다. 도 14에서 RP는 평행 상태의 자기터널접합에서 저항 특성을 나타내며, Rap은 반평행 상태의 자기터널접합에서 저항 특성을 나타낸다.
도 14를 참조하면, 자기터널접합의 저항값은 반도체 메모리 장치의 구동 온도에 따라 달라질 수 있다. 반도체 메모리 장치의 구동 온도가 증가함에 따라, 자기터널접합 내의 스핀들이 열 에너지를 받을 수 있으며, 열 에너지를 받은 고정층과 반대 방향의 스핀들은 터널 배리어층을 통과할 수 있다. 이에 따라, 반평행 상태의 자기터널접합의 저항값이 감소될 수 있다. 즉, 반도체 메모리 장치의 구동 온도 증가에 따른 저항 값의 변화는 자기터널접합이 평행 상태에서보다 자기터널접합이 반평행 상태에서 보다 더 클 수 있다.
한편, 본 발명의 실시예들에서, 기준 저항 소자는 반평형 상태의 자기터널접합들로 구성되므로, 반도체 메모리 장치가 동작할 때, 구동 온도 변화에 따른 메모리 셀들의 자기터널접합의 저항값 변화에 비례하여 기준 저항 소자의 기준 저항값이 변화할 수 있다. 이에 따라, 반도체 메모리 장치의 구동 온도 변화에 따라 기준 저항 소자의 기준 저항값을 보상하기 위한 별도의 온도 보상 회로 없이, 안정적인 데이터 읽기 동작을 수행할 수 있다.
도 15a 내도 도 15f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 MTJ 패턴을 나타내는 도면들이다. 실시예들에 따르면, 기준 MTJ 패턴들 또한 도 15a 내도 도 15f에 도시된 메모리 MTJ 패턴들과 실질적으로 동일한 적층구조를 가질 수 있다.
도 15a 내지 도 15e를 참조하면, 메모리 MTJ 패턴(MP)은 고정층(PL), 자유층(FL), 및 이들 사이의 터널 배리어층(TBL)을 포함할 수 있다. 그리고, 메모리 MTJ 패턴(MP)은 하부 전극(BE) 및 상부 전극(TE)을 더 포함할 수 있으며, 고정층(PL), 터널 배리어층(TBL), 및 자유층(FL)은 하부 전극(BE)과 상부 전극(TE) 사이에 배치될 수 있다.
도 15a에 도시된 바와 같이, 하부 전극(BE)과 터널 배리어층(TBL) 사이에 고정층(PL)이 배치되고, 상부 전극(TE)과 터널 배리어층(TBL) 사이에 자유층(FL)이 배치될 수 있다. 이와 달리, 도 15b에 도시된 바와 같이, 하부 전극(BE)과 터널 배리어층(TBL) 사이에 자유층(FL)이 배치되고, 상부 전극(TE)과 터널 배리어층(TBL) 사이에 고정층(PL)이 배치될 수도 있다. 도 15a 및 도 15b를 참조하면, 고정층(PL) 및 자유층(FL)의 자화 방향들은 터널 배리어층(TBL)의 상부면과 평행할 수 있다.
고정층(PL) 및 자유층(FL)은 강자성 물질을 포함할 수 있다. 고정층(PL)은 고정층(PL) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 터널 배리어층(TBL)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다. 하부 전극(BE) 및 상부 전극(TE)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물 등)을 포함할 수 있다.
도 15c에 도시된 실시예에 따르면, 메모리 MTJ 패턴(MP)의 고정층은 차례로 적층된 제 1 고정층(pinned layer; PL1), 교환 결합층(exchange coupling layer; ECL), 제 2 고정층(PL2), 피고정층(pinning layer; PL3)을 포함할 수 있다.
제 1 고정층(PL1)은 터널 배리어층(TBL)과 직접 접촉할 수 있으며, 제 2 고정층(PL2)은 피고정층(PL3)과 직접 접촉될 수 있다. 제 2 고정층(PL2)의 자화방향은 피고정층(PL3)에 의하여 일 방향으로 고정된 자화방향을 가질 수 있다. 제 1 고정층(PL1)의 자화방향은 교환 결합 패턴에 의하여 제 2 고정층(PL2)의 자화방향과 반평행한 방향으로 고정될 수 있다.
제 1 고정층(PL1)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 제 1 고정층(PL1)은 코발트철붕소(CoFeB), 코발트철(CoFe), 니켈철(NiFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 등에서 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 제 2 고정층(PL2)의 제 1 자성 물질은 철(Fe)을 포함할 수 있다. 예를 들어, 제 2 고정층(PL2)의 제 1 자성 물질은 코발트철붕소(CoFeB), 코발트철(CoFe), 니켈철(NiFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 등에서 적어도 하나를 포함할 수 있다. 코발트철터븀(CoFeTb)는 자유층(FL)의 상부면과 수평한 자화방향을 가지기 위하여 터븀(Tb)의 함량비가 약 10% 보다 작을 수 있다. 이와 유사하게, 코발트철가돌리늄(CoFeGd)도 자유층(FL)의 상부면과 수평한 자화방향을 가지기 위하여 가돌리늄(Gd)의 함량비가 약 10% 보다 작을 수 있다.
교환 결합층(ECL)은 희유 금속(rare metal)을 포함할 수 있다. 예를 들어, 교환 결합층(ECL)은 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 등에서 적어도 하나를 포함할 수 있다.
피고정층(PL3)은 반강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예를 들어, 피고정층(PL3)은 백금망간(PtMn), 이리듐망간(IrMn), 산화망간(MnO), 황화망간(MnS), 망간텔레륨(MnTe) 또는 불화망간(MnF) 등에서 적어도 하나를 포함할 수 있다.
도 15d 및 도 15e에 도시된 실시예에 따르면, 메모리 MTJ 패턴(MP)은 고정 수직 자성층(PPL), 자유 수직 자성층(FPL), 및 이들 사이의 터널 배리어층(TBL)을 포함한다. 고정 수직 자성층(PPL)은 일 방향으로 고정된 자화방향을 갖고, 자유 수직 자성층(FPL)은 고정 수직 자성층(PPL)의 자화방향에 평행 또는 반 평행하도록 변경 가능한 자화방향을 갖는다. 고정 수직 자성층(RPL) 및 자유 수직 자성층(FPL)의 자화 방향들은 터널 배리어층(TBL)의 상부면에 대해 실질적으로 수직할 수 있다. 고정 수직 자성층(PPL), 터널 배리어층(TBL), 및 자유 수직 자성층(FPL)이 하부 전극(BE)과 상부 전극(TE) 사이에 차례로 배치될 수 있다. 이와 달리, 고정 수직 자성층(PPL)과 자유 수직 자성층(FPL)의 위치가 반대로 배치될 수도 있다.
도 15d에 도시된 메모리 MTJ 패턴(MP)에서 고정 수직 자성층(PPL) 및 자유 수직 자성층(FPL)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 또는 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt를 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 여기서, 고정 수직 자성층(PPL)은 자유 수직 자성층(FPL)에 비해 두꺼울 수 있으며, 및/또는 고정 수직 자성층(PPL)의 보자력이 자유 수직 자성층(FPL)의 보자력보다 클 수 있다. 터널 배리어층(TBL)은 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 또는 산화마그네슘붕소 등에서 적어도 하나를 포함할 수 있다.
도 15e에 도시된 실시예에 따르면, 메모리 MTJ 패턴의 고정층은 번갈아 적층된 적어도 하나의 자성층들(ML)과 비자성층들(NML)을 포함할 수 있다.
자성층들(ML)은 강자성 물질로 형성되고, 비자성층들(NML)은 금속 산화물로 형성될 수 있다. 예를 들어, 자성층들(ML)은 코발트철붕소(CoFeB), 코발트철(CoFe), 니켈철(NiFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 중의 적어도 한가지일 수 있다.
비자성층들(NML)은 자성층들(ML)과 직접 접촉하도록 형성되며, 이러한 직접적인 접촉은 자성층들(ML)의 자화 방향을 자성층들(ML)의 두께 방향(즉, 주표면의 법선 방향)에 평행하도록 변화시킬 수 있다. 즉, 비자성층들(NML)은 내재적 수평 자화 특성을 갖는 자성층들(ML)이 수직자화 특성을 갖도록 만드는 외부 요인(external factor)을 제공할 수 있다. 예를 들어, 비자성층들(NML)은 마그네슘 산화물, 탄탈륨 산화물, 티타늄 산화물, 알루미늄 산화물, 마그네슘아연 산화물, 하프늄 산화물 또는 마그네슘붕소 산화물 중의 적어도 하나일 수 있다. 비자성층들(NML)은 자성층들(ML)에 비해 높은 비저항을 가질 수 있다. 비자성층들(NML)은 자성층들(ML)보다 얇을 수 있다.
최상층에 배치된 비자성층들(NML)은 터널 배리어층(TBL)과 직접 접촉될 수 있다. 이와 달리, 최상층에 배치된 비자성층들(NML)과 터널 배리어층(TBL) 사이에 수직 자화 보존 패턴(미도시)이 개재될 수도 있다. 수직자화 보존 패턴(미도시)은 비자성층들(NML)보다 낮은 비저항을 갖는 물질로 형성될 수 있다. 예를 들면, 수직자화 보존 패턴(미도시)은 루테늄, 로듐, 팔라듐, 은, 오스뮴, 이리듐, 백금, 금 등의 귀금속들(noble metal) 또는 구리 중의 적어도 하나로 형성될 수 있다.
도 15f에 도시된 실시예에 따르면, 메모리 MTJ 패턴(MP)은 차례로 적층된 제 1 고정층(PL1), 제 1 터널 배리어층(TBL1), 자유층(FL), 제 2 터널 배리어층(TBL2) 및 제 2 고정층(PL2)을 포함한다. 여기서, 제 1 터널 배리어층(TBL1)과 제 2 터널 배리어층(TBL2)의 두께는 서로 다를 수 있다. 이러한 메모리 MTJ 패턴(MP)에서, 제 1 고정층(PL1), 제 1 터널 배리어층(TBL1), 및 자유층(FL)은 제 1 자기 터널 접합을 구성할 수 있다. 그리고, 자유층(FL), 제 2 터널 배리어층(TBL2) 및 제 2 고정층(PL2)은 제 2 자기 터널 접합을 구성할 수 있다.
제 1 및 제 2 고정층들(PL1, PL2)는 일 방향으로 고정된 자화 방향을 갖되, 제 1 고정층(PL1)의 자화방향은 제 2 고정층(PL2)의 자화 방향과 반대일 수 있다. 자유층(FL)은 제 1 및 제 2 고정층들(PL1, PL2)의 고정된 자화방향에 평행 또는 반-평행하게 변경 가능한 자화 방향을 가질 수 있다. 제 1 및 제 2 고정층들(PL1, PL2)과 자유층(FL)의 자화 방향들은 제 1 및 제 2 터널 배리어층들(TBL1, TBL2)의 상부면들에 실질적으로 평행하거나 수직할 수 있다.
메모리 MTJ 패턴(MP)은 하부 전극(BE) 및 상부 전극(TE)을 포함할 수 있으며, 하부 및 상부 전극들(BE, TE)은 도전성 금속 질화물로 형성될 수 있다. 하부 전극(BE)과 상부 전극(TE) 사이에 제 1 고정층(PL1), 제 1 터널 배리어층(TBL1), 자유층(FL), 제 2 터널 배리어층(TBL2), 제 2 고정층(PL2)이 차례로 배치될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 제1 및 제2 저항 상태로 프로그램 가능한 메모리 자기터널접합(MTJ)을 포함하며 제1 센싱 노드에 연결된 메모리 셀;
상기 제2 저항 상태를 갖는 제1 기준 MTJ 및 각각 상기 제2 저항 상태를 갖는 제2 및 제3 기준 MTJ들을 포함하며 제2 센싱 노드에 연결된 기준 셀로서, 상기 제2 및 제3 기준 MTJ들은 상기 제1 기준 MTJ의 제1 및 제2 단자들 사이에 직렬로 연결되는 것; 및
상기 제1 및 제2 센싱 노드들에 연결되며 상기 메모리 셀과 상기 기준 셀 간의 저항 차이를 검출하는 센싱 회로를 포함하되,
상기 제 1, 제 2, 및 제 3 기준 MTJ들 각각은:
고정된 자화 방향을 갖는 고정층;
변화 가능한 자화 방향을 갖는 자유층; 및
상기 고정층과 상기 자유층 사이의 터널 배리어층을 포함하되,
상기 고정층과 상기 자유층의 상기 자화 방향들은 반평행하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 메모리 MTJ 및 상기 제 1, 제 2, 및 제 3 기준 MTJ들 각각은:
제 1 자성층;
제 2 자성층; 및
상기 제 1 및 제 2 자성층들 사이의 터널 배리어층을 포함하는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 제 1, 제 2, 및 제 3 기준 MTJ들 각각은 상기 메모리 MTJ와 동일한 구조 및 크기를 갖는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 메모리 MTJ들 및 상기 제 1 및 제 2 기준 MTJ들 각각은 하부 폭보다 작은 상부 폭을 가지며,
상기 제 1 및 제 2 기준 MTJ들 각각의 상기 상부 폭은 상기 메모리 MTJ들의 상기 상부 폭과 실질적으로 동일한 반도체 메모리 장치. - 삭제
- 메모리 자기터널접합(MTJ)을 포함하는 메모리 셀; 및
센싱 노드와 기준 셀 선택 소자 사이에 병렬 연결된 제 1 저항 소자 및 제 2 저항 소자를 포함하는 기준 셀을 포함하되,
상기 제 1 저항 소자는 제 1 기준 MTJ를 포함하고, 상기 제 2 저항 소자는 상기 제1 기준 MTJ의 제1 및 제2 단자들 사이에 직렬 연결된 제 2 및 제 3 MTJ들을 포함하되,
상기 메모리 MTJ는 제 1 저항값 또는 제 1 저항값보다 큰 제 2 저항값을 갖고,
상기 제 1, 제 2, 및 제 3 기준 MTJ들 각각은 상기 제 2 저항값을 갖고,
상기 제 1, 제 2, 및 제 3 기준 MTJ들 각각은:
고정된 자화 방향을 갖는 고정층;
변화 가능한 자화 방향을 갖는 자유층; 및
상기 고정층과 상기 자유층 사이의 터널 배리어층을 포함하되,
상기 고정층과 상기 자유층의 상기 자화 방향들은 반평행하는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 메모리 MTJ 및 상기 제 1, 제 2, 및 제 3 기준 MTJ들 각각은 제 1 및 제 2 자성층들, 및 상기 제 1 및 제 2 자성층들 사이의 터널 배리어층을 포함하는 반도체 메모리 장치. - 제 7 항에 있어서,
상기 제 1, 제 2, 및 제 3 기준 MTJ들 각각은 상기 메모리 MTJ와 동일한 적층 구조 및 실질적으로 동일한 폭을 갖는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 메모리 MTJ 및 상기 제 1, 제 2, 및 제 3 기준 MTJ들 각각은 하부 폭보다 작은 상부 폭을 가지며,
상기 제 1, 제 2, 및 제 3 기준 MTJ들 각각의 상기 상부 폭은 상기 제 1 MTJ의 상기 상부 폭과 실질적으로 동일한 반도체 메모리 장치.
- 삭제
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| US10482953B1 (en) * | 2018-08-14 | 2019-11-19 | Macronix International Co., Ltd. | Multi-state memory device and method for adjusting memory state characteristics of the same |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130121066A1 (en) * | 2011-11-10 | 2013-05-16 | Qualcomm Incorporated | Circuit and method for generating a reference level for a magnetic random access memory element |
| US20150263267A1 (en) * | 2014-03-13 | 2015-09-17 | Hiroyuki Kanaya | Magnetic memory and method for manufacturing the same |
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|---|---|---|---|---|
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| US7286429B1 (en) * | 2006-04-24 | 2007-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | High speed sensing amplifier for an MRAM cell |
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Patent Citations (2)
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| US20150263267A1 (en) * | 2014-03-13 | 2015-09-17 | Hiroyuki Kanaya | Magnetic memory and method for manufacturing the same |
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