KR20140098955A - Flat Display Device And Driving Method Thereof - Google Patents

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KR20140098955A
KR20140098955A KR1020130011444A KR20130011444A KR20140098955A KR 20140098955 A KR20140098955 A KR 20140098955A KR 1020130011444 A KR1020130011444 A KR 1020130011444A KR 20130011444 A KR20130011444 A KR 20130011444A KR 20140098955 A KR20140098955 A KR 20140098955A
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장영철
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Abstract

The present invention relates to a flat panel display device and a method for driving the same, which determine whether an abnormal signal occurs and controls a driving circuit by outputting a prestored clock signal during a frame set by a user when the abnormal signal occurs, thereby preventing distortion of a display image and a display of an abnormal image due to the abnormal signal and preventing damage to the driving circuit. The flat panel display device according to the present invention comprises: a display panel; a timing controller which inputs an image signal and a synchronization signal for displaying an image on the display panel and generates a data control signal and a gate control signal in response to the synchronization signal; a data driving unit which receives the data control signal and the image signal from the timing controller and provides the received signals to the display panel; and a gate driving unit which provides a scan signal for supplying the image signal to the display panel in response to the gate control signal. The timing controller determines whether the synchronization signal is normal or abnormal. When it is determined that the synchronization signal is an abnormal signal, the timing controller transmits a prestored auxiliary gate control signal to the gate driving unit.

Description

평판표시장치 및 이의 구동방법{Flat Display Device And Driving Method Thereof}TECHNICAL FIELD [0001] The present invention relates to a flat display device and a driving method thereof.

본 발명은 평판표시장치 및 이의 구동방법에 관한 것으로 특히, 비정상 신호의 발생여부를 판단하고, 비정상 신호가 발생되는 경우 미리 저장된 클럭신호를 사용자가 설정한 프레임만큼 출력하여 구동회로를 제어하도록 함으로써, 비정상 신호에 의해 표시 영상의 왜곡 및 비정상영상의 표시를 방지하고 구동회로에 손상이 발생하는 것을 방지하도록 한 평판표시장치 및 이의 구동방법에 관한 것이다.The present invention relates to a flat panel display and a driving method thereof and more particularly to a flat panel display and a method of driving the same, And more particularly, to a flat panel display device and a driving method thereof, which prevent distortion of a display image and display of an abnormal image due to an abnormal signal and prevent damage to the driving circuit.

액정표시장치, 유기발광표시장치, 플라즈마 디스플레이 장치, 전기영동표시장치, 전기습윤 표시장치와 같은 평판표시장치들은 디지털화된 영상데이터를 각종 제어신호에 의해 선택되는 픽셀에 공급하고 이를 통해 영상을 표시한다.Flat panel display devices such as a liquid crystal display device, an organic light emitting display device, a plasma display device, an electrophoretic display device, and an electrowetting display device supply digitalized image data to pixels selected by various control signals, .

좀더 구체적으로 평판표시장치들은 수직동기신호에 따라 프레임을 구분하고, 각 프레임에서 수평동기신호에 따라 데이터의 기입 및 표시가 필요한 화소라인을 선택하며, 선택된 화소라인에 데이터를 전달하여 화면을 표시하게 된다.More specifically, flat panel display devices distinguish frames according to a vertical synchronizing signal, select pixel lines that require data writing and display according to a horizontal synchronizing signal in each frame, and transmit data to selected pixel lines to display a screen do.

이를 위해 이러한 평판표시장치들은 주사라인의 선택, 선택된 주사라인에 대한 데이터 전달을 위해 데이터 구동부, 게이트 구동부를 구비하며, 데이터 구동부와 게이트 구동부의 연동을 위한 타이밍 컨트롤러를 포함하여 구성된다.To this end, the flat panel display devices include a data driver and a gate driver for selecting a scan line, data for a selected scan line, and a timing controller for interlocking the data driver and the gate driver.

타이밍 컨트롤러는 외부로부터 영상신호와 클럭신호를 전달받아, 영상신호를 데이터 구동부에 전달하고, 클럭신호에 의해 게이트구동부와 데이터 구동부를 연동시켜 제어하기 위한 제어신호를 생성하여 전달한다. 그리고, 게이트 구동부와 데이터 구동부는 타이밍 컨트롤러를 통해 전달되는 제어신호를 이용하여 영상을 표시하게 된다.The timing controller receives a video signal and a clock signal from the outside, transfers the video signal to the data driver, and generates and transmits a control signal for controlling the gate driver and the data driver in conjunction with the clock signal. The gate driver and the data driver display an image using a control signal transmitted through the timing controller.

이러한 표시장치의 구동에 있어서 정전기와 같은 외부 노이즈에 의한 비정상 신호가 구동회로에 전달되는 경우 비정상 영상이 출력되고 이로 인한 표시 품질 저하 나아가 표시 패널 및 구동회로의 손상이 발생하는 문제점이 있다. 구체적으로 정전기가 구동회로에 전달되는 경우 게이트라인 선택을 위한 신호의 왜곡이 발생하고 이로 인해 적절한 게이트라인이 선택되지 못하여 영상의 수직 방향 흐름이 발생하는 등의 문제점이 있다. 더욱이 복수의 게이트라인 동시에 선택됨으로서 데이터드라이버 및 게이트 드라이버에 부담이 가해지고 이로 인해 구동회로에 데미지가 발생하는 문제점이 있다.When an abnormal signal due to external noise such as static electricity is transmitted to the driving circuit in the driving of the display device, there is a problem that the abnormal image is outputted and the display quality is deteriorated and the display panel and the driving circuit are damaged. Specifically, when static electricity is transmitted to the driving circuit, a signal for selecting a gate line is distorted, and accordingly, an appropriate gate line can not be selected, resulting in a vertical flow of the image. Furthermore, since a plurality of gate lines are selected at the same time, a burden is imposed on the data driver and the gate driver, thereby causing damage to the driver circuit.

따라서, 본 발명은 비정상 신호의 발생여부를 판단하고, 비정상 신호가 발생되는 경우 미리 저장된 클럭신호를 사용자가 설정한 프레임만큼 출력하여 구동회로를 제어하도록 함으로써, 비정상 신호에 의해 표시 영상의 왜곡 및 비정상영상의 표시를 방지하고 구동회로에 손상이 발생하는 것을 방지하도록 한 평판표시장치 및 이의 구동방법을 제공하는 것이다.Therefore, according to the present invention, it is determined whether or not an abnormal signal is generated. When an abnormal signal is generated, a clock signal stored in advance is output for a frame set by the user to control the driving circuit, A flat panel display device and a method of driving the same that prevent display of an image and prevent damage to the driving circuit.

상기 목적을 달성하기 위하여 본 발명에 따른 평판표시장치는 표시패널; 상기 표시패널에 영상을 표시하기 위한 영상신호 및 동기신호가 입력되고, 상기 동기신호에 의해 데이터제어신호 및 게이트제어신호를 생성하는 타이밍 컨트롤러; 상기 데이터제어신호 및 상기 영상신호를 상기 타이밍 컨트롤러로부터 제공받아 상기 표시패널에 공급하는 데이터 구동부; 및 상기 게이트제어신호에 의해 상기 영상신호의 공급을 위한 스캔신호를 상기 표시패널에 공급하는 게이트 구동부;를 포함하여 구성되고, 상기 타이밍컨트롤러는 상기 동기신호의 정상/비정상 여부를 판단하고, 상기 동기신호가 비정상 신호로 판단되는 경우 미리 저장된 예비게이트제어신호를 상기 게이트구동부에 공급한다.According to an aspect of the present invention, there is provided a flat panel display comprising: a display panel; A timing controller for receiving a video signal and a synchronization signal for displaying an image on the display panel and generating a data control signal and a gate control signal by the synchronization signal; A data driver for receiving the data control signal and the video signal from the timing controller and supplying the data control signal and the video signal to the display panel; And a gate driver for supplying a scan signal for supplying the video signal to the display panel by the gate control signal, wherein the timing controller determines whether the sync signal is normal or abnormal, And supplies a preliminarily stored preliminary gate control signal to the gate driver when the signal is determined to be an abnormal signal.

상기 동기신호는 데이터인에이블신호를 포함하고, 상기 게이트제어신호는 상기 표시패널에 형성되는 게이트라인의 선택 및 스캔신호의 생성을 위한 게이트클럭을 포함한다.The synchronization signal includes a data enable signal, and the gate control signal includes a gate clock for selection of a gate line formed in the display panel and a scan signal for generating a scan signal.

상기 타이밍 컨트롤러는 상기 동기신호가 비정상 신호인 경우 상기 예비게이트제어신호를 미리 지정된 프레임 기간만큼 상기 게이트 구동부에 공급한다.The timing controller supplies the preliminary gate control signal to the gate driver for a predetermined frame period when the synchronization signal is an abnormal signal.

상기 타이밍 컨트롤러는 상기 동기신호의 폴링 또는 라이징이 지정된 시간동안 반복되는 횟수, 상기 동기신호의 하이상태 유지시간 중 어느 하나를 판단하여 상기 동기신호의 정상/비정상 신호 여부를 판단한다. The timing controller determines whether the synchronous signal is normal or abnormal by determining any one of the number of times the polling or rising of the synchronous signal is repeated for a specified time and the high state holding time of the synchronous signal.

상기 게이트클럭은 상기 데이터인에이블신호의 레벨이 1회의 하이 상태를 유지하는 동안 하이상태와 로우 상태가 미리 지정된 횟수로 반복되는 다상 펄스이다. The gate clock is a polyphase pulse in which a high state and a low state are repeated a predetermined number of times while the level of the data enable signal is maintained at a high state one time.

또한, 본 발명에 따른 평판표시장치의 구동방법은 표시패널에 영상을 표시하기 위한 영상신호와 동기신호가 타이밍 컨트롤러에 입력되는 단계; 상기 타이밍 컨트롤러가 상기 동기신호를 이용하여 데이터제어신호 및 게이트제어신호를 포함하는 제어신호를 생성하는 단계; 상기 타이밍 컨트롤러가 상기 데이터제어신호와 상기 영상신호를 데이터구동부에 전달하고, 상기 게이트제어신호를 상기 게이트구동부에 전달하는 단계; 상기 게이트구동부와 상기 데이터구동부가 상기 데이터제어신호, 상기 게이트제어신호 및 상기 영상신호를 상기 표시패널에 공급하여 영상을 표시하는 단계; 상기 제어신호 생성 단계 내지 상기 영상을 표시하는 단계와 병행하여 수행되고, 상기 타이밍컨트롤러가 상기 동기신호의 정상 또는 비정상 여부를 판단하는 단계; 및 상기 동기신호가 비정상 신호인 경우 상기 타이밍컨트롤러가 미리 저장된 예비제어신호를 상기 게이트구동부에 전달하여 상기 게이트제어신호를 대체하는 단계;를 포함하여 구성된다.According to another aspect of the present invention, there is provided a method of driving a flat panel display, comprising: inputting a video signal and a synchronizing signal for displaying an image on a display panel to a timing controller; The timing controller generating a control signal including a data control signal and a gate control signal using the synchronization signal; The timing controller transmitting the data control signal and the video signal to a data driver and transmitting the gate control signal to the gate driver; The gate driver and the data driver supplying the data control signal, the gate control signal, and the video signal to the display panel to display an image; Wherein the timing controller is performed in parallel with the control signal generation step to display the image, and the timing controller determines whether the synchronization signal is normal or abnormal. And replacing the gate control signal by transmitting the preliminarily stored preliminary control signal to the gate driver when the synchronization signal is an abnormal signal.

상기 동기신호는 데이터인에이블신호를 포함하고, 상기 게이트제어신호는 상기 표시패널에 형성되는 게이트라인의 선택 및 스캔신호의 생성을 위한 게이트클럭을 포함한다.The synchronization signal includes a data enable signal, and the gate control signal includes a gate clock for selection of a gate line formed in the display panel and a scan signal for generating a scan signal.

상기 게이트제어신호를 대체하는 단계는 상기 타이밍컨트롤러가 미리 정해진 프레임 기간만큼 상기 예비게이트제어신호를 상기 게이트구동부에 전달하고, 상기 게이트구동부는 상기 프레임 기간만큼 상기 예비게이트제어신호에 의해 구동된다.The step of replacing the gate control signal transfers the preliminary gate control signal to the gate driver for a predetermined frame period, and the gate driver is driven by the preliminary gate control signal for the frame period.

상기 동기신호의 정상 또는 비정상을 판단하는 단계는 상기 타이밍 컨트롤러가 미리 지정된 시간 동안 상기 동기신호의 폴링 또는 라이징이 반복되는 횟수, 상기 동기신호의 하이상태 유지시간 중 어느 하나를 판단하여 정상 또는 비정상을 판단한다.Wherein the step of determining whether the synchronization signal is normal or abnormal includes determining whether the timing controller is to repeat the polling or rising of the synchronization signal for a predetermined time or the high state retention time of the synchronization signal, .

상기 게이트클럭은 상기 데이터인에이블신호의 레벨이 1회의 하이 상태를 유지하는 동안 하이상태와 로우 상태가 미리 지정된 횟수로 반복되는 다상 펄스이다.The gate clock is a polyphase pulse in which a high state and a low state are repeated a predetermined number of times while the level of the data enable signal is maintained at a high state one time.

본 발명에 따른 평판표시장치 및 이의 구동방법은 비정상 신호의 발생여부를 판단하고, 비정상 신호가 발생되는 경우 미리 저장된 클럭신호를 사용자가 설정한 프레임만큼 출력하여 구동회로를 제어하도록 함으로써, 비정상 신호에 의해 표시 영상의 왜곡 및 비정상영상의 표시를 방지하고 구동회로에 손상이 발생하는 것을 방지하는 것이 가능하다.In the flat panel display device and the driving method thereof, it is determined whether an abnormal signal is generated. When an abnormal signal is generated, the flat panel display device and the driving method thereof may control the driving circuit by outputting a clock signal stored in advance, It is possible to prevent distortion of the display image and display of the abnormal image and to prevent damage to the drive circuit.

도 1은 본 발명에 따른 표시장치의 일례를 나타낸 것으로 액정표시장치의 예를 도시한 예시도.
도 2는 비정상 데이터인에이블 신호가 발생된 경우의 신호를 도시한 예시도.
도 3은 화면 출력의 예를 도시한 예시도.
도 4는 본 발명에 따른 신호의 공급 과정을 설명하기 위한 예시도.
도 5는 본 발명에 따른 표시장치의 구동방법을 설명하기 위한 순서도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view showing an example of a display device according to the present invention and an example showing an example of a liquid crystal display device. Fig.
2 is an exemplary diagram showing a signal when an abnormal data enable signal is generated;
3 is an exemplary view showing an example of screen output;
4 is an exemplary diagram for explaining a signal supply process according to the present invention;
5 is a flowchart for explaining a driving method of a display device according to the present invention.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 당해 분양의 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 설명하기로 한다. 첨부된 도면들에서 구성에 표기된 도면번호는 다른 도면에서도 동일한 구성을 표기할 때에 가능한 한 동일한 도면번호를 사용하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어 관련된 공지의 기능 또는 공지의 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고 도면에 제시된 어떤 특징들은 설명의 용이함을 이해 확대 또는 축소 또는 단순화된 것이고, 도면 및 그 구성요소들이 반드시 적절한 비율로 도시되어 있지는 않다. 그러나 당업자라면 이러한 상세 사항들을 쉽게 이해할 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. It should be noted that the drawings denoted by the same reference numerals in the drawings denote the same reference numerals whenever possible, in other drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. And certain features shown in the drawings are intended to be illustrative, not limiting, or reduced, or simplified, and the drawings and elements thereof are not necessarily drawn to scale. However, those skilled in the art will readily understand these details.

한편, 본 발명에서는 액정표시장치를 예로 들어 상세한 설명을 진행하기로 한다. 하지만, 이로써 본 발명을 한정하는 것은 아니며, 제시된 액정표시장치와 같이 게이트구동부, 데이터구동부 및 타이밍컨트롤러에 의해 구동되는 표시장치에서는 본 발명을 용이하게 적용하는 것이 가능하다. 구체적으로 액정표시장치 외에 유기발광표시장치, 플라즈마 디스플레이 장치, 전기영동 표시장치, 전기습윤표시장치와 같은 장치에 본 발명의 기술을 적용하는 것이 가능하다.The present invention will be described in detail with reference to a liquid crystal display device as an example. However, the present invention is not limited thereto, and the present invention can be easily applied to a display device driven by a gate driver, a data driver, and a timing controller like the liquid crystal display device presented. Specifically, it is possible to apply the technique of the present invention to an apparatus such as an organic light emitting display device, a plasma display device, an electrophoretic display device, and an electrowetting display device in addition to a liquid crystal display device.

도 1은 본 발명에 따른 표시장치의 일례를 나타낸 것으로 액정표시장치의 예를 도시한 예시도이다.FIG. 1 is a view showing an example of a display device according to the present invention, and is an illustration showing an example of a liquid crystal display device.

도 1을 참조하면, 본 발명에 따른 표시장치는 액정패널(10), 타이밍 컨트롤러(2), 데이터 드라이버(4) 및 게이트드라이버(6)를 포함하여 구성된다.1, a display device according to the present invention includes a liquid crystal panel 10, a timing controller 2, a data driver 4, and a gate driver 6.

액정패널(10)은 복수의 게이트라인(GL : GL1 내지 GLn)과 복수의 데이터라인(DL : DL1 내지 DLm)에 의해 정의되는 각 화소 영역에 형성되는 박막트랜지스터(TFT : Thin Film Transistor) 및 TFT와 접속된 액정커패시터(Clc)를 구비한다. 액정커패시터(Clc)는 TFT와 접속된 화소전극, 화소 전극과 액정을 사이에 두고 대면하는 공통전극으로 구성된다. TFT는 각각의 게이트라인(GL1 내지 GLn)으로부터의 스캔 펄스에 응답하여 각각의 데이터라인 (DL1 내지 DLm)으로부터의 영상신호를 화소 전극에 공급한다. 액정 커패시터(Clc)는 화소 전극에 공급된 영상신호와 공통전극에 공급된 공통전압의 차 전압을 충전하고, 그 차전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 그리고, 액정 커패시터(Clc)에는 스토리지 커패시터(Cst)가 병렬로 접속되어 액정 커패시터(Clc)에 충전된 전압이 다음 데이터 신호가 공급될 때까지 유지되게 한다. 여기서, 이러한 액정패널(10)은 유기전계표시 패널, 전기영동표시패널, 전기습윤 표시패널로 대체하여 적용이 가능하다.The liquid crystal panel 10 includes a thin film transistor (TFT) and a thin film transistor (TFT) formed in each pixel region defined by a plurality of gate lines GL: GL1 to GLn and a plurality of data lines DL: And a liquid crystal capacitor Clc connected to the liquid crystal capacitor Clc. The liquid crystal capacitor Clc is composed of a pixel electrode connected to the TFT, and a common electrode facing the pixel electrode and the liquid crystal. The TFT supplies a video signal from each of the data lines DL1 to DLm to the pixel electrode in response to a scan pulse from each of the gate lines GL1 to GLn. The liquid crystal capacitor Clc charges the difference voltage between the video signal supplied to the pixel electrode and the common voltage supplied to the common electrode, and adjusts the light transmittance by varying the arrangement of the liquid crystal molecules according to the difference voltage. The storage capacitor Cst is connected in parallel to the liquid crystal capacitor Clc so that the voltage charged in the liquid crystal capacitor Clc is maintained until the next data signal is supplied. Here, the liquid crystal panel 10 may be replaced with an organic electroluminescence display panel, an electrophoretic display panel, or an electrowetting display panel.

데이터드라이버(4)는 타이밍 컨트롤러(2)로부터의 데이터 제어신호(DCS : Data control Signal)를 이용하여 타이밍 컨트롤러(2)로부터 전달되는 영상데이터를 아날로그 전압의 영상신호로 변환한다. 여기서, 데이터제어신호(DCS)는 소스스타트펄스(SSP : Source Start Pulse), 소스 쉬프트 클럭(SSC : Source Shift Clock), 소스 출력 인에이블(SOE : source Output Enable) 신호를 포함할 수 있다. 구체적으로 데이터 드라이버(4)는 소스 스타트 펄스에 따라 타이밍 컨트롤러(2)를 통해 감마변환되어 정렬된 데이터(Data)를 래치한 후, 소스 출력 인에이블 신호에 응답하여 각 게이트라인(GL1 내지 GLn)에 스캔 펄스가 공급되는 1수평 주기마다 1수평 라인 분의 영상신호를 각 데이터라인(DL1 내지 DLm)에 공급한다. 이때, 데이터드라이버(4)는 정렬된 데이터(data)는 계조 값에 따라 소정 레벨을 가지는 정극성 또는 부극성의 감마전압을 선택하고 선택된 감마전압을 영상신호로 각 데이터라인(DL1 내지 DLm)에 공급한다.The data driver 4 converts the video data transmitted from the timing controller 2 into a video signal of an analog voltage using a data control signal (DCS) from the timing controller 2. [ The data control signal DCS may include a source start pulse (SSP), a source shift clock (SSC), and a source output enable (SOE) signal. Specifically, the data driver 4 latches the aligned data Data by gamma conversion via the timing controller 2 in accordance with the source start pulse, and then, in response to the source output enable signal, A video signal for one horizontal line is supplied to each data line DL1 to DLm for every one horizontal period in which a scan pulse is supplied. At this time, the data driver 4 selects the positive or negative gamma voltage having the predetermined level according to the gray level value, and outputs the selected gamma voltage as the video signal to each data line DL1 to DLm Supply.

게이트드라이버(6)는 타이밍컨트롤러(2)로부터의 게이트제어신호(GCS : Gate Control Signal) 신호에 응답하여 순차적으로 스캔펄스를 발생하고, 이를 게이트라인들(GL)에 순차적으로 공급하여 영상데이터를 공급할 게이트라인(GL1 내지 GLn)을 선택한다. 여기서, 게이트제어신호(GCS)는 게이트 스타트 펄스(Gate Start Pulse), 게이트클럭(GCLK)을 포함할 수 있다. 게이트 드라이버(6)는 타이밍 컨트롤러(2)로부터 게이트 스타트 펄스(GSP)와 게이트 클럭(GCLK)를 전달받고 이를 통해 스캔펄스를 생성한다. 구체적으로 게이트 드라이버(6)는 GIP(Glass In Panel) 방식에 의해 게이트드라이버(6)가 액정패널(10) 상에 형성될 수 있다. 이 경우 게이트 드라이버(6)는 복수의 스테이지로 구성될 수 있으며, 다상의 펄스인 게이트클럭(GCLK)에 의해 스테이지가 선택되고, 선택된 스테이지가 게이트클럭(GCLK)에 게이트라인(GL1 내지 GLn)에 스캔펄스를 공급하게 된다. 여기서 다상 펄스인 게이트클럭(GCLK)은 데이터인에이블(DE) 신호가 1회 하이인 동안 하이와 로우 상태가 2회 이상 수회 반복되는 펄스를 의미한다. 결국 GIP 방식의 게이트 드라이버(6)에서는 게이트클럭(GCLK)에 의해 스캔펄스를 쉬프트 시키게 되며, 이로 인해 게이트 출력 인에이블(GOE)를 신호를 사용하지 않을 수 있다. 여기서, 게이트드라이버(6)는 종래와 같이 1상의 게이트제어신호(GCS)를 게이트쉬프트클럭(Gage Shift Clock)에 의해 쉬프트시키고, 마스킹 신호로 게이트출력인에이블(GOE) 신호를 이용하도록 할 수 있으나, 이로써 본 발명을 한정하는 것은 아니다. 본 발명에서는 다상 클럭인 게이트클럭(GCLK)를 이용하여 구동되는 경우의 예를 들어 상세한 설명을 진행하기로 한다. The gate driver 6 sequentially generates scan pulses in response to a gate control signal (GCS: Gate Control Signal) from the timing controller 2 and sequentially supplies the scan pulses to the gate lines GL, The gate lines GL1 to GLn to be supplied are selected. Here, the gate control signal GCS may include a gate start pulse (Gate Start Pulse) and a gate clock (GCLK). The gate driver 6 receives the gate start pulse GSP and the gate clock GCLK from the timing controller 2 to generate a scan pulse. Specifically, the gate driver 6 can be formed on the liquid crystal panel 10 by the GIP (Glass In Panel) method. In this case, the gate driver 6 may be composed of a plurality of stages. The stage is selected by the gate clock GCLK, which is a pulse of a multiphase, and the selected stage is connected to the gate lines GL1 to GLn at the gate clock GCLK. A scan pulse is supplied. Here, the gate clock GCLK, which is a polyphase pulse, means a pulse in which the high and low states are repeated several times at least two times while the data enable (DE) signal is high one time. As a result, in the gate driver 6 of the GIP scheme, the scan pulse is shifted by the gate clock GCLK, and thus the gate output enable (GOE) signal is not used. Here, the gate driver 6 may shift the gate control signal GCS of one phase by a gate shift clock and use a gate output enable (GOE) signal as a masking signal as in the conventional art , And thus the present invention is not limited thereto. In the present invention, a detailed description will be given of an example in which a gate clock (GCLK), which is a multi-phase clock, is driven.

타이밍컨트롤러(2)는 외부에서 입력되는 동기신호를 이용하여 게이트 및 데이터 제어신호(GCS, DCS)를 생성하고, 이를 게이트 및 데이터 드라이버(4, 6)에 공급함으로써 게이트 및 데이터 드라이버(4,6)를 제어하여 액정패널(2)에 의해 영상이 표시될 수 있게 한다. 이를 위해 타이밍컨트롤러(2)는 외부에서 입력되는 영상신호를 정렬 한 데이터를 데이터 구동부에 전달한다. 여기서, 동기신호는 도트클럭(DCLK), 데이터인에이블(DE: Data Enable), 수평 및 수직 동기신호(Hsync, Vsync)를 포함할 수 있다. 그리고, 데이터인에이블(DE) 신호는 도트클럭(DCLK)를 이용하여 타잉밍컨트롤러(2)에서 생성될 수 있으나, 이로써 본 발명을 한정하는 것은 아니다. The timing controller 2 generates gate and data control signals GCS and DCS by using an externally input synchronous signal and supplies it to the gate and data drivers 4 and 6 to generate gate and data drivers 4 and 6 So that the liquid crystal panel 2 can display the image. To this end, the timing controller 2 transfers the data obtained by arranging the video signals inputted from the outside to the data driver. Here, the synchronization signal may include a dot clock DCLK, data enable (DE), and horizontal and vertical synchronization signals Hsync and Vsync. The data enable (DE) signal may be generated in the taming controller 2 using the dot clock DCLK, however, the present invention is not limited thereto.

한편, 타이밍컨트롤러(2)에 전달되는 영상신호 및 동기신호는 LVDS(Low Voltage Differential Signaling) 신호일 수 있으나, 이로써 본 발명을 한정하는 것은 아니다. 아울러 외부에서 타이밍컨트롤러(2)로 전달되는 신호에는 화면 비율 설정신호가 포함될 수 있다.Meanwhile, the video signal and the synchronization signal transmitted to the timing controller 2 may be LVDS (Low Voltage Differential Signaling) signals, but the present invention is not limited thereto. In addition, a signal transmitted from the outside to the timing controller 2 may include a picture ratio setting signal.

특히, 타이밍컨트롤러(2)는 다상 펄스인 게이트클럭(GCLK) 및 게이트스타트펄스(GSP)를 생성하여 게이트드라이버(6)에 전달한다. 더불어 타이밍컨트롤러(2)는 외부 노이즈 등에 의해 데이터인에이블신호(DE)가 정상, 비정상유무를 판단한다. 그리고 타이밍컨트롤러(2)는 데이터인에이블신호(DE)가 비정상 신호로 판단되는 경우 미리 저장된 예비게이트클럭(RGCLK)를 게이트드라이버(6)에 전달하여 게이트드라이버(6)가 구동되도록 한다. 예비게이트클럭(RGCLK)가 전달되는 동안 타이밍컨트롤러(2)는 이에 맞추어 영상신호를 계속해서 데이터드라이버(4)에 전달하여 영상이 표시되도록 하거나, 영상신호의 출력을 중지시켜 영상표시를 일시적으로 중지시키게 된다. 아울러, 타이밍컨트롤러(2)에 의해 공급되는 예비게이트클럭(RGCLK)는 미리 지정된 프레임 기간 예를 들어 2~3 프레임 기간동안 공급되고, 이후에는 정상적인 게이트클럭(GCLK)이 공급된다.In particular, the timing controller 2 generates a gate clock GCLK and a gate start pulse GSP, which are polyphase pulses, and transfers the gate clock GCLK and the gate start pulse GSP to the gate driver 6. In addition, the timing controller 2 determines whether the data enable signal DE is normal or abnormal due to external noise or the like. The timing controller 2 transmits the preliminarily stored preliminary gate clock RGCLK to the gate driver 6 so that the gate driver 6 is driven when the data enable signal DE is determined to be an abnormal signal. While the spare gate clock RGCLK is being transferred, the timing controller 2 continues to transmit the video signal to the data driver 4 in order to display the video or to stop outputting the video signal to temporarily stop the video display . In addition, the spare gate clock RGCLK supplied by the timing controller 2 is supplied for a predetermined frame period, for example, for a period of 2 to 3 frames, and then a normal gate clock GCLK is supplied.

도 2 및 도 3은 비정상 데이터인에이블 신호가 발생된 경울 설명하기 위한 예시도로서, 도 2는 비정상 데이터인에이블 신호가 발생된 경우의 신호를 도시한 것이고, 도 3은 화면 출력의 예를 도시한 예시도이다.FIGS. 2 and 3 are diagrams for explaining a case where an abnormal data enable signal is generated. FIG. 2 shows a signal when an abnormal data enable signal is generated, and FIG. It is an example.

도 2 및 도 3을 참조하면, 데이터인에이블(DE) 신호는 프레임 기간 등을 정의하거나, 게이트클럭(GCLK)와 같은 신호의 생성을 위한 기준신호로 이용되며, 데이터인에이블(DE) 신호의 라이징 또는 폴링에 동기하여 게이트제어신호(GCS) 또는 데이터제어신호(DCS)가 생성된다. 때문에 외부로부터 ESD(Electrostatic Discharge)와 같이 교란 신호가 입력되어 데이터인에이블(DE) 신호가 왜곡되는 경우 각종 제어신호의 생성에 문제가 야기되고 이로 인해 정상적인 영상의 출력이 곤란해지게 된다.2 and 3, a data enable (DE) signal defines a frame period or the like, or is used as a reference signal for generating a signal such as a gate clock (GCLK), and a data enable A gate control signal (GCS) or a data control signal (DCS) is generated in synchronization with rising or polling. Therefore, when a disturbance signal such as ESD (Electrostatic Discharge) is inputted from the outside and the data enable (DE) signal is distorted, there arises a problem in generation of various control signals, which makes it difficult to output a normal image.

구체적으로 도 2에서는 데이터인에이블(DE) 신호의 일례가 도시되어 있다. 도 2에서는 데이터인에이블(DE) 신호가 하나의 게이트라인을 선택하는 1수평 주기에 따라 하이(high)와 로우(low)를 반복하는 형태의 신호가 도시되어 있다. 그리고, 데이터인에이블(DE)의 하이(high)기간 또는 로우(low) 기간에는 각각 또는 하이(high) 기간에만 다상의 게이트클럭(GCLK)이 생성된다. 그리고, 이 게이트클럭(GCLK)에 의해 데이터인에이블(DE)에 동조되어 스캔펄스가 게이트라인(GL)에 전달된다.Specifically, FIG. 2 shows an example of a data enable (DE) signal. In FIG. 2, a signal of the type in which the data enable (DE) signal repeats high and low according to one horizontal period for selecting one gate line is shown. In addition, a polyphase gate clock GCLK is generated only during a high period or a low period of the data enable DE, respectively, or during a high period. Then, the scan pulse is synchronized with the data enable signal DE by the gate clock GCLK, and the scan pulse is transmitted to the gate line GL.

이러한 과정에서 A 시점에 데이터인에이블(DE) 신호에 ESD 등에 의해 비정상신호가 발생하면, 게이트클럭(GCLK)의 공급이 중단되어 영상표시가 수 프레임동안 중지된다. 이는 게이트클럭(GCLK)과 같은 일부 신호들이 데이터인에이블(DE) 신호를 기준신호로 이용하여 생성되기 때문이다.If an abnormal signal is generated in the data enable (DE) signal due to ESD or the like in this process, the supply of the gate clock (GCLK) is stopped and the image display is stopped for several frames. This is because some signals such as the gate clock GCLK are generated by using a data enable (DE) signal as a reference signal.

이와 같이 데이터인에이블(DE) 신호 및 게이트클럭(GCLK)에 비정상신호가 포함되면, 도 3에 도시된 것과 같이 영상표시에 문제가 발생한다. 구체적으로 (a)와 같은 영상을 표시할 때, 화면(11)의 중앙부분의 게이트라인(GL)을 선택하는 과정에서 비정상신호가 발생되는 경우 화면(11)의 중앙 아래에서 표시되어야 할 영상(12)이 (b)에서와 같이 화면 상부에서 표시가 시작되어 영상이 화면(11) 상단에서 하단으로 흐르는 것과 같은 표시가 이루어질 수 있다.If a data enable signal (DE) and an abnormal signal are included in the gate clock (GCLK), a problem occurs in the image display as shown in FIG. Specifically, when an abnormal signal is generated in the process of selecting the gate line GL at the center of the screen 11 when displaying an image as shown in (a), the image to be displayed under the center of the screen 11 12) As shown in (b), the display is started from the upper part of the screen, and the display such that the image flows from the upper end to the lower end of the screen 11 can be performed.

이외에도 도시되지 않았지만, 복수의 게이트라인(GL)이 동시에 선택되어, 서로 다른 복수의 게이트라인(GL)에 위치하는 복수의 화소에 데이터 전압이 공급됨으로 인해 데이터드라이버 과부하가 발생하는 등의 문제가 발생할 수 있다.Although not shown in the drawings, a plurality of gate lines GL are selected at the same time, and data voltages are supplied to a plurality of pixels located in a plurality of different gate lines GL, thereby causing a problem such as an overload of the data driver .

때문에 본 발명에서 이러한 이상신호가 발생하는 경우 예비게이트클럭(RGCLK)를 게이트드라이버(6)에 공급하여 표시장치가 정상적으로 동작하도록 대응하게 된다.Therefore, when the abnormal signal is generated in the present invention, the spare gate clock RGCLK is supplied to the gate driver 6 so that the display device can operate normally.

도 4는 본 발명에 따른 신호의 공급 과정을 설명하기 위한 예시도로, (a)는 기존 신호의 일례를 (b)는 본 발명에 따른 게이트클럭의 공급을 도시한 예시도이다.FIG. 4 is a diagram for explaining a signal supply process according to the present invention. FIG. 4 (a) shows an example of a conventional signal, and FIG. 4 (b) shows an example of supplying a gate clock according to the present invention.

도 4를 참조하면, 본 발명에 따른 표시장치의 타이밍컨트롤러(2)는 데이터인에이블(DE) 신호의 이상 여부를 판단하고, 판단결과에 따라 일반적인 게이트클럭(GCLK) 신호를 게이트드라이버(6)에 공급하거나, 예비게이트클럭(RGCLK)을 게이트드라이버(6)에 공급한다. Referring to FIG. 4, the timing controller 2 of the display apparatus according to the present invention determines whether or not a data enable (DE) signal is abnormal, and outputs a general gate clock (GCLK) signal to the gate driver 6 Or supplies the preliminary gate clock RGCLK to the gate driver 6.

구체적으로 타이밍컨트롤러(2)에는 예비게이트클럭(RGCLK) 신호가 미리 저장된다. 이 예비게이트클럭(RGCLK)는 사용자에 의해 미리 지정된 길이, 예를 들어 하나 이상의 프레임 길이를 가지는 게이트클럭(GCLK) 또는 이와 동일한 주파수와 동일한 하이(High) 값을 가지는 신호이다.Specifically, the timing controller 2 preliminarily stores the preliminary gate clock signal RGCLK. The preliminary gate clock RGCLK is a signal having a predetermined length, for example, a gate clock GCLK having one or more frame lengths or a high value equal to the same frequency.

타이밍컨트롤러(2)는 표시장치가 구동되는 동안 전술한 바와 같이 게이트드라이버(6)에 게이트제어신호(GCS)를 생성하여 공급하고, 이를 위해 데이터인에이블(DE) 신호를 기준신호로 이용한다. 그리고, 타이밍컨트롤러(2)는 데이터인에이블(DE) 신호를 이용하여 게이트제어신호(GCS)를 생성하는 동안 데이터인에이블(DE) 신호의 정상/비정상 여부를 지속적으로 판단하게 된다. 구체적으로 타이밍컨트롤러(2)는 데이터인에이블(DE) 신호가 지정된 시간 동안 허용된 횟수 이상 또는 이하의 라이징 또는 폴링을 가지는 판단하거나, 하이(High) 또는 로우(Low) 상태의 유지 시간이 지정된 시간 미만 또는 이상인지를 판단하는 것과 같은 방법에 의해 정상/비정상을 판단한다.The timing controller 2 generates and supplies a gate control signal GCS to the gate driver 6 as described above while the display device is driven, and uses a data enable (DE) signal as a reference signal for this purpose. The timing controller 2 continuously determines whether the data enable (DE) signal is normal or abnormal during generation of the gate control signal GCS using the data enable (DE) signal. Specifically, the timing controller 2 judges whether the data enable (DE) signal has a rising or falling state more than or less than the allowed number of times for a specified time, or a holding time of a high or low state Abnormality is judged by the same method as judging whether the abnormality is less than or equal to the abnormality.

그리고 타이밍컨트롤러(2)는 비정상이라고 판단되는 경우 미리 저장된 예비게이트클럭(RGCLK)를 게이트제어신호(GCS)의 게이트클럭(GCLK) 대신 게이트드라이버(6)에 공급한다. 그리고, 예비게이트클럭(RGCLK)이 미리 지정된 프레임만큼 공급된 후에 타이밍컨트롤러(2)는 예비게이트클럭(RGCLK)의 공급을 중지하고, 게이트클럭(GCLK)를 공급하여 게이트드라이버(6)를 구동시킨다.If it is determined that the timing is abnormal, the timing controller 2 supplies the preliminarily stored preliminary gate clock RGCLK to the gate driver 6 instead of the gate clock GCLK of the gate control signal GCS. After the preliminary gate clock RGCLK is supplied for a predetermined frame, the timing controller 2 stops supplying the preliminary gate clock RGCLK and supplies the gate clock GCLK to drive the gate driver 6 .

도면에서와 같이 데이터인에이블(DE) 신호가 공급되고, 이에 맞추어 게이트클럭신호(GCLK)가 공급되는 중에 A 시점에서와 같이 데이터인에이블(DE) 신호의 왜곡이 발생하면 종래에는 (a)에서와 A 시점 이후의 게이트클럭신호(GCLK) 공급을 중지하거나, 데이터의 공급을 중지하는 형태로 비정상 신호에 대응하였다.As shown in the drawing, when a data enable (DE) signal is supplied and distortion of a data enable (DE) signal occurs at the time point A while the gate clock signal GCLK is being supplied, And the supply of the gate clock signal GCLK after the point A is stopped or the supply of data is stopped.

반면에 본 발명에서는 (b)에서와 같이 A 시점 이후 게이트클럭신호(GCLK) 대신 예비게이트클럭신호(RGCLK)를 게이트드라이버(6)에 공급하여 게이트드라이버(6)의 구동 및 영상을 표시하게 된다. 이때, 게이트클럭신호(GCLK)는 계속해서 생성될 수 있으나, 게이트드라이버(6)의 구동에는 예비게이트클럭신호(RGCLK)가 이용된다. 이를 통해 본 발명에서는 데이터인에이블(DE) 신호의 이상 발생시 이로 인한 게이트클럭(GCLK)의 비정상 신호 생성 및 표시 영상의 왜곡을 방지하는 것이 가능해진다.On the other hand, in the present invention, as shown in (b), the gate clock signal RGCLK is supplied to the gate driver 6 instead of the gate clock signal GCLK after the point A to display the driving and image of the gate driver 6 . At this time, the gate clock signal GCLK can be continuously generated, but the spare gate clock signal RGCLK is used for driving the gate driver 6. [ Accordingly, in the present invention, it is possible to prevent generation of an abnormal signal of the gate clock (GCLK) and distortion of the display image due to an abnormality of the data enable (DE) signal.

도 5는 본 발명에 따른 표시장치의 구동방법을 설명하기 위한 순서도이다.5 is a flowchart illustrating a method of driving a display device according to the present invention.

도 5를 참조하면, 본 발명에 따른 표시장치의 구동방법은 영상신호 및 동기신호 입력단계(S10), 제어신호 생성 및 전달하는 단계(S20), 동기신호판단단계(S30), 예비제어신호 공급단계(S40) 및 영상표시단계(S50)를 포함하여 구성된다.Referring to FIG. 5, a method of driving a display device according to the present invention includes a step of inputting a video signal and a synchronization signal S 10, a step of generating and transmitting a control signal S 20, a synchronization signal determination step S 30, Step S40 and image display step S50.

영상신호 및 동기신호 입력 단계(S10)는 타이밍 컨트롤러(2)에 영상표시를 위한 영상신호와 도트클럭신호(DCLK), 데이터인에이블(DE), 수직동기신호(Vsync), 수평동기신호(Hsync)와 같은 동기신호가 입력되는 단계이다.The video signal and synchronizing signal input step S10 is a step of inputting a video signal for displaying an image and a dot clock signal DCLK, a data enable DE, a vertical synchronizing signal Vsync, a horizontal synchronizing signal Hsync ) Is input to the step S11.

제어신호 생성 및 전달하는 단계(S20)는 타이밍 컨트롤러(2)가 입력된 영상신호와 동기신호를 이용하여 영상 데이터(DATA)와 게이트제어신호(GCS) 및 데이터제어신호(DCS)를 생성하고, 이를 게이트드라이버(6) 및 데이터드라이버(4)에 전달하는 단계이다. 제어신호 생성 및 전달하는 단계(S20)에서 타이밍 컨트롤러(2)는 입력되는 영상신호를 정렬하여 영상 데이터(DATA)를 생성하고, 생성된 영상데이터(DATA)를 데이터 구동부(4)에 전달하며, 이때 데이터제어신호(DCS)가 데이터 드라이버(4)에 함께 전달되고, 이에 부합하여 게이트제어신호(GCS)가 게이트 드라이버(6)에 전달된다. 이를 위해 타이밍컨트롤러(2)는 동기신호를 이용하여 소스스타트펄스(SSP), 소스쉬프트클럭(SSC), 소스출력인에이블(SOE) 신호를 포함하는 데이터제어신호(DCS)와, 게이트스타트펄스(GSP)와 게이트클럭(GCLK)를 포함하는 게이트제어신호(GCS)를 생성한다. 여기서, 게이트클럭(GCLK)는 다상 펄스이며, GIP 방식으로 게이트드라이버(6)가 형성된 경우에 주로 이용될 수 있다. 또한, 단상의 게이트쉬프트클럭(GSC) 및 게이트출력인에이블(GOE) 신호가 게이트제어신호(GCS)에 포함될 수 있으나, 이로써 본 발명을 한정하는 것은 아니다. The step S20 of generating and transmitting the control signal generates the video data DATA, the gate control signal GCS and the data control signal DCS using the video signal and the synchronization signal input from the timing controller 2, To the gate driver (6) and the data driver (4). In step S20 of generating and transmitting the control signal, the timing controller 2 generates video data DATA by aligning the input video signals, transmits the generated video data DATA to the data driver 4, At this time, the data control signal DCS is transmitted to the data driver 4, and the gate control signal GCS is transmitted to the gate driver 6 in accordance therewith. The timing controller 2 uses a synchronous signal to generate a data control signal DCS including a source start pulse SSP, a source shift clock SSC and a source output enable signal SOE, GSP) and a gate clock signal (GCLK). Here, the gate clock GCLK is a polyphase pulse and can be mainly used when the gate driver 6 is formed by the GIP method. In addition, the single-phase gate shift clock GSC and the gate output enable (GOE) signal may be included in the gate control signal GCS, but the present invention is not limited thereto.

영상표시단계(S50)에서 데이터제어신호(GCS)와 영상 데이터(DATA)를 전달받은 데이터드라이버(4)는 소스스타트펄스(SSP)에 다라 영상데이터(DATA)를 래치하여 영상의 표시를 준비한다. 또한, 게이트 드라이버(6)는 게이트제어신호(GCS)를 이용하여 스캔펄스를 생성하여 표시를 준비하게 된다. 그리고, 게이트제어신호(GCS)에 의해 스캔펄스가 생성되면 스캔펄스에 의해 게이트라인(GL)을 선택하고, 게이트라인(GL)이 선택되면 데이터드라이버(4)가 소스출력인에이블(SOE)에 응답하여 1수평 라인 분의 영상신호를 데이터라인(DL)에 공급하며, 이를 통해 표시패널(10)에 영상이 표시되게 된다.The data driver 4 receiving the data control signal GCS and the video data DATA in the video display step S50 latches the video data DATA in response to the source start pulse SSP and prepares the display of the video . In addition, the gate driver 6 generates a scan pulse using the gate control signal GCS to prepare a display. When the scan pulse is generated by the gate control signal GCS, the gate line GL is selected by the scan pulse. When the gate line GL is selected, the data driver 4 outputs a source output enable signal SOE And supplies a video signal corresponding to one horizontal line to the data line DL in response to the video signal, thereby displaying an image on the display panel 10.

동기신호판단단계(S30)는 동기신호의 입력(S10) 내지 영상표시 단계(S50)가 진행되는 동안 동기신호의 정상 또는 비정상 여부를 판단하여 예비제어신호 즉, 예비게이트클럭(RGCLK)의 공급 여부를 판단하는 단계를 수행하게 된다. 동기신호판단 단계(S30)에서 타이밍 컨트롤러(2)는 동기신호 특히, 데이터인에이블(DE) 신호의 정상여부를 판단하게 된다. 구체적으로 타이밍 컨트롤러(2)는 데이터인에이블(DE) 신호가 지정된 시간 동안 일정한 주기로 반복이 되는지 즉, 라이징 에지와 폴링 에지가 지정된 횟수 이상 발생하는지, 하이 상태가 지정된 시간 동안 유지되는지와 같은 사항을 판단하여 데이터인에이블(DE) 신호의 정상 여부를 판단하게 된다. 동기신호판단단계(S30)에서 동기신호가 정상인 것으로 판단되면, 게이트 드라이버(6)는 타이밍 컨트롤러(2)에서 공급되는 게이트제어신호(GCS) 특히, 게이트클럭(GCLK)에 의해 구동된다.The sync signal determination step S30 determines whether the sync signal is normal or abnormal during the input of the sync signal (S10) to the video display step (S50), and determines whether the spare control signal, that is, whether the spare gate clock RGCLK is supplied As shown in FIG. In the sync signal determination step S30, the timing controller 2 determines whether the sync signal, particularly the data enable (DE) signal, is normal. Specifically, the timing controller 2 determines whether a data enable (DE) signal is repeated at a predetermined period of time, that is, whether a rising edge and a falling edge occur more than a specified number of times, whether a high state is maintained for a specified time And judges whether or not the data enable (DE) signal is normal. The gate driver 6 is driven by the gate control signal GCS supplied from the timing controller 2 in particular by the gate clock GCLK when the synchronous signal judgment step S30 judges that the synchronous signal is normal.

예비제어신호 공급 단계(S40)는 동기신호 판단단계(S30)에서 데이터인에이블(DE) 신호가 비정상 신호로 판단된 경우 게이트클럭(GCLK)를 대신하여 예비게이트클럭(RGCLK)가 게이트 드라이버(6)로 전달되고, 영상표시 단계(S50)에서 게이트드라이버(6)가 예비게이트클럭(RGCLK)에 의해 구동되도록 하는 단계이다. 이 예비제어신호 전달단계(S40)에서 타이밍 컨트롤러(2)는 미리 지정된 프레임 길이의 클럭신호로 저장된 예비게이트클럭(RGCLK)을 게이트드라이버(6)로 공급하고, 영상표시 단계(S50)에서 예비게이트클럭(RGCLK)의 프레임길이만큼 게이트 드라이버(6)가 예비게이트클럭(RGCLK)에 의해 구동이 이루어지게 된다. 이를 통해, 데이터인에이블(DE) 신호의 이상의 발생하는 경우 이를 이용하여 생성되는 게이트클럭(RGCLK)의 이상 및 영상신호의 잘못된 출력이 발생하는 것을 방지하고, 정상적인 영상신호의 출력이 가능해지게 된다.In the preliminary control signal supply step S40, when the data enable (DE) signal is determined to be an abnormal signal in the synchronization signal judgment step S30, the spare gate clock RGCLK is supplied to the gate driver 6 , And the gate driver 6 is driven by the spare gate clock RGCLK in the image display step S50. In the preliminary control signal transmission step S40, the timing controller 2 supplies the preliminary gate clock RGCLK stored as a clock signal of a predetermined frame length to the gate driver 6, and in the video display step S50, The gate driver 6 is driven by the preliminary gate clock RGCLK by the frame length of the clock RGCLK. Accordingly, when an abnormality of a data enable (DE) signal occurs, it is possible to prevent an abnormal output of the gate clock (RGCLK) and a video signal, which are generated by using it, and output a normal video signal.

이상에서 본 발명의 기술적 사상을 예시하기 위해 구체적인 실시 예로 도시하고 설명하였으나, 본 발명은 상기와 같이 구체적인 실시 예와 동일한 구성 및 작용에만 국한되지 않고, 여러가지 변형이 본 발명의 범위를 벗어나지 않는 한도 내에서 실시될 수 있다. 따라서, 그와 같은 변형도 본 발명의 범위에 속하는 것으로 간주해야 하며, 본 발명의 범위는 후술하는 특허청구범위에 의해 결정되어야 한다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, . ≪ / RTI > Accordingly, such modifications are deemed to be within the scope of the present invention, and the scope of the present invention should be determined by the following claims.

2 : 타이밍 컨트롤러
4 : 데이터 드라이버
6 : 게이트 드라이버
10 : 액정패널2: Timing controller
4: Data driver
6: Gate driver
10: liquid crystal panel

Claims (10)

표시패널;
상기 표시패널에 영상을 표시하기 위한 영상신호 및 동기신호가 입력되고, 상기 동기신호에 의해 데이터제어신호 및 게이트제어신호를 생성하는 타이밍 컨트롤러;
상기 데이터제어신호 및 상기 영상신호를 상기 타이밍 컨트롤러로부터 제공받아 상기 표시패널에 공급하는 데이터 구동부; 및
상기 게이트제어신호에 의해 상기 영상신호의 공급을 위한 스캔신호를 상기 표시패널에 공급하는 게이트 구동부;를 포함하여 구성되고,
상기 타이밍컨트롤러는 상기 동기신호의 정상/비정상 여부를 판단하고, 상기 동기신호가 비정상 신호로 판단되는 경우 미리 저장된 예비게이트제어신호를 상기 게이트구동부에 공급하는 것을 특징으로 하는 평판표시장치.Display panel;
A timing controller for receiving a video signal and a synchronization signal for displaying an image on the display panel and generating a data control signal and a gate control signal by the synchronization signal;
A data driver for receiving the data control signal and the video signal from the timing controller and supplying the data control signal and the video signal to the display panel; And
And a gate driver for supplying a scan signal for supplying the video signal to the display panel by the gate control signal,
Wherein the timing controller determines whether the sync signal is normal or abnormal and supplies a preliminarily stored preliminary gate control signal to the gate driver when the sync signal is determined to be an abnormal signal. 제 1 항에 있어서,
상기 동기신호는 데이터인에이블신호를 포함하고,
상기 게이트제어신호는 상기 표시패널에 형성되는 게이트라인의 선택 및 스캔신호의 생성을 위한 게이트클럭을 포함하는 것을 특징으로 하는 평판표시장치.The method according to claim 1,
Wherein the synchronization signal comprises a data enable signal,
Wherein the gate control signal includes a gate clock for selecting a gate line and generating a scan signal on the display panel. 제 2 항에 있어서,
상기 타이밍 컨트롤러는
상기 동기신호가 비정상 신호인 경우 상기 예비게이트제어신호를 미리 지정된 프레임 기간만큼 상기 게이트 구동부에 공급하는 것을 특징으로 하는 평판표시장치.3. The method of claim 2,
The timing controller
And supplies the preliminary gate control signal to the gate driver for a predetermined frame period when the synchronization signal is an abnormal signal. 제 2 항에 있어서,
상기 타이밍 컨트롤러는
상기 동기신호의 폴링 또는 라이징이 지정된 시간동안 반복되는 횟수, 상기 동기신호의 하이상태 유지시간 중 어느 하나를 판단하여 상기 동기신호의 정상/비정상 신호 여부를 판단하는 것을 특징으로 하는 평판표시장치.3. The method of claim 2,
The timing controller
The number of times the polling or rising of the synchronizing signal is repeated for a predetermined time, and the high state holding time of the synchronizing signal, and determines whether the synchronizing signal is normal or abnormal. 제 2 항에 있어서,
상기 게이트클럭은 상기 데이터인에이블신호의 레벨이 1회의 하이 상태를 유지하는 동안 하이상태와 로우 상태가 미리 지정된 횟수로 반복되는 다상 펄스인 것을 특징으로 하는 평판표시장치.3. The method of claim 2,
Wherein the gate clock is a polyphase pulse in which a high state and a low state are repeated a predetermined number of times while the level of the data enable signal is maintained at one high state. 표시패널에 영상을 표시하기 위한 영상신호와 동기신호가 타이밍 컨트롤러에 입력되는 단계;
상기 타이밍 컨트롤러가 상기 동기신호를 이용하여 데이터제어신호 및 게이트제어신호를 포함하는 제어신호를 생성하는 단계;
상기 타이밍 컨트롤러가 상기 데이터제어신호와 상기 영상신호를 데이터구동부에 전달하고, 상기 게이트제어신호를 상기 게이트구동부에 전달하는 단계;
상기 게이트구동부와 상기 데이터구동부가 상기 데이터제어신호, 상기 게이트제어신호 및 상기 영상신호를 상기 표시패널에 공급하여 영상을 표시하는 단계;
상기 제어신호 생성 단계 내지 상기 영상을 표시하는 단계와 병행하여 수행되고, 상기 타이밍컨트롤러가 상기 동기신호의 정상 또는 비정상 여부를 판단하는 단계; 및
상기 동기신호가 비정상 신호인 경우 상기 타이밍컨트롤러가 미리 저장된 예비제어신호를 상기 게이트구동부에 전달하여 상기 게이트제어신호를 대체하는 단계;를 포함하여 구성되는 것을 특징으로 하는 평판표시장치의 구동방법.Inputting a video signal and a synchronization signal for displaying an image on a display panel to a timing controller;
The timing controller generating a control signal including a data control signal and a gate control signal using the synchronization signal;
The timing controller transmitting the data control signal and the video signal to a data driver and transmitting the gate control signal to the gate driver;
The gate driver and the data driver supplying the data control signal, the gate control signal, and the video signal to the display panel to display an image;
Wherein the timing controller is performed in parallel with the control signal generation step to display the image, and the timing controller determines whether the synchronization signal is normal or abnormal. And
And transferring the preliminarily stored preliminary control signal to the gate driver to replace the gate control signal when the synchronization signal is an abnormal signal. 제 6 항에 있어서,
상기 동기신호는 데이터인에이블신호를 포함하고,
상기 게이트제어신호는 상기 표시패널에 형성되는 게이트라인의 선택 및 스캔신호의 생성을 위한 게이트클럭을 포함하는 것을 특징으로 하는 평판표시장치의 구동방법.The method according to claim 6,
Wherein the synchronization signal comprises a data enable signal,
Wherein the gate control signal includes a gate clock for selecting a gate line and generating a scan signal on the display panel. 제 7 항에 있어서,
상기 게이트제어신호를 대체하는 단계는
상기 타이밍컨트롤러가 미리 정해진 프레임 기간만큼 상기 예비게이트제어신호를 상기 게이트구동부에 전달하고,
상기 게이트구동부는 상기 프레임 기간만큼 상기 예비게이트제어신호에 의해 구동되는 것을 특징으로 하는 평판표시장치의 구동방법.8. The method of claim 7,
The step of replacing the gate control signal
The timing controller transfers the preliminary gate control signal to the gate driver for a predetermined frame period,
Wherein the gate driver is driven by the preliminary gate control signal for the frame period. 제 7 항에 있어서,
상기 동기신호의 정상 또는 비정상을 판단하는 단계는
상기 타이밍 컨트롤러가 미리 지정된 시간 동안 상기 동기신호의 폴링 또는 라이징이 반복되는 횟수, 상기 동기신호의 하이상태 유지시간 중 어느 하나를 판단하여 정상 또는 비정상을 판단하는 것을 특징으로 하는 평판표시장치의 구동방법.8. The method of claim 7,
The step of determining whether the synchronization signal is normal or abnormal
Wherein the timing controller determines whether the synchronization signal is polled or risen repeatedly for a predetermined period of time or a high state retention time of the synchronous signal to determine whether the synchronization signal is normal or abnormal. . 제 7 항에 있어서,
상기 게이트클럭은 상기 데이터인에이블신호의 레벨이 1회의 하이 상태를 유지하는 동안 하이상태와 로우 상태가 미리 지정된 횟수로 반복되는 다상 펄스인 것을 특징으로 하는 평판표시장치의 구동방법.8. The method of claim 7,
Wherein the gate clock is a polyphase pulse in which a high state and a low state are repeated a predetermined number of times while the level of the data enable signal is held at a high state one time.
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