KR102066084B1 - Flat Display Device And Driving Method Thereof - Google Patents

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Abstract

본 발명은 비정상 신호의 발생여부를 판단하고, 비정상 신호가 발생되는 경우 미리 저장된 클럭신호를 사용자가 설정한 프레임만큼 출력하여 구동회로를 제어하도록 함으로써, 비정상 신호에 의해 표시 영상의 왜곡 및 비정상영상의 표시를 방지하고 구동회로에 손상이 발생하는 것을 방지하도록 한 평판표시장치 및 이의 구동방법에 관한 것이다.
본 발명에 따른 평판표시장치는 표시패널; 상기 표시패널에 영상을 표시하기 위한 영상신호 및 동기신호가 입력되고, 상기 동기신호에 의해 데이터제어신호 및 게이트제어신호를 생성하는 타이밍 컨트롤러; 상기 데이터제어신호 및 상기 영상신호를 상기 타이밍 컨트롤러로부터 제공받아 상기 표시패널에 공급하는 데이터 구동부; 및 상기 게이트제어신호에 의해 상기 영상신호의 공급을 위한 스캔신호를 상기 표시패널에 공급하는 게이트 구동부;를 포함하여 구성되고, 상기 타이밍컨트롤러는 상기 동기신호의 정상/비정상 여부를 판단하고, 상기 동기신호가 비정상 신호로 판단되는 경우 미리 저장된 예비게이트제어신호를 상기 게이트구동부에 공급한다.The present invention determines whether an abnormal signal is generated and outputs a pre-stored clock signal by a frame set by a user to control the driving circuit when an abnormal signal is generated, thereby causing distortion of the display image and abnormal image of the display image. The present invention relates to a flat panel display device and a driving method thereof for preventing display and preventing damage to a driving circuit.
According to the present invention, a flat panel display includes: a display panel; A timing controller configured to input an image signal and a synchronization signal for displaying an image to the display panel, and generate a data control signal and a gate control signal based on the synchronization signal; A data driver for receiving the data control signal and the image signal from the timing controller and supplying the data control signal to the display panel; And a gate driver configured to supply a scan signal for supplying the image signal to the display panel by the gate control signal, wherein the timing controller determines whether the synchronization signal is normal or abnormal. When the signal is determined to be an abnormal signal, a pre-stored preliminary gate control signal is supplied to the gate driver.

Description

평판표시장치 및 이의 구동방법{Flat Display Device And Driving Method Thereof}Flat display device and driving method thereof

본 발명은 평판표시장치 및 이의 구동방법에 관한 것으로 특히, 비정상 신호의 발생여부를 판단하고, 비정상 신호가 발생되는 경우 미리 저장된 클럭신호를 사용자가 설정한 프레임만큼 출력하여 구동회로를 제어하도록 함으로써, 비정상 신호에 의해 표시 영상의 왜곡 및 비정상영상의 표시를 방지하고 구동회로에 손상이 발생하는 것을 방지하도록 한 평판표시장치 및 이의 구동방법에 관한 것이다.The present invention relates to a flat panel display and a driving method thereof. In particular, by determining whether an abnormal signal is generated and outputting a pre-stored clock signal by a frame set by a user when an abnormal signal is generated, thereby controlling the driving circuit. The present invention relates to a flat panel display device and a driving method thereof to prevent distortion of a display image and display of an abnormal image by an abnormal signal and to prevent damage to a driving circuit.

액정표시장치, 유기발광표시장치, 플라즈마 디스플레이 장치, 전기영동표시장치, 전기습윤 표시장치와 같은 평판표시장치들은 디지털화된 영상데이터를 각종 제어신호에 의해 선택되는 픽셀에 공급하고 이를 통해 영상을 표시한다.Flat panel display devices such as liquid crystal displays, organic light emitting displays, plasma display devices, electrophoretic displays, and electrowetting displays provide digitized image data to pixels selected by various control signals and display images therethrough. .

좀더 구체적으로 평판표시장치들은 수직동기신호에 따라 프레임을 구분하고, 각 프레임에서 수평동기신호에 따라 데이터의 기입 및 표시가 필요한 화소라인을 선택하며, 선택된 화소라인에 데이터를 전달하여 화면을 표시하게 된다.More specifically, flat panel display devices classify frames according to vertical synchronization signals, select pixel lines requiring data writing and display according to horizontal synchronization signals in each frame, and display the screen by transferring data to the selected pixel lines. do.

이를 위해 이러한 평판표시장치들은 주사라인의 선택, 선택된 주사라인에 대한 데이터 전달을 위해 데이터 구동부, 게이트 구동부를 구비하며, 데이터 구동부와 게이트 구동부의 연동을 위한 타이밍 컨트롤러를 포함하여 구성된다.To this end, such flat panel display devices include a data driver and a gate driver for selecting a scan line and transferring data to a selected scan line, and include a timing controller for interlocking the data driver and the gate driver.

타이밍 컨트롤러는 외부로부터 영상신호와 클럭신호를 전달받아, 영상신호를 데이터 구동부에 전달하고, 클럭신호에 의해 게이트구동부와 데이터 구동부를 연동시켜 제어하기 위한 제어신호를 생성하여 전달한다. 그리고, 게이트 구동부와 데이터 구동부는 타이밍 컨트롤러를 통해 전달되는 제어신호를 이용하여 영상을 표시하게 된다.The timing controller receives an image signal and a clock signal from an external source, transfers the image signal to the data driver, and generates and transmits a control signal for interlocking and controlling the gate driver and the data driver by the clock signal. The gate driver and the data driver display an image by using a control signal transmitted through a timing controller.

이러한 표시장치의 구동에 있어서 정전기와 같은 외부 노이즈에 의한 비정상 신호가 구동회로에 전달되는 경우 비정상 영상이 출력되고 이로 인한 표시 품질 저하 나아가 표시 패널 및 구동회로의 손상이 발생하는 문제점이 있다. 구체적으로 정전기가 구동회로에 전달되는 경우 게이트라인 선택을 위한 신호의 왜곡이 발생하고 이로 인해 적절한 게이트라인이 선택되지 못하여 영상의 수직 방향 흐름이 발생하는 등의 문제점이 있다. 더욱이 복수의 게이트라인 동시에 선택됨으로서 데이터드라이버 및 게이트 드라이버에 부담이 가해지고 이로 인해 구동회로에 데미지가 발생하는 문제점이 있다.In the case of driving such a display device, when an abnormal signal caused by external noise such as static electricity is transmitted to the driving circuit, an abnormal image is output, thereby causing display quality degradation and damage to the display panel and the driving circuit. Specifically, when static electricity is transferred to the driving circuit, distortion of a signal for selecting a gate line occurs, and thus, an appropriate gate line cannot be selected, resulting in a vertical flow of an image. In addition, since a plurality of gate lines are selected at the same time, a burden is placed on the data driver and the gate driver, thereby causing damage to the driving circuit.

따라서, 본 발명은 비정상 신호의 발생여부를 판단하고, 비정상 신호가 발생되는 경우 미리 저장된 클럭신호를 사용자가 설정한 프레임만큼 출력하여 구동회로를 제어하도록 함으로써, 비정상 신호에 의해 표시 영상의 왜곡 및 비정상영상의 표시를 방지하고 구동회로에 손상이 발생하는 것을 방지하도록 한 평판표시장치 및 이의 구동방법을 제공하는 것이다.Accordingly, the present invention determines whether an abnormal signal is generated and outputs a pre-stored clock signal by a frame set by a user to control the driving circuit when an abnormal signal is generated, thereby causing distortion and abnormality of the display image due to the abnormal signal. The present invention provides a flat panel display device and a driving method thereof to prevent display of an image and to prevent damage to a driving circuit.

상기 목적을 달성하기 위하여 본 발명에 따른 평판표시장치는 표시패널; 상기 표시패널에 영상을 표시하기 위한 영상신호 및 동기신호가 입력되고, 상기 동기신호에 의해 데이터제어신호 및 게이트제어신호를 생성하는 타이밍 컨트롤러; 상기 데이터제어신호 및 상기 영상신호를 상기 타이밍 컨트롤러로부터 제공받아 상기 표시패널에 공급하는 데이터 구동부; 및 상기 게이트제어신호에 의해 상기 영상신호의 공급을 위한 스캔신호를 상기 표시패널에 공급하는 게이트 구동부;를 포함하여 구성되고, 상기 타이밍컨트롤러는 상기 동기신호의 정상/비정상 여부를 판단하고, 상기 동기신호가 비정상 신호로 판단되는 경우 미리 저장된 예비게이트제어신호를 상기 게이트구동부에 공급한다.In order to achieve the above object, a flat panel display device according to the present invention includes a display panel; A timing controller configured to input an image signal and a synchronization signal for displaying an image to the display panel, and generate a data control signal and a gate control signal based on the synchronization signal; A data driver for receiving the data control signal and the image signal from the timing controller and supplying the data control signal to the display panel; And a gate driver configured to supply a scan signal for supplying the image signal to the display panel by the gate control signal, wherein the timing controller determines whether the synchronization signal is normal / abnormal or not. When the signal is determined to be an abnormal signal, a pre-stored preliminary gate control signal is supplied to the gate driver.

상기 동기신호는 데이터인에이블신호를 포함하고, 상기 게이트제어신호는 상기 표시패널에 형성되는 게이트라인의 선택 및 스캔신호의 생성을 위한 게이트클럭을 포함한다.The sync signal includes a data enable signal, and the gate control signal includes a gate clock for selecting a gate line formed in the display panel and generating a scan signal.

상기 타이밍 컨트롤러는 상기 동기신호가 비정상 신호인 경우 상기 예비게이트제어신호를 미리 지정된 프레임 기간만큼 상기 게이트 구동부에 공급한다.The timing controller supplies the preliminary gate control signal to the gate driver for a predetermined frame period when the synchronization signal is an abnormal signal.

상기 타이밍 컨트롤러는 상기 동기신호의 폴링 또는 라이징이 지정된 시간동안 반복되는 횟수, 상기 동기신호의 하이상태 유지시간 중 어느 하나를 판단하여 상기 동기신호의 정상/비정상 신호 여부를 판단한다. The timing controller determines whether the synchronization signal is normal or abnormal by determining any one of the number of times the polling or rising of the synchronization signal is repeated for a specified time and the high state holding time of the synchronization signal.

상기 게이트클럭은 상기 데이터인에이블신호의 레벨이 1회의 하이 상태를 유지하는 동안 하이상태와 로우 상태가 미리 지정된 횟수로 반복되는 다상 펄스이다. The gate clock is a polyphase pulse in which the high state and the low state are repeated a predetermined number of times while the level of the data enable signal maintains one high state.

또한, 본 발명에 따른 평판표시장치의 구동방법은 표시패널에 영상을 표시하기 위한 영상신호와 동기신호가 타이밍 컨트롤러에 입력되는 단계; 상기 타이밍 컨트롤러가 상기 동기신호를 이용하여 데이터제어신호 및 게이트제어신호를 포함하는 제어신호를 생성하는 단계; 상기 타이밍 컨트롤러가 상기 데이터제어신호와 상기 영상신호를 데이터구동부에 전달하고, 상기 게이트제어신호를 상기 게이트구동부에 전달하는 단계; 상기 게이트구동부와 상기 데이터구동부가 상기 데이터제어신호, 상기 게이트제어신호 및 상기 영상신호를 상기 표시패널에 공급하여 영상을 표시하는 단계; 상기 제어신호 생성 단계 내지 상기 영상을 표시하는 단계와 병행하여 수행되고, 상기 타이밍컨트롤러가 상기 동기신호의 정상 또는 비정상 여부를 판단하는 단계; 및 상기 동기신호가 비정상 신호인 경우 상기 타이밍컨트롤러가 미리 저장된 예비제어신호를 상기 게이트구동부에 전달하여 상기 게이트제어신호를 대체하는 단계;를 포함하여 구성된다.In addition, the driving method of the flat panel display device according to the present invention comprises the steps of inputting a video signal and a synchronization signal for displaying an image on the display panel to the timing controller; Generating, by the timing controller, a control signal including a data control signal and a gate control signal using the synchronization signal; Transmitting, by the timing controller, the data control signal and the image signal to a data driver, and transmitting the gate control signal to the gate driver; Displaying the image by supplying the data control signal, the gate control signal and the image signal to the display panel by the gate driver and the data driver; Determining whether the synchronization signal is normal or abnormal by the timing controller being performed in parallel with the generating of the control signal to displaying the image; And when the synchronization signal is an abnormal signal, transferring the pre-stored preliminary control signal to the gate driver to replace the gate control signal.

상기 동기신호는 데이터인에이블신호를 포함하고, 상기 게이트제어신호는 상기 표시패널에 형성되는 게이트라인의 선택 및 스캔신호의 생성을 위한 게이트클럭을 포함한다.The sync signal includes a data enable signal, and the gate control signal includes a gate clock for selecting a gate line formed in the display panel and generating a scan signal.

상기 게이트제어신호를 대체하는 단계는 상기 타이밍컨트롤러가 미리 정해진 프레임 기간만큼 상기 예비게이트제어신호를 상기 게이트구동부에 전달하고, 상기 게이트구동부는 상기 프레임 기간만큼 상기 예비게이트제어신호에 의해 구동된다.In the replacing of the gate control signal, the timing controller transmits the preliminary gate control signal to the gate driver for a predetermined frame period, and the gate driver is driven by the preliminary gate control signal for the frame period.

상기 동기신호의 정상 또는 비정상을 판단하는 단계는 상기 타이밍 컨트롤러가 미리 지정된 시간 동안 상기 동기신호의 폴링 또는 라이징이 반복되는 횟수, 상기 동기신호의 하이상태 유지시간 중 어느 하나를 판단하여 정상 또는 비정상을 판단한다.The determining of the normal or abnormality of the synchronization signal may include determining whether the timing controller is one of the number of times the polling or rising of the synchronization signal is repeated for a predetermined time, and maintaining the high state of the synchronization signal. To judge.

상기 게이트클럭은 상기 데이터인에이블신호의 레벨이 1회의 하이 상태를 유지하는 동안 하이상태와 로우 상태가 미리 지정된 횟수로 반복되는 다상 펄스이다.The gate clock is a polyphase pulse in which the high state and the low state are repeated a predetermined number of times while the level of the data enable signal maintains one high state.

본 발명에 따른 평판표시장치 및 이의 구동방법은 비정상 신호의 발생여부를 판단하고, 비정상 신호가 발생되는 경우 미리 저장된 클럭신호를 사용자가 설정한 프레임만큼 출력하여 구동회로를 제어하도록 함으로써, 비정상 신호에 의해 표시 영상의 왜곡 및 비정상영상의 표시를 방지하고 구동회로에 손상이 발생하는 것을 방지하는 것이 가능하다.The flat panel display and the driving method thereof according to the present invention determine whether an abnormal signal is generated, and when an abnormal signal is generated, outputs a pre-stored clock signal by a frame set by a user to control the driving circuit, thereby controlling the abnormal signal. It is thereby possible to prevent distortion of the display image and display of abnormal images and to prevent damage to the driving circuit.

도 1은 본 발명에 따른 표시장치의 일례를 나타낸 것으로 액정표시장치의 예를 도시한 예시도.
도 2는 비정상 데이터인에이블 신호가 발생된 경우의 신호를 도시한 예시도.
도 3은 화면 출력의 예를 도시한 예시도.
도 4는 본 발명에 따른 신호의 공급 과정을 설명하기 위한 예시도.
도 5는 본 발명에 따른 표시장치의 구동방법을 설명하기 위한 순서도.1 illustrates an example of a display device according to the present invention, and illustrates an example of a liquid crystal display device.
2 is an exemplary diagram illustrating a signal when an abnormal data enable signal is generated.
3 is an exemplary diagram showing an example of screen output;
4 is an exemplary diagram for explaining a process of supplying a signal according to the present invention;
5 is a flowchart illustrating a method of driving a display device according to the present invention.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 당해 분양의 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 설명하기로 한다. 첨부된 도면들에서 구성에 표기된 도면번호는 다른 도면에서도 동일한 구성을 표기할 때에 가능한 한 동일한 도면번호를 사용하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어 관련된 공지의 기능 또는 공지의 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고 도면에 제시된 어떤 특징들은 설명의 용이함을 이해 확대 또는 축소 또는 단순화된 것이고, 도면 및 그 구성요소들이 반드시 적절한 비율로 도시되어 있지는 않다. 그러나 당업자라면 이러한 상세 사항들을 쉽게 이해할 것이다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described to be easily carried out by those skilled in the art. In the accompanying drawings, it should be noted that the same reference numerals are used in the drawings to designate the same configuration in other drawings as much as possible. In addition, in describing the present invention, when it is determined that a detailed description of a related known function or known configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. And certain features shown in the drawings are enlarged or reduced or simplified to understand the ease of description, the drawings and their components are not necessarily drawn to scale. However, those skilled in the art will readily understand these details.

한편, 본 발명에서는 액정표시장치를 예로 들어 상세한 설명을 진행하기로 한다. 하지만, 이로써 본 발명을 한정하는 것은 아니며, 제시된 액정표시장치와 같이 게이트구동부, 데이터구동부 및 타이밍컨트롤러에 의해 구동되는 표시장치에서는 본 발명을 용이하게 적용하는 것이 가능하다. 구체적으로 액정표시장치 외에 유기발광표시장치, 플라즈마 디스플레이 장치, 전기영동 표시장치, 전기습윤표시장치와 같은 장치에 본 발명의 기술을 적용하는 것이 가능하다.Meanwhile, in the present invention, the liquid crystal display device will be described in detail as an example. However, the present invention is not limited thereto, and the present invention can be easily applied to a display device driven by a gate driver, a data driver, and a timing controller like the liquid crystal display. Specifically, it is possible to apply the technique of the present invention to devices such as an organic light emitting display device, a plasma display device, an electrophoretic display device, an electrowetting display device in addition to the liquid crystal display device.

도 1은 본 발명에 따른 표시장치의 일례를 나타낸 것으로 액정표시장치의 예를 도시한 예시도이다.1 shows an example of a display device according to the present invention and is an exemplary view showing an example of a liquid crystal display device.

도 1을 참조하면, 본 발명에 따른 표시장치는 액정패널(10), 타이밍 컨트롤러(2), 데이터 드라이버(4) 및 게이트드라이버(6)를 포함하여 구성된다.Referring to FIG. 1, the display device according to the present invention includes a liquid crystal panel 10, a timing controller 2, a data driver 4, and a gate driver 6.

액정패널(10)은 복수의 게이트라인(GL : GL1 내지 GLn)과 복수의 데이터라인(DL : DL1 내지 DLm)에 의해 정의되는 각 화소 영역에 형성되는 박막트랜지스터(TFT : Thin Film Transistor) 및 TFT와 접속된 액정커패시터(Clc)를 구비한다. 액정커패시터(Clc)는 TFT와 접속된 화소전극, 화소 전극과 액정을 사이에 두고 대면하는 공통전극으로 구성된다. TFT는 각각의 게이트라인(GL1 내지 GLn)으로부터의 스캔 펄스에 응답하여 각각의 데이터라인 (DL1 내지 DLm)으로부터의 영상신호를 화소 전극에 공급한다. 액정 커패시터(Clc)는 화소 전극에 공급된 영상신호와 공통전극에 공급된 공통전압의 차 전압을 충전하고, 그 차전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 그리고, 액정 커패시터(Clc)에는 스토리지 커패시터(Cst)가 병렬로 접속되어 액정 커패시터(Clc)에 충전된 전압이 다음 데이터 신호가 공급될 때까지 유지되게 한다. 여기서, 이러한 액정패널(10)은 유기전계표시 패널, 전기영동표시패널, 전기습윤 표시패널로 대체하여 적용이 가능하다.The liquid crystal panel 10 includes a thin film transistor (TFT) and a TFT formed in each pixel area defined by a plurality of gate lines GL (GL1 to GLn) and a plurality of data lines (DL: DL1 to DLm). And a liquid crystal capacitor Clc connected with each other. The liquid crystal capacitor Clc is composed of a pixel electrode connected to a TFT, and a common electrode facing each other with the pixel electrode and the liquid crystal interposed therebetween. The TFT supplies the image signals from the respective data lines DL1 to DLm to the pixel electrodes in response to the scan pulses from the respective gate lines GL1 to GLn. The liquid crystal capacitor Clc charges the difference voltage between the image signal supplied to the pixel electrode and the common voltage supplied to the common electrode, and adjusts the light transmittance by varying the arrangement of liquid crystal molecules according to the difference voltage. The storage capacitor Cst is connected to the liquid crystal capacitor Clc in parallel so that the voltage charged in the liquid crystal capacitor Clc is maintained until the next data signal is supplied. Here, the liquid crystal panel 10 may be applied to an organic field display panel, an electrophoretic display panel, and an electrowetting display panel.

데이터드라이버(4)는 타이밍 컨트롤러(2)로부터의 데이터 제어신호(DCS : Data control Signal)를 이용하여 타이밍 컨트롤러(2)로부터 전달되는 영상데이터를 아날로그 전압의 영상신호로 변환한다. 여기서, 데이터제어신호(DCS)는 소스스타트펄스(SSP : Source Start Pulse), 소스 쉬프트 클럭(SSC : Source Shift Clock), 소스 출력 인에이블(SOE : source Output Enable) 신호를 포함할 수 있다. 구체적으로 데이터 드라이버(4)는 소스 스타트 펄스에 따라 타이밍 컨트롤러(2)를 통해 감마변환되어 정렬된 데이터(Data)를 래치한 후, 소스 출력 인에이블 신호에 응답하여 각 게이트라인(GL1 내지 GLn)에 스캔 펄스가 공급되는 1수평 주기마다 1수평 라인 분의 영상신호를 각 데이터라인(DL1 내지 DLm)에 공급한다. 이때, 데이터드라이버(4)는 정렬된 데이터(data)는 계조 값에 따라 소정 레벨을 가지는 정극성 또는 부극성의 감마전압을 선택하고 선택된 감마전압을 영상신호로 각 데이터라인(DL1 내지 DLm)에 공급한다.The data driver 4 converts the image data transmitted from the timing controller 2 into an image signal of an analog voltage using a data control signal (DCS) from the timing controller 2. The data control signal DCS may include a source start pulse (SSP), a source shift clock (SSC), and a source output enable (SOE) signal. Specifically, the data driver 4 latches the aligned data Data by gamma conversion through the timing controller 2 according to the source start pulse, and then, in response to the source output enable signal, each gate line GL1 to GLn. An image signal for one horizontal line is supplied to each of the data lines DL1 to DLm every one horizontal period in which a scan pulse is supplied to the data pulse. In this case, the data driver 4 selects a positive or negative gamma voltage having a predetermined level according to the gray level value and arranges the selected gamma voltage as an image signal to each data line DL1 to DLm. Supply.

게이트드라이버(6)는 타이밍컨트롤러(2)로부터의 게이트제어신호(GCS : Gate Control Signal) 신호에 응답하여 순차적으로 스캔펄스를 발생하고, 이를 게이트라인들(GL)에 순차적으로 공급하여 영상데이터를 공급할 게이트라인(GL1 내지 GLn)을 선택한다. 여기서, 게이트제어신호(GCS)는 게이트 스타트 펄스(Gate Start Pulse), 게이트클럭(GCLK)을 포함할 수 있다. 게이트 드라이버(6)는 타이밍 컨트롤러(2)로부터 게이트 스타트 펄스(GSP)와 게이트 클럭(GCLK)를 전달받고 이를 통해 스캔펄스를 생성한다. 구체적으로 게이트 드라이버(6)는 GIP(Glass In Panel) 방식에 의해 게이트드라이버(6)가 액정패널(10) 상에 형성될 수 있다. 이 경우 게이트 드라이버(6)는 복수의 스테이지로 구성될 수 있으며, 다상의 펄스인 게이트클럭(GCLK)에 의해 스테이지가 선택되고, 선택된 스테이지가 게이트클럭(GCLK)에 게이트라인(GL1 내지 GLn)에 스캔펄스를 공급하게 된다. 여기서 다상 펄스인 게이트클럭(GCLK)은 데이터인에이블(DE) 신호가 1회 하이인 동안 하이와 로우 상태가 2회 이상 수회 반복되는 펄스를 의미한다. 결국 GIP 방식의 게이트 드라이버(6)에서는 게이트클럭(GCLK)에 의해 스캔펄스를 쉬프트 시키게 되며, 이로 인해 게이트 출력 인에이블(GOE)를 신호를 사용하지 않을 수 있다. 여기서, 게이트드라이버(6)는 종래와 같이 1상의 게이트제어신호(GCS)를 게이트쉬프트클럭(Gage Shift Clock)에 의해 쉬프트시키고, 마스킹 신호로 게이트출력인에이블(GOE) 신호를 이용하도록 할 수 있으나, 이로써 본 발명을 한정하는 것은 아니다. 본 발명에서는 다상 클럭인 게이트클럭(GCLK)를 이용하여 구동되는 경우의 예를 들어 상세한 설명을 진행하기로 한다. The gate driver 6 sequentially generates scan pulses in response to a gate control signal (GCS) signal from the timing controller 2, and sequentially supplies them to the gate lines GL to supply image data. The gate lines GL1 to GLn to be supplied are selected. The gate control signal GCS may include a gate start pulse and a gate clock GCLK. The gate driver 6 receives the gate start pulse GSP and the gate clock GCLK from the timing controller 2 and generates a scan pulse through the gate driver 6. Specifically, in the gate driver 6, the gate driver 6 may be formed on the liquid crystal panel 10 by a glass in panel (GIP) method. In this case, the gate driver 6 may be configured of a plurality of stages, and the stage is selected by the gate clock GCLK, which is a multiphase pulse, and the selected stage is connected to the gate lines GL1 to GLn at the gate clock GCLK. Supply scan pulse. Here, the gate clock GCLK, which is a polyphase pulse, refers to a pulse in which the high and low states are repeated two or more times while the data enable DE signal is high once. As a result, in the GIP gate driver 6, the scan pulse is shifted by the gate clock GCLK, and thus the gate output enable signal may not be used. Here, the gate driver 6 may shift the one-phase gate control signal GCS by the gate shift clock and use the gate output enable signal GOE as a masking signal. However, this does not limit the present invention. In the present invention, a detailed description will be made, for example, in the case of using the gate clock GCLK, which is a multi-phase clock.

타이밍컨트롤러(2)는 외부에서 입력되는 동기신호를 이용하여 게이트 및 데이터 제어신호(GCS, DCS)를 생성하고, 이를 게이트 및 데이터 드라이버(4, 6)에 공급함으로써 게이트 및 데이터 드라이버(4,6)를 제어하여 액정패널(2)에 의해 영상이 표시될 수 있게 한다. 이를 위해 타이밍컨트롤러(2)는 외부에서 입력되는 영상신호를 정렬 한 데이터를 데이터 구동부에 전달한다. 여기서, 동기신호는 도트클럭(DCLK), 데이터인에이블(DE: Data Enable), 수평 및 수직 동기신호(Hsync, Vsync)를 포함할 수 있다. 그리고, 데이터인에이블(DE) 신호는 도트클럭(DCLK)를 이용하여 타잉밍컨트롤러(2)에서 생성될 수 있으나, 이로써 본 발명을 한정하는 것은 아니다. The timing controller 2 generates gate and data control signals GCS and DCS by using an external synchronization signal, and supplies the gate and data driver signals 4 and 6 to the gate and data drivers 4 and 6. ) Is controlled so that an image can be displayed by the liquid crystal panel 2. To this end, the timing controller 2 transmits data in which the image signal input from the outside is arranged, to the data driver. Here, the synchronization signal may include a dot clock DCLK, a data enable DE, and horizontal and vertical synchronization signals Hsync and Vsync. The data enable DE signal may be generated by the timing controller 2 using the dot clock DCLK, but the present invention is not limited thereto.

한편, 타이밍컨트롤러(2)에 전달되는 영상신호 및 동기신호는 LVDS(Low Voltage Differential Signaling) 신호일 수 있으나, 이로써 본 발명을 한정하는 것은 아니다. 아울러 외부에서 타이밍컨트롤러(2)로 전달되는 신호에는 화면 비율 설정신호가 포함될 수 있다.On the other hand, the video signal and the synchronization signal transmitted to the timing controller 2 may be a Low Voltage Differential Signaling (LVDS) signal, but this is not a limitation of the present invention. In addition, the signal transmitted to the timing controller 2 from the outside may include an aspect ratio setting signal.

특히, 타이밍컨트롤러(2)는 다상 펄스인 게이트클럭(GCLK) 및 게이트스타트펄스(GSP)를 생성하여 게이트드라이버(6)에 전달한다. 더불어 타이밍컨트롤러(2)는 외부 노이즈 등에 의해 데이터인에이블신호(DE)가 정상, 비정상유무를 판단한다. 그리고 타이밍컨트롤러(2)는 데이터인에이블신호(DE)가 비정상 신호로 판단되는 경우 미리 저장된 예비게이트클럭(RGCLK)를 게이트드라이버(6)에 전달하여 게이트드라이버(6)가 구동되도록 한다. 예비게이트클럭(RGCLK)가 전달되는 동안 타이밍컨트롤러(2)는 이에 맞추어 영상신호를 계속해서 데이터드라이버(4)에 전달하여 영상이 표시되도록 하거나, 영상신호의 출력을 중지시켜 영상표시를 일시적으로 중지시키게 된다. 아울러, 타이밍컨트롤러(2)에 의해 공급되는 예비게이트클럭(RGCLK)는 미리 지정된 프레임 기간 예를 들어 2~3 프레임 기간동안 공급되고, 이후에는 정상적인 게이트클럭(GCLK)이 공급된다.In particular, the timing controller 2 generates a gate clock GCLK and a gate start pulse GSP, which are polyphase pulses, and transmits the generated gate clocks GCLK to the gate driver 6. In addition, the timing controller 2 determines whether the data enable signal DE is normal or abnormal due to external noise. When the data enable signal DE is determined to be an abnormal signal, the timing controller 2 transfers the preliminary preliminary gate clock RGCLK to the gate driver 6 so that the gate driver 6 is driven. While the preliminary gate clock RGCLK is being transmitted, the timing controller 2 continuously transmits the image signal to the data driver 4 so that the image is displayed or stops outputting the image signal to temporarily stop displaying the image. Let's go. In addition, the preliminary gate clock RGCLK supplied by the timing controller 2 is supplied for a predetermined frame period, for example, 2 to 3 frame periods, and then a normal gate clock GCLK is supplied.

도 2 및 도 3은 비정상 데이터인에이블 신호가 발생된 경울 설명하기 위한 예시도로서, 도 2는 비정상 데이터인에이블 신호가 발생된 경우의 신호를 도시한 것이고, 도 3은 화면 출력의 예를 도시한 예시도이다.2 and 3 are exemplary diagrams for explaining when an abnormal data enable signal is generated. FIG. 2 is a diagram illustrating a signal when an abnormal data enable signal is generated, and FIG. 3 is an example of a screen output. This is an example.

도 2 및 도 3을 참조하면, 데이터인에이블(DE) 신호는 프레임 기간 등을 정의하거나, 게이트클럭(GCLK)와 같은 신호의 생성을 위한 기준신호로 이용되며, 데이터인에이블(DE) 신호의 라이징 또는 폴링에 동기하여 게이트제어신호(GCS) 또는 데이터제어신호(DCS)가 생성된다. 때문에 외부로부터 ESD(Electrostatic Discharge)와 같이 교란 신호가 입력되어 데이터인에이블(DE) 신호가 왜곡되는 경우 각종 제어신호의 생성에 문제가 야기되고 이로 인해 정상적인 영상의 출력이 곤란해지게 된다.2 and 3, the data enable signal DE is used as a reference signal for defining a frame period or the like, or for generating a signal such as a gate clock GCLK, and the data enable signal DE. The gate control signal GCS or the data control signal DCS is generated in synchronization with the rising or polling. Therefore, when a disturbance signal such as an electrostatic discharge (ESD) is input from the outside and the data enable signal is distorted, a problem occurs in generating various control signals, which makes it difficult to output a normal image.

구체적으로 도 2에서는 데이터인에이블(DE) 신호의 일례가 도시되어 있다. 도 2에서는 데이터인에이블(DE) 신호가 하나의 게이트라인을 선택하는 1수평 주기에 따라 하이(high)와 로우(low)를 반복하는 형태의 신호가 도시되어 있다. 그리고, 데이터인에이블(DE)의 하이(high)기간 또는 로우(low) 기간에는 각각 또는 하이(high) 기간에만 다상의 게이트클럭(GCLK)이 생성된다. 그리고, 이 게이트클럭(GCLK)에 의해 데이터인에이블(DE)에 동조되어 스캔펄스가 게이트라인(GL)에 전달된다.Specifically, FIG. 2 illustrates an example of a data enable (DE) signal. FIG. 2 illustrates a signal in which a data enable DE signal repeats high and low according to one horizontal period for selecting one gate line. In the high period or the low period of the data enable DE, the multi-phase gate clock GCLK is generated only in each or a high period. The gate clock GCLK is tuned to the data enable DE, and the scan pulse is transmitted to the gate line GL.

이러한 과정에서 A 시점에 데이터인에이블(DE) 신호에 ESD 등에 의해 비정상신호가 발생하면, 게이트클럭(GCLK)의 공급이 중단되어 영상표시가 수 프레임동안 중지된다. 이는 게이트클럭(GCLK)과 같은 일부 신호들이 데이터인에이블(DE) 신호를 기준신호로 이용하여 생성되기 때문이다.In this process, when an abnormal signal is generated in the data enable signal DE at the time A by the ESD or the like, the supply of the gate clock GCLK is stopped and the image display is stopped for several frames. This is because some signals such as the gate clock GCLK are generated using the data enable signal DE as a reference signal.

이와 같이 데이터인에이블(DE) 신호 및 게이트클럭(GCLK)에 비정상신호가 포함되면, 도 3에 도시된 것과 같이 영상표시에 문제가 발생한다. 구체적으로 (a)와 같은 영상을 표시할 때, 화면(11)의 중앙부분의 게이트라인(GL)을 선택하는 과정에서 비정상신호가 발생되는 경우 화면(11)의 중앙 아래에서 표시되어야 할 영상(12)이 (b)에서와 같이 화면 상부에서 표시가 시작되어 영상이 화면(11) 상단에서 하단으로 흐르는 것과 같은 표시가 이루어질 수 있다.As such, when an abnormal signal is included in the data enable DE signal and the gate clock GCLK, a problem occurs in image display as shown in FIG. 3. In detail, when an image such as (a) is displayed, when an abnormal signal is generated in the process of selecting the gate line GL of the center portion of the screen 11, the image to be displayed below the center of the screen 11 ( 12) as shown in (b), display may be started at the top of the screen, such that an image may flow from the top to the bottom of the screen 11.

이외에도 도시되지 않았지만, 복수의 게이트라인(GL)이 동시에 선택되어, 서로 다른 복수의 게이트라인(GL)에 위치하는 복수의 화소에 데이터 전압이 공급됨으로 인해 데이터드라이버 과부하가 발생하는 등의 문제가 발생할 수 있다.Although not illustrated, a plurality of gate lines GL may be selected at the same time, such that a data driver overload occurs due to supply of data voltages to a plurality of pixels positioned in different gate lines GL. Can be.

때문에 본 발명에서 이러한 이상신호가 발생하는 경우 예비게이트클럭(RGCLK)를 게이트드라이버(6)에 공급하여 표시장치가 정상적으로 동작하도록 대응하게 된다.Therefore, when such an abnormal signal occurs in the present invention, the preliminary gate clock RGCLK is supplied to the gate driver 6 so that the display device operates normally.

도 4는 본 발명에 따른 신호의 공급 과정을 설명하기 위한 예시도로, (a)는 기존 신호의 일례를 (b)는 본 발명에 따른 게이트클럭의 공급을 도시한 예시도이다.Figure 4 is an exemplary view for explaining a signal supply process according to the present invention, (a) is an example of the existing signal (b) is an illustration showing the supply of the gate clock according to the present invention.

도 4를 참조하면, 본 발명에 따른 표시장치의 타이밍컨트롤러(2)는 데이터인에이블(DE) 신호의 이상 여부를 판단하고, 판단결과에 따라 일반적인 게이트클럭(GCLK) 신호를 게이트드라이버(6)에 공급하거나, 예비게이트클럭(RGCLK)을 게이트드라이버(6)에 공급한다. Referring to FIG. 4, the timing controller 2 of the display device according to the present invention determines whether the data enable signal DE is abnormal and outputs a general gate clock signal GCLK signal according to the determination result. The preliminary gate clock RGCLK is supplied to the gate driver 6.

구체적으로 타이밍컨트롤러(2)에는 예비게이트클럭(RGCLK) 신호가 미리 저장된다. 이 예비게이트클럭(RGCLK)는 사용자에 의해 미리 지정된 길이, 예를 들어 하나 이상의 프레임 길이를 가지는 게이트클럭(GCLK) 또는 이와 동일한 주파수와 동일한 하이(High) 값을 가지는 신호이다.In detail, the preliminary gate clock signal RGCLK is stored in the timing controller 2 in advance. The preliminary gate clock RGCLK is a signal having a high value equal to a gate clock GCLK having a predetermined length, for example, one or more frame lengths, or the same frequency.

타이밍컨트롤러(2)는 표시장치가 구동되는 동안 전술한 바와 같이 게이트드라이버(6)에 게이트제어신호(GCS)를 생성하여 공급하고, 이를 위해 데이터인에이블(DE) 신호를 기준신호로 이용한다. 그리고, 타이밍컨트롤러(2)는 데이터인에이블(DE) 신호를 이용하여 게이트제어신호(GCS)를 생성하는 동안 데이터인에이블(DE) 신호의 정상/비정상 여부를 지속적으로 판단하게 된다. 구체적으로 타이밍컨트롤러(2)는 데이터인에이블(DE) 신호가 지정된 시간 동안 허용된 횟수 이상 또는 이하의 라이징 또는 폴링을 가지는 판단하거나, 하이(High) 또는 로우(Low) 상태의 유지 시간이 지정된 시간 미만 또는 이상인지를 판단하는 것과 같은 방법에 의해 정상/비정상을 판단한다.The timing controller 2 generates and supplies a gate control signal GCS to the gate driver 6 as described above while the display device is driven, and uses the data enable DE signal as a reference signal for this purpose. In addition, the timing controller 2 continuously determines whether the data enable signal DE is normal or abnormal while generating the gate control signal GCS using the data enable signal DE. Specifically, the timing controller 2 determines that the data enable signal has a rising or falling number more or less than the allowed number of times during the designated time, or a time at which the holding time of the high or low state is specified. Normal / abnormal is determined by the same method as determining whether it is less than or abnormal.

그리고 타이밍컨트롤러(2)는 비정상이라고 판단되는 경우 미리 저장된 예비게이트클럭(RGCLK)를 게이트제어신호(GCS)의 게이트클럭(GCLK) 대신 게이트드라이버(6)에 공급한다. 그리고, 예비게이트클럭(RGCLK)이 미리 지정된 프레임만큼 공급된 후에 타이밍컨트롤러(2)는 예비게이트클럭(RGCLK)의 공급을 중지하고, 게이트클럭(GCLK)를 공급하여 게이트드라이버(6)를 구동시킨다.When it is determined that the timing controller 2 is abnormal, the timing controller 2 supplies the pre-stored preliminary gate clock RGCLK to the gate driver 6 instead of the gate clock GCLK of the gate control signal GCS. After the preliminary gate clock RGCLK is supplied by a predetermined frame, the timing controller 2 stops the supply of the preliminary gate clock RGCLK and supplies the gate clock GCLK to drive the gate driver 6. .

도면에서와 같이 데이터인에이블(DE) 신호가 공급되고, 이에 맞추어 게이트클럭신호(GCLK)가 공급되는 중에 A 시점에서와 같이 데이터인에이블(DE) 신호의 왜곡이 발생하면 종래에는 (a)에서와 A 시점 이후의 게이트클럭신호(GCLK) 공급을 중지하거나, 데이터의 공급을 중지하는 형태로 비정상 신호에 대응하였다.As shown in the drawing, when the data enable DE signal is supplied and accordingly the distortion of the data enable DE signal occurs at the time point A while the gate clock signal GCLK is being supplied, conventionally in (a) The gate clock signal GCLK after the time A and A was stopped or the supply of data was stopped.

반면에 본 발명에서는 (b)에서와 같이 A 시점 이후 게이트클럭신호(GCLK) 대신 예비게이트클럭신호(RGCLK)를 게이트드라이버(6)에 공급하여 게이트드라이버(6)의 구동 및 영상을 표시하게 된다. 이때, 게이트클럭신호(GCLK)는 계속해서 생성될 수 있으나, 게이트드라이버(6)의 구동에는 예비게이트클럭신호(RGCLK)가 이용된다. 이를 통해 본 발명에서는 데이터인에이블(DE) 신호의 이상 발생시 이로 인한 게이트클럭(GCLK)의 비정상 신호 생성 및 표시 영상의 왜곡을 방지하는 것이 가능해진다.On the other hand, in the present invention, as shown in (b), the preliminary gate clock signal RGCLK is supplied to the gate driver 6 instead of the gate clock signal GCLK after the time point A to display the driving and the image of the gate driver 6. . In this case, the gate clock signal GCLK may be continuously generated, but the preliminary gate clock signal RGCLK is used to drive the gate driver 6. Accordingly, in the present invention, when an abnormality of the data enable DE signal occurs, it is possible to prevent abnormal signal generation and distortion of the display image caused by the gate clock GCLK.

도 5는 본 발명에 따른 표시장치의 구동방법을 설명하기 위한 순서도이다.5 is a flowchart illustrating a method of driving a display device according to the present invention.

도 5를 참조하면, 본 발명에 따른 표시장치의 구동방법은 영상신호 및 동기신호 입력단계(S10), 제어신호 생성 및 전달하는 단계(S20), 동기신호판단단계(S30), 예비제어신호 공급단계(S40) 및 영상표시단계(S50)를 포함하여 구성된다.Referring to FIG. 5, the method of driving the display device according to the present invention includes inputting an image signal and a synchronization signal (S10), generating and transmitting a control signal (S20), a synchronization signal determination step (S30), and supplying a preliminary control signal. It comprises a step (S40) and an image display step (S50).

영상신호 및 동기신호 입력 단계(S10)는 타이밍 컨트롤러(2)에 영상표시를 위한 영상신호와 도트클럭신호(DCLK), 데이터인에이블(DE), 수직동기신호(Vsync), 수평동기신호(Hsync)와 같은 동기신호가 입력되는 단계이다.The video signal and synchronization signal input step S10 is performed by the timing controller 2 for the video signal, the dot clock signal DCLK, the data enable DE, the vertical synchronization signal Vsync, and the horizontal synchronization signal Hsync. In this step, a synchronization signal such as) is input.

제어신호 생성 및 전달하는 단계(S20)는 타이밍 컨트롤러(2)가 입력된 영상신호와 동기신호를 이용하여 영상 데이터(DATA)와 게이트제어신호(GCS) 및 데이터제어신호(DCS)를 생성하고, 이를 게이트드라이버(6) 및 데이터드라이버(4)에 전달하는 단계이다. 제어신호 생성 및 전달하는 단계(S20)에서 타이밍 컨트롤러(2)는 입력되는 영상신호를 정렬하여 영상 데이터(DATA)를 생성하고, 생성된 영상데이터(DATA)를 데이터 구동부(4)에 전달하며, 이때 데이터제어신호(DCS)가 데이터 드라이버(4)에 함께 전달되고, 이에 부합하여 게이트제어신호(GCS)가 게이트 드라이버(6)에 전달된다. 이를 위해 타이밍컨트롤러(2)는 동기신호를 이용하여 소스스타트펄스(SSP), 소스쉬프트클럭(SSC), 소스출력인에이블(SOE) 신호를 포함하는 데이터제어신호(DCS)와, 게이트스타트펄스(GSP)와 게이트클럭(GCLK)를 포함하는 게이트제어신호(GCS)를 생성한다. 여기서, 게이트클럭(GCLK)는 다상 펄스이며, GIP 방식으로 게이트드라이버(6)가 형성된 경우에 주로 이용될 수 있다. 또한, 단상의 게이트쉬프트클럭(GSC) 및 게이트출력인에이블(GOE) 신호가 게이트제어신호(GCS)에 포함될 수 있으나, 이로써 본 발명을 한정하는 것은 아니다. In the generating and transmitting of the control signal (S20), the timing controller 2 generates the image data DATA, the gate control signal GCS, and the data control signal DCS by using the input image signal and the synchronization signal. This step is transferred to the gate driver 6 and the data driver 4. In step S20 of generating and transmitting the control signal, the timing controller 2 generates the image data DATA by aligning the input image signal, and transfers the generated image data DATA to the data driver 4. At this time, the data control signal DCS is transmitted to the data driver 4 together with the gate control signal GCS to the gate driver 6 accordingly. To this end, the timing controller 2 uses a synchronization signal to control a data control signal DCS including a source start pulse SSP, a source shift clock SSC, a source output enable signal SOE, and a gate start pulse A. The gate control signal GCS including the GSP and the gate clock GCLK is generated. Here, the gate clock GCLK is a polyphase pulse, and may be mainly used when the gate driver 6 is formed by the GIP method. In addition, the single-phase gate shift clock GSC and the gate output enable signal GOE may be included in the gate control signal GCS, but the present invention is not limited thereto.

영상표시단계(S50)에서 데이터제어신호(GCS)와 영상 데이터(DATA)를 전달받은 데이터드라이버(4)는 소스스타트펄스(SSP)에 다라 영상데이터(DATA)를 래치하여 영상의 표시를 준비한다. 또한, 게이트 드라이버(6)는 게이트제어신호(GCS)를 이용하여 스캔펄스를 생성하여 표시를 준비하게 된다. 그리고, 게이트제어신호(GCS)에 의해 스캔펄스가 생성되면 스캔펄스에 의해 게이트라인(GL)을 선택하고, 게이트라인(GL)이 선택되면 데이터드라이버(4)가 소스출력인에이블(SOE)에 응답하여 1수평 라인 분의 영상신호를 데이터라인(DL)에 공급하며, 이를 통해 표시패널(10)에 영상이 표시되게 된다.The data driver 4, which receives the data control signal GCS and the image data DATA in the image display step S50, latches the image data DATA in accordance with the source start pulse SSP to prepare for displaying the image. . In addition, the gate driver 6 prepares a display by generating a scan pulse using the gate control signal GCS. When the scan pulse is generated by the gate control signal GCS, the gate line GL is selected by the scan pulse. When the gate line GL is selected, the data driver 4 is connected to the source output enable SOE. In response, an image signal corresponding to one horizontal line is supplied to the data line DL, thereby displaying an image on the display panel 10.

동기신호판단단계(S30)는 동기신호의 입력(S10) 내지 영상표시 단계(S50)가 진행되는 동안 동기신호의 정상 또는 비정상 여부를 판단하여 예비제어신호 즉, 예비게이트클럭(RGCLK)의 공급 여부를 판단하는 단계를 수행하게 된다. 동기신호판단 단계(S30)에서 타이밍 컨트롤러(2)는 동기신호 특히, 데이터인에이블(DE) 신호의 정상여부를 판단하게 된다. 구체적으로 타이밍 컨트롤러(2)는 데이터인에이블(DE) 신호가 지정된 시간 동안 일정한 주기로 반복이 되는지 즉, 라이징 에지와 폴링 에지가 지정된 횟수 이상 발생하는지, 하이 상태가 지정된 시간 동안 유지되는지와 같은 사항을 판단하여 데이터인에이블(DE) 신호의 정상 여부를 판단하게 된다. 동기신호판단단계(S30)에서 동기신호가 정상인 것으로 판단되면, 게이트 드라이버(6)는 타이밍 컨트롤러(2)에서 공급되는 게이트제어신호(GCS) 특히, 게이트클럭(GCLK)에 의해 구동된다.The synchronization signal determination step S30 determines whether the preliminary control signal, ie, the preliminary gate clock RGCLK, is supplied by determining whether the synchronization signal is normal or abnormal during the input of the synchronization signal S10 to the image display step S50. To determine the step. In the synchronization signal determination step S30, the timing controller 2 determines whether the synchronization signal, in particular, the data enable DE signal, is normal. Specifically, the timing controller 2 determines whether the data enable (DE) signal is repeated at regular intervals for a specified time, that is, whether the rising edge and the falling edge occur more than the specified number of times, or whether the high state is maintained for the specified time. In this case, it is determined whether the data enable signal DE is normal. If it is determined in the synchronization signal determination step S30 that the synchronization signal is normal, the gate driver 6 is driven by the gate control signal GCS supplied from the timing controller 2, in particular, the gate clock GCLK.

예비제어신호 공급 단계(S40)는 동기신호 판단단계(S30)에서 데이터인에이블(DE) 신호가 비정상 신호로 판단된 경우 게이트클럭(GCLK)를 대신하여 예비게이트클럭(RGCLK)가 게이트 드라이버(6)로 전달되고, 영상표시 단계(S50)에서 게이트드라이버(6)가 예비게이트클럭(RGCLK)에 의해 구동되도록 하는 단계이다. 이 예비제어신호 전달단계(S40)에서 타이밍 컨트롤러(2)는 미리 지정된 프레임 길이의 클럭신호로 저장된 예비게이트클럭(RGCLK)을 게이트드라이버(6)로 공급하고, 영상표시 단계(S50)에서 예비게이트클럭(RGCLK)의 프레임길이만큼 게이트 드라이버(6)가 예비게이트클럭(RGCLK)에 의해 구동이 이루어지게 된다. 이를 통해, 데이터인에이블(DE) 신호의 이상의 발생하는 경우 이를 이용하여 생성되는 게이트클럭(RGCLK)의 이상 및 영상신호의 잘못된 출력이 발생하는 것을 방지하고, 정상적인 영상신호의 출력이 가능해지게 된다.In the preliminary control signal supplying step S40, when the data enable signal DE is determined to be an abnormal signal in the synchronizing signal determination step S30, the preliminary gate clock RGCLK is replaced by the gate driver 6 instead of the gate clock GCLK. In this case, the gate driver 6 is driven by the preliminary gate clock RGCLK in the image display step S50. In the preliminary control signal transfer step S40, the timing controller 2 supplies the preliminary gate clock RGCLK stored as a clock signal having a predetermined frame length to the gate driver 6, and in the video display step S50, the preliminary gate clock RGCLK. The gate driver 6 is driven by the preliminary gate clock RGCLK by the frame length of the clock RGCLK. As a result, when an abnormality of the data enable signal DE occurs, an abnormality of the gate clock RGCLK generated by using the abnormality and an incorrect output of the image signal are prevented, and a normal image signal can be output.

이상에서 본 발명의 기술적 사상을 예시하기 위해 구체적인 실시 예로 도시하고 설명하였으나, 본 발명은 상기와 같이 구체적인 실시 예와 동일한 구성 및 작용에만 국한되지 않고, 여러가지 변형이 본 발명의 범위를 벗어나지 않는 한도 내에서 실시될 수 있다. 따라서, 그와 같은 변형도 본 발명의 범위에 속하는 것으로 간주해야 하며, 본 발명의 범위는 후술하는 특허청구범위에 의해 결정되어야 한다.Although illustrated and described in the specific embodiments to illustrate the technical spirit of the present invention, the present invention is not limited to the same configuration and operation as the specific embodiment as described above, within the limits that various modifications do not depart from the scope of the invention It can be carried out in. Therefore, such modifications should also be regarded as belonging to the scope of the present invention, and the scope of the present invention should be determined by the claims below.

2 : 타이밍 컨트롤러
4 : 데이터 드라이버
6 : 게이트 드라이버
10 : 액정패널2: timing controller
4: data driver
6: gate driver
10: liquid crystal panel

Claims (10)

표시패널;
상기 표시패널에 영상을 표시하기 위한 영상신호 및 동기신호가 입력되고, 상기 동기신호에 의해 데이터제어신호 및 게이트제어신호를 생성하는 타이밍 컨트롤러;
상기 데이터제어신호 및 상기 영상신호를 상기 타이밍 컨트롤러로부터 제공받아 상기 표시패널에 공급하는 데이터 구동부; 및
상기 게이트제어신호에 의해 상기 영상신호의 공급을 위한 스캔신호를 상기 표시패널에 공급하는 게이트 구동부;를 포함하여 구성되고,
상기 타이밍컨트롤러는 상기 동기신호에 포함된 데이터인에이블신호의 정상/비정상 여부를 판단하고, 상기 데이터인에이블신호가 비정상 신호로 판단되는 경우 미리 저장된 예비게이트제어신호를 미리 지정된 프레임 기간만큼 상기 게이트구동부에 공급하여 정상적인 영상신호를 출력하도록 제어하는 것을 특징으로 하는 평판표시장치.Display panel;
A timing controller configured to input an image signal and a synchronization signal for displaying an image to the display panel, and generate a data control signal and a gate control signal based on the synchronization signal;
A data driver for receiving the data control signal and the image signal from the timing controller and supplying the data control signal to the display panel; And
And a gate driver configured to supply a scan signal for supplying the image signal to the display panel by the gate control signal.
The timing controller determines whether the data enable signal included in the synchronization signal is normal / abnormal. When the data enable signal is determined to be an abnormal signal, the timing controller controls a pre-stored preliminary gate control signal for a predetermined frame period. A flat panel display comprising: a control unit to supply a normal video signal. 제 1 항에 있어서,
상기 게이트제어신호는 상기 표시패널에 형성되는 게이트라인의 선택 및 스캔신호의 생성을 위한 게이트클럭을 포함하는 것을 특징으로 하는 평판표시장치.The method of claim 1,
And the gate control signal includes a gate clock for selecting a gate line formed on the display panel and generating a scan signal. 삭제delete 제 2 항에 있어서,
상기 타이밍 컨트롤러는
상기 데이터인에이블신호의 폴링 또는 라이징이 지정된 시간동안 반복되는 횟수, 상기 데이터인에이블신호의 하이상태 유지시간 중 어느 하나를 판단하여 상기 데이터인에이블신호의 정상/비정상 신호 여부를 판단하는 것을 특징으로 하는 평판표시장치.The method of claim 2,
The timing controller
Determining whether the data enable signal is normal or abnormal by determining one of the number of times the polling or rising of the data enable signal is repeated for a specified time and a high state holding time of the data enable signal. Flat panel display device. 제 2 항에 있어서,
상기 게이트클럭은 상기 데이터인에이블신호의 레벨이 1회의 하이 상태를 유지하는 동안 하이상태와 로우 상태가 미리 지정된 횟수로 반복되는 다상 펄스인 것을 특징으로 하는 평판표시장치.The method of claim 2,
And the gate clock is a polyphase pulse in which the high state and the low state are repeated a predetermined number of times while the level of the data enable signal is maintained at one high state. 표시패널에 영상을 표시하기 위한 영상신호와 동기신호가 타이밍 컨트롤러에 입력되는 단계;
상기 타이밍 컨트롤러가 상기 동기신호를 이용하여 데이터제어신호 및 게이트제어신호를 포함하는 제어신호를 생성하는 단계;
상기 타이밍 컨트롤러가 상기 데이터제어신호와 상기 영상신호를 데이터구동부에 전달하고, 상기 게이트제어신호를 게이트구동부에 전달하는 단계;
상기 게이트구동부와 상기 데이터구동부가 상기 데이터제어신호, 상기 게이트제어신호 및 상기 영상신호를 상기 표시패널에 공급하여 영상을 표시하는 단계;
상기 제어신호 생성 단계 내지 상기 영상을 표시하는 단계와 병행하여 수행되고, 상기 타이밍컨트롤러가 상기 동기신호에 포함된 데이터인에이블신호의 정상 또는 비정상 여부를 판단하는 단계; 및
상기 데이터인에이블신호가 비정상 신호인 경우 상기 타이밍컨트롤러가 미리 저장된 예비게이트제어신호를 미리 지정된 프레임 기간만큼 상기 게이트구동부에 전달하여 상기 게이트제어신호를 상기 예비게이트제어신호로 대체하여 정상적인 영상신호를 출력하도록 제어하는 단계;를 포함하여 구성되는 것을 특징으로 하는 평판표시장치의 구동방법.Inputting a video signal and a synchronization signal for displaying an image on a display panel to a timing controller;
Generating, by the timing controller, a control signal including a data control signal and a gate control signal using the synchronization signal;
Transmitting, by the timing controller, the data control signal and the image signal to a data driver, and transmitting the gate control signal to a gate driver;
Displaying the image by supplying the data control signal, the gate control signal and the image signal to the display panel by the gate driver and the data driver;
Determining whether the data enable signal included in the synchronization signal is normal or abnormal by the timing controller being performed in parallel with the generating of the control signal to displaying the image; And
When the data enable signal is an abnormal signal, the timing controller transfers a preliminary preliminary gate control signal to the gate driver for a predetermined frame period, and replaces the gate control signal with the preliminary gate control signal to output a normal video signal. And controlling to control the display device of the flat panel display. 제 6 항에 있어서,
상기 게이트제어신호는 상기 표시패널에 형성되는 게이트라인의 선택 및 스캔신호의 생성을 위한 게이트클럭을 포함하는 것을 특징으로 하는 평판표시장치의 구동방법.The method of claim 6,
And the gate control signal includes a gate clock for selecting a gate line formed on the display panel and generating a scan signal. 삭제delete 제 7 항에 있어서,
상기 데이터인에이블신호의 정상 또는 비정상을 판단하는 단계는
상기 타이밍 컨트롤러가 미리 지정된 시간 동안 상기 데이터인에이블신호의 폴링 또는 라이징이 반복되는 횟수, 상기 데이터인에이블신호의 하이상태 유지시간 중 어느 하나를 판단하여 정상 또는 비정상을 판단하는 것을 특징으로 하는 평판표시장치의 구동방법.The method of claim 7, wherein
The determining of the normal or abnormality of the data enable signal
And / or determining whether the timing controller determines normal or abnormality by determining any one of the number of times the polling or rising of the data enable signal is repeated and a high state holding time of the data enable signal for a predetermined time. Method of driving the device. 제 7 항에 있어서,
상기 게이트클럭은 상기 데이터인에이블신호의 레벨이 1회의 하이 상태를 유지하는 동안 하이상태와 로우 상태가 미리 지정된 횟수로 반복되는 다상 펄스인 것을 특징으로 하는 평판표시장치의 구동방법.The method of claim 7, wherein
And the gate clock is a polyphase pulse in which the high state and the low state are repeated a predetermined number of times while the level of the data enable signal is maintained at one high state.
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