KR20140086184A - 질화물 반도체 발광 소자 및 그 제조 방법 - Google Patents
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Abstract
3-마스크(3-mask) 공정의 도입에 따른 마스크 수의 절감을 통한 공정의 간소화로 생산 수율을 향상시킬 수 있는 질화물 반도체 발광 소자 및 그 제조 방법에 대하여 개시한다.
본 발명에 다른 질화물 반도체 발광 소자는 n형 질화물층; 상기 n형 질화물층 상에 형성된 활성층; 상기 활성층 상에 형성된 p형 질화물층; 상기 p형 질화물층 상에 형성된 전류 차단패턴; 상기 p형 질화물층 및 전류 차단패턴의 상측을 덮도록 형성되며, 마주보는 양측 가장자리가 대칭 구조의 테이퍼(taper) 단면을 갖는 투명 도전패턴; 상기 전류 차단패턴과 대응되는 위치에 배치되며, 상기 투명 도전패턴과 직접 접촉되도록 형성된 p-전극 패드; 및 상기 n형 질화물층의 노출 영역에 형성된 n-전극 패드;를 포함하는 것을 특징으로 한다.
본 발명에 다른 질화물 반도체 발광 소자는 n형 질화물층; 상기 n형 질화물층 상에 형성된 활성층; 상기 활성층 상에 형성된 p형 질화물층; 상기 p형 질화물층 상에 형성된 전류 차단패턴; 상기 p형 질화물층 및 전류 차단패턴의 상측을 덮도록 형성되며, 마주보는 양측 가장자리가 대칭 구조의 테이퍼(taper) 단면을 갖는 투명 도전패턴; 상기 전류 차단패턴과 대응되는 위치에 배치되며, 상기 투명 도전패턴과 직접 접촉되도록 형성된 p-전극 패드; 및 상기 n형 질화물층의 노출 영역에 형성된 n-전극 패드;를 포함하는 것을 특징으로 한다.
Description
본 발명은 질화물 반도체 발광 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 3-마스크(3-mask) 공정의 도입에 따른 마스크 수의 절감을 통한 공정의 간소화로 생산 수율을 향상시킬 수 있는 질화물 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
최근, 질화물 반도체 발광 소자로는 GaN계 질화물 반도체 발광 소자가 주로 연구되고 있다. 이러한 GaN계 질화물 반도체 발광 소자는 그 응용분야에 있어서 청색과 녹색 LED의 발광소자, MESFET, HEMT 등의 고속 스위칭과 고출력 소자에 응용되고 있다.
특히, 청색과 녹색 LED 발광소자는 이미 양산화가 진행된 상태이며, 전 세계적인 매출은 지수함수적으로 증가하고 있는 상황이다.
최근에는 질화물 반도체 발광 소자의 광 효율을 향상시키기 위해 p-전극 패드가 위치한 영역의 하부에 전류 차단패턴을 형성함과 더불어, 전류 차단패턴의 전면을 덮도록 형성되는 투명 도전패턴을 형성하고 있다. 이때, 투명 도전패턴은 p-전극 패드의 전극 역할과 더불어 전류 확산 역할을 한다.
그러나, 상기의 구조를 갖는 질화물 반도체 발광 소자를 제조하기 위해 4개의 마스크 공정을 필요로 하고 있다. 이때, 각각의 마스크 공정은 노광, 현상, 식각 등의 일련의 공정을 필요로 하기 때문에 마크스 공정 수의 증가는 생산 단가를 증가시키는 요인으로 작용하여 생산 수율을 저하시키는 요인으로 작용한다.
관련 선행 문헌으로는 대한민국 등록특허 10-0793337호(2008.01.11 공고)가 있으며, 상기 문헌에는 질화물계 반도체 발광소자 및 그 제조방법이 개시되어 있다.
본 발명의 목적은 우수한 광 산란 특성을 확보함과 더불어, 3-마스크(3-mask) 공정의 도입에 따른 마스크 공정 수의 절감을 통해 생산 수율을 향상시킬 수 있는 질화물 반도체 발광 소자 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 질화물 반도체 발광 소자는 n형 질화물층; 상기 n형 질화물층 상에 형성된 활성층; 상기 활성층 상에 형성된 p형 질화물층; 상기 p형 질화물층 상에 형성된 전류 차단패턴; 상기 p형 질화물층 및 전류 차단패턴의 상측을 덮도록 형성되며, 마주보는 양측 가장자리가 대칭 구조의 테이퍼(taper) 단면을 갖는 투명 도전패턴; 상기 전류 차단패턴과 대응되는 위치에 배치되며, 상기 투명 도전패턴과 직접 접촉되도록 형성된 p-전극 패드; 및 상기 n형 질화물층의 노출 영역에 형성된 n-전극 패드;를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법은 (a) 기판 상에 n형 질화물층, 활성층 및 p형 질화물층을 차례로 형성한 후, 상기 p형 질화물층 상에 전류 차단패턴을 형성하는 단계; (b) 상기 p형 질화물층 및 전류 차단패턴의 상측 전부를 덮는 투명 도전층을 형성한 후, 상기 투명 도전층을 메사 식각 마스크를 이용하여 선택적으로 1차 패터닝하여 투명 도전패턴을 형성하는 단계; (c) 상기 메사 식각 마스크를 이용하여 2차 패터닝하여, 상기 기판의 일측 가장자리로 노출된 p형 질화물층, 활성층 및 n형 질화물층을 차례로 제거하여 상기 n형 질화물층의 일부를 노출시키는 단계; 및 (d) 상기 전류 차단패턴과 대응되는 위치에 상기 투명 도전패턴과 직접 접촉되는 p-전극 패드와, 상기 노출된 n형 질화물층 상에 n-전극 패드를 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 질화물 반도체 발광 소자 및 그 제조 방법은 투명 도전패턴과 기판의 일측 가장자리에 배치되는 n형 질화물층의 노출 영역을 하나의 마스크를 이용한 일괄 식각으로 패터닝함으로써, 마스크 수의 절감을 통해 생산 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 질화물 반도체 발광 소자를 나타낸 단면도이다.
도 2는 도 1의 A 부분을 확대하여 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 나타낸 공정 순서도이다.
도 4 내지 도 9는 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 10은 메사 식각 이후 투명 도전패턴을 전자현미경으로 촬영한 사진이다.
도 2는 도 1의 A 부분을 확대하여 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 나타낸 공정 순서도이다.
도 4 내지 도 9는 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 10은 메사 식각 이후 투명 도전패턴을 전자현미경으로 촬영한 사진이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 질화물 반도체 발광 소자 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 질화물 반도체 발광 소자를 나타낸 단면도이다.
도 1을 참조하면, 도시된 본 발명의 실시예에 따른 질화물 반도체 발광 소자(100)는 n형 질화물층(110), 활성층(120), p형 질화물층(130), 전류 차단패턴(140), 투명 도전패턴(150), p-전극 패드(160) 및 n-전극 패드(170)를 포함한다.
n형 질화물층(110)은 기판(10) 상에 형성된다. 이러한 n형 질화물층(110)은 실리콘(Si)을 도핑한 AlGaN으로 이루어진 제1층(미도시)과, 언도우프의 GaN(undoped-GaN)로 이루어진 제2층(미도시)이 교번적으로 형성된 적층 구조를 가질 수 있다. 물론, n형 질화물층은 단일의 질화물층으로 성장시키는 것도 무방하나, 제1층과 제2층이 교번적으로 형성된 적층 구조로 성장시켜야 크랙이 없는 우수한 결정성을 확보할 수 있으므로, 적층 구조로 형성하는 것이 더 바람직하다.
이때, 기판(10)은 질화물 반도체 단결정을 성장시키기에 적합한 재질로 형성될 수 있으며, 대표적으로 사파이어 기판을 일 예로 들 수 있다. 이러한 기판(10)으로는 사파이어 기판 이외에 징크 옥사이드(zinc oxide, ZnO), 갈륨 나이트라이드(gallium nitride, GaN), 실리콘 카바이드(silicon carbide, SiC), 알루미늄 나이트라이드(AlN) 등에서 선택된 재질로 형성될 수도 있다. 도면으로 도시하지는 않았지만, 본 발명의 실시예에 따른 질화물 반도체 발광 소자(100)는 기판(10)과 n-형 질화물층(110) 사이에 개재되는 버퍼층(미도시)을 더 포함할 수 있다. 이때, 버퍼층은 선택적으로 기판(10)의 상부면에 구비되는 층으로, 기판(10)과 n형 질화물층(110) 사이의 격자 부정합을 해소하기 위한 목적으로 형성되며, 그 재질로는 AlN, GaN 등에서 선택될 수 있다.
활성층(120)은 n형 질화물층(110) 상에 형성된다. 이러한 활성층(120)은 n형 질화물층(110)과 p형 질화물층(130) 사이에서 단일양자우물구조 또는 양자우물층과 양자장벽층이 교대로 다수 적층된 다중양자우물(multi-quantum well : MQW) 구조를 가질 수 있다. 즉, 활성층(120)은 양자장벽층은 Al이 포함된 AlGaInN의 4원계 질화물층이고, 양자우물층은 InGaN으로 이루어진 다중양자우물 구조를 갖는다. 이러한 다중양자우물 구조의 활성층(120)은 발생하는 응력과 변형에 의한 자발적인 분극을 억제할 수 있다.
p형 질화물층(130)은, 일 예로, Mg을 p형 도펀트로 도핑한 p형 AlGaN의 제 1 층(미도시)과, Mg을 도핑한 p형 GaN로 이루어진 제 2 층(미도시)이 교번적으로 형성된 적층 구조를 가질 수 있다. 또한, p형 질화물층(130)은 n형 질화물층(110)과 마찬가지로 캐리어 제한층으로 작용할 수 있다.
전류 차단패턴(140)은 p형 질화물층(130) 상에 형성된다. 이러한 전류 차단패턴(140)은 후술할 p-전극 패드 형성 예정 영역(미도시)과 대응하는 위치에 형성된다.
이때, 전류 차단패턴(140)은 p-전극 패드(160)와 대응되는 하부면에서 광자흡수(photon absorption)로 인해 광 손실이 발생하는 것을 보상하는 역할을 한다. 또한, 전류 차단패턴(140)은 n형 질화물층(110)에 비하여 상대적으로 얇은 두께로 p형 질화물층(130)이 형성되는데 기인하여 p-전극 패드(160)의 주변에서의 전기전도도가 낮아 전류가 편중되는 것을 미연에 방지하는 역할을 한다.
이러한 전류 차단패턴(140)은 SiO2, SiNx 등에서 선택된 1종 이상으로 형성하는 것이 바람직하다. 이때, 전류 차단패턴(140)은 0.01 ~ 0.50㎛의 두께를 갖는 것이 바람직하며, 보다 바람직하게는 0.1 ~ 0.3㎛의 두께를 제시할 수 있다. 전류 차단패턴(140)의 두께가 0.01㎛ 미만일 경우에는 그 두께가 너무 얇은 관계로 전류 차단 기능을 제대로 발휘하는데 어려움이 따를 수 있다. 반대로, 전류 차단패턴(140)의 두께가 0.50㎛를 초과할 경우에는 전류 차단 효과 대비 제조 비용 및 시간만을 상승시키는 요인으로 작용할 수 있으므로, 경제적이지 못하다.
투명 도전패턴(150)은 p형 질화물층(130) 및 전류 차단패턴(140)의 상측을 덮도록 형성되며, 마주보는 양측 가장자리가 대칭 구조의 테이퍼(taper) 단면을 갖는다.
이때, 도 2는 도 1의 A 부분을 확대하여 나타낸 도면으로, 이를 참조하여 설명하면, 투명 도전패턴(150)의 테이퍼 단면은 기판(도 1의 10)의 일측 가장자리를 노출시키기 위한 메사 식각과 동일한 마스크를 이용하는 패터닝 과정에서, 과식각에 의해 일부가 함께 제거되어 형성되는 것으로, 테이퍼 각도(θ)는 식각 조건에 따라 10 ~ 90˚를 갖는다. 이때, 테이퍼 각도(θ)는 기판과 테이퍼 경사면이 이루는 각도를 의미한다.
도 1을 다시 참조하면, 이러한 투명 도전패턴(150)은 전류 주입면적을 증가시키기 위한 목적으로 형성되며, 휘도에 악 영향을 미치는 것을 미연에 방지하기 위해 투명한 도전 물질로 형성하는 것이 바람직하다. 즉, 투명 도전패턴(150)은 인듐주석 산화물(Indium Tin Oxide, ITO), 인듐아연 산화물(Indium Zinc Oxide, IZO), FTO(fluorine doped tin oxide, SnO2) 등에서 선택된 1종 이상의 재질로 형성될 수 있다.
p-전극 패드(160)는 전류 차단패턴(140)과 대응되는 위치에 배치되며, 투명 도전패턴(150)과 직접 접촉되도록 형성된다. 이러한 p-전극 패드(160)는 제1 면적을 갖고, 전류 차단패턴(140)은 제1 면적보다 크거나 같은 제2 면적을 가질 수 있다.
n-전극 패드(170)는 n형 질화물층(110)의 노출 영역에 형성된다. p-전극 패드(160) 및 n-전극 패드(170)는 전자빔(E-Beam) 증착, 열 증발 증착(Thermal Evaporation). 스퍼터링 증착(Sputtering deposition) 등에서 선택된 어느 하나의 방식에 의해 형성될 수 있다. 이러한 p-전극 패드(160) 및 n-전극 패드(170)는 동일한 마스크를 사용하는 것에 의해 동일한 물질로 형성된다. 이때, p-전극 패드(160) 및 n-전극 패드(170)는 Au, Cr-Au 합금 등에서 선택된 물질로 형성될 수 있다.
전술한 본 발명의 실시예에 따른 질화물 반도체 발광 소자는 투명 도전패턴과 기판의 일측 가장자리에 배치되는 n형 질화물층의 노출 영역을 하나의 마스크를 이용한 일괄 식각으로 패터닝함으로써, 마스크 수의 절감을 통해 공정 수율을 향상시킬 수 있다. 이를 통해, 본 발명의 실시예에 따른 질화물 반도체 발광 소자는 p-전극 패드와 투명 도전패턴이 직접 접촉하는 구조를 갖되, 투명 도전패턴은 마주보는 양측 가장자리가 대칭 구조의 테이퍼(taper) 단면을 갖는다.
즉, 본 발명에서는 투명 도전패턴을 형성하기 위한 패터닝 공정과 n형 질화물층을 노출시키기 위한 메사 식각을 동일한 하나의 마스크를 사용하기 때문에, 4개 또는 5개의 마스크를 사용하던 종래와 비교해 볼 때, 1개 또는 2개의 마스크 수가 감소하기 때문에 각 마스크의 사용시 필요한 노광, 현상, 식각 등의 일련의 공정이 생략될 수 있으므로 그 만큼 공정 간소화가 가능해져 생산 수율을 향상시킬 수 있다.
또한, 본 발명에서는 투명 도전패턴을 메사 식각과 동일한 마스크를 사용하기 때문에 투명 도전패턴과 메사 식각 패턴 간의 오버레이 특성이 우수해진다.
또한, 종래에는 투명 도전패턴과 메사 식각을 위해 각각의 마스크를 사용하였는데, 이 경우 투명 도전 패턴과 메사 식각 패턴의 얼라인(Align) 제어의 문제로 인해 최소 5㎛ 혹은 그 이상의 옵셋(off-set)으로 설계가 되며, 투명 도전패턴의 언더컷까지 포함한다면 투명 도전패턴과 메사 식각 패턴의 옵셋은 8㎛ 이하로 제어하는데 어려움이 있었다. 이와 달리, 본 발명에서와 같이 투명 도전패턴을 ICP 타입의 메사 식각과 동시에 패터닝을 실시할 경우, 투명 도전패턴의 언더컷을 3㎛ 이하로 제어하는 것이 가능해질 수 있다. 이를 통해, 본 발명에 따른 질화물 반도체 발광 소자는 투명 도전패턴의 언더컷을 3㎛ 이하로 제어하는 것이 가능해질 수 있으므로, 상대적으로 투명 도전패턴의 면적이 증가하는 데 기인한 발광 면적의 확장으로 광 효율을 향상시킬 수 있다.
이에 대해서는 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 통하여 보다 구체적으로 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 나타낸 공정 순서도이고, 도 4 내지 도 9는 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 3을 참조하면, 도시된 본 발명의 실시예에 따른 질화물 반도체 발광 소자 제조 방법은 질화물 반도체층 상에 전류 차단패턴 형성 단계(S110), 투명 도전패턴 형성 단계(S120), 메사 식각으로 n형 질화물층 노출 단계(S130) 및 전극 패드 형성 단계(S140)를 포함한다.
도 3 및 도 4를 참조하면, 질화물 반도체층 상에 전류 차단패턴 형성 단계(S110)에서는 기판(10) 상에 n형 질화물층(110), 활성층(120) 및 p형 질화물층(130)을 차례로 형성한 후, p형 질화물층(130) 상에 전류 차단패턴(140)을 형성한다.
이때, n형 질화물층(110), 활성층(120) 및 p형 질화물층(130)은 금속유기화학증착법(MOCVD), 액상에피텍셜법(LPE), 분자빔에피텍셜법(MBE) 등에서 선택된 어느 하나의 방식을 이용하여 차례로 증착하는 방식으로 적층 형성될 수 있다.
상기 n형 질화물층(110)은 실리콘(Si)을 도핑한 AlGaN으로 이루어진 제1층(미도시)과, 언도우프의 GaN(undoped-GaN)로 이루어진 제2층(미도시)이 교번적으로 형성된 적층 구조를 가질 수 있다. 그리고, 활성층(120)은 단일양자우물구조 또는 양자우물층과 양자장벽층이 교대로 다수 적층된 다중양자우물(multi-quantum well : MQW) 구조를 가질 수 있다. 또한, p형 질화물층(130)은, 일 예로, Mg을 p형 도펀트로 도핑한 p형 AlGaN의 제 1 층(미도시)과, Mg을 도핑한 p형 GaN로 이루어진 제 2 층(미도시)이 교번적으로 형성된 적층 구조를 가질 수 있다.
도면으로 도시하지는 않았지만, 기판(10) 상에 n형 질화물층(110)을 형성하기 전에 버퍼층(미도시)을 더 형성할 수도 있다. 이때, 버퍼층은 기판(10)과 n형 질화물층(110) 사이의 격자 부정합을 해소하기 위한 목적으로 형성되며, 그 재질로는 AlN, GaN 등에서 선택될 수 있다.
그리고, 전류 차단패턴(140)은 후술할 p-전극 패드 형성 예정 영역(미도시)과 대응하는 위치에 형성한다. 도면으로 나타내지는 않았지만, 전류 차단패턴(140)은 p형 질화물층(130)의 상부 전면에 SiO2, SiNx 등에서 선택된 1종 이상의 물질을 0.01 ~ 0.50㎛의 두께로 증착하여 전류 차단 물질층(미도시)을 형성한 후, 이를 제1 마스크(미도시)를 이용한 사진식각 공정(photo lithography process)을 수행하는 것에 의해 형성될 수 있다. 도면으로 도시하지는 않았지만, 이러한 사진식각 공정은 p형 질화물층(130) 및 전류 차단패턴(140)의 상부 전면에 일정한 두께로 포토레지스트를 도포하여 포토마스크(미도시)를 형성한 후, 이를 선택적으로 노광 및 현상한 후, 포토마스크를 이용한 선택적인 식각을 수행하고 나서 잔류하는 포토마스크를 스트립액을 이용하여 제거하는 방식으로 실시될 수 있다.
이때, 전류 차단패턴(140)은 0.01 ~ 0.50㎛의 두께를 갖도록 형성하는 것이 바람직하다. 전류 차단패턴(140)의 두께가 0.01㎛ 미만일 경우에는 그 두께가 너무 얇은 관계로 전류 차단 기능을 제대로 발휘하는데 어려움이 따를 수 있다. 반대로, 전류 차단패턴(140)의 두께가 0.50㎛를 초과할 경우에는 전류 차단 효과 대비 제조 비용 및 시간만을 상승시키는 요인으로 작용할 수 있으므로, 경제적이지 못하다.
도 3 및 도 5를 참조하면, 투명 도전 패턴 형성 단계(S120)에서는 p형 질화물층(130) 및 전류 차단패턴(140)의 상측 전부를 덮는 투명 도전층(152)을 형성한 후, 상기 투명 도전층(152)을 메사 식각 마스크를 이용하여 선택적으로 1차 패터닝한다. 이때, 투명 도전층(152)의 상부에는 투명 도전패턴 형성 영역(미도시)에 대응하여 포토레지스트를 도포하고 경화한 후 선택적인 노광을 실시하는 것을 통해 메사 식각 마스크용 포토레지스트 패턴(M)이 형성된다.
즉, 도 3 및 도 6을 참조하면, 전술한 메사 식각 마스크용 포토레지스트 패턴(M)을 이용한 1차 패터닝에 의해 투명 도전패턴(150)이 형성된다. 이러한 1차 패터닝은 습식 식각(wet etching)이 이용될 수 있다.
이때, 투명 도전패턴(150)은 제2 마스크를 이용한 사진식각 공정을 수행하는 것에 의해 형성될 수 있다. 여기서, 투명 도전층(도 5의 152)의 재질로는 인듐주석 산화물(Indium Tin Oxide, ITO), 인듐아연 산화물(Indium Zinc Oxide, IZO), FTO(fluorine doped tin oxide, SnO2) 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
도 3 및 도 7을 참조하면, 메사 식각으로 n형 질화물층 노출 단계(S130)에서는 메사 식각 마스크를 이용하여 2차 패터닝하여, 기판(10)의 일측 가장자리로 노출된 p형 질화물층(130), 활성층(120) 및 n형 질화물층(110)을 차례로 제거하여 n형 질화물층(110)의 일부를 노출시킨다.
이때, 메사 식각 방식으로 실시되는 2차 패터닝은 투명 도전패턴(150)의 외측으로 노출된 p형 질화물층(130), 활성층(120) 및 n형 질화물층(110)을 차례로 제거하는 방식으로 실시될 수 있다. 이러한 메사 식각으로 2차 패터닝하는 과정은 1차 패터닝시 투명 도전패턴(150)과 투명 도전패턴(150)의 상부에 잔류하는 포토레지스트 패턴(M)을 마스크로 이용한 ICP 타입의 건식 식각으로 실시될 수 있다.
이때, 1차 패터닝에 의해 투명 도전패턴(150)은 양측 가장자리의 일부가 제거된 언더컷을 구비한다. 따라서, 투명 도전패턴(150)은 메사 식각에 의한 과식각으로 마주보는 양측 가장자리가 상호 대칭 구조의 테이퍼(taper) 단면을 갖는다.
다음으로, 도 8을 참조하면, 전술한 메사 식각을 완료한 다음 투명 도전패턴(150)을 덮는 메사 식각 마스크용 포토레지스트 패턴(도 7의 M)을 스트립 공정으로 제거한다.
따라서, 본 발명에서는 투명 도전패턴(150)과 기판(10)의 일측 가장자리에 배치되는 n형 질화물층(110)의 노출 영역을 하나의 마스크를 이용한 일괄 식각으로 패터닝함으로써, 마스크 공정 수의 절감으로 생산 수율을 향상시킬 수 있는 이점이 있다.
이때, 도 10은 메사 식각 이후 투명 도전패턴을 전자현미경으로 촬영한 사진이다.
도 10에 도시된 바와 같이, 투명 도전패턴을 ICP 타입의 메사 식각과 동시에 패터닝을 실시할 경우, 투명 도전패턴의 언더컷이 2.67㎛로 제어된 것을 확인할 수 있다. 이와 같이, 투명 도전패턴의 언더컷을 3㎛ 이하로 제어할 경우, 상대적으로 투명 도전패턴의 면적이 증가하는 데 기인한 발광 면적의 확장으로 광 효율을 향상시킬 수 있는 이점이 있다.
도 3 및 도 9를 참조하면, 전극 패드 형성 단계(S140)에서는 전류 차단패턴(140)과 대응되는 위치에 투명 도전패턴(150)과 직접 접촉되는 p-전극 패드(160)와, 상기 노출된 n형 질화물층(110) 상에 n-전극 패드(170)를 형성한다. 이러한 p-전극 패드(160) 및 n-전극 패드(170)는 p형 질화물층(130), 투명 도전패턴(150) 및 노출된 n형 질화물층(110)의 상부 전면에 제3 마스크를 이용한 사진 식각 공정으로 선택적인 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴 상에 금속층(미도시)을 형성하고 리프트 오프(lift-off) 방식으로 금속층과 포토레지스트 패턴을 선택적으로 제거하는 것에 의해 형성될 수 있다.
이때, p-전극 패드(160)는 평면상으로 볼 때 제1 면적을 갖고, 전류 차단패턴(140)은 제1 면적보다 크거나 같은 제2 면적을 가질 수 있다.
상기의 과정(S110 ~ S140)으로 제조되는 질화물 반도체 발광 소자는 투명 도전패턴과 기판의 일측 가장자리에 배치되는 n형 질화물층의 노출 영역을 하나의 마스크를 이용한 일괄 식각으로 패터닝함으로써, 마스크 수의 절감을 통해 공정 수율을 향상시킬 수 있다.
또한, 본 발명에서는 투명 도전패턴을 메사 식각과 동일한 마스크를 사용하기 때문에 투명 도전패턴과 메사 식각 패턴 간의 오버레이 특성이 우수해진다.
또한, 종래에는 투명 도전패턴과 메사 식각을 위해 각각의 마스크를 사용하였는데, 이 경우 투명 도전 패턴과 메사 식각 패턴의 얼라인(Align) 제어의 문제로 인해 최소 5㎛ 혹은 그 이상의 옵셋(off-set)으로 설계가 되며, 투명 도전패턴의 언더컷까지 포함한다면 투명 도전패턴과 메사 식각 패턴의 옵셋은 8㎛ 이하로 제어하는데 어려움이 있었다. 이와 달리, 본 발명에서와 같이 투명 도전패턴을 ICP 타입의 메사 식각과 동시에 패터닝을 실시할 경우, 투명 도전패턴의 언더컷을 3㎛ 이하로 제어하는 것이 가능해질 수 있다. 이를 통해, 본 발명에 따른 질화물 반도체 발광 소자는 투명 도전패턴의 언더컷을 3㎛ 이하로 제어하는 것이 가능해질 수 있으므로, 상대적으로 투명 도전패턴의 면적이 증가하는 데 기인한 발광 면적의 확장으로 광 효율을 향상시킬 수 있다.
지금까지 본 발명에서는 n형 질화물층, 활성층, p형 질화물층, 전류 차단패턴, 투명 도전패턴, p-전극 패드 및 n-전극 패드가 순차적으로 적층되는 질화물 반도체 발광 소자에 대하여 설명하였으나, 이는 일 예에 불과하며, n측과 p측이 상호 역 순으로 적층되는 구조를 가질 수도 있다는 것은 자명한 사실일 것이다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100 : 질화물 반도체 발광 소자 110 : n형 질화물층
120 : 활성층 130 : p형 질화물층
140 : 전류 차단패턴 150 : 투명 도전패턴
160 : p-전극 패드 170 : n-전극 패드
10 : 기판 θ : 테이퍼 각도
S110 : 전류 차단패턴 형성 단계
S120 : 투명 도전패턴 형성 단계
S130 : 메사 식각으로 n형 질화물층 노출 단계
S140 : 전극 패드 형성 단계
120 : 활성층 130 : p형 질화물층
140 : 전류 차단패턴 150 : 투명 도전패턴
160 : p-전극 패드 170 : n-전극 패드
10 : 기판 θ : 테이퍼 각도
S110 : 전류 차단패턴 형성 단계
S120 : 투명 도전패턴 형성 단계
S130 : 메사 식각으로 n형 질화물층 노출 단계
S140 : 전극 패드 형성 단계
Claims (14)
- n형 질화물층;
상기 n형 질화물층 상에 형성된 활성층;
상기 활성층 상에 형성된 p형 질화물층;
상기 p형 질화물층 상에 형성된 전류 차단패턴;
상기 p형 질화물층 및 전류 차단패턴의 상측을 덮도록 형성되며, 마주보는 양측 가장자리가 대칭 구조의 테이퍼(taper) 단면을 갖는 투명 도전패턴;
상기 전류 차단패턴과 대응되는 위치에 배치되며, 상기 투명 도전패턴과 직접 접촉되도록 형성된 p-전극 패드; 및
상기 n형 질화물층의 노출 영역에 형성된 n-전극 패드;를 포함하는 것을 특징으로 하는 질화물 반도체 발광 소자.
- 제1항에 있어서,
상기 전류 차단패턴은
SiO2 및 SiNx 중 선택된 1종 이상으로 형성된 것을 특징으로 하는 질화물 반도체 발광 소자.
- 제1항에 있어서,
상기 전류 차단패턴은
0.01 ~ 0.50㎛의 두께를 갖는 것을 특징으로 하는 질화물 반도체 발광 소자.
- 제1항에 있어서,
상기 투명 도전패턴은
인듐주석 산화물(Indium Tin Oxide, ITO), 인듐아연 산화물(Indium Zinc Oxide, IZO) 및 FTO(fluorine doped tin oxide, SnO2) 중 선택된 1종 이상의 재질로 형성된 것을 특징으로 하는 질화물 반도체 발광 소자.
- 제1항에 있어서,
상기 투명 도전패턴은
10 ~ 90˚의 테이퍼 각도를 갖는 것을 특징으로 하는 질화물 반도체 발광 소자.
- 제1항에 있어서,
상기 투명 도전패턴은
양측 가장자리의 일부가 제거된 언더컷을 구비하는 것을 특징으로 하는 질화물 반도체 발광 소자
- 제6항에 있어서,
상기 투명 도전패턴의 언더컷은
3㎛ 이하의 폭을 갖는 것을 특징으로 하는 질화물 반도체 발광 소자
- (a) 기판 상에 n형 질화물층, 활성층 및 p형 질화물층을 차례로 형성한 후, 상기 p형 질화물층 상에 전류 차단패턴을 형성하는 단계;
(b) 상기 p형 질화물층 및 전류 차단패턴의 상측 전부를 덮는 투명 도전층을 형성한 후, 상기 투명 도전층을 메사 식각 마스크를 이용하여 선택적으로 1차 패터닝하여 투명 도전패턴을 형성하는 단계;
(c) 상기 메사 식각 마스크를 이용하여 2차 패터닝하여, 상기 기판의 일측 가장자리로 노출된 p형 질화물층, 활성층 및 n형 질화물층을 차례로 제거하여 상기 n형 질화물층의 일부를 노출시키는 단계; 및
(d) 상기 전류 차단패턴과 대응되는 위치에 상기 투명 도전패턴과 직접 접촉되는 p-전극 패드와, 상기 노출된 n형 질화물층 상에 n-전극 패드를 형성하는 단계;를 포함하는 것을 특징으로 하는 질화물 반도체 발광 소자 제조 방법.
- 제8항에 있어서,
상기 (b) 단계에서,
상기 1차 패터닝에 의해 상기 투명 도전패턴은 양측 가장자리의 일부가 제거된 언더컷을 구비하는 것을 특징으로 하는 질화물 반도체 발광 소자 제조 방법.
- 제9항에 있어서,
상기 투명 도전패턴의 언더컷은
3㎛ 이하의 폭을 갖는 것을 특징으로 하는 질화물 반도체 발광 소자 제조 방법.
- 제8항에 있어서,
상기 (a) 단계에서,
상기 전류 차단패턴은
SiO2 및 SiNx 중 선택된 1종 이상으로 형성하는 것을 특징으로 하는 질화물 반도체 발광 소자 제조 방법.
- 제8항에 있어서,
상기 전류 차단패턴은
0.01 ~ 0.50㎛의 두께를 갖는 것을 특징으로 하는 질화물 반도체 발광 소자 제조 방법.
- 제8항에 있어서,
상기 1차 및 2차 패터닝은
동일한 마스크를 이용한 습식 식각(wet etching) 또는 ICP 타입의 건식 식각으로 차례로 실시되는 것을 특징으로 하는 질화물 반도체 발광 소자 제조 방법.
- 제8항에 있어서,
상기 (c) 단계와 (d) 단계 사이에서,
상기 투명 도전패턴은
상기 메사 식각에 의한 과식각으로 마주보는 양측 가장자리가 상호 대칭 구조의 테이퍼(taper) 단면을 갖는 것을 특징으로 하는 질화물 반도체 발광 소자 제조 방법.
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