KR20140082339A - 반도체 장치 - Google Patents

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KR20140082339A
KR20140082339A KR1020120152193A KR20120152193A KR20140082339A KR 20140082339 A KR20140082339 A KR 20140082339A KR 1020120152193 A KR1020120152193 A KR 1020120152193A KR 20120152193 A KR20120152193 A KR 20120152193A KR 20140082339 A KR20140082339 A KR 20140082339A
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Abstract

반도체 가변 지연부, 지연량 조절부 및 데이터 수신부를 포함한다. 가변 지연부는 지연 코드에 응답하여 기준 클럭을 지연시켜 데이터 래치 클럭을 생성한다. 지연량 조절부는 외부 데이터의 위상 및 상기 데이터 래치 클럭의 위상을 각각 제 1 코드 및 제 2 코드로 변환하여, 상기 제 1 코드 및 제 2 코드의 연산을 통해 상기 지연 코드를 생성한다. 데이터 수신부는 상기 외부 데이터를 상기 데이터 래치 클럭에 동기하여 내부 데이터로 래치한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 반도체 장치의 데이터 수신에 관한 것이다.
반도체 장치는 외부로부터 데이터를 수신하는 데이터 수신부를 구비한다. 오늘 날의 반도체 장치는 고속 동작을 위하여 클럭에 동기하여 동작하고, 따라서 데이터 수신부도 클럭에 동기하여 외부에서 인가되는 데이터를 래치 한다.
도 1은 일반적인 반도체 장치의 데이터 수신부를 나타내는 도면이다.
데이터 수신부(2)는 데이터 입출력 패드(1)를 통해 인가되는 외부 데이터(DATA)를 데이터 래치 클럭(CLKOUT)에 동기하여 내부 데이터(DATA_RX)로 래치한다.
최근에는 동작속도를 더 향상시키기 위하여 DDR(Double Data Rate) 동기식 반도체 장치가 사용되고 있다. DDR 방식을 사용하게 되면 클럭의 라이징 에지(rising edge) 뿐만 아니라 폴링 에지(falling edge)에서도 데이터를 래치하게 된다. DDR 방식에 따르면, 상기 데이터 수신부(2)는 데이터 래치 클럭(CLKOUT)의 라이징 에지 뿐만 아니라 폴링 에지에서 외부 데이터(DATA)를 래치함으로써 빠르게 데이터를 수신할 수 있다.
한편, 반도체 장치가 정상 동작을 하기 위해서는 외부 데이터(DATA)를 정확하게 래치하여야 하고, 이를 위해서는 데이터 래치 클럭(CLKOUT)의 위상이 정확한 데이터 값을 래치할 수 있도록 조정될 수 있어야 한다.
본 발명은 반도체 장치의 데이터 수신과 관련하여 개선된 방안을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 지연 코드에 응답하여 기준 클럭을 지연시켜 데이터 래치 클럭을 생성하는 가변 지연부; 외부 데이터의 위상 및 상기 데이터 래치 클럭의 위상을 각각 제 1 코드 및 제 2 코드로 변환하여, 상기 제 1 코드 및 제 2 코드의 연산을 통해 상기 지연 코드를 생성하는 지연량 조절부; 및 상기 외부 데이터를 상기 데이터 래치 클럭에 동기하여 내부 데이터로 래치하는 데이터 수신부를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 데이터 입출력 패드로 수신한 외부 데이터의 위상을 제 1 코드로 생성하는 제 1 컨버터; 상기 데이터 래치 클럭의 위상을 제 2 코드로 생성하는 제 2 컨버터; 상기 제 1 코드 및 제 2 코드의 차이를 연산하여 지연 코드를 생성하는 연산부; 및 상기 지연 코드에 응답하여 기준 클럭을 지연시켜 데이터 래치 클럭을 생성하는 가변 지연부를 포함한다.
본 기술에 의하면 DDR 방식의 반도체 장치가 데이터를 에러 없이 수신할 수 있다.
도 1은 일반적인 반도체 장치의 데이터 수신부를 나타내는 도면,
도 2는 이상적인 데이터와 데이터 래치 클럭의 관계를 나타내는 파형도,
도 3은 본 발명의 실시예에 따른 반도체 장치의 블록도,
도 4는 도 3의 제 1 컨버터의 구체적인 실시예를 나타내는 회로도,
도 5는 도 3의 제 2 컨버터의 구체적인 실시예를 나타내는 회로도,
도 6은 도 3의 연산부의 구체적인 실시예를 나타내는 회로도,
도 7은 도 3의 가변 지연부의 구체적인 실시예를 나타내는 회로도,
도 8은 본 발명의 실시예에 따른 반도체 장치의 동작을 나타내는 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 이상적인 데이터와 데이터 래치 클럭의 관계를 나타내는 파형도이다.
DDR 시스템에서 외부 데이터(DATA)를 에러(error)없이 정상적으로 데이터 래치 클럭(CLKOUT)이 래치하기 위해서는, 데이터 래치 클럭(CLKOUT)의 라이징 또는 폴링 에지에 외부 데이터(DATA)가 안정적으로 값을 유지하고 있어야 한다. 즉, 바람직하게 외부 데이터(DATA)와 데이터 래치 클럭(CLKOUT)의 위상 차이가 90도 나는 경우, 정확하게 외부 데이터(DATA) 값을 래치할 수 있다.
도 2는 데이터 래치 클럭(CLKOUT)의 위상이 외부 데이터(DATA)보다 실질적으로 90도 늦는 경우를 도시하고 있다. 도 2에 도시된 것과 같이, 외부 데이터(DATA)가 101010의 값으로 계속하여 인가되는 경우, 데이터 래치 클럭(CLKOUT)의 라이징 에지에 외부 데이터(DATA)를 1로 래치할 수 있고, 데이터 래치 클럭(CLKOUT)의 폴링 에지에 외부 데이터(DATA)를 0으로 래치할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 블록도이다.
도 3의 반도체 장치는 데이터 입출력 패드(10), 데이터 수신부(20), 클럭 입력 패드(30), 클럭 수신부(40) 및 데이터 래치 클럭 생성부(50)를 포함한다.
데이터 입출력 패드(10)는 외부로부터 외부 데이터(DATA)를 수신한다.
데이터 수신부(20)는 데이터 래치 클럭(CLKOUT)에 동기하여 수신한 외부 데이터(DATA)를 래치하여 내부 데이터(DATA_RX)로 출력한다.
클럭 입력 패드(30)는 외부로부터 외부 클럭(CLK)을 수신한다.
클럭 수신부(40)는 수신한 외부 클럭(CLK)을 입력받아 기준 클럭(REFCLK)으로 출력한다.
데이터 래치 클럭 생성부(50)는 기준 클럭(REFCLK)의 지연량을 조절하여 데이터 래치 클럭(CLKOUT)을 생성한다. 바람직하게, 외부 데이터(DATA)와 데이터 래치 클럭(CLKOUT)의 위상 차이가 90도를 이루도록, 기준 클럭(REFCLK)의 지연량을 조절한다.
구체적으로, 데이터 래치 클럭 생성부(50)는 가변 지연부(51) 및 지연량 조절부(55)를 포함한다.
가변 지연부(51)는 지연 코드(D_CODE)에 응답하여 기준 클럭(REFCLK)을 지연시켜 데이터 래치 클럭(CLKOUT)을 생성한다.
지연량 조절부(55)는 외부 데이터(DATA)의 위상과 데이터 래치 클럭(CLKOUT)의 위상을 코드로 변환하고, 그 코드들을 연산하여 지연 코드(D_CODE)를 생성한다. 연산 결과에 따라 지연 코드(D_CODE)의 값이 변하고, 이로써 가변 지연부(51)의 지연량이 조절된다.
지연량 조절부(55)는 구체적으로 제 1 컨버터(52), 제 2 컨버터(53) 및 연산부(54)를 포함한다.
제 1 및 제 2 컨버터(52, 53)는, 각각 외부 데이터(DATA)의 위상과 데이터 래치 클럭(CLKOUT)의 위상을 코드로 변환하고, 연산부(54)가 그 코드들을 디지털 방식으로 연산하여 지연 코드(D_CODE)로 생성한다. 이러한 디지털 동작으로 인해 본 실시예에 따른 데이터 래치 클럭 생성부의 동작이 빨라지고 정확해진다.
구체적으로, 제 1 컨버터(52)는 외부 데이터(DATA)의 위상을 제 1 코드(CODE1)로 생성한다. 아래에서 검토하겠지만, 데이터 래치 클럭(CLKOUT)의 라이징 시점을 기준으로, 데이터 래치 클럭(CLKOUT)의 라이징 시점에 앞선 외부 데이터(DATA)의 라이징 시점을 상기 제 1 코드(CODE1)로 생성한다.
제 2 컨버터(53)는 데이터 래치 클럭(CLKOUT)의 위상을 제 2 코드(CODE2)로 생성한다. 아래에서 검토하겠지만, 반전된 외부 데이터(DATA)의 라이징 시점을 기준으로, 반전된 외부 데이터(DATA)의 라이징에 앞선 데이터 래치 클럭(CLKOUT)의 라이징 시점을 상기 제 2 코드(CODE2)로 생성한다.
연산부(54)는 제 1 코드(CODE1) 및 제 2 코드(CODE2)의 차이에 기초하여 지연 코드(D_CODE)를 생성한다.
예컨대, 외부 데이터(DATA)와 데이터 래치 클럭(CLKOUT)의 위상 차이가 0도에서 90사이이면, 지연 코드(D_CODE)를 증가 시킨다. 반면, 외부 데이터(DATA)와 데이터 래치 클럭의 위상 차이가 90도에서 180도 사이이면 지연 코드(D_CODE)를 감소시킨다. 지연 코드(D_CODE)가 증가되면 가변 지연부(51)의 지연량이 증가되고, 지연 코드(D_CODE)가 감소되면 가변 지연부(51)의 지연량이 감소된다.
도 4는 상기 제 1 컨버터(52)의 구체적인 실시예를 나타내는 회로도이다.
상기 제 1 컨버터(52)는 외부 데이터(DATA)의 위상을 제 1 코드(CODE1)로 변환하기 위하여, 데이터 래치 클럭(CLKOUT)을 이용한다. 데이터 래치 클럭(CLKOUT)을 이용하여 외부 데이터(DATA)를 래치함으로써 외부 데이터(DATA)의 위상을 제 1 래치 코드(Q1[0]~Q1[2])로 변환한다.
구체적으로, 제 1 컨버터(52)는 제 1 및 제 2 버퍼(52_11, 52_12), 복수의 제 1 지연기(52_21, 52_22), 복수의 제 2 지연기(52_31, 52_32) 및 복수의 제 1 플립플롭(52_41~52_43)을 포함한다.
제 1 버퍼(52_11)는 외부 데이터(DATA)를 버퍼링하여 출력한다.
제 2 버퍼(52_12)는 데이터 래치 클럭(CLKOUT)을 수신하여 제 1 버퍼(52_11)가 갖는 지연량과 동일하게 데이터 래치 클럭(CLKOUT)을 버퍼링하여 출력한다. 제 1 버퍼(52_11)에 의한 지연량을 보상하는 역할을 한다.
복수의 제 1 지연기(52_21, 52_22)는 각각 외부 데이터(DATA)를 순차적으로 제 1 지연량 지연시킨다.
복수의 제 2 지연기(52_31, 52_32)는 각각 데이터 래치 클럭(CLKOUT)을 순차적으로 제 2 지연량 지연시킨다.
이때, 제 1 지연량은 제 2 지연량 보다 크게 설정될 수 있다.
복수의 제 1 플립플롭(52_41~52_43)은 외부 데이터(DATA) 및 복수의 제 1 지연기(52_21, 52_22)의 출력을, 데이터 래치 클럭(CLKOUT) 및 복수의 제 2 지연기(52_31, 52_32)의 출력에 응답하여 각각 래치하고, 래치 결과를 제 1 래치 코드(Q1[0]~Q1[2])로 출력한다. 즉, 복수의 제 1 플립플롭(52_41~52_43)은, 데이터 래치 클럭(CLKOUT)을 기준으로 외부 데이터(DATA)를 소정 위상 지연시키면서 그 때의 외부 데이터(DATA)의 레벨을 제 1 래치 코드(Q1[0]~Q1[2])로 출력한다. 따라서, 제 1 래치 코드(Q1[0]~Q1[2])에 외부 데이터(DATA)의 위상 정보가 나타나게 된다.
데이터 래치 클럭 생성부(50)는 외부 데이터(DATA)와 데이터 래치 클럭(CLKOUT)의 위상이 실질적으로 90도를 이루는 경우 락킹된다. 데이터 래치 클럭(CLKOUT)의 위상이 외부 데이터(DATA)의 위상으로부터 0도에서 90도 사이에 위치하는 경우, 제 1 래치 코드(Q1[0]~Q1[2])가 예컨대 8비트이면(기준 클럭(REFCLK)의 한 주기를 1/8로 나누어 래치한다고 보자) 상위 비트부터 11000000으로 생성될 수 있다. 이때, 1에서 0의 값으로 천이되는 시점이, 데이터 래치 클럭(CLKOUT)의 라이징 시점 바로 이전의 외부 데이터(DATA)의 라이징 시점이 된다. 즉, 외부 데이터(DATA)가 라이징한 뒤 데이터 래치 클럭(CLKOUT)이 라이징할 때까지의 위상 정보가 나타난다. 제 1 컨버터(52)는 제 1 래치 코드(Q1[0]~Q1[2])가 1에서 0으로 레벨이 천이하는 시점을 기준으로 제 1 코드(CODE1)의 크기를 결정한다. 예컨대, 본 실시예에서 제 1 코드(CODE1)는 2의 크기를 가질 수 있다.
반면, 데이터 래치 클럭(CLKOUT)의 위상이 외부 데이터(DATA)의 위상으로부터 90도에서 180도 사이에 위치하는 경우, 제 1 래치 코드(Q1[0]~Q1[2])가 예컨대 8비트이면 상위 비트부터 11111100으로 생성될 수 있다 이때, 1에서 0의 값으로 변환되는 시점이, 데이터 래치 클럭(CLKOUT)의 라이징 시점 바로 이전의 외부 데이터(DATA)의 라이징 시점이 된다. 즉, 외부 데이터(DATA)가 라이징한 뒤 데이터 래치 클럭(CLKOUT)이 라이징할 때까지의 위상 정보가 나타난다. 제 1 컨버터(52)는 제 1 래치 코드(Q1[0]~Q1[2])가 1에서 0으로 레벨이 천이하는 시점을 기준으로 제 1 코드(CODE1)의 크기를 결정한다. 예컨대, 본 실시예에서 제 1 코드(CODE1)는 6의 크기를 가질 수 있다.
도 5는 상기 제 2 컨버터(53)의 구체적인 실시예를 나타내는 회로도이다.
상기 제 2 컨버터(53)는 데이터 래치 클럭(CLKOUT)의 위상을 제 2 코드(CODE2)로 변환하기 위하여, 반전 외부 데이터(DATAB)를 이용한다. 반전 외부 데이터(DATA)를 이용하여 데이터 래치 클럭(CLKOUT)을 래치함으로써 데이터 래치 클럭(CLKOUT)의 위상을 제 2 래치 코드(Q2[0]~Q2[2])로 변환한다.
구체적인 실시예로써, 제 2 컨버터(53)는 제 3 버퍼(53_11), 인버터(IV1, 53_12), 복수의 제 3 지연기(53_21, 53_22), 복수의 제 4 지연기(53_31, 53_32) 및 복수의 제 2 플립플롭(53_41~53_43)을 포함한다.
인버터(IV1, 53_12)는 외부 데이터(DATA)를 수신하여 반전 외부 데이터(DATA)를 생성한다.
제 3 버퍼(53_11)는 데이터 래치 클럭(CLKOUT)을 수신하여 상기 인버터(IV1, 53_12)가 갖는 지연량과 동일하게 데이터 래치 클럭(CLKOUT)을 지연시킨다. 인버터(IV1, 53_12)에 의한 지연량을 보상하는 역할을 한다.
복수의 제 3 지연기(53_21, 53_22)는 각각 데이터 래치 클럭(CLKOUT)을 순차적으로 제 3 지연량 지연시킨다.
복수의 제 4 지연기(53_31, 53_32)는 각각 반전 외부 데이터(DATAB)를 순차적으로 제 4 지연량 지연시킨다.
이때, 제 3 지연량은 제 4 지연량 보다 크게 설정될 수 있고, 제 3 지연량은 제 1 지연량과 동일하며 제 4 지연량은 제 2 지연량과 동일하게 설정될 수 있다.
복수의 제 2 플립플롭(53_41~53_43)은 데이터 래치 클럭(CLKOUT) 및 복수의 제 3 지연기(53_21, 53_22)의 출력을, 반전 외부 데이터(DATAB) 및 복수의 제 4 지연기(53_31, 53_32)의 출력에 응답하여 각각 래치하고, 래치 결과를 제 2 래치 코드(Q2[0]~Q2[2])로 출력한다. 즉, 복수의 제 2 플립플롭(53_41~53_43)은, 반전 외부 데이터(DATAB)를 기준으로 데이터 래치 클럭(CLKOUT)을 소정 위상 지연시키면서 그 때의 데이터 래치 클럭(CLKOUT)의 레벨을 제 2 래치 코드(Q2[0]~Q2[2])로 출력한다. 따라서, 제 2 래치 코드(Q2[0]~Q2[2])에 데이터 래치 클럭(CLKOUT)의 위상 정보가 나타나게 된다.
데이터 래치 클럭(CLKOUT)의 위상이 외부 데이터(DATA)의 위상으로부터 0도에서 90도 사이에 위치하는 경우, 제 2 래치 코드(Q2[0]~Q2[2])가 예컨대 8비트이면(기준 클럭(REFCLK)의 한 주기를 1/8로 나누어 래치한다고 보자) 상위 비트부터 11111100으로 생성될 수 있다. 이때, 1에서 0의 값으로 천이되는 시점이, 반전 외부 데이터(DATAB)의 라이징 시점 바로 이전의 데이터 래치 클럭(CLKOUT)의 라이징 시점이 된다. 즉, 데이터 래치 클럭(CLKOUT)이 라이징한 뒤 외부 데이터(DATA)가 폴링할 때까지의 위상 정보가 나타난다. 제 2 컨버터(53)는 제 2 래치 코드(Q2[0]~Q2[2])가 1에서 0으로 레벨이 천이하는 시점을 기준으로 제 2 코드(CODE2)의 크기를 결정한다. 예컨대, 본 실시예에서 제 2 코드(CODE)는 6의 크기를 가질 수 있다.
반면, 데이터 래치 클럭(CLKOUT)의 위상이 외부 데이터(DATA)의 위상으로부터 90도에서 180도 사이에 위치하는 경우, 제 2 래치 코드(Q2[0]~Q2[2])가 예컨대 8비트이면 상위 비트부터 11000000으로 생성될 수 있다. 이때, 1에서 0의 값으로 천이되는 시점이, 반전 외부 데이터(DATAB)의 라이징 시점 바로 이전의 데이터 래치 클럭(CLKOUT)의 라이징 시점이 된다. 즉, 데이터 래치 클럭(CLKOUT)이 라이징한 뒤 외부 데이터(DATA)가 폴링할 때까지의 위상 정보가 나타난다. 제 2 컨버터(53)는 제 2 래치 코드(Q2[0]~Q2[2])가 1에서 0으로 레벨이 천이하는 시점을 기준으로 제 2 코드(CODE2)의 크기를 결정한다. 예컨대, 본 실시예에서 제 2 코드(CODE)는 2의 크기를 가질 수 있다.
한편, 외부 데이터(DATA)와 데이터 래치 클럭(CLKOUT)의 위상이 실질적으로 90도가 되는 경우, 제 1 코드(CODE1) 및 제 2 코드(CODE2)가 동일하게 된다.
도 6은 상기 연산부(54)의 구체적인 실시예를 나타내는 블록도이다.
상기 연산부(54)는 감산부(54_1), 이득 조절부(54_3) 및 지연 코드 생성부(54_4)를 포함한다.
감산부(54_1)는 제 1 코드(CODE1) 및 제 2 코드(CODE2)를 감산하여 감산 결과 코드(R_CODE)를 생성한다. 예컨대, 제 2 코드(CODE2)에서 제 1 코드(CODE1)를 감산하여 감산 결과 코드(R_CODE)를 생성할 수 있다.
예컨대, 데이터 래치 클럭(CLKOUT)의 위상이 외부 데이터(DATA)의 위상으로부터 0도에서 90도 사이에 위치하는 경우 양(+)의 감산 결과 코드(R_CODE)를 생성한다. 반면, 데이터 래치 클럭(CLKOUT)의 위상이 외부 데이터(DATA)의 위상으로부터 90도에서 180도 사이에 위치하는 경우 음(-)의 감산 결과 코드(R_C0DE)를 생성한다. 데이터 래치 클럭(CLKOUT)과 외부 데이터(DATA)의 위상 차이는 감산 결과 코드(R_CODE)의 크기에 반영된다.
이득 조절부(54_3)는 감산 결과 코드(R_CODE)에 이득 값(GAIN)을 곱하여 연산 코드(C_CODE)로 출력한다. 이득 값(GAIN)은 가변 지연부(51)의 지연량을 비교적 큰 단위로 조절할 것인지, 비교적 작은 단위로 세밀하게 조절할 것인지를 선택하는 변수이다. 이득 조절부(54_3)는 상기 감산 결과 코드(R_CODE)에 설정된 이득 값(GAIN)을 곱하여 연산 코드(C_CODE)의 크기를 조절한다.
지연 코드 생성부(54_4)는 연산 코드(C_CODE)에 응답하여 지연 코드(D_CODE)를 생성한다. 지연 코드 생성부(54_4)는, 예컨대 피드백 루프의 구조를 가질 수 있다. 즉, 종전의 지연 코드(D_CODE) 값을 저장하고 있고, 저장된 지연 코드(D_CODE)에 연산 코드(C_CODE) 값을 더하여 새로운 지연 코드(D_CODE) 값을 생성하는 방식이다. 새로운 지연 코드(D_CODE)가 지연 코드 생성부(54_4)에 저장된다. 이러한 과정이 데이터 래치 클럭 생성부가 락킹될 때까지 수행된다.
구체적으로, 양의 값을 갖는 연산 코드(C_CODE)가 인가되면, 지연 코드(D_CODE)는 증가된다. 연산 코드(C_CODE)의 크기에 따라서 지연 코드(D_CODE)의 증가량이 결정된다.
반면, 음의 값을 갖는 연산 코드(C_CODE)가 인가되면, 지연 코드(D_CODE)는 감소된다. 연산 코드(C_CODE)의 크기에 따라서 지연 코드(D_CODE)의 감소량이 결정된다.
연산부(54)는 상기 이득 값(GAIN)을 선택하는 이득 선택부(54_2)를 더 포함할 수 있다.
이득 선택부(54_2)는 감산 결과 코드(R_CODE)를 수신하여, 감산 결과 코드(R_CODE)의 크기에 따라 이득 값(GAIN)을 선택한다. 즉, 감산 결과 코드(R_CODE)의 크기가 크다는 것은 데이터 래치 클럭(CLKOUT)과 외부 데이터(DATA) 위상 차이가 크다는 것을 의미하기 때문에 보다 큰 이득 값(GAIN)을 선택하여 출력한다. 반면, 감산 결과 코드(R_CODE)의 크기가 작다는 것은 데이터 래치 클럭(CLKOUT)과 외부 데이터(DATA)의 위상 차이가 작다는 것을 의미하기 때문에, 세밀한 지연량 조절을 위해 보다 작은 이득 값(GAIN)을 선택하여 출력한다.
도 7은 상기 가변 지연부(51)의 구체적인 실시예를 나타내는 회로도이다.
가변 지연부(51)는 제 1 클럭 버퍼(51_1), 제 1 지연 선택부(51_2), 제 1 로딩부(51_3), 제 2 지연 선택부(51_4), 제 2 로딩부(51_5) 및 제 2 클럭 버퍼(51_6)를 포함할 수 있다.
제 1 클럭 버퍼(51_1)는 기준 클럭(REFCLK)을 버퍼링하여 출력하는 제 4 버퍼(BUF4)를 포함한다.
제 1 지연 선택부(51_2)는 복수 비트의 지연 코드(D_CODE<0:5>)의 각 비트에 응답하여 턴온되는 제 1 내지 제 5 엔모스 트랜지스터(N1~N5)를 포함한다.
제 1 로딩부(51_3)는 외부 전압(VDD)을 공급받고 제 1 클럭 버퍼(51_1)의 출력 단의 로딩을 증가 시키는 제 1 내지 제 5 피모스 커패시터(PMC1~PMC5)를 포함한다.
제 2 지연 선택부(51_4)는 복수 비트의 지연 코드(D_CODE<0:5>)의 각 비트에 응답하여 턴온되는 제 6 내지 제 10 엔모스 트랜지스터(N6~N10)를 포함한다.
제 2 로딩부(51_5)는 접지 전압(VSS)을 공급받고 제 1 클럭 버퍼(51_1)의 출력 단의 로딩을 증가 시키는 제 1 내지 제 5 엔모스 커패시터(NMC1~NMC5)를 포함한다.
제 2 클럭 버퍼(51_6)는 제 1 클럭 버퍼(51_1)의 출력을 버퍼링하는 제 5 버퍼(BUF5)를 포함한다.
본 실시예에 따른 가변 지연부(51)는 지연 코드(D_CODE<0:5>)가 5비트인 경우를 예로써 설명한 것으로, 본 발명의 내용은 이에 한정되는 것이 아님을 당업자라면 잘 알 수 있을 것이다.
구체적으로 본 실시예에 따른 가변 지연부(51)는, 지연 코드(DCODE<0:5>)가 증가하면 제 1 및 제 2 지연 선택부(51_2, 51_4)에 턴온되는 트랜지스터의 개수가 증가되고, 따라서 제 1 및 제 2 로딩부(51_3, 51_5)의 영향으로 제 1 클럭 버퍼(51_1)의 출력 로딩이 가중된다. 결국, 데이터 래치 클럭(CLKOUT)의 지연량이 증가된다.
반면, 지연 코드(DCODE<0:5>)가 감소하면 제 1 및 제 2 지연 선택부(51_2, 51_4)에 턴온되는 트랜지스터의 개수가 감소하고, 따라서 제 1 및 제 2 로딩부(51_3, 51_5)의 영향이 줄어들어 제 1 클럭 버퍼(51_1)의 출력 로딩이 감소된다. 결국, 데이터 래치 클럭(CLKOUT)의 지연량이 감소된다.
도 8은 본 발명의 실시예에 따른 반도체 장치의 동작을 나타내는 파형도이다.
첫 번째 경우는, 데이터 래치 클럭(CLKOUT)의 위상이 외부 데이터(DATA)의 위상으로부터 0도에서 90도 사이에 위치하는 경우를 나타낸다. a구간에 상응하는 제 1 코드(CODE1)가 생성되고, b구간에 상응하는 제 2 코드(CODE2)가 생성된다. 본 실시예에서는 양의 연산 코드(C_CODE)가 생성되기 때문에, 가변 지연부(51)에서 기준 클럭(REFCLK)의 지연량을 증가시키고, 따라서 데이터 래치 클럭(CLKOUT)의 위상이 뒤로 이동하게 된다.
두 번째 경우는, 데이터 래치 클럭(CLKOUT)의 위상이 외부 데이터(DATA)의 위상으로부터 90도에서 180도 사이에 위치하는 경우를 나타낸다. c구간에 상응하는 제 1 코드(CODE1)가 생성되고, d구간에 상응하는 제 2 코드(CODE2)가 생성된다. 본 실시예에서는 음의 연산 코드(C_CODE)가 생성되기 때문에, 가변 지연부(51)에서 기준 클럭(REFCLK)의 지연량을 감소시키고, 따라서 데이터 래치 클럭(CLKOUT)의 위상이 앞으로 이동하게 된다.
데이터 래치 클럭(CLKOUT)과 외부 데이터(DATA)의 위상이 90도 차이 나는 경우는 제 1 코드(CODE1) 및 제 2 코드(CODE2)가 동일해지고, 가변 지연부(51)는 락킹된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 입출력 패드 20 : 데이터 수신부
30 : 클럭 입력 패드 40 : 클럭 수신부
50 : 데이터 래치 클럭 생성부 51 : 가변 지연부
52 : 제 1 컨버터 53 : 제 2 컨버터
54 : 연산부 55 : 지연량 조절부
54_1 : 감산부 54_2 : 이득 선택부
54_3 : 이득 조절부 54_4 : 지연 코드 생성부
51_1 : 제 1 클럭 버퍼 51_2 : 제 1 지연 선택부
51_3 : 제 1 로딩부 51_4 : 제 2 지연 선택부
51_5 : 제 2 로딩부 51_6 : 제 2 클럭 버퍼

Claims (20)

  1. 지연 코드에 응답하여 기준 클럭을 지연시켜 데이터 래치 클럭을 생성하는 가변 지연부;
    외부 데이터의 위상 및 상기 데이터 래치 클럭의 위상을 각각 제 1 코드 및 제 2 코드로 변환하여, 상기 제 1 코드 및 제 2 코드의 연산을 통해 상기 지연 코드를 생성하는 지연량 조절부; 및
    상기 외부 데이터를 상기 데이터 래치 클럭에 동기하여 내부 데이터로 래치하는 데이터 수신부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 지연량 조절부는,
    상기 외부 데이터의 위상을 상기 제 1 코드로 생성하는 제 1 컨버터;
    상기 데이터 래치 클럭의 위상을 상기 제 2 코드로 생성하는 제 2 컨버터; 및
    상기 제 1 코드 및 제 2 코드의 차이를 연산하여 지연 코드를 생성하는 연산부를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 컨버터는,
    상기 데이터 래치 클럭의 라이징 시점을 기준으로, 상기 데이터 래치 클럭의 라이징 시점에 앞선 상기 외부 데이터의 라이징 시점을 상기 제 1 코드로 생성하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 컨버터는,
    상기 외부 데이터를 순차적으로 제 1 지연량 지연시키는 복수의 제 1 지연기;
    상기 데이터 래치 클럭을 순차적으로 제 2 지연량 지연시키는 복수의 제 2 지연기; 및
    순차적으로, 각각의 제 1 지연기의 출력을 각각의 제 2 지연기의 출력으로 래치하여 제 1 래치 코드를 생성하는 복수의 제 1 플립플롭을 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 지연량은 상기 제 2 지연량보다 크게 설정된 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제 1 컨버터는,
    상기 제 1 래치 코드 값을 상기 제 1 코드로 변환하는 반도체 장치.
  7. 제 2 항에 있어서,
    상기 제 2 컨버터는,
    반전 외부 데이터의 라이징 시점을 기준으로, 상기 반전 외부 데이터의 라이징에 앞선 상기 데이터 래치 클럭의 라이징 시점을 상기 제 2 코드로 생성하는 반도체 장치.
  8. 제 2 항에 있어서,
    상기 제 2 컨버터는,
    상기 데이터 래치 클럭을 순차적으로 제 3 지연량 지연시키는 복수의 제 3 지연기;
    반전 외부 데이터를 순차적으로 제 4 지연량 지연시키는 복수의 제 4 지연기; 및
    순차적으로, 각각의 제 3 지연기의 출력을 각각의 제 4 지연기의 출력으로 래치하여 제 2 래치 코드를 생성하는 복수의 제 2 플립플롭을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 3 지연량은 상기 제 4 지연량보다 크게 설정된 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 2 컨버터는,
    상기 제 2 래치 코드 값을 상기 제 2 코드로 변환하는 반도체 장치.
  11. 제 2 항에 있어서,
    상기 연산부는,
    상기 제 1 코드 및 제 2 코드를 감산하여 감산 결과 코드를 생성하는 감산부;
    상기 감산 결과 코드에 이득 값을 곱하여 상기 연산 코드로 출력하는 이득 조절부; 및
    상기 연산 코드에 응답하여 상기 지연 코드를 조절하는 지연 코드 생성부를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 연산부는,
    상기 감산 결과 코드에 응답하여 상기 이득 값을 조절하는 이득 선택부를 더 포함하는 반도체 장치.
  13. 제 2 항에 있어서,
    상기 제 1 및 제 2 컨버터는,
    상기 외부 데이터의 위상과 상기 데이터 래치 클럭의 위상이 실질적으로 90도 차이 나는 경우 동일한 상기 제 1 코드 및 제 2 코드를 생성하고,
    상기 가변 지연부는,
    상기 제 1 코드 및 제 2 코드가 동일한 경우 락킹(locking)되는 반도체 장치.
  14. 데이터 입출력 패드로 수신한 외부 데이터의 위상을 제 1 코드로 생성하는 제 1 컨버터;
    상기 데이터 래치 클럭의 위상을 제 2 코드로 생성하는 제 2 컨버터;
    상기 제 1 코드 및 제 2 코드의 차이를 연산하여 지연 코드를 생성하는 연산부; 및
    상기 지연 코드에 응답하여 기준 클럭을 지연시켜 데이터 래치 클럭을 생성하는 가변 지연부를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 컨버터는,
    상기 데이터 래치 클럭의 라이징 시점을 기준으로, 상기 데이터 래치 클럭의 라이징 시점에 앞선 상기 외부 데이터의 라이징 시점을 상기 제 1 코드로 생성하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제 1 컨버터는,
    상기 외부 데이터를 순차적으로 제 1 지연량 지연시키는 복수의 제 1 지연기;
    상기 데이터 래치 클럭을 순차적으로 제 2 지연량 지연시키는 복수의 제 2 지연기; 및
    순차적으로, 각각의 제 1 지연기의 출력을 각각의 제 2 지연기의 출력으로 래치하여 제 1 래치 코드를 생성하는 복수의 제 1 플립플롭을 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 지연량은 상기 제 2 지연량보다 크게 설정되고,
    상기 제 1 컨버터는,
    상기 제 1 래치 코드 값을 상기 제 1 코드로 변환하는 반도체 장치.
  18. 제 14 항에 있어서,
    상기 제 2 컨버터는,
    반전 외부 데이터의 라이징 시점을 기준으로, 상기 반전 외부 데이터의 라이징에 앞선 상기 데이터 래치 클럭의 라이징 시점을 상기 제 2 코드로 생성하는 반도체 장치.
  19. 제 14 항에 있어서,
    상기 제 2 컨버터는,
    상기 데이터 래치 클럭을 순차적으로 제 3 지연량 지연시키는 복수의 제 3 지연기;
    반전 외부 데이터를 순차적으로 제 4 지연량 지연시키는 복수의 제 4 지연기; 및
    순차적으로, 각각의 제 3 지연기의 출력을 각각의 제 4 지연기의 출력으로 래치하여 제 2 래치 코드를 생성하는 복수의 제 2 플립플롭을 포함하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 제 3 지연량은 상기 제 4 지연량보다 크게 설정되고,
    상기 제 2 컨버터는,
    상기 제 2 래치 코드 값을 상기 제 2 코드로 변환하는 반도체 장치.
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